KR20130072844A - 상 변화 메모리 장치 및 그것을 포함하는 데이터 저장 장치 - Google Patents

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KR20130072844A
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윤태훈
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에스케이하이닉스 주식회사
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Abstract

본 기술은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 상 변화 메모리 장치에 관한 것이다. 상기 상 변화 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀들; 상기 메모리 셀들에 각각 대응되며, 상기 메모리 셀들에 저장된 데이터를 감지하도록 구성된 감지 증폭기들; 및 외부로부터 제공된 명령과 어드레스에 따라 동시 동작이 가능한 상기 감지 증폭기들 중에서 일부를 활성화시켜 상기 메모리 셀들의 읽기 동작을 제어하도록 구성된 제어 로직을 포함한다.

Description

상 변화 메모리 장치 및 그것을 포함하는 데이터 저장 장치{PHASE CHANGE MEMORY DEVICE AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 상 변화 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치는 다양한 형태의 메모리 셀을 포함한다.
불휘발성 메모리 장치는 메모리 셀의 구조에 따라 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device)등으로 구분될 수 있다. 특히, 상 변화 메모리 장치는 온도 변화에 따른 상 변화, 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 그러한 까닭에, 상 변화 메모리 장치는 가변 저항 메모리 장치(variable-resistance memory device)로도 불린다.
상 변화 메모리 장치의 메모리 셀은 상 변화 물질, 예를 들면, 게르마늄(Ge)-안티몬(Sb)-텔루르(Te) 혼합물(GST)인 칼코겐 화합물(이하, "GST 물질"이라 칭함)로 구성된다. GST 물질은 비교적 높은 저항율(resistivity)을 나타내는 비정질 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state)를 갖는다. 상 변화 메모리 장치의 메모리 셀은 비정질 상태에 대응하는 데이터 '1'과 결정 상태에 대응하는 데이터 '0'을 저장할 수 있다. 상 변화 메모리 장치의 메모리 셀은 GST 물질을 가열함으로서 비정질 상태 또는 결정 상태 각각에 대응하는 데이터가 프로그램된다. 예를 들면, GST 물질을 가열하기 위한 전류의 크기 및 전류가 인가되는 시간을 조절하여 GST 물질의 비정질 상태 또는 결정 상태를 제어할 수 있다.
상 변화 메모리 장치의 읽기 동작은 선택된 메모리 셀의 데이터를 읽기 위한 데이터 읽기 동작과 선택된 메모리 셀의 프로그램 상태를 검증하기 위한 검증 읽기 동작을 포함한다. 읽기 동작 시, 동시에 동작하는 감지 증폭기가 많으면 많을수록, 소스 노드로 유입되는 센싱 전류는 증가할 것이다. 증가된 센싱 전류는 소스 노드의 기생 저항 성분으로 인해서 소스 노드의 노이즈 전압을 유발할 수 있다. 이는 데이터를 감지하기 위한 센싱 전류가 소스 노드로 정상적으로 흐르지 못하게 하는 요인으로 작용하며, 그로 인하여 감지 증폭기는 선택된 메모리 셀의 상태를 정상적으로 감지하지 못하게 된다.
본 발명의 실시 예는 상 변화 메모리 셀의 소스 노드에 발생되는 노이즈 전압을 검사할 수 있는 상 변화 메모리 장치를 제공하는 데 있다.
본 발명의 다른 실시 예는 상 변화 메모리 셀의 소스 노드에 발생되는 노이즈 전압을 감소시킬 수 있는 상 변화 메모리 장치 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 상 변화 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀들; 상기 메모리 셀들에 각각 대응되며, 상기 메모리 셀들에 저장된 데이터를 감지하도록 구성된 감지 증폭기들; 및 외부로부터 제공된 명령과 어드레스에 따라 동시 동작이 가능한 상기 감지 증폭기들 중에서 일부를 활성화시켜 상기 메모리 셀들의 읽기 동작을 제어하도록 구성된 제어 로직을 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 상 변화 메모리 장치; 및 상기 상 변화 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 상 변화 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀들; 상기 메모리 셀들에 각각 대응되며, 상기 메모리 셀들에 저장된 데이터를 감지하도록 구성된 감지 증폭기들; 및 외부로부터 제공된 명령과 어드레스에 따라 동시 동작이 가능한 상기 감지 증폭기들 중에서 일부를 활성화시켜 상기 메모리 셀들의 읽기 동작을 제어하도록 구성된 제어 로직을 포함한다.
본 발명의 실시 예에 따르면, 상 변화 메모리 장치의 동작 오류가 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 도 1의 메모리 셀의 기억 소자를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 셀을 예시적으로 보여주는 회로도이다.
도 4는 도 3에 도시된 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 5는 본 발명의 실시 예에 따른 상 변화 메모리 장치의 메모리 셀 어레이와 그것에 대응되는 감지 증폭기를 예시적으로 보여주는 블럭도이다.
도 6은 테스트 모드로 동작하는 상 변화 메모리 장치의 감지 증폭기 활성화 동작을 설명하기 위한 도면이다.
도 7은 정상 모드로 동작하는 상 변화 메모리 장치의 감지 증폭기 활성화 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 12는 도 11에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 열 선택 회로(130), 데이터 읽기/쓰기 회로(140), 입출력 버퍼 회로(150), 및 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 비트 라인들(BL0~BLn) 및 워드 라인들(WL0~WLm)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀(MC)은 상 변화 메모리 셀로 구성된다. 예를 들면, 각각의 메모리 셀(MC)은 기억 소자와 선택 소자를 포함하는 상 변화 메모리 셀로 구성될 수 있다.
각각의 메모리 셀(MC)은 기억 소자를 구성하는 상 변화 물질(즉, GST 물질)의 프로그램 상태에 따라 저항값을 달리한다. 프로그램 상태는 저항이 높은 비정질 상태와 저항이 낮은 결정 상태로 구분된다. 비정질 상태는 리셋 상태라고 정의하고, 결정 상태는 셋 상태라고 정의한다. 메모리 셀(MC)이 비정질 상태를 갖는 것은 데이터 '1'이 프로그램된 것을 의미하고, 결정 상태를 갖는 것은 데이터 '0'이 프로그램된 것을 의미한다. 이러한 메모리 셀(MC)은 도 2 내지 도 4를 통해 상세히 설명될 것이다.
한편, 각각의 메모리 셀(MC)은 비정질 상태와 결정 상태의 중간에 해당하는 복수의 중간 상태들(intermediate states)을 가질 수 있다. 이러한 메모리 셀(MC)은 멀티 레벨 셀(multi level cell: MLC)이라 불린다. 멀티 레벨 셀(MLC)은 2비트 데이터 또는 그 이상의 데이터를 저장할 수 있다.
어드레스 디코더(120)는 제어 로직(160)의 제어에 따라 동작한다. 어드레스 디코더(120)는 워드 라인들(WL0~WLm)을 통해서 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩 결과에 따라 선택된 워드 라인으로 바이어스 전압을 제공한다. 어드레스 디코더(120)는 디코딩 결과에 따라 비트 라인을 선택하기 위한 열 선택 신호(Yi)를 발생한다. 발생된 열 선택 신호(Yi)는 열 선택 회로(130)에 제공된다.
열 선택 회로(130)는 비트 라인들(BL0~BLn)을 통해서 메모리 셀 어레이(110)와 연결된다. 열 선택 회로(130)는 어드레스 디코더(120)로부터 제공되는 열 선택 신호(Yi, i=0~n)에 응답하여 비트 라인을 선택하도록 구성된다. 열 선택 회로(130)는 열 선택 신호(Yi)에 응답하여 선택된 비트 라인과 데이터 라인(DL)을 전기적으로 연결하도록 구성된다.
데이터 읽기/쓰기 회로(140)는 제어 로직(160)의 제어에 따라 동작한다. 데이터 읽기/쓰기 회로(140)는 쓰기 드라이버(141)와 감지 증폭기(145)를 포함한다.
쓰기 드라이버(141)는 제어 로직(160)으로부터 제공되는 제어 신호(예를 들면, 프로그램 펄스 제어 신호)에 응답하여 비트 라인(BL)으로 프로그램 전류를 제공하도록 구성된다. 쓰기 드라이버(141)는 복수의 쓰기 드라이버들(WD0~WDk)을 포함한다. 각각의 쓰기 드라이버들(WD0~WDk)은 제어 신호에 응답하여 리셋 전류 또는 셋 전류를 할당된 메모리 셀에 제공한다. 여기에서, 리셋 전류는 선택된 메모리 셀의 상 변화 물질(GST)을 리셋 상태로 만들기 위한 전류이다. 즉, 리셋 전류는 선택된 메모리 셀에 데이터 '1'을 프로그램하기 위한 전류이다. 셋 전류는 선택된 메모리 셀의 상 변화 물질(GST)을 셋 상태로 만들기 위한 전류이다. 즉, 셋 전류는 선택된 메모리 셀에 데이터 '0'을 프로그램하기 위한 전류이다.
감지 증폭기(145)는 읽기 동작 또는 검증 읽기 동작 시 제어 로직(160)으로부터 제공되는 제어 신호에 응답하여 선택된 메모리 셀에 저장된 데이터를 감지하도록 구성된다. 감지 증폭기(145)는 복수의 감지 증폭기들(SA0~SAk)을 포함한다. 각각의 감지 증폭기들(SA0~SAk)은 감지 증폭기 활성화 제어 유닛(163)의 제어에 따라 일부 또는 모두가 동시에 활성화될 수 있다. 감지 증폭기들(SA0~SAk)의 활성화 동작은 도 6 및 도 7을 참조하여 이후 상세히 설명될 것이다.
입출력 버퍼 회로(150)는 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치 등)로부터 데이터를 입력받거나, 외부 장치로 데이터를 출력하도록 구성된다.
제어 로직(160)은 외부 장치로부터 제공된 명령에 응답하여 상 변화 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 상 변화 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어할 것이다. 여기에서, 소거 동작은 메모리 셀이 비정질 상태를 갖도록 프로그램하는 동작을 의미한다. 즉, 제어 로직(160)은 읽기 동작과, 리셋 상태 또는 셋 상태로의 프로그램 동작을 제어할 것이다.
제어 로직(160)은 읽기 동작으로써 선택된 메모리 셀의 데이터를 읽기 위한 데이터 읽기 동작과 선택된 메모리 셀의 프로그램 상태를 검증하기 위한 검증 읽기 동작을 제어하도록 구성된다. 여기에서, 검증 읽기 동작은 프로그램 동작 중에 수행되는 읽기 동작으로써, 선택 메모리 셀이 원하는 문턱 전압까지 프로그램되었는지의 여부를 검증하기 위한 동작이다. 검증 읽기 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 동일할 수 있다.
제어 로직(160)은 감지 증폭기 활성화 제어 유닛(163)을 포함한다. 감지 증폭기 활성화 제어 유닛(163)은 각각의 감지 증폭기들(SA0~SAk)을 활성화하기 위한 제어 신호를 발생하도록 구성된다. 예를 들면, 감지 증폭기 활성화 제어 유닛(163)은 테스트 모드 동작 시 감지 증폭기들(SA0~SAk)의 일부 또는 모두가 동시에 활성화되도록 감지 증폭기 활성화 신호를 발생할 수 있다. 다른 예로서, 감지 증폭기 활성화 제어 유닛(163)은 정상 동작 시 감지 증폭기들(SA0~SAk)의 일부 또는 모두가 동시에 활성화되도록 감지 증폭기 활성화 신호를 발생할 수 있다. 발생된 감지 증폭기 활성화 신호는 각각의 감지 증폭기들(SA0~SAk)로 제공된다.
상 변화 메모리 장치(100)의 테스트 모드 동작 시 감지 증폭기 활성화 제어 유닛(163)을 통해서 감지 증폭기들(SA0~SAk)의 일부가 선택되면, 상 변화 메모리 셀의 소스 노드에 발생되는 노이즈 전압을 검사할 수 있다. 상 변화 메모리 장치(100)의 정상 동작 시 감지 증폭기 활성화 제어 유닛(163)을 통해서 감지 증폭기들(SA0~SAk)의 일부가 선택되면, 상 변화 메모리 셀의 소스 노드에 발생되는 노이즈 전압을 감소시킬 수 있고, 최대 소모 전류가 감소할 수 있다. 이에 따라, 상 변화 메모리 장치(100)가 안정적으로 동작할 수 있다.
도 2는 도 1의 메모리 셀의 기억 소자를 설명하기 위한 도면이다. 상 변화 메모리 장치(도 1의 100)의 메모리 셀은 기억 소자(memory element)와 선택 소자(selecting element)를 포함한다. 도 2에는 메모리 셀의 기억 소자가 간략히 도시되어 있다.
기억 소자(16)는 인가되는 전류(I)에 따라 가변적인 저항값을 갖는다. 따라서, 기억 소자(16)는 저항 소자라고도 불린다. 기억 소자(16)의 단면을 살펴보면, 기억 소자(16)는 상부 전극(11), 상 변화 물질(GST, 12), 컨택 플러그(CP, 13), 및 하부 전극(14)으로 구성된다.
상부 전극(11)은 비트 라인(BL)에 연결된다. 하부 전극(14)은 컨택 플러그(13)와 선택 소자(도시되지 않음) 사이에 연결된다. 컨택 플러그(13)는 도전성 물질(예를 들면, TiN 등)로 형성된다. 컨택 플러그(13)는 히터 플러그(heater plug)라고도 불린다. 상 변화 물질(12)은 상부 전극(11)과 컨택 플러그(13) 사이에 형성된다.
상 변화 물질(12)의 상태(phase)는 공급되는 전류의 크기 및 전류가 공급되는 시간 등에 따라 바뀌게 된다. 리셋 상태 또는 셋 상태에 대응하는 상 변화 물질의 상태는 도시된 바와 같이 비정질 양(amorphous volume, 15)에 의해서 결정된다. 비정질 상태(amorphous state)에서 결정 상태(crystal state)로 진행될수록 비정질 양(15)은 적어진다. 비정질 상태는 리셋 상태에, 결정 상태는 셋 상태에 대응한다. 상 변화 물질(12)은 형성되는 비정질 양(15)에 따라 가변되는 저항값을 갖는다. 즉, 인가되는 전류에 따라 형성되는 상 변화 물질(12)의 비정질 양(15)에 의해서 기입되는 데이터가 결정된다.
도 3은 도 1의 메모리 셀을 예시적으로 보여주는 회로도이다. 도 3은 다이오드 스위치 형(type) 선택 소자를 포함하는 상 변화 메모리 셀을 보여준다.
도 3을 참조하면, 메모리 셀(10)은 기억 소자(16)와 선택 소자(18)를 포함한다. 기억 소자(16)는 비트 라인(BL)과 선택 소자(18) 사이에 연결된다. 선택 소자(18)는 기억 소자(16)와 워드 라인(WL) 사이에 연결된다.
기억 소자(16)는 도 2에서 설명된 기억 소자와 동일한 구성을 갖고 동일한 동작을 수행한다. 그러므로 상세한 설명은 생략될 것이다.
선택 소자(18)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(anode)에는 기억 소자(16)가 연결되고, 다이오드(D)의 캐소드(cathode)에는 워드 라인(WL)이 연결된다. 메모리 셀(10)을 선택하기 위해서 워드 라인(WL)에 접지 전압(GND)이 인가되면, 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 변경된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면 다이오드(D)는 턴 온된다. 다이오드(D)가 턴 온되면 기억 소자(16)는 비트 라인(BL)을 통해서 전류를 공급받는다.
공급된 전류는 기억 소자(16)를 통해서 워드 라인(WL)으로 흐른다. 예를 들면, 읽기 동작 시, 비트 라인(BL)을 통해서 기억 소자(16)에 공급된 센싱 전류는 기억 소자(16)의 프로그램 상태에 따라 워드 라인(WL)으로 흐른다. 이때, 워드 라인(WL)의 기생 저항 성분으로 인해서 워드 라인(WL)은 접지 전압(GND)보다 높은 전압 레벨을 가질 수 있다. 즉, 기억 소자(16)의 소스 노드(SN)에 노이즈 전압이 발생될 수 있다.
도 4는 도 3에 도시된 상 변화 물질의 특성을 설명하기 위한 그래프이다. 도 4에 있어서, 참조 번호 'RST'는 상 변화 물질(GST)이 비정질 상태(즉, 리셋 상태)로 되기 위한 조건을 나타낸다. 그리고 참조 번호 'ST'는 상 변화 물질(GST)이 결정 상태(즉, 셋 상태)로 되기 위한 조건을 나타낸다.
상 변화 물질(GST)은 t1 시간 동안 용융 온도(melting temperature, Tm)보다 높은 온도로 가열된 뒤 급속히 냉각(quenching)되면 비정질 상태로 변화된다. 상 변화 물질(GST)이 비정질 상태로 변화되면, 메모리 셀(도 3의 10)은 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질(GST)은 t1 시간보다 긴 t2 시간 동안 결정화 온도(crystallization temperature, Tc)보다 높은 온도로 가열된 뒤 서서히 냉각되면 결정 상태로 변화된다. 여기에서, 결정화 온도(Tc)는 용융 온도(Tm)보다 낮은 온도이다. 상 변화 물질(GST)이 결정 상태로 변화되면, 메모리 셀(10)은 데이터 '0'을 저장한다.
도 5는 본 발명의 실시 예에 따른 상 변화 메모리 장치의 메모리 셀 어레이와 그것에 대응되는 감지 증폭기를 예시적으로 보여주는 블럭도이다.
상 변화 메모리 장치(도 1의 100)의 메모리 셀 어레이(110)는 복수의 파티션들(PT0~PTi)을 포함한다. 각각의 파티션들(PT0~PTi)은 복수의 매트들을 포함한다. 예를 들면, 파티션(PT0)은 복수의 매트들(MT00~MT0j)을 포함하고, 파티션(PT1)은 복수의 매트들(MT10~MT1j)을 포함하고, 파티션(PTi)은 복수의 매트들(MTi0~MTij)을 포함한다. 각각의 매트들(MT00~MT0j, MT10~MT1j, MTi0~MTij)은 복수의 상 변화 메모리 셀들을 포함한다.
앞서 설명된 바와 같이, 감지 증폭기(145)는 복수의 감지 증폭기들(SA00~SA0k, SA10~SA1k, SAj0~SAjk)을 포함한다. 감지 증폭기들(SA00~SA0k)은 파티션들(PT0~PTi) 각각에 포함된 매트들(MT00~MTi0)에 할당된다. 즉, 감지 증폭기들(SA00~SA0k)은 매트들(MT00~MTi0)에 포함된 상 변화 메모리 셀들에 대해서 데이터 읽기 동작 및 검증 읽기 동작을 수행한다. 감지 증폭기들(SA10~SA1k)은 파티션들(PT0~PTi) 각각에 포함된 매트들(MT01~MTi1)에 할당된다. 즉, 감지 증폭기들(SA10~SA1k)은 매트들(MT01~MTi1)에 포함된 상 변화 메모리 셀들에 대해서 데이터 읽기 동작 및 검증 읽기 동작을 수행한다. 동일하게, 감지 증폭기들(SAj0~SAjk)은 파티션들(PT0~PTi) 각각에 포함된 매트들(MT0j~MTij)에 할당된다. 즉, 감지 증폭기들(SAj0~SAjk)은 매트들(MT0j~MTij)에 포함된 상 변화 메모리 셀들에 대해서 데이터 읽기 동작 및 검증 읽기 동작을 수행한다.
감지 증폭기들(SA00~SA0k, SA10~SA1k, SAj0~SAjk)이 매트 그룹(MT00~MTi0, MT01~MTi1, MT0j~MTij)에 각각 할당되기 때문에, 감지 증폭기들(SA00~SA0k, SA10~SA1k, SAj0~SAjk)은 동시 동작이 가능할 것이다. 감지 증폭기들(SA00~SA0k, SA10~SA1k, SAj0~SAjk)이 동시에 동작하면, 상 변화 메모리 셀의 소스 노드에 노이즈 전압이 발생되고, 상 변화 메모리 장치(100)의 소모 전류가 최대로 증가할 수 있다.
도 6은 테스트 모드로 동작하는 상 변화 메모리 장치의 감지 증폭기 활성화 동작을 설명하기 위한 도면이다. 앞서 설명된 바와 같이, 상 변화 메모리 셀의 소스 노드에 발생되는 노이즈 전압을 검사하기 위해서, 상 변화 메모리 장치(도 1의 100)는 테스트 모드로 동작할 수 있다. 여기에서, 테스트 모드란 상 변화 메모리 장치(100)를 디버깅하기 위해서 상 변화 메모리 장치(100)의 파라미터(예를 들면, 타이밍, 바이어스, 각 구성을 제어하기 위한 제어 신호 등)를 제어할 수 있는 모드를 의미한다.
테스트 모드로 동작하기 위해서 테스트 모드 명령과 어드레스가 상 변화 메모리 장치(100)로 제공될 것이다. 제어 로직(도 1의 160)은 제공된 테스트 모드 명령에 따라 테스트 모드 진입 신호(TMEN)를 감지 증폭기 활성화 제어 유닛(163)으로 제공한다. 또한, 제어 로직(160)은 감지 증폭기들(SA00~SAjk) 중에서 일부를 선택하기 위해서 제공된 어드레스(ADDR)를 감지 증폭기 활성화 제어 유닛(163)으로 제공한다. 그리고 제어 로직(160)은 감지 증폭기를 활성화하기 위한 신호(SEN)를 감지 증폭기 활성화 제어 유닛(163)으로 제공한다.
감지 증폭기 활성화 제어 유닛(163)은 제공된 테스트 모드 진입 신호(TMEN), 어드레스(ADDR), 감지 증폭기 활성화 신호(SEN)에 따라 감지 증폭기들(SA00~SAjk)을 선택적으로 활성화하기 위한 신호(SEN_SL)를 발생한다. 감지 증폭기들(SA00~SAjk)을 선택적으로 활성화하기 위한 신호(SEN_SL)에 따라 동시 동작이 가능한 감지 증폭기들(SA00~SAjk) 중 일부 또는 모두가 활성화될 수 있다.
예를 들면, 감지 증폭기 활성화 제어 유닛(163)은 테스트 모드 진입 신호(TMEN), 감지 증폭기 활성화 신호(SEN), 및 감지 증폭기(SA0k)를 선택하기 위한 어드레스(ADDR)에 따라 감지 증폭기(SA0k)를 활성화하기 위한 신호(SEN_SL[0k])를 감지 증폭기(SA0k)로 제공한다. 감지 증폭기(SA0k)는 활성화 신호(SEN_SL[0k])에 따라 활성화되어 메모리 셀(MC0k)에 대한 데이터 읽기 동작(또는 검증 읽기 동작)을 수행한다. 이때 메모리 셀(MC0k)을 통해 흐르는 센싱 전류(Isens)는 기생 저항을 갖는 워드 라인, 즉, 메모리 셀(MC0k)의 소스 노드에 노이즈 전압을 유발할 수 있다. 테스트 모드에서, 이러한 노이즈 전압이 검사될 수 있다.
도 7은 정상 모드로 동작하는 상 변화 메모리 장치의 감지 증폭기 활성화 동작을 설명하기 위한 도면이다.
외부 장치(예를 들면, 메모리 컨트롤러)로부터 읽기 명령(또는 프로그램 명령)과 어드레스가 상 변화 메모리 장치(도 1의 100)로 제공되면, 상 변화 메모리 장치(100)는 데이터 읽기 동작(또는 검증 읽기 동작)을 수행한다.
제어 로직(도 1의 160)은 제공된 명령에 따라 감지 증폭기를 활성화하기 위한 신호(SEN)를 감지 증폭기 활성화 제어 유닛(163)으로 제공한다. 또한, 제어 로직(160)은 제공된 어드레스(ADDR)를 감지 증폭기 활성화 제어 유닛(163)으로 제공한다. 예시적으로, 감지 증폭기 활성화 제어 유닛(163)으로 제공되는 어드레스(ADDR)는 열 어드레스일 것이다.
감지 증폭기 활성화 제어 유닛(163)은 감지 증폭기 활성화 신호(SEN) 및 어드레스(ADDR)에 따라 감지 증폭기들(SA00~SAjk)을 선택적으로 활성화하기 위한 신호(SEN_SL)를 발생한다. 감지 증폭기들(SA00~SAjk)을 선택적으로 활성화하기 위한 신호(SEN_SL)에 따라 동시 동작이 가능한 감지 증폭기들(SA00~SAjk) 중 일부 또는 모두가 활성화될 수 있다.
예를 들면, 감지 증폭기 활성화 제어 유닛(163)은 감지 증폭기 활성화 신호(SEN) 및 열 어드레스(ADDR)에 따라 감지 증폭기들(SA0k 및 SAjk)을 활성화하기 위한 신호(SEN_SL[0k] 및 SEN_SL[jk])를 감지 증폭기들(SA0k 및 SAjk)로 각각 제공한다. 감지 증폭기들(SA0k 및 SAjk)은 활성화 신호(SEN_SL[0k] 및 SEN_SL[jk])에 따라 활성화되어 메모리 셀들(MC0k 및 MCjk) 각각에 대한 데이터 읽기 동작(또는 검증 읽기 동작)을 수행한다. 선택적으로 동작하는 감지 증폭기들(SA0k 및 SAjk)로 인해서 작은 크기의 센싱 전류들(Isens_0k 및 Isens_jk)이 기생 저항을 갖는 워드 라인, 즉, 메모리 셀(MC0k)의 소스 노드로 흐른다. 이는 소스 노드에 발생되는 노이즈 전압이 감소될 수 있음을 의미한다. 또한, 선택적으로 동작하는 감지 증폭기들(SA0k 및 SAjk)로 인해서 상 변화 메모리 장치(100)의 최대 소모 전류는 감소될 수 있다.
도 8은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
데이터 저장 매체(1220)는 본 발명의 실시 예에 따른 상 변화 메모리 장치(도 1의 100 참조)로 구성될 것이다. 데이터 저장 매체(1220)는 복수의 상 변화 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 데이터 저장 매체(1220)가 본 발명의 실시 예에 따른 상 변화 메모리 장치(100)로 구성됨에 따라, 데이터 저장 장치(1200)의 동작 오류는 감소될 수 있다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 9는 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 9는 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 9를 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 상 변화 메모리 장치(도 1의 100) 및 상 변화 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 8에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다.
도 10은 도 9에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 11은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 상 변화 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 상 변화 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 상 변화 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.
버퍼 메모리 장치(3220)는 상 변화 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 상 변화 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 상 변화 메모리 장치들(3231~323n)로 전송된다.
상 변화 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 상 변화 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 상 변화 메모리 장치(도 1의 100)로 구성될 것이다. 따라서, SSD(3200)의 동작 오류는 감소될 수 있다.
상 변화 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 상 변화 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 상 변화 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 12는 도 11에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 상 변화 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 상 변화 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 상 변화 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 상 변화 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 상 변화 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 상 변화 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 상 변화 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 13은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 13을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 8에 도시된 데이터 저장 장치(1200) 또는 도 11에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 상 변화 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 열 선택 회로
141 : 쓰기 드라이버
145 : 감지 증폭기
150 : 입출력 버퍼 회로
160 : 제어 로직
163 : 감지 증폭기 활성화 제어 유닛

Claims (17)

  1. 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀들;
    상기 메모리 셀들에 각각 대응되며, 상기 메모리 셀들에 저장된 데이터를 감지하도록 구성된 감지 증폭기들; 및
    외부로부터 제공된 명령과 어드레스에 따라 동시 동작이 가능한 상기 감지 증폭기들 중에서 일부를 활성화시켜 상기 메모리 셀들의 읽기 동작을 제어하도록 구성된 제어 로직을 포함하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 명령과 상기 어드레스에 따라 상기 일부 감지 증폭기를 활성화하기 위한 활성화 신호를 선택적으로 발생하도록 구성된 감지 증폭기 활성화 제어 유닛을 포함하는 상 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 외부로부터 읽기 명령과 어드레스가 제공되면, 감지 증폭기 활성화 신호와 열 어드레스를 상기 감지 증폭기 활성화 제어 유닛으로 제공하고,
    상기 감지 증폭기 활성화 제어 유닛은 상기 감지 증폭기 활성화 신호와 상기 열 어드레스에 따라 상기 일부 감지 증폭기를 활성화하기 위한 신호를 선택적으로 발생하도록 구성된 상 변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 로직은 외부로부터 테스트 모드 명령과 어드레스가 제공되면, 테스트 모드 진입 신호, 감지 증폭기 활성화 신호 및 어드레스를 상기 감지 증폭기 활성화 제어 유닛으로 제공하고,
    상기 감지 증폭기 활성화 제어 유닛은 상기 테스트 모드 진입 신호, 상기 감지 증폭기 활성화 신호 및 상기 어드레스에 따라 상기 일부 감지 증폭기를 활성화하기 위한 신호를 선택적으로 발생하도록 구성된 상 변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀들 각각은,
    상기 비트 라인에 일단이 연결되고, 상 변화 물질로 구성되는 기억 소자; 및
    상기 기억 소자를 선택하기 위한 선택 소자를 포함하는 상 변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 선택 소자는 상기 기억 소자의 타단과 상기 워드 라인 사이에 연결되는 다이오드를 포함하는 상 변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 활성화된 일부 감지 증폭기는 대응되는 메모리 셀에 센싱 전류를 인가하여 데이터를 감지하되, 상기 센싱 전류는 상기 기억 소자의 상태에 따라 상기 다이오드를 통해서 상기 워드 라인으로 흐르는 상 변화 메모리 장치.
  8. 상 변화 메모리 장치; 및
    상기 상 변화 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
    상기 상 변화 메모리 장치는,
    워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀들;
    상기 메모리 셀들에 각각 대응되며, 상기 메모리 셀들에 저장된 데이터를 감지하도록 구성된 감지 증폭기들; 및
    외부로부터 제공된 명령과 어드레스에 따라 동시 동작이 가능한 상기 감지 증폭기들 중에서 일부를 활성화시켜 상기 메모리 셀들의 읽기 동작을 제어하도록 구성된 제어 로직을 포함하는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 제어 로직은 상기 명령과 상기 어드레스에 따라 상기 일부 감지 증폭기를 활성화하기 위한 활성화 신호를 선택적으로 발생하도록 구성된 감지 증폭기 활성화 제어 유닛을 포함하는 데이터 저장 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 외부로부터 읽기 명령과 어드레스가 제공되면, 감지 증폭기 활성화 신호와 열 어드레스를 상기 감지 증폭기 활성화 제어 유닛으로 제공하고,
    상기 감지 증폭기 활성화 제어 유닛은 상기 감지 증폭기 활성화 신호와 상기 열 어드레스에 따라 상기 일부 감지 증폭기를 활성화하기 위한 신호를 선택적으로 발생하도록 구성된 데이터 저장 장치.
  11. 제 9 항에 있어서,
    상기 제어 로직은 외부로부터 테스트 모드 명령과 어드레스가 제공되면, 테스트 모드 진입 신호, 감지 증폭기 활성화 신호 및 어드레스를 상기 감지 증폭기 활성화 제어 유닛으로 제공하고,
    상기 감지 증폭기 활성화 제어 유닛은 상기 테스트 모드 진입 신호, 상기 감지 증폭기 활성화 신호 및 상기 어드레스에 따라 상기 일부 감지 증폭기를 활성화하기 위한 신호를 선택적으로 발생하도록 구성된 데이터 저장 장치.
  12. 제 8 항에 있어서,
    상기 메모리 셀들 각각은,
    상기 비트 라인에 일단이 연결되고, 상 변화 물질로 구성되는 기억 소자; 및
    상기 기억 소자를 선택하기 위한 선택 소자를 포함하는 데이터 저장 장치.
  13. 제 12 항에 있어서,
    상기 선택 소자는 상기 기억 소자의 타단과 상기 워드 라인 사이에 연결되는 다이오드를 포함하는 데이터 저장 장치.
  14. 제 13 항에 있어서,
    상기 활성화된 일부 감지 증폭기는 대응되는 메모리 셀에 센싱 전류를 인가하여 데이터를 감지하되, 상기 센싱 전류는 상기 기억 소자의 상태에 따라 상기 다이오드를 통해서 상기 워드 라인으로 흐르는 데이터 저장 장치.
  15. 제 8 항에 있어서,
    상기 상 변화 메모리 장치와 상기 컨트롤러는 메모리 카드로 구성되는 데이터 저장 장치.
  16. 제 8 항에 있어서,
    상기 상 변화 메모리 장치와 상기 컨트롤러는 솔리드 스테이트 드라이브(SSD)로 구성되는 데이터 저장 장치.
  17. 제 8 항에 있어서,
    상기 컨트롤러는,
    상기 데이터 저장 장치의 제반 동작을 제어하도록 구성된 중앙 처리 장치;
    상기 중앙 처리 장치의 동작 메모리로써 사용되는 램; 및
    상기 상 변화 메모리 장치와 상기 중앙 처리 장치를 인터페이싱하도록 구성된 메모리 인터페이스를 포함하는 데이터 저장 장치.
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