CN110301007A - 预写入阵列的存储器单元 - Google Patents

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Abstract

本发明描述用于操作存储器单元或若干存储器单元的方法、系统及装置。存储器阵列的单元可经预写入，这可包含在使感测组件与所述阵列的数字线隔离时将所述单元写入到一个状态。可在隔离所述感测组件时在所述感测组件处执行读取或写入操作，且可在写入操作完成时解除隔离所述单元(例如，将其连接到所述数字线)。所述技术可包含以下技术：存取存储器阵列的存储器单元；至少部分基于所述单元的所述存取使感测放大器与所述存储器阵列的数字线隔离；触发所述感测放大器；及在隔离所述感测放大器时将所述存储器阵列的所述存储器单元预写入到第二数据状态。在一些实例中，所述存储器单元可包含铁电存储器单元。

Description

预写入阵列的存储器单元
交叉参考
本专利申请案主张2017年2月7日申请的代尔纳(Derner)等人的标题为“预写入阵列的存储器单元(Pre-Writing Memory Cells of an Array)”的第15/426,871号美国专利申请案的优先权，所述申请案经让渡给其受让人。
背景技术
下文大体上涉及存储器装置且更特定来说涉及在隔离感测组件时的周期期间将至少一个存储器单元预写入到逻辑状态。
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态而存储信息。例如，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在一些实例中，存储器装置可存储多个状态，例如可存储两个以上状态。为存取存储器装置中的所存储信息，电子装置可读取或感测与存储器装置相关联的经存储状态。替代地，为存储信息，电子装置可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器等等。存储器装置可为易失性或非易失性。非易失性存储器(例如，快闪存储器)可甚至在缺乏外部电源的情况下存储数据达延长时段。易失性存储器装置(例如，DRAM)可随时间丢失其存储状态，除非其由外部电源周期性刷新。二进制存储器装置可例如包含充电电容器或放电电容器。然而，充电电容器可通过泄漏电流随时间变成放电，从而导致存储信息丢失。易失性存储器的特定特征可提供性能优势，例如更快的读取或写入速度，而非易失性存储器的特征(例如在无周期性刷新的情况下存储数据的能力)可为有利的。
FeRAM可使用类似于易失性存储器的装置架构，但可归因于使用铁电电容器作为存储装置而具有非易失性性质。因此，相较于其它非易失性及易失性电子存储器设备，FeRAM装置可具有改进性能。然而，写入铁电存储器单元(包含执行多个连续写入操作)可为相对耗时的过程，这个影响阵列的延时或其它操作特性。
附图说明
参考下图描述本发明的实施例：
图1说明根据本发明的各种实施例的实例电子存储器设备；
图2说明根据本发明的各种实施例的实例电子存储器设备；
图3A及3B说明根据本发明的各种实施例的FeRAM单元的非线性电性质的实例；
图4说明根据本发明的各种实施例的实例电路；
图5A及5B说明根据本发明的各种实施例的支持预写入的时序图的实例；
图6说明根据本发明的各种实施例的包含支持预写入到低数据状态的存储器阵列的系统；
图7展示说明根据本发明的各种实施例的操作电子存储器设备的方法的流程图；
图8展示说明根据本发明的各种实施例的操作电子存储器设备的方法的流程图。
具体实施方式
存储器单元可经预写入以减小(或至少部分“隐藏”)在写入单元时观察到的时间延迟。例如，在感测操作期间，在读取单元之后可恢复或写回存储于单元中的数据状态。在写入单元时，所述单元无法使用或无法以其它方式存取。写入单元的时间还可影响可对阵列执行的其它操作的速度。然而，可通过使用ISO装置将感测放大器的数字线节点与主阵列数字线隔离而减少用于写入单元的有效时间。即，可通过在其它操作正进行时预写入单元而减少无法使用或无法存取单元的时间。
本文中描述用于预写入存储器单元(例如阵列的存储器单元)的技术、方法及设备。在本发明中，存储器单元可包含铁电存储器单元，但不限于铁电存储器单元且可使用及预期其它类型的存储器单元及阵列。可在感测放大器隔离周期期间将活动页主阵列单元预写入到单个数据状态。此预写入可本质上“隐藏”用于写入到状态的时间的至少部分(即，限制用于写入到状态的时间的至少部分的效应)。在阵列数字线与感测组件数字线解除隔离时，写入阵列。
在一些实例中，一种方法可包含：使用经由数字线耦合到存储器阵列的存储器单元的感测组件感测存储于所述存储器单元中的第一逻辑状态；至少部分基于感测所述第一逻辑状态而使所述感测组件与所述存储器阵列的所述数字线隔离；及在隔离所述感测组件时将所述存储器阵列的多个存储器单元中的至少一者预写入到第二逻辑状态，其中所述多个存储器单元包含所述存储器单元。
在一些实例中，预写入所述多个存储器单元中的至少一者可包含：在隔离所述感测组件时将所述存储器阵列的多个数字线的电压降低到接地，其中所述多个数字线包含所述数字线；及至少部分基于将所述存储器阵列的所述多个数字线的所述电压降低到接地而将所述存储器阵列的所述多个存储器单元写入到所述第二逻辑状态。在一些实例中，所述第二逻辑状态的值可为至少部分基于耦合到所述存储器单元的板极线的电压。在一些情况中，将所述存储器阵列的所述多个数字线的所述电压降低到接地可包含激活耦合到所述多个数字线中的一者的均衡装置。
在一些实例中，所述方法可包含在隔离所述感测组件时在所述感测组件处执行一或多个读取或写入操作。在一些实例中，所述方法可包含至少部分基于预写入所述多个存储器单元而使所述感测组件解除隔离。在一些情况中，所述存储器可进一步包含至少部分基于使所述感测组件解除隔离而将所述存储器阵列的所述存储器单元写入到所述第一逻辑状态。在一些情况中，所述第一逻辑状态可等于所述第二逻辑状态。在一些情况中，所述第一逻辑状态可不同于所述第二逻辑状态。
在一些实例中，一种方法包含：增大与存储器单元耦合的板极线的电压；激活耦合到所述存储器单元的存取线，其中耦合在所述存储器单元与感测组件之间的数字线的电压至少部分基于激活所述存取线而增大；增大所述板极线的所述电压及存储于所述存储器单元中的第一逻辑状态；至少部分基于增大所述数字线的所述电压而使所述感测组件与所述数字线隔离；及至少部分基于隔离所述感测组件而将所述存储器单元写入到第二逻辑状态。
在一些实例中，所述方法可进一步包含在所述板极线的所述电压满足阈值之后激活所述存取线。在一些实例中，将所述存储器单元写入到所述第二逻辑状态包括在隔离所述感测组件时使用均衡装置写入所述存储器单元。
在一些实例中，所述方法可进一步包含在使所述感测组件与所述存储器单元隔离时在所述感测组件处读取或写入一或多次。在一些实例中，所述方法可包含至少部分基于使所述感测组件与所述数字线隔离而将所述数字线的所述电压降低到接地。在一个实例中，所述方法包含至少部分基于将所述数字线的所述电压降低到接地而降低所述板极线的所述电压。在一些情况中，可至少部分基于所述存储器单元的底部节点处的电压降低到接地而降低所述板极线的所述电压。在一些情况中，所述板极线可经耦合到所述存储器单元的第一端子且所述底部节点可包含所述存储器单元的第二端子。
在一些实例中，所述方法可包含：在降低所述板极线的所述电压之后且在使所述感测组件与所述存储器单元隔离时在所述感测组件处读取或写入一或多次；及在所述感测组件处读取或写入一或多次之后使所述感测组件解除隔离。在一些情况中，所述方法可包含至少部分基于使所述感测组件解除隔离而将所述存储器单元写入到所述第一逻辑状态。
一种电子存储器设备可包含：存储器阵列，其包括多个存储器单元；感测组件，其经由数字线与所述多个存储器单元的存储器单元电子通信；及控制器，其与所述存储器阵列及所述感测组件电子通信，其中所述控制器可操作以：存取所述存储器单元以感测经存储逻辑状态；至少部分基于存取所述存储器单元而使所述感测组件与所述存储器阵列的所述数字线隔离；及在隔离所述感测组件时预写入所述存储器阵列的所述多个存储器单元。在一些情况中，所述控制器可至少部分基于预写入所述多个存储器单元而使所述感测组件解除隔离且至少部分基于预写入所述存储器单元而将所述存储器单元写入到逻辑状态。
下文在电子存储器设备的上下文中进一步描述上文介绍的实例。接着描述支持预写入的特定技术实例。通过设备图、系统图及流程图进一步说明本发明的此类及其它实施例且参考其描述本发明的此类及其它实施例。
图1说明根据本发明的各种实施例的实例电子存储器设备100。电子存储器设备100还可为(被称为)或包含存储器阵列。电子存储器设备100可包含可编程以存储不同状态的多个存储器单元105。在一些实例中，每一存储器单元105可编程以存储表示逻辑“0”及逻辑“1”的两个逻辑状态。在其它实例中，存储器单元105可经配置以存储两个以上逻辑状态。存储器单元105可包含电容器以存储表示可编程状态的电荷；例如，充电及未充电电容器可表示两个逻辑状态。DRAM架构可通常使用此设计，且所采用的电容器可包含具有线性电极化性质的电介质材料。相比来说，FeRAM单元可包含具有铁电材料作为电介质材料的电容器，其中铁电材料具有非线性极化性质。
可通过激活或选择适当字线110及数字线115对存储器单元105执行操作(例如读取或写入)。在一些情况中，字线110可被称为存取线，且数字线115可被称为位线。激活或选择字线110或数字线115可包含施加电压电势(例如高电平电压或低电平电压)到相应线。字线110及数字线115可由导电材料制成。例如，字线110及数字线115可由金属(例如铜、铝、金、钨)、金属合金、其它导电材料或类似物制成。存储器单元105的每一行可经连接到单个字线110，且存储器单元105的每一列可经连接到单个数字线115。通过激活或选择一个字线110及一个数字线115，可存取耦合到字线110及数字线115的单个存储器单元105。与存储器单元105相关联的字线110及数字线115的识别符可被称为存储器单元105的地址(但是在一些情况中，存储器单元105的地址可进一步包含存储器块识别符、存储器库识别符等等中的一或多者)。
在一些架构中，存储器单元105的逻辑存储装置(例如电容器)可通过选择组件而与相关联于存储器单元105的数字线115电隔离。与存储器单元105相关联的字线110可经连接到选择组件且可控制所述选择组件。在一些实例中，选择组件可包含晶体管。另外或替代地，字线110可经连接到选择组件的晶体管的栅极。在一些情况中，激活字线110可导致存储器单元105的电容器的一个电极与相关联于存储器单元105的数字线115之间的电连接。因此，可存取数字线115以对存储器单元105执行操作(例如读取操作)。替代地，可存取数字线115以对存储器单元105执行操作(例如写入操作)。
在一些实例中，可通过行解码器120及列解码器130控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且激活或选择适当数字线115。换句话说，通过激活或选择字线110及数字线115，可存取存储器单元105。另外或替代地，电子存储器设备100可包含多个字线110(标记为WL_1到WL_M)及多个数字线115(标记为DL_1到DL_N)，其中M及N取决于存储器阵列大小。通过激活字线110及数字线115(例如WL_2及DL_3)，可存取耦合到字线110(例如WL_2)及数字线115(例如DL_3)的存储器单元105。在一些实例中，可通过激活或选择与存储器单元105相关联的所有数字线115而存取与字线110相关联的存储器单元105。
可通过感测组件125读取或感测存储器单元105以确定存储于存储器单元105中的逻辑状态。例如，在存取(例如寻址)FeRAM单元之后，FeRAM单元的铁电电容器可放电到对应数字线115上。作为另一实例，在存取存储器单元105之后，存储器单元105的铁电电容器可将第二电荷(例如极化电荷)放电到对应数字线115上。使铁电电容器放电可为基于加偏压(或施加电压)于铁电电容器。放电可引发数字线115的电压改变，感测组件125可比较所述电压与参考电压(未展示)，以便确定存储于存储器单元105中的逻辑状态。例如，当数字线115的电压高于参考电压时，感测组件125可确定存储于存储器单元中的逻辑状态是逻辑“1”，且当数字线115的电压低于参考电压时，感测组件125可确定存储于存储器单元中的逻辑状态是逻辑“0”。在一些实例中，感测组件125可包含用于放大及感测数字线115中的一或多者与参考电压之间的电压差的各种晶体管或放大器(例如感测放大器)。在一些实例中，感测组件125可锁存电压差。接着可通过列解码器130输出一或多个存储器单元105的经感测逻辑状态作为输出135。
可通过激活字线110及数字线115设置或写入存储器单元105。如上文论述，激活字线110将存储器单元105的对应行电连接到其相应数字线115。通过在激活字线110时控制数字线115，可写入存储器单元105，即，可将状态存储于存储器单元105中。列解码器130可接受待写入到存储器单元105的数据(例如输入135)。可通过跨铁电电容器施加电压而写入铁电存储器单元105。在本发明中更详细论述此过程。例如，电压及其它特性可针对各种单元元件(例如数字线、字线、隔离(“ISO”)装置或组件、均衡器(“EQ”)装置或组件、控制信号或选择装置或组件(例如“CSEL”)及类似物)而随时间改变，从而导致在隔离感测组件时的周期期间将至少一个存储器单元预写入到逻辑状态。
在一个实施例中，当使用ISO装置将感测组件的数字线节点与主阵列数字线隔离开时，可在隔离期间将活动页主阵列单元预写入到单个数据状态。另外，在隔离周期期间，归因于读取及/或写入操作翻转感测组件的节点数字线的事实，可启用其它读取及/或写入操作。在预写入到单个数据状态完成之后，接着可将单元板极翻转到相反极性，且可恢复与预写入阵列相反的任何感测组件数据。
在一些存储器架构中，存取存储器单元105可使存储于存储器单元105中的逻辑状态降级或损毁。因此，可执行与存储器单元105相关联的重写或刷新操作以将逻辑状态重写到存储器单元105。在DRAM中，例如，电容器可在感测操作期间部分或完全放电，从而损坏所存储的逻辑状态。在一些实例中，可在感测操作之后重写逻辑状态。另外，激活单个字线110可导致行中的所有存储器单元放电；因此，可读取及重写行中的所有存储器单元105。
一些存储器架构(包含DRAM架构)可基于通过外部电源周期性刷新而防止随时间丢失经存储状态。例如，充电电容器可通过泄漏电流随时间变成放电，从而导致经存储逻辑状态的丢失。此类所谓的易失性电子存储器设备的刷新速率可为相对高的(例如，对于DRAM，每秒数十个刷新操作)，这个导致明显的电力消耗。随着存储器阵列越来越大，尤其对于依靠有限电源(例如电池)的移动装置来说，增大的电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制)。如下文论述，铁电存储器单元可具有可导致相对于其它存储器架构改进的性能的有益性质。
在一些实例中，存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新等等)。存储器控制器140可产生行及列地址信号，以便激活所要字线110及数字线115。存储器控制器140还可产生及控制在电子存储器设备100的操作期间使用的各种电压电势。例如，存储器控制器140可控制存储器单元105的单元板极电压。在一些实例中，本文中描述的施加电压的振幅、形状或持续时间可经调整或变化且可针对在操作电子存储器设备100中所采用的各种操作而不同。此外，可同时存取电子存储器设备100中的一个、多个或所有存储器单元105；例如，在其中将所有存储器单元105或存储器单元105群组设置到单个逻辑状态的重设操作期间可同时存取电子存储器设备100的多个或所有存储器单元105。
图2说明根据本发明的各种实施例的实例电路200。电路200可包含与字线110-a、数字线115-a及感测组件125-a相关联的存储器单元105-a(例如铁电存储器单元)，其分别可为参考图1描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有两个导电电极(单元底部215及单元板极210)的电容器205。单元底部215及单元板极210可通过定位于单元底部215与单元板极210之间的铁电材料以电容方式耦合。在一些实例中，可在不改变存储器单元105-a的操作的情况下翻转单元底部215及单元底部215的定向。
如上文描述，可通过使电容器205充电或放电而存储各种状态。在一些实例中，电容器205可为铁电电容器。电路200还可包含将单元底部215耦合到数字线115-a的选择组件220。板极线(PL)225可经耦合到电容器205的单元板极210。因此，可通过施加到数字线115-a及板极线225的电压存取、控制、读取或写入电容器205。
可通过操作电路200的各种元件而读取或感测电容器205的经存储状态。当撤销激活选择组件220时(例如当未断言字线110-a时)，可使电容器205与数字线115-a隔离，且当激活选择组件220时(例如当断言字线110-a时)，电容器205可经由选择组件220耦合到数字线115-a。在一些情况中，选择组件220可包含晶体管(例如NMOS晶体管)，其具有耦合到电容器205的单元底部215的源极、耦合到数字线115-a的漏极及通过字线110-a驱动的栅极。在替代实施例中，选择组件220及电容器205的位置可交换，使得选择组件220耦合到板极线225及单元底部215且耦合于板极线225与单元底部215之间，且使得电容器205耦合到数字线115-a及选择组件220且耦合于数字线115-a与选择组件220之间。此配置可与用于读取及写入操作的替代时序及/或偏置相关联。
在存储器单元105-a的操作中，可使用板极线225将固定或恒定电压施加到单元底部215。在一些情况中，固定电压可为施加到感测组件125-a的电压的一半。换句话说，施加到板极线225的电压可保持在固定电压。此操作可被称为“固定单元板极”。为了读取存储器单元105-a，数字线115-a可经虚拟接地且随后在施加电压到字线110-a之前与虚拟接地隔离。在一些实例中，选择存储器单元105-a可导致跨电容器205的电压差，因为板极线225保持在一电压下且数字线115-a经虚拟接地。因此，数字线115-a的电压可改变。在一些情况中，可在感测组件125-a处比较此引发电压与参考电压。
在一些实例中，归因于电容器205的电极之间的铁电材料，且如在下文更详细论述，电容器205可在连接到数字线115-a之后不放电。在一个方案中，为感测由电容器205存储的逻辑状态，可断言字线110-a以选择存储器单元105-a且可(例如通过单元板极(CP)驱动器230)施加电压到板极线225。在一些情况中，数字线115-a可经虚拟接地且接着在断言字线110-a且加偏压于板极线225之前与虚拟接地隔离(即，“浮动”)。加偏压于板极线225可导致跨电容器205的电压差(例如板极线电压减去数字线电压)。电压差可产生电容器205上的经存储电荷的改变，其中经存储电荷的改变量值可取决于电容器205的初始逻辑状态，例如，初始逻辑状态是否为逻辑“1”或逻辑“0”。这可基于存储于电容器205上的电荷而引发数字线115-a的电压改变。在存储器单元105-a的一个操作中，改变施加到板极线225的电压可被称为“移动单元板极”。
在存储器单元105-a的操作的一些实例中，可将固定或恒定电压施加到板极线225(例如固定电压可为供应到感测组件125-a的电压的一半)。即，施加到板极线225的电压可保持在固定电压且可未如上文描述那样变化。此操作可被称为“固定单元板极”操作。为了使用固定单元板极操作读取存储器单元105-a，数字线115-a可经虚拟接地且在激活字线110-a之前与虚拟接地隔离。如上文描述，选择存储器单元105-a可导致跨电容器205的电压差，因为板极线225保持在电压且数字线115-a经虚拟接地。因此，数字线115-a的电压可改变，例如变为某一有限值。
无论是否根据移动单元板极操作、固定单元板极操作、某一组合或某一其它操作方法读取存储器单元105-a，数字线115-a的电压改变可取决于数字线115-a的固有电容，即，随着电荷流动通过数字线115-a，某一有限电荷可经存储于数字线115-a中且数字线115-a的所得电压可取决于固有电容。在一些实例中，固有电容可取决于数字线115-a的物理特性(包含尺寸)。在一些实例中，数字线115-a可将存储器单元105连接到数字线115-a，使得数字线115-a可具有导致不可忽略的电容(例如，约皮法拉(pF))的长度。接着，可通过感测组件125-a比较数字线115-a的所得电压与参考电压(例如参考线235的电压)，以便确定存储器单元105-a中的经存储逻辑状态。
感测组件125-a可包含各种晶体管或放大器(例如感测放大器)以放大及感测数字线115-a的电压与参考线235的电压之间的电压差。在一些实例中，感测组件125-a可锁存电压差。在一些实例中，可基于比较将感测组件125-a的输出驱动到高(例如正)供应电压或低(例如负或接地)供应电压。例如，当数字线115-a具有高于参考线235的电压时，感测组件125-a输出可经驱动到正供应电压。在一些情况中，感测组件125-a可在执行感测操作时将数字线115-a驱动到正供应电压。在其它情况中，可在执行感测操作之前通过传递门240使数字线115-a与感测组件125-a解耦合。
替代地，当数字线115-a具有低于参考线235(即，参考电压信号)的电压时，感测组件125-a输出可经驱动到负或接地供应电压。在一些情况中，感测组件125-a可在执行感测操作时将数字线115-a驱动到负或接地供应电压。在其它情况中，可在执行感测操作之前通过传递门240使数字线115-a与感测组件125-a解耦合。在一些实例中，传递门240可包含晶体管(例如NMOS晶体管、PMOS晶体管)，其具有耦合到感测组件125-a的源极、耦合到数字线115-a的漏极及通过隔离信号(ISO)驱动的栅极。
在一些情况中，为根据移动单元板极操作写入存储器单元105-a，可跨电容器205施加与逻辑状态相关联的电压。可使用各种方法施加电压。在一个实例中，选择组件220可通过断言字线110-a以便将电容器205电连接到数字线115-a。可通过(通过板极线225)控制单元板极210的电压且(通过数字线115-a)控制单元底部215的电压而跨电容器205施加电压。为写入逻辑“0”，单元板极驱动器230可通过板极线225将第一电压(例如正电压、高电压)施加到单元板极210，且可通过数字线115-a将第二电压(例如负或接地电压、低电压)施加到单元底部215。相反电压可经施加到电容器205的电极以写入逻辑1(例如单元板极210可为低且单元底部215可为高)。
关于固定单元板极操作，写入存储器单元105-a可包含通过数字线115-a激活选择组件220且加偏压于单元底部215。在一些情况中，单元板极210的固定电压量值可为感测组件125-a的供应电压之间的值，且感测组件125-a可用于将数字线115-a的电压驱动到等于高供应电压或低供应电压的电压。例如，为写入逻辑“0”，可将数字线115-a的电压驱动到低供应电压以将低供应电压施加到单元底部215。替代地，为写入逻辑“1”，可将数字线115-a的电压驱动到高供应电压以将高供应电压施加到单元底部215。
图3A及3B说明根据本发明的各种实施例的铁电存储器单元的非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300中的每一者描绘依据电压差V而变化的存储于铁电存储器单元的铁电电容器上的电荷Q。铁电存储器单元可为参考图1或2描述的存储器单元105或铁电存储器单元105-a的实施例的实例，且铁电电容器可为参考图2描述的电容器205的实例。
铁电材料的特征为自发电极化，即，其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及铋钽酸(SBT)。本文中描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，电荷经存储于铁电材料与电容器端子的界面处。因为可在不存在外部施加电场的情况下相对长时间甚至无限地维持电极化，因此相较于例如DRAM阵列中所采用的电容器，可显著减少电荷泄漏。这个减少执行如上文针对一些DRAM架构描述的刷新操作的需要。
可从电容器的单个电极的观点理解磁滞曲线300。通过实例，如果铁电材料具有负极化，那么正电荷积累在电极处。替代地，如果铁电材料具有正极化，那么负电荷积累在电极处。另外，应理解，磁滞曲线300中的电压差表示跨铁电电容器的电压差且是方向性的。例如，可通过施加正电压到所述电极(例如参考图2描述的单元板极210)且使第二电极(例如参考图2描述的单元底部215)维持于接地(或约零伏特(0V))而实现正电压。可通过使所述电极维持于接地且施加正电压到第二电极而施加负电压，即，可施加正电压以使所述电极负极化。类似地，可施加两个正电压、两个负电压或正电压及负电压的任何组合到适当电容器端子以产生在磁滞曲线300中展示的电压差。
如在磁滞曲线300-a中描绘，铁电材料可使用零电压差维持正极化或负极化，从而导致两个可能充电状态：电荷状态305及电荷状态310。根据图3A及3B的实例，电荷状态305表示高电容状态或逻辑“0”且电荷状态310表示低电容状态或逻辑“1”。在一些实例中，可反转相应电荷状态的逻辑值以适应用于操作铁电存储器单元的其它方案。
可通过凭借跨铁电电容器施加电压来控制铁电材料的电极化及因此铁电电容器端子上的电荷而将逻辑“0”或逻辑“1”写入到铁电单元。例如，跨铁电电容器施加净正电压315导致电荷积累，直到达到电荷状态305-a。在移除净正电压315之后，电荷沿着路径320直到其达到在零电压电势下的电荷状态305。类似地，通过施加净负电压325写入电荷状态310，此导致电荷状态310-a。在移除净负电压325之后，电荷沿着路径330直到其达到零电压下的电荷状态310。电荷状态305-a及310-a可被称为残余极化(Pr)值，即，在移除外部偏压(例如电压)之后余留的极化(或电荷)。矫顽电压是电荷(或极化)为零的电压。
参考磁滞曲线300-b，可通过跨铁电电容器施加电压而读取或感测铁电单元的经存储状态。作为响应，经存储电荷Q改变，且改变程度取决于初始电荷状态，即，最终存储电荷(Q)取决于最初是否存储电荷状态305-b或电荷状态310-b。例如，磁滞曲线300-b说明两个可能经存储电荷状态：电荷状态305-b及电荷状态310-b。在一些实例中，可跨如参考图2论述的铁电电容器施加电压335。在其它情况中，可将固定电压施加到铁电电容器的单元板极电极。尽管描绘为正电压，但在一些实例中电压335可为负的。响应于电压335的施加，电荷可沿着路径340。替代地，如果最初存储电荷状态310-b，那么电荷可沿着路径345。与沿着路径340或345之后的最终电荷状态(例如电荷状态305-c及电荷状态310-c)相关联的电压取决于数个因素，包含感测方案及电路。
在一些情况中，最终电荷状态可取决于连接到铁电存储器单元的数字线的固有电容。例如，如果铁电存储器单元的铁电电容器经电连接到数字线且施加电压335，那么数字线的电压可归因于固有电容而升高。因此在感测组件处测量的电压可不等于电压335且代替地可取决于数字线的电压。磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可基于数字线的电容且可通过负载线分析确定，即，可相对于对应数字线的电容定义电荷状态305-c及310-c。因此，跨处于电荷状态305-c及电荷状态310-c的铁电电容器的电压(例如电压350及电压355)可为不同的且可取决于铁电电容器的初始状态。
通过比较数字线电压与参考电压，可确定铁电电容器的初始状态。数字线电压(DLV)可为电压335与跨电容器的最终电压之间的差，即，(DLV＝电压335-电压350)或(DLV＝电压335-电压355)。可产生参考电压，使得其量值介于两个可能数字线电压的两个可能电压之间，以便确定经存储逻辑状态，即，数字线电压是否高于或低于参考电压。例如，参考电压可为两个量(电压335-电压350)及(电压335-电压355)的平均值。在通过感测组件比较之后，可将经感测数字线电压确定为高于或低于参考电压，且可确定铁电存储器单元的经存储逻辑值(即，逻辑“0”或逻辑“1”)。
为读取或感测铁电电容器的经存储状态，可跨电容器施加电压或可在一或多个不同时间激活与电容器电子通信的字线。作为响应，一或多个经存储电荷(其可与电容器的不同组件或元件相关联)可经传送到感测组件且由所述感测组件接收。例如，可基于施加电压或激活字线在第一时间读取或感测第一电荷。可基于施加电压或激活字线在第二时间读取或感测第二电荷。在一些实例中，第二时间可在第一时间之前或之后。在其它情况中，第一时间及第二时间可为连续的或可至少部分重叠。
如上文论述，读取未使用铁电电容器的存储器单元可使经存储逻辑状态降级或损毁。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。例如，如果存储电荷状态305-b，那么电荷可在读取操作期间沿着路径340到电荷状态305-c，且在移除电压335之后，电荷可通过在相反方向上沿着路径340而返回到初始电荷状态305-b。
图4说明根据本发明的各种实施例的支持预写入阵列的存储器单元的实例电路400。电路400可支持预写入阵列的一或多个存储器单元(例如铁电存储器单元)且本文中描述的方法不限于实例电路400。电路400可包含感测放大器401，其可通过第一隔离装置402及第二隔离装置404而与电路400的其它组件隔离。感测放大器401可在节点406及/或节点408处耦合到存储器单元的一或多个数字线。在一些实例中，经耦合存储器单元可为铁电存储器单元。装置410、412可表示经耦合存储器单元的数字线解码器(未展示)的至少一部分。电路400还可包含耦合到EQ信号418的均衡(EQ)装置414及EQ装置416。
可通过耦合到装置422、424的单元选择信号420控制感测放大器401。在存取操作期间，单元选择信号420可指示是否从耦合到感测放大器401的存储器单元读取数据或将数据写入到所述存储器单元。感测放大器401还可包含装置426、428以在存取操作期间加偏压于感测放大器401。感测放大器401可经连接到参考电压430。参考电压430可经由装置432、434连接到感测放大器401的节点405中的一者或两者。例如，当感测放大器401用于选择性地对耦合到感测放大器401的存储器单元中的一者执行存取操作时，参考电压可经连接到节点405中的一者。
在一些实例中，感测放大器401可通过节点405连接到隔离装置402、404的端子。在一些情况中，节点405可被称为内部节点或“关键节点(gut node)”，因为其可在感测放大器401内或以其它方式与阵列数字线物理分离。第一隔离装置402可经由第一节点436连接到EQ装置414。第二隔离装置404可经由第二节点438连接到EQ装置416。EQ装置414、416可经配置以在使节点405与耦合到感测放大器401的存储器单元隔离时预写入所述存储器单元。
在一些实例中，可对相同开放页执行多个连续写入操作；例如，相对于具有两个或两个以上状态的写入时间(即，将写入状态中的一者隐藏到“0”或“1”)，可使用各种技术隐藏写入单个状态的至少一个写入时间。EQ装置414及416可定位于隔离装置402及404外部。可通过将隔离信号440从高值(例如逻辑)改变为低值(例如逻辑零)而隔离感测放大器401。接着可开启EQ信号418(例如使其变高)以将耦合到感测放大器401的存储器单元的数字线变为状态。在一个实例中，状态可与电压442(VBB)相关。在一些实例中，电压442可为接地或虚拟接地。在另一实例中，已知状态可不同于接地。在其中状态为高的实例中，感测操作不包含将数字线(例如节点406、408)预充电到接地，而是将阵列数字变为VCC。在此案例中，即使感测发生在隔离感测放大器401内，具有开放字线的所有存储器单元仍可开始写回。
在其它实施例中，当发生感测操作(例如FeRAM感测)时，可默认恢复一个数据状态。数据状态的恢复可取决于是否在发生感测操作之后将单元板极设置到状态(例如高状态或低状态)。然而，如果使用隔离装置402、404将感测放大器401的节点405与主阵列数字线(例如节点406、408)隔离，那么可在感测放大器隔离周期期间将活动页主阵列单元或其子集预写入到单个数据状态。
在使数字线节点(例如节点406、408)与感测放大器401隔离时的周期期间，可使用感测放大器401执行存取操作(例如读取及/或写入操作)。例如，单元选择信号420可在存取操作期间转变且由于隔离装置402、404而不影响耦合到感测放大器401的存储器单元。在转变单元选择信号420时，可操作装置422、424。在耦合到感测放大器401的存储器单元的预写入操作之后，单元板极可转变到相反极性。当一或多个写入操作完成时，接着可再次激活隔离装置402、404，从而将感测放大器401连接到连接到感测放大器401的存储器单元的数字线(例如第一节点405-a经连接到节点406且第二节点405-b经连接到节点408)。因此，可将与当前预写入阵列状态相反的感测放大数据恢复回到阵列的存储器单元中。
在一个实例中，耦合到感测放大器401的存储器单元可经预写入到低数据状态。在一个实施例中，在发生感测操作之后且在使节点405与主阵列数字线(例如节点406、408)隔离的时间期间，可启用EQ信号418以将阵列数字线(例如节点406、408)拉到电压442(例如接地状态)。归因于单元板极为高，将阵列数字线(例如节点406、408)拉到接地可迫使活动存储器单元写入到低数据状态。在预写入操作期间，可将读取及/或写入命令发出到经隔离感测放大器401。
当一或多个预写入操作完成时，可停用EQ信号418，且可使单元板极为低以准备到相反数据状态的主阵列写入操作。在一个实施例中，再次使隔离信号440为高将存储器单元的数字线(例如节点406、408)连接回到感测放大器401的节点405，且将主阵列中的至少一些存储器单元写入到所要数据状态。在一些实例中，与存储器单元的当前预写入状态相同的感测放大数据可未经传送回到阵列中。
在另一实例中，耦合到感测放大器401的存储器单元可经预写入到高数据状态。在此实例中，可修改感测方案，使得在执行感测操作之前将单元板极设置为低(例如到第一电压)。当在感测操作之后隔离感测放大器401时，可将额外装置(例如类似于EQ装置414、416)耦合到主阵列数字线(例如节点406、408)以能够将所述线拉高(即，到VCC、到不同于第一电压的第二电压)。此类额外装置可由EQ信号418控制且可经耦合到不同于电压442的电压。由于单元板极经设置为低(例如第一电压)且主阵列数字线为高(例如第二电压)，因此活动阵列单元经写入到高数据状态。
如同预写入到低数据状态，在预写入操作期间，可将读取及/或写入命令发出到经隔离感测放大器401。在预写入操作完成之后，停用将主阵列数字线连接到VCC的装置(例如连接到除电压442以外的不同电压的EQ装置414、416)且使单元板极为高(例如到第二电压)以准备到相反数据状态的主阵列写入操作。使隔离信号440变回高可将主阵列数字线(例如节点406、408)连接回到感测放大器401的节点405，且接着可将耦合到感测放大器401的存储器单元写入到所要数据状态。
如本文中使用，术语装置可是指切换组件或晶体管。在使用门电压激活门之后，装置可将装置的第一节点连接到第二装置，从而导致电流流动。在一些实例中，电路400可包含双极结型晶体管(BJT)、场效晶体管(FET)或其组合。
图5A及5B说明根据本发明的各种实施例的支持预写入阵列的存储器单元的时序图500的实例。为清晰起见，时序图500已被分裂成两个图。图5A说明与电路(例如电路400)相关的一些输入信号的实例。图5B说明对输入信号的响应的实例且还说明一些输入信号。
时序图500在垂直轴上描绘电压且在水平轴上描绘时间。根据本发明的各种实施例，除其它操作外，所述操作可促进参考电路400(包含感测放大器401)预写入到单个数据状态。
时序图500描绘针对各种信号的随时间的电压改变。在一些实例中，图5A中的时序图500描绘隔离信号440、EQ信号418、单元选择信号420、字线信号502及单元板极信号504。在一些实例中，图5B中的时序图500可描绘节点405中的一者处的信号520、第一数字线信号522、第二数字线信号524、第一单元底部信号526及第二单元底部信号528。图5B还描绘单元选择信号420及单元板极信号504以使所发生的某些响应清晰。由于图5A及5B描绘相同时序图且仅为清晰起见而分开，因此在不特定参考图的情况下参考图5A或图5B中描绘的信号。
在一些实例中，当耦合到感测放大器401的对应存储器单元存储逻辑零时，第一数字线信号522表示节点406、408处的信号。在一些实例中，当耦合到感测放大器401的对应存储器单元存储逻辑时，第二数字线信号524表示406、408处的信号。在一些实例中，当耦合到感测放大器401的对应存储器单元存储逻辑零时，第一单元底部信号526表示单元底部处的信号。在一些实例中，当耦合到感测放大器401的对应存储器单元存储逻辑时，第二单元底部信号528表示单元底部处的信号。
在时间T0(例如0纳秒)，第一数字线信号522及第二数字线信号524始于处于第一电压电平(V0)的预充电状态。在一些实例中，第一电压电平(V0)可为约等于零伏特或可为虚拟接地。另外，字线信号802可处于低于第一电压电平的第二电压电平。另外，单元选择信号420、单元底部信号526及528以及单元板极信号504可处于第三电压(例如接近或处于0V)。
在T0与第二时间T1之间，单元板极信号504可充电到第三电压电平(V2)。在一些实例中，第三电压电平(V2)约等于1.8伏特。另外，单元底部信号526、528还可充电到接近或处于第三电压电平(V2)。数字线信号522、524还可从非零电压电平趋向于接近零伏特的电压电平。在一些实例中，第三电压电平(V2)可被称为较高感测放大器电压(即，VMSA)，其中VMSA可等于或约(但不限于)1.8伏特。
在时间T1，可激活字线信号502，使得其充电到第四电压电平(V3)。在一些实例中，第四电压电平(V3)约等于3.4伏特。在一些实例中，时间T1约等于10纳秒。在T1与T2之间，某些信号的电压改变。例如，信号520、522、526可改变为处于第五电压电平。在一些实例中，第五电压电平可约等于0.85伏特。在其它实例中，信号524、528可改变为处于第六电压电平。在一些实例中，第六电压电平可约等于0.3伏特。在一些实例中，T2可约等于40纳秒。
在一些实例中，在T2之前的某点，感测放大器401感测存储于经由节点406、408中的一或多者耦合到感测放大器401的存储器单元中的至少一者中的逻辑状态。可在使感测放大器401与节点406、408隔离且因此与一或多个存储器单元(包含与阵列相关的存储器单元)隔离时使用感测放大器401执行读取操作。在一些实例中，使感测放大器401在感测存储器单元的逻辑状态之后与一或多个存储器单元隔离。
在T2，可通过使隔离信号440从第四电压电平(V3)变为低(例如到约等于零的第一电压电平)而隔离感测放大器401。在隔离感测放大器401之后，可在未干扰耦合到感测放大器401的存储器单元的情况下对感测放大器执行存取操作(例如读取/写入操作)。在图5A中，隔离信号440仅出于清晰目的而从第四电压电平(V3)偏移。在一些实例中，第四电压电平(V3)可被称为较高电压(例如VCC，3.4伏特)。
在隔离信号440改变为低值之后(例如之后不久)，EQ信号418从低值(例如第一电压电平)改变为高值(例如约等于1.6伏特的第七电压电平(V1))。在隔离信号440为低时将EQ信号418变为高允许在耦合到感测放大器401的存储器单元处执行预写入操作，而在感测放大器401处执行其它操作。本质上，电路400可因此在重叠周期期间执行两个操作，在感测放大器401处执行存取操作且在耦合到感测放大器401的存储器单元处执行预写入操作。在图5A中，EQ信号418仅出于清晰目的而从第七电压电平(V1)偏移。
在T2，在隔离信号440是低值(例如处于第一电压电平)之后，单元板极信号504电压从第三电压电平(V2)(约1.8伏特)降低到第八电压电平(约1.5伏特)。单元底部信号526及528可降低到第一电压电平(例如接地状态)。数字线信号522及524还可降低到第一电压电平(例如接地状态)。可通过EQ信号418将信号522、524、526、528驱动到接地状态，从而导致EQ装置414、416将节点436、438连接到接地。在一些实例中，EQ装置414、416可将节点436、438连接到某一其它不同电压电平。在所述情境中，信号522、524、526、528可经驱动到所述其它不同电压电平。在隔离信号440改变为低值之后，节点405的信号520可从第五电压电平升高到第七电压电平(V1)。
在一些实例中，在时间T2与T4之间(约100纳秒)，单元选择信号420可在第一电压电平(V0)与第七电压电平(V1)之间转变。在使感测放大器401与存储器单元隔离时，单元选择信号420可转变而作为对感测放大器401执行的存取操作的部分。节点中的一者处的信号520可在第一电压电平(V0)与第七电压电平(V1)之间转变。在一些实例中，甚至在单元选择信号420继续转变时，信号520可停止转变。例如，在T2与T3之间，信号520可停止转变。在图5A及5B中，单元选择信号420出于清晰目的而从第一电压电平(V0)偏移，但另外，单元选择信号420可处于或接近第一电压电平V0。在图5B中，在一些例子中，出于清晰目的，单元选择信号420可从信号520偏移。
在约T3，数字线信号522、524及单元底部信号526、528的电压可降低到较低电压(例如处于或接近第一电压电平)。在信号522、524、526、528处于或接近第一电压电平之后，单元板极信号504可转变到低值(例如第一电压状态)。在一些实例中，时间T3表示完成预写入操作的时间。在一些实例中，响应于此类操作中的一或多者，可传送(即，转储)电荷。电荷转储可表示在节点406、408处执行的读取操作。在一些实施例中，由于单元板极信号504电压为高，因此活动阵列单元可经预写入到特定数据状态(例如低数据状态或高数据状态)。在单元板极信号504经驱动到低值之后，信号522、524、526、528可经历负电压尖峰。在负电压尖峰之后，信号522、524、526、528可降低回到第一电压电平(V0)。
在一些实例中，如果在感测放大器401处不再发生存取操作(即，单元选择信号420不再转变)，那么隔离信号440可增大(例如变高)。在一些情况中，这个紧接在单元板极信号504降低到较低电压(例如接地)之后发生。如果将发生更多存取操作，那么隔离信号440可在不同时间(其可为随后(例如T4))增大。
在感测放大器401处的存取操作完成且存储器单元处的预写入操作完成之后，在时间T4，隔离信号440可变为高值。以此方式，感测放大器401可经重新连接到存储器单元(例如将节点405连接到节点406、408)。恰在隔离信号440变高之前，EQ信号418改变为低状态，借此结束预写入操作。一旦预写入完成，且为了针对将单元写入到相反状态而设置，EQ信号418可经停用(例如改变为低状态)且隔离信号440的电压可增大(例如变高)。当隔离信号440增大时，主阵列数字线(例如节点406及408)可重新连接到节点405，从而导致将耦合到感测放大器401的存储器单元中的一或多者各自写入到相反数据状态。例如，在期望(例如使用闪耀光标)重复且快速地激活相同单元的情况中，参考图5A及5B描述的较快时序可为有利的。在一些实例中，T4约等于100纳秒。
在T4与T5之间，信号520、第一数字线信号522及单元底部信号526或528中的至少一者可随时间改变为第七电压电平(V1)。在T5，隔离信号440可再次改变为低状态，借此隔离感测放大器401。信号520、522、526、528可放电到第一电压电平(V0)。在T5之后的某时，字线信号502可从其高状态(例如第四电压电平)改变为低状态(例如第一或第二电压状态)。在一些实例中，T5约等于145纳秒。在一些实例中，在T4与T5之间的时序图500的部分涉及感测放大器401的一个侧(尤其在耦合到感测放大器401的存储器单元待写入到与其预写入低值相反的高值时)。当感测放大器401重新连接到存储器单元时，暂时迫使节点405中的一者处的信号520为较低电压值。
图6说明根据本发明的各种实例的支持预写入阵列的一或多个存储器单元(例如铁电存储器单元)的系统600。在一些实例中，根据本发明的各种实例，系统600支持预写入阵列的一个存储器单元、多个存储器单元或所有存储器单元。系统600包含装置605，其可为或包含印刷电路板以连接或物理支撑各种组件。装置605包含存储器阵列100-b，其可为参考图1描述的存储器阵列100的实例。在各种实例中，装置605可为计算机、膝上型计算机、笔记本计算机、平板计算机、移动电话、穿戴式装置(例如智能手表、心率监测器)、另一类型的可携式电子装置或类似物。存储器阵列100-b可含有存储器控制器140-b及一或多个存储器单元105-c，其可为参考图1描述的存储器控制器140及参考图1到2描述的存储器单元105的实例。装置605还可包含处理器610、BIOS组件615、一或多个外围组件620及输入/输出控制组件625。装置605的组件可通过总线630彼此电子通信。
处理器610可经配置以通过存储器控制器140-b操作存储器阵列100-b。在一些情况中，处理器610可执行参考图1描述的存储器控制器140或140-a的功能。在其它情况中，存储器控制器140-b可经集成到处理器610中。处理器610可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合，且处理器610可执行本文中描述的各种功能，包含在使感测放大器与存储器单元隔离时起始或促进预写入的至少一些操作。例如，处理器610可经配置以执行存储于存储器阵列100-b中的计算机可读指令以使装置605执行各种功能或任务。
BIOS组件615可为包含经操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化及运行系统600的各种硬件组件。BIOS组件615还可管理处理器610与各种组件(例如外围组件620、输入/输出控制组件625等等)之间的数据流。BIOS组件615可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
一或多个外围组件620中的每一者可为集成到装置605中的任何输入或输出装置，或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、USB控制器、串行或并行端口或外围卡槽(例如外围组件互连件(PCI)或加速图形端口(AGP)槽)。
输入/输出控制组件625可管理处理器610与一或多个外围组件620、输入装置635或输出装置640之间的数据通信。输入/输出控制组件625还可管理未集成到装置605中的外围设备。在一些情况中，输入/输出控制组件625可表示到外部外围设备的物理连接或端口。
输入装置635可表示在装置605外部的装置或信号，其提供输入到装置605或其组件。这可包含用户接口或与其它装置或其它装置之间的接口。在一些情况中，输入装置635可为经由一或多个外围组件620与装置605介接或可通过输入/输出控制组件625管理的外围设备。
输出装置640可表示在装置605外部的装置或信号，其经配置以从装置605或其组件中的任一者接收输出。输出装置640的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等等。在一些情况中，输出装置640可为经由外围组件620与装置605介接或可通过输入/输出控制组件625管理的外围设备。
存储器控制器140-b、装置605及存储器阵列100-b的组件可由经设计以实行其功能的电路组成。这可包含经配置以实行本文中描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。
图7展示说明根据本发明的各种实施例的用于预写入阵列的存储器单元的方法700的流程图。方法700的操作可用于操作存储器阵列100，如本文中描述。例如，可由如参考图1及6描述的存储器控制器140执行方法700的操作。在一些实例中，存储器控制器140可执行一组程序代码以控制存储器阵列100的功能元件以执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文描述的功能。
在框705，存储器阵列100可使用经由数字线耦合到存储器阵列的存储器单元的感测组件感测存储于所述存储器单元中的第一逻辑状态。可根据参考图1到5描述的方法执行框705的操作。在一些实例中，所述或所述存储器单元可包含或可为(但不限于)一或若干铁电存储器单元。
在框710，存储器阵列100可至少部分基于感测第一逻辑状态而使感测组件与存储器阵列的数字线隔离。在一些实例中，隔离感测组件可在感测第一逻辑状态之后发生。可根据参考图1到5描述的方法执行框710的操作。
在框715，存储器阵列100可在隔离感测组件时将存储器阵列的多个存储器单元中的一者预写入到第二逻辑状态，其中多个存储器单元包含所述存储器单元。可根据参考图1到5描述的方法执行框715的操作。预写入多个存储器单元可包含：在隔离感测组件时将存储器阵列的多个数字线的电压降低到接地，其中多个数字线包含所述数字线；及至少部分基于将存储器阵列的多个数字线的电压降低到接地而将存储器阵列的多个存储器单元写入到第二逻辑状态。
在一些实例中，第二逻辑状态的值可至少部分基于耦合到所述存储器单元的板极线的电压。在一些实例中，将存储器阵列的多个数字线的电压降低到接地可包含激活耦合到多个数字线中的一者的均衡装置。
在一些实例中，所述方法可包含至少部分基于预写入所述多个存储器单元而使所述感测组件解除隔离。方法700可进一步包含至少部分基于使感测组件解除隔离而将存储器阵列的存储器单元写入到第一逻辑状态。在一些实例中，第一逻辑状态可等于第二逻辑状态。在其它实例中，第一逻辑状态可不同于第二逻辑状态。
描述用于执行方法700的设备。所述设备可包含用于感测存储在存储器阵列的存储器单元中的第一逻辑状态的构件，其中感测组件经由数字线耦合到存储器单元；用于至少部分基于感测第一逻辑状态而将感测组件与存储器阵列的数字线隔离的构件；及用于在感测组件被隔离的同时将存储器阵列的多个存储器单元中的一者预写入到第二逻辑状态的构件，其中多个存储器单元包含存储器单元。
在上文描述的方法700及设备的一些实例中，预写入多个存储器单元中的一者可进一步包含过程、特征、构件或指令，其用于在感测组件被隔离的同时将存储器阵列的多个数字线的电压降低到接地，其中多个数字线包含数字线。上文描述的方法700及设备的一些实例可进一步包含过程、特征、构件或指令，其用于至少部分基于将存储器阵列的多个数字线的电压降低到接地而将存储器阵列的多个存储器单元写入到第二逻辑状态。
在上文描述的方法700及设备的一些实例中，第二逻辑状态的值可至少部分基于耦合到存储器单元的板线的电压。
在上文描述的方法700及设备的一些实例中，将存储器阵列的多个数字线的电压降低到接地可进一步包含过程、特征、构件或指令，其用于激活耦合到多个数字线中的一者的均衡装置。
上文描述的方法700及设备的一些实例可进一步包含过程、特征、构件或指令，其用于在感测组件可能被隔离的同时在感测组件处执行一或多个读取或写入操作。上文描述的方法700及设备的一些实例可进一步包含过程、特征、构件或指令，其用于至少部分基于预写入多个存储器单元而使感测组件解除隔离。
上文描述的方法700及设备的一些实例可进一步包含过程、特征、构件或指令，其用于至少部分基于使感测组件解除隔离而将存储器阵列的存储器单元写入到第一逻辑状态。在上文描述的方法700及设备的一些实例中，第一逻辑状态可等同于第二逻辑状态。在上文描述的方法700及设备的一些实例中，第一逻辑状态可不同于第二逻辑状态。
图8展示说明根据本发明的各种实施例的预写入阵列的存储器单元的方法800的流程图。方法800的操作可为操作存储器阵列100，如本文中描述。例如，可由如参考图1及6描述的存储器控制器140执行方法800的操作。在一些实例中，存储器阵列100可执行一组程序代码来控制装置的功能元件以执行下文描述的功能。另外或替代地，存储器阵列100可使用专用硬件来执行下文描述的功能。在一些实例中，所述或所述存储器单元可包含或可为(但不限于)一或若干铁电存储器单元。
在框805，存储器阵列100可增大与存储器单元耦合的板极线的电压。可根据参考图1到5描述的方法执行框805的操作。
在框810，存储器阵列100可激活耦合到存储器单元的存取线，其中耦合在存储器单元与感测组件之间的数字线的电压至少部分基于激活存取线、增大板极线的电压及存储于存储器单元中的第一逻辑状态而增大。可根据参考图1到5描述的方法执行框810的操作。
在框815，存储器阵列100可至少部分基于增大数字线的电压而使感测组件与数字线隔离。可根据参考图1到5描述的方法执行框815的操作。
在框820，存储器阵列100可至少部分基于隔离感测组件而将存储器单元写入到第二逻辑状态。可根据参考图1到5描述的方法执行框820的操作。
在一些情况中，方法800可包含在使感测组件与存储器单元隔离时在感测组件处读取或写入一或多次。方法800可进一步包含至少部分基于使感测组件与数字线隔离而将数字线的电压降低到接地。在一些情况中，方法800可包含至少部分基于降低板极线的电压而使感测组件与存储器单元解除隔离。在一些情况中，降低板极线的电压是至少部分基于将数字线的电压降低到接地。另外，在一些情况中，至少部分基于存储器单元的底部节点处的电压降低到接地而降低板极线的电压，且板极线经耦合到存储器单元的第一端子且底部节点包含存储器单元的第二端子。在一些情况中，方法800可包含在降低板极线的电压之后且在使感测组件与存储器单元隔离时在感测组件处读取及/或写入一或多次。
方法800可进一步包含在板极线的电压满足阈值之后激活存取线。在一些实例中，将存储器单元写入到第二逻辑状态包括在隔离感测组件时使用均衡装置写入存储器单元。
方法800可进一步包含在感测组件处读取及/或写入一或多次之后使感测组件解除隔离。方法800可进一步包含至少部分基于使感测组件解除隔离而将存储器单元写入到第一逻辑状态。
描述用于执行方法800的设备。所述设备可包含用于增加与存储器单元耦合的板线的电压的构件；用于激活耦合到存储器单元的存取线的构件，其中耦合在存储器单元与感测组件之间的数字线的电压至少部分基于以下方式增加：激活存取线、增加板线的电压以及存储在存储器单元中的第一逻辑状态；用于至少部分基于增加数字线的电压来将感测组件与数字线隔离的构件；以及用于至少部分基于隔离感测组件将存储器单元写入到第二逻辑状态。以及用于至少部分基于隔离感测组件将存储器单元写入到第二逻辑状态的构件。
上文描述的方法800及设备的一些实例可进一步包含过程、特征、构件或指令，其用于激活存取线，这可在板线的电压满足阈值之后完成。在上文描述的方法800及设备的一些实例中，将存储器单元写入到第二逻辑状态可进一步包含过程、特征、构件或指令，其用于在感测组件可能被隔离的同时使用均衡装置写入存储器单元。
上文描述的方法800及设备的一些实例可进一步包含过程、特征、构件或指令，其用于在感测组件可能与存储器单元隔离的同时在感测组件处读取或写入一或多次。上文描述的方法800及设备的一些实例可进一步包含过程、特征、构件或指令，其用于至少部分基于将感测组件与数字线隔离而将数字线的电压降低到接地。
上文描述的方法800及设备的一些实例可进一步包含过程、特征、构件或指令，其用于至少部分基于将数字线的电压减小到接地而减小板线的电压。在上文描述的方法800及设备的一些实例中，可至少部分基于存储器单元的底部节点处的电压减小到接地来减小板线的电压，并且其中板线可耦合到存储器单元的第一端子且底部节点包括存储器单元的第二端子。
上文描述的方法800及设备的一些实例可进一步包含过程、特征、构件或指令，其用于至少基于减小板线的电压来使感测组件与存储器单元解除隔离。上文描述的方法800及设备的一些实例可进一步包含过程、特征、构件或指令，其用于在在感测组件处读取或写入一或多次之后使感测组件解除隔离。
因此，方法700及800可提供预写入阵列的一或多个存储器单元，其可包含一或多个铁电存储器单元。应注意，方法700及800描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改，使得其它实施方案是可能的。在一些实例中，可组合来自方法700及800中的两者或两者以上的特征。
本文中的描述提供实例且不限制权利要求书中陈述的范围、适用性或实例。在不脱离本发明的范围的情况下可对所论述的元件的功能及布置进行改变。各种实例可视情况省略、替换及/或添加各种程序或组件。此外，可在其它实例中组合关于一些实例描述的特征。
本文中陈述的描述结合附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。如本文中使用的术语“实施例”、“实例”及“实例”意味着“充当实例、例子或说明”而非“优选”或“优于其它实例”。实施方式出于提供对所描述技术的理解的目的而包含特定细节。然而，可在不具有此类特定细节的情况下实践此类技术。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标签后加破折号及区分类似组件的第二标记来区分相同类型的各种组件。当在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标记的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。
如本文中使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到约0V。可使用各种电子电路元件(例如由运算放大器及电阻器构成的分压器)来实施虚拟接地。“虚拟接地”或“经虚拟接地”意味着连接到约0V。
术语“电子通信”是指组件之间的关系，其支持组件之间的电子流。这可包含组件之间的直接连接或可包含中间组件。电子通信中的组件可为主动交换的电子或信号(例如在通电电路中)或可并非主动交换的电子或信号(例如在断电电路中)，但可经配置及操作以在使电路通电之后交换电子或信号。通过实例，经由开关(例如晶体管)物理连接的两个组件经电子通信，而与开关的状态(即，断开或闭合)无关。
术语“隔离”是指电子当前未在组件之间流动的组件之间的关系，其中；如果组件之间存在开路，那么其彼此隔离。例如，通过开关物理连接的两个组件可在开关断开时彼此隔离。
本文中论述的装置(包含存储器阵列100)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上覆硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。
本文中论述的一或若干晶体管可表示场效晶体管(FET)且包括包含源极、漏极与栅极的三端子装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如简并)半导体区。可通过轻度掺杂半导体区或沟道分离源极及漏极。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过施加电压到栅极而控制沟道导电率。例如，分别施加正电压或负电压到n型FET或p型FET可导致沟道变成导电。当施加大于或等于晶体管的阈值电压的电压到晶体管栅极时，可“开启”或“激活”所述晶体管。当施加小于晶体管的阈值电压的电压到晶体管栅极时，可“关闭”或“撤销激活”所述晶体管。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件元件或其任何组合来实施或执行结合本文中的揭示内容描述的各种阐释性框、组件及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、通过处理器执行的软件、固件或其任何组合中实施本文描述的功能。如果实施于通过处理器执行的软件中，所述功能可作为一或多个指令或程序代码存储于计算机可读媒体上或经由所述计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。例如，归因于软件的性质，可使用通过处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文描述的功能。实施功能的特征还可物理定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文使用(包含在权利要求书中)，如在项目列表(例如，以例如“…中的至少一者”或“…中的一或多者”短语开始的项目列表)中使用的“或”指示包含列表，使得例如A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。
计算机可读媒体可包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。
而且，任何连接被适当地称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于计算机可读媒体的定义中。如本文中使用的磁盘及光盘可包含光盘(CD)、激光磁盘、光盘、多功能数字光盘(DVD)、软磁盘及蓝光光盘。磁盘可磁性地重现数据，然而光盘可使用激光光学地重现数据。上文的组合还包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易地明白对本发明的各种修改，且在不脱离本发明的范围的情况下，本文中定义的一般原理可适用于其它变化。因此，本发明不限于在本文中描述的实例及设计，而应符合与本文中揭示的原则及新颖特征一致的最广范围。

Claims (20)

1.一种方法，其包括：
使用经由数字线耦合到存储器阵列的存储器单元的感测组件感测存储于所述存储器单元中的第一逻辑状态；
至少部分基于感测所述第一逻辑状态而使所述感测组件与所述存储器阵列的所述数字线隔离；及
在隔离所述感测组件时将所述存储器阵列的多个存储器单元中的一者预写入到第二逻辑状态，其中所述多个存储器单元包含所述存储器单元。
2.根据权利要求1所述的方法，其中预写入所述多个存储器单元中的一者包括：
在隔离所述感测组件时将所述存储器阵列的多个数字线的电压降低到接地，其中所述多个数字线包含所述数字线；及
至少部分基于将所述存储器阵列的所述多个数字线的所述电压降低到接地而将所述存储器阵列的所述多个存储器单元写入到所述第二逻辑状态。
3.根据权利要求2所述的方法，其中所述第二逻辑状态的值是至少部分基于耦合到所述存储器单元的板极线的电压。
4.根据权利要求2所述的方法，其中将所述存储器阵列的所述多个数字线的所述电压降低到接地包括：
激活耦合到所述多个数字线中的一者的均衡装置。
5.根据权利要求1所述的方法，其进一步包括：
在隔离所述感测组件时在所述感测组件处执行一或多个读取或写入操作。
6.根据权利要求1所述的方法，其进一步包括：
至少部分基于预写入所述多个存储器单元而使所述感测组件解除隔离。
7.根据权利要求6所述的方法，其进一步包括：
至少部分基于使所述感测组件解除隔离而将所述存储器阵列的所述存储器单元写入到所述第一逻辑状态。
8.根据权利要求6所述的方法，其中所述第一逻辑状态等于所述第二逻辑状态。
9.根据权利要求6所述的方法，其中所述第一逻辑状态不同于所述第二逻辑状态。
10.一种方法，其包括：
增大与存储器单元耦合的板极线的电压；
激活耦合到所述存储器单元的存取线，其中耦合在所述存储器单元与感测组件之间的数字线的电压至少部分基于激活所述存取线、增大所述板极线的所述电压及存储于所述存储器单元中的第一逻辑状态而增大；
至少部分基于增大所述数字线的所述电压而使所述感测组件与所述数字线隔离；及
至少部分基于隔离所述感测组件而将所述存储器单元写入到第二逻辑状态。
11.根据权利要求10所述的方法，其中激活所述存取线是在所述板极线的所述电压满足阈值之后完成。
12.根据权利要求10所述的方法，其中将所述存储器单元写入到所述第二逻辑状态包括：
在隔离所述感测组件时使用均衡装置写入所述存储器单元。
13.根据权利要求10所述的方法，其进一步包括：
在使所述感测组件与所述存储器单元隔离时在所述感测组件处读取或写入一或多次。
14.根据权利要求10所述的方法，其进一步包括：
至少部分基于使所述感测组件与所述数字线隔离而将所述数字线的所述电压降低到接地。
15.根据权利要求14所述的方法，其进一步包括：
至少部分基于将所述数字线的所述电压降低到接地而降低所述板极线的所述电压。
16.根据权利要求15所述的方法，其中至少部分基于所述存储器单元的底部节点处的电压降低到接地而降低所述板极线的所述电压，且其中所述板极线经耦合到所述存储器单元的第一端子且所述底部节点包括所述存储器单元的第二端子。
17.根据权利要求15所述的方法，其进一步包括：
至少部分基于降低所述板极线的所述电压而使所述感测组件与所述存储器单元解除隔离。
18.根据权利要求15所述的方法，其进一步包括：
在所述感测组件处读取或写入一或多次之后使所述感测组件解除隔离。
19.一种电子存储器设备，其包括：
存储器阵列，其包括多个存储器单元；
感测组件，其经由数字线与所述多个存储器单元的存储器单元电子通信；及
控制器，其与所述存储器阵列及所述感测组件电子通信，其中所述控制器可操作以：
存取所述存储器单元以感测经存储逻辑状态；
至少部分基于存取所述存储器单元而使所述感测组件与所述存储器阵列的所述数字线隔离；及
在隔离所述感测组件时预写入所述存储器阵列的所述多个存储器单元中的一者。
20.根据权利要求19所述的电子存储器设备，其中所述控制器可操作以：
至少部分基于预写入所述多个存储器单元而使所述感测组件解除隔离；及
至少部分基于预写入所述存储器单元而将所述存储器单元写入到逻辑状态。
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