CN113571119A - 识别存储器装置中的高阻抗故障 - Google Patents

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Abstract

本申请案是针对识别存储器装置中的高阻抗故障。存储器装置可执行将第一逻辑状态写入到存储器单元的第一写入操作。在所述第一写入操作期间，所述存储器装置可在供应线和控制线之间建立连接，所述控制线与施加耦合到所述存储器单元的数字线的驱动器的输出相关联。在执行所述第一操作之后，所述存储器装置可将所述供应线配置于浮动状态。在所述供应线浮动之后，所述存储器装置可执行将第二逻辑状态写入到所述存储器单元的第二写入操作。所述存储器装置可执行用于读取所述存储器单元的第三操作。所述存储器装置可基于所述读取操作的结果确定所述供应线或控制线的条件。

Description

识别存储器装置中的高阻抗故障
交叉参考
本专利申请案要求2020年4月28日由米勒等人提交的标题为“识别存储器装置中的高阻抗故障(IDENTIFYING HIGH IMPEDANCE FAULTS IN A MEMORY DEVICE)”的第16/860,498号美国专利申请案的优先权，所述美国专利申请案让与给本受让人且以全文引用的方式并入本文。
技术领域
技术领域涉及识别存储器装置中的高阻抗故障。
背景技术
下文大体上涉及一或多个存储器系统，且更具体来说涉及识别存储器装置中的高阻抗故障。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一个，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述状态中的任一个。为了存取所存储信息，组件可以读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。
存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术等。存储器单元可以是易失性或非易失性的。非易失性存储器，例如FeRAM，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储的状态。
改进存储器装置可包含增大存储器单元密度、增大读取/写入速度、提高可靠性、增强数据保持、降低功率消耗或降低制造成本，以及其它量度。
发明内容
描述了一种方法。所述方法可包含：执行用于将第一逻辑状态写入到与数字线耦合的存储器单元的第一操作；至少部分地基于执行所述第一操作在供应线和与施加所述数字线的驱动器的输出相关联的控制线之间建立连接；在所述连接建立的同时至少部分地基于执行所述第一操作将所述供应线配置于浮动状态；在所述连接建立的同时且在执行所述第一操作之后，至少部分地基于将所述供应线配置于所述浮动状态而执行用于将第二逻辑状态写入到所述存储器单元的第二操作；以及执行用于读取所述存储器单元的第三操作，其中所述供应线或所述控制线的条件是至少部分地基于所述第三操作的结果确定的。
描述了一种设备。所述设备可包含：存储器单元；驱动器，其与控制线和供应线耦合，其中控制线与用于存储器单元的存取操作相关联；第一逻辑，其经配置以产生用于在接收到对存储器单元进行写入的第一命令之后激活驱动器的第一信号且经配置以至少直到接收到对存储器单元进行写入的第二命令为止激活驱动器；以及第二逻辑，其经配置以在接收到第一命令之后且在接收到第二命令之前产生用于隔离供应线与电压源的第二信号。
描述了一种设备。所述设备可包含：存储器单元，其与数字线耦合；第一驱动器；第二驱动器，其经配置以输出与将所述第一驱动器的输出施加到所述数字线相关联的控制线；以及存储器控制器，其与所述存储器单元、所述第一驱动器和所述第二驱动器耦合。所述存储器控制器可操作以：执行用于将第一逻辑状态写入到所述存储器单元的第一操作；至少部分地基于所述第一操作在供应线与所述控制线之间建立连接；在所述连接建立的同时在执行所述第一操作之后将所述供应线配置于浮动状态；在所述连接建立的同时且在执行所述第一操作之后，至少部分地基于将所述供应线配置于所述浮动状态而执行用于将第二逻辑状态写入到所述存储器单元的第二操作；执行用于读取所述存储器单元的第三操作；以及至少部分地基于所述第三操作的结果确定所述供应线或所述控制线的条件。
附图说明
图1示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的系统的实例。
图2示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的存储器裸片的实例。
图3示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的电路图的实例。
图4示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的电路图的实例。
图5示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的列启用锁存器的实例。
图6示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的时序图的实例。
图7展示根据本公开的方面的支持识别存储器装置中的高阻抗故障的存储器装置的框图。
图8展示说明根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的一或多个方法的流程图。
具体实施方式
存储器装置可包含存储器单元阵列以及从存储器单元读取数据或将数据写入到存储器单元的多个感测组件。存储器装置还可当执行写入操作时执行列解码操作以选择存储器单元。存储器装置可产生用于每一列或列群组的特定激活信号以选择经解码列。存储器装置可实施电路以选择经解码列。举例来说，存储器装置可实施电路(例如，列选择电路)以激活数字线的驱动器(例如，在某种意义上可为组件)以选择存储器单元。在一些实例中，电路可对接收的存储器地址进行解码以产生激活信号，以激活位于感测放大器与数字线之间的传递晶体管以选择与存储器单元耦合的数字线。在一些实例中，传递晶体管可位于感测放大器内。电路可包含供应线以将电压供应到多个控制线。控制线可彼此邻近且可将用于数据传递晶体管的激活信号发送到驱动器。在一些情况下，控制线或供应线可包含可能造成激活驱动器的错误的故障或缺陷，且故障可能与不必要的功率消耗、另外的存取操作错误或其它缺点相关联。存储器装置可能在供应线与控制线之间具有故障或缺陷，例如线短路在一起(例如，供应线和控制线可能短路在一起，或多个控制线可能短路在一起)、制造缺陷(例如，不足的公差)，或线之间可能存在会造成电阻性短路的微小金属迹线。在一些情况下，存储器装置可执行电路的测试以确定控制或供应线中是否存在故障或缺陷。
用于存储器装置的增强故障检测可通过执行如本文所公开的用于检测电路中的错误的测试方案来实现。举例来说，存储器装置可使供应线浮动且在其中发生多个写入操作的测试操作中保持控制线被激活。在一些实例中，存储器装置可发起测试模式且执行第一写入操作以将第一数据集合写入到存储器单元。存储器装置还可在第一写入操作期间在供应线与控制线之间建立连接。在第一写入操作之后，但在供应线与控制之间的连接仍在作用中的同时，存储器装置可使供应线浮动。存储器装置可随后在预定周期之后尝试第二写入操作以将第二数据集合写入到存储器单元。在第二写入操作之后，存储器装置可使测试模式去活且控制线可被去活。存储器装置还可在第二写入操作之后执行读取操作(例如，在一些情况下再激活控制线)，其中控制线或供应线中的故障的存在是基于是否从存储器单元读取第一数据或第二数据来确定的。因此，可基于在第二写入操作期间是否成功地写入存储器单元来检测故障或缺陷的存在。
首先在如参考图1和2描述的存储器系统和裸片的上下文中描述本公开的特征。在如参考图3-6所描述的电路图式、列启用锁存器和时序图的上下文中描述本公开的特征。进一步通过参考涉及如参考图7-8所描述识别存储器装置中的高阻抗故障的设备图式和流程图来示出和描述本公开的这些和其它特征。
图1示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的系统100的实例。系统100可包含主机装置105、存储器装置110以及将主机装置105与存储器装置110耦合的多个通道115。系统100可包含一或多个存储器装置110，但所述一或多个存储器装置110的方面可在单个存储器装置(例如，存储器装置110)的上下文中描述。
系统100可包含例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统的电子装置的部分。举例来说，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器等的各方面。存储器装置110可以是系统的组件，所述系统可操作以存储用于系统100的一或多个其它组件的数据。
系统100的至少部分可为主机装置105的实例。主机装置105可以是使用存储器执行过程的装置内的处理器或其它电路的实例，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、可穿戴装置、因特网连接装置、车辆控制器、或某一其它固定或便携式电子装置以及其它实例内。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。
存储器装置110可以是可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可为可配置的以与一或多个不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可为可操作的以支持以下各项中的一或多个：用以调制信号的调制方案、用于传送信号的各种引脚配置、用于主机装置105和存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令和同步、定时惯例或其它因数。
存储器装置110可为可操作的以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，响应和执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多个。
主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或例如一或多个外围组件或一或多个输入/输出控制器的其它组件中的一或多个。主机装置的组件可使用总线135彼此耦合。
处理器125可为可操作的以提供用于系统100的至少部分或主机装置105的至少部分的控制或其它功能性。处理器125可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在这类实例中，处理器125可以是中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或系统芯片(SoC)的实例，以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或作为所述处理器的一部分实施。
BIOS组件130可以是包含作为固件操作的BIOS的软件组件，其可初始化且运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。BIOS组件130可包含存储于只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多个中的程序或软件。
存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的期望容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-N)以及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可以是存储器单元的集合(例如，一或多个网格、一或多个存储体、一个或多个平铺块、一或多个区段)，其中每一存储器单元可操作以存储至少一位数据。包含两个或更多个存储器裸片的存储器装置110可称作多裸片存储器或多裸片封装，或多芯片存储器或多芯片封装。
装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可为可操作的以接收、发射或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可为可操作的以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多个通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。
本地存储器控制器165(例如，存储器裸片160的本地)可为可操作的以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或传输数据或命令或这两者)。在一些实例中，存储器装置110可不包含可执行本文中所描述的各种功能的装置存储器控制器155和本地存储器控制器165或外部存储器控制器120。由此，本地存储器控制器165可操作以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。装置存储器控制器155或本地存储器控制器165或这两者中可包含的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调所接收信号的解码器、用于编码或调制待传输信号的编码器，或可操作用于支持所描述的装置存储器控制器155或本地存储器控制器165或这两者的操作的各种其它电路或控制器。
外部存储器控制器120可为可操作的以使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或主机装置105或本文中所描述的其功能可由处理器125实施。举例来说，外部存储器控制器120可为由处理器125或系统100的其它组件或主机装置105实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的其功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。
主机装置105的组件可使用一或多个通道115与存储器装置110交换信息。通道115可为可操作的以支持外部存储器控制器120与存储器装置110之间的通信。每一通道115可为在主机装置105与存储器装置之间运载信息的传输媒体的实例。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输介质(例如，导体)。信号路径可以是可操作以运载信号的导电路径的实例。举例来说，通道115可包含第一端子，其包含在主机装置105处的一或多个引脚或衬垫以及在存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可为可操作的以充当通道的部分。
通道115(和相关联的信号路径和端子)可专用于传送一或多种类型的信息。举例来说，通道115可包含一或多个命令和地址(CA)通道186、一或多个时钟信号(CK)通道188、一或多个数据(DQ)通道190、一或多个其它通道192，或其组合。在一些实例中，可使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令在通道115上传送信令。在SDR信令中，信号的一个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升或下降沿上)进行登记。在DDR信令中，信号的两个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升沿和下降沿上)进行登记。
在一些实例中，时钟信号通道188可为可操作的以在主机装置105与存储器装置110之间传达一或多个时钟信号。每一时钟信号可为可操作的以在高状态与低状态之间振荡，且可支持主机装置105与存储器装置110的动作之间的协调(例如，在时间上)。在一些实例中，时钟信号可为单端的。在一些实例中，时钟信号可提供存储器装置110的命令和寻址操作或存储器装置110的其它系统级操作的定时参考。时钟信号因此可称为控制时钟信号、命令时钟信号或系统时钟信号。系统时钟信号可由系统时钟产生，其可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管)。
在一些实例中，数据通道190可为可操作的以在主机装置105与存储器装置110之间传送数据或控制信息中的一或多个。举例来说，数据通道190可传达待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。
在一些情况下，存储器装置110可包含存储器裸片160内的故障或缺陷。举例来说，存储器裸片160可包含彼此邻近延行的多个控制线(例如，列选择线)。控制线可发送信号以激活存储器裸片160内的驱动器以对存储器阵列170中的存储器单元执行存取操作(例如，读取操作、写入操作、刷新操作)。控制线还可有时与产生用于控制线的电压的供应线耦合。存储器装置110可能在控制线或供应线之间存在故障，所述故障可造成激活驱动器和执行存取操作中的错误。举例来说，线可能短路在一起(例如，供应线和控制线可短路在一起，多个控制线可短路在一起)。存储器装置110可执行测试以检测故障或缺陷的存在。在一些情况下，存储器装置110可通过发起测试模式并将激活信号发送到控制线来测试控制和供应线，且确定是否存在故障或缺陷。存储器装置可通过发送激活信号但使控制线保持被去活来确定硬故障(例如，低阻抗短路)的存在，这可以被检测到，因为存取操作可能失败。在其它情况下，控制线和供应线之间可能具有金属或其它材料的迹线，从而造成软故障(例如，高阻抗短路)。存储器装置110可能无法通过将作用中激活信号发送到控制线来检测软故障，因为控制线可以不管高阻抗故障而激活。
根据各种方面，存储器装置110可执行测试操作以用于确定是否存在高阻抗短路或其它缺陷，其包含在两个写入操作之间使供应线浮动。举例来说，存储器装置110可执行第一写入操作以将第一数据集合写入到存储器单元，随后使供应线浮动，且随后尝试第二写入操作以将第二数据集合写入到存储器单元。存储器装置110可随后执行读取操作且基于从存储器单元读取的数据集合检测缺陷的存在。举例来说，如果存储器装置110从存储器单元读取第一数据集合，那么缺陷可能存在。相比之下，如果存储器装置110从存储器单元读取第二数据集合，那么可检测到与控制线或供应线相关联的缺陷不存在。
图2示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可称作存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个存储器单元205，其可各自可编程以存储不同逻辑状态(例如，经编程到一组两个或更多个可能的状态中的一个)。举例来说，存储器单元205可操作以一次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多电平存储器单元)可为可操作的以一次存储多于一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。
存储器单元205可存储表示电容器中的可编程状态的电荷。DRAM架构可以包含电容器，所述电容器包含电介质材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和部件也是可能的。举例来说，可使用非线性介电材料。存储器单元205可包含逻辑存储组件，例如电容器230和切换组件235。电容器230可以是电介质电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可为单元板参考电压，例如Vpl，或可为接地，例如Vss。
存储器裸片200可包含一或多个存取线(例如，一或多个字线210和一或多个数字线215)，其布置成图案，例如网格状图案。存取线可以是与存储器单元205耦合的导线，并且可以用于对存储器单元205执行存取操作。在一些实例中，字线210可以被称为行线。在一些实例中，数字线215可称作列线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的引用可在不影响理解或操作的情况下互换。存储器单元205可定位于字线210与数字线215的相交处。
可通过激活或选择例如字线210或数字线215中的一或多个的存取线来对存储器单元205执行例如读取和写入的操作。通过偏置字线210和数字线215(例如，对字线210或数字线215施加电压)，可在其相交点处存取单个存储器单元205。在二维或三维配置中的字线210和数字线215的相交点可称为存储器单元205的地址。
可通过行解码器220或列解码器225控制存取存储器单元205。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于所接收行地址激活字线210。在一些实例中，列解码器225可从本地存储器控制器260接收列地址且可基于接收的列地址激活数字线215。另外或替代地，列解码器225可激活输入/输出组件255与感测组件245之间的路径。
选择或撤销选择存储器单元205可通过使用字线210激活或去活切换组件235来实现。电容器230可使用开关组件235与数字线215耦合。举例来说，当撤销激活开关组件235时，电容器230可与数字线215隔离，且当激活开关组件235时，电容器230可与数字线215耦合。
感测组件245可操作以检测存储在存储器单元205的电容器230上的状态(例如，电荷)且基于所存储的状态确定存储器单元205的逻辑状态。感测组件245可包含一或多个感测放大器以放大或另外转换因存取存储器单元205产生的信号。感测组件245可将从存储器单元205检测到的信号与参考250(例如，参考电压)进行比较。检测到的存储器单元205的逻辑状态可作为感测组件245的输出提供(例如，到输入/输出组件255)，且可向包含存储器裸片200的存储器装置的另一组件指示检测到的逻辑状态。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、感测组件245)控制存储器单元205的存取。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225及感测组件245中的一或多个可与本地存储器控制器260并置。本地存储器控制器260可为可操作的以从一或多个不同存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或这两者)转译为可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且基于执行所述一或多个操作将数据从存储器裸片200传送到主机装置105。本地存储器控制器260可产生行和列地址信号以激活目标字线210和目标数字线215。本地存储器控制器260还可以产生和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的施加电压或电流的振幅、形状或持续时间可经调整或变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。
本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或另外协调。本地存储器控制器260可为可操作的以执行此处未列出的其它存取操作或与存储器裸片200的操作有关的不与存取存储器单元205直接相关的其它操作。
本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储在存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器260可以识别将执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如目标存储器单元205的地址)耦合的目标字线210和目标数字线215。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线将信号传递到感测组件245。感测组件245可放大所述信号。本地存储器控制器260可启动感测组件245(例如，锁存感测组件)，且借此比较从存储器单元205接收的信号与参考250。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。
存储器裸片200可包含列选择电路(未示出)。列选择电路可与感测组件245耦合且包含多个控制线(例如，列选择线)。列选择电路可经配置以对接收的存储器地址进行解码，且在控制线上产生激活信号以激活感测组件245。举例来说，列选择电路可接收激活存储器裸片200内的某一列(或列集合)的命令。列选择电路可对地址进行解码且在控制线上传输信号以激活感测组件245，以在与存储器地址相关联的给定数字线215上驱动信号。存储器裸片200可随后基于信号经驱动到数字线215而激活存储器单元205。在一些实例中，存储器装置(例如，如参考图2所描述)可包含128个控制线，其各自激活感测组件245的8个数字线感测组件(例如，总共1024个数字线感测组件)。在其它实例中，存储器装置可包含多于或少于128个控制线和1024个数字线感测组件。因此，存储器装置可实施列选择电路以基于相关联接收的存储器命令激活给定列或列集合。当制造存储器裸片200时，列选择电路可能包含缺陷。存储器装置可执行测试操作以确定是否存在缺陷。举例来说，存储器装置可在两个写入操作之间使列选择电路内的供应线浮动。存储器装置可在第一写入操作期间写入第一数据集合且在第二写入操作期间写入第二数据集合。存储器装置可随后在两个写入操作之后执行读取操作。缺陷的存在可基于在读取操作期间从存储器单元205读取的状态而确定。
图3示出根据如本文公开的实例的支持识别存储器装置中的高阻抗故障的电路图300。电路图300可示出采用如参考图2所描述的列选择电路的存储器装置的方面。电路图300可包含如参考图2所描述的存储器阵列的方面。举例来说，存储器单元305可为如参考图1所描述的存储器单元205的实例；数字线315可为如参考图2所描述的数字线215的实例；感测组件345可为如参考图2所描述的感测组件245的实例；以及输入/输出组件355可为如参考图2所描述的输入/输出组件255的实例。电路图300还可包含第一逻辑组件320、第二逻辑组件325、开关335、电压供应340、供应线350、地址解码器370、包含开关380的驱动器375，以及控制线310。为清楚起见，示出单个供应线350、开关335、第一逻辑组件320、第二逻辑组件325、地址解码器370、驱动器375、开关380和控制线310，但存储器装置可具有此类组件的多个实例。第一逻辑组件320可接收列地址信号358、列启用信号360和测试模式信号365。第二逻辑组件325还可接收浮动信号330。另外，电路图300可包含传递晶体管390。在此实例中，传递晶体管可在感测组件345中。在其它实例中，传递晶体管390可位于感测组件345与数字线315之间。
在写入操作期间，存储器装置(例如，如参考图1所描述的存储器装置)可在写入操作期间选择存储器单元305。存储器装置可在写入操作期间将来自输入/输出组件355的数据发送到感测组件345中的驱动器。电路图300可经配置以激活传递晶体管390且允许感测组件的驱动器将数据驱动到数字线315到存储器单元305上。即，传递晶体管390可允许数据从输入/输出组件355传递到存储器单元305。举例来说，列选择电路300可在地址解码器370处接收与存储器单元305相关联的列地址信号358。列地址信号358可表示与存储器单元305的地址相关联的若干信息位。举例来说，列地址信号358可包含可表示列地址的位的多个不同信号。地址解码器370可对列地址信号358进行解码。举例来说，地址解码器370可以数据总线实施且通过实施总线解码方案对列地址信号358进行解码。地址解码器370在对列地址信号358进行解码之后可产生列激活信号385。列激活信号385可与感测组件345、传递晶体管390和用于存储器单元305的数字线315的驱动器相关联。即，地址解码器370可对列地址信号358进行解码且发送将激活与列地址相关联的感测组件345(或传递晶体管390)的信号。在此实例中，数字线315的驱动器可包含于用于读取操作的感测组件345内。在其它实例中，数字线315的驱动器可与感测组件345分开(例如，在感测组件345与存储器单元305之间)。
电路图300还可在接收列地址信号358的同时将列启用信号360接收到第一逻辑组件320。第一逻辑组件320可经配置以基于接收列启用信号360和列激活信号385而产生启用信号。第一逻辑组件320可将产生的启用信号发送到驱动器375和开关380。驱动器375可包含基于驱动器375从第一逻辑组件320接收启用信号而被激活的开关380。开关380可当被激活时在供应线350与控制线310之间建立连接，从而使得控制线310能够被驱动到电压供应340(例如，VDD)。
在第一逻辑组件320正产生用于驱动器375的启用信号的同时，第二逻辑组件325可经配置以基于浮动信号330产生且发送激活或去活信号到开关335。即，激活信号可接通开关，且去活信号可断开开关335。在此情况下，第二逻辑组件可基于接收到停用浮动信号330而激活开关335。当开关335处于作用中时，电压供应340可将供应线350充电到第一电压(例如，VDD)。电路图300可当基于驱动器375被激活而激活开关380时将第一电压施加到控制线310。控制线310也可与感测组件345耦合。当控制线310被供应来自供应线350的电压时，控制线310可激活数字线315的驱动器(例如，感测组件)。举例来说，控制线310可激活感测组件345中的传递晶体管390。被激活的传递晶体管390可激活数字线315的驱动器。传递晶体管390当被激活时可允许数据从感测组件传递到数字线315且从输入/输出组件355到存储器单元305上(例如，当用于存储器单元305的字线被激活时)。在其它实例中，传递晶体管390可在感测组件345与数字线315之间。另外或替代地，可以不同方式激活感测组件345以驱动数字线315。
在一些实例中，电路图300可包含故障。供应线350、控制线310或这两者可具有缺陷，例如短路(例如，供应线350可与控制线310短路，或多个控制线310可短路在一起)，或控制线310与供应线350之间可能存在金属迹线，或可能存在其它制造缺陷。在一些实例中，供应线350、控制线310或这两者可具有硬故障(例如，低阻抗短路)或软故障(例如，高阻抗短路)。在一些情况下，根据如本文所公开的实例，存储器装置可执行测试操作以确定故障的存在。当执行测试操作时，列地址可经配置以使得任何被激活的供应线350或控制线310使邻近供应线350或控制线310处于去活状态。
当存储器装置根据本文所论述的各种方面执行用于高阻抗故障的测试操作时，存储器装置可执行两个写入操作以确定故障的存在。电路图300在测试操作期间可接收测试模式信号365以在测试模式中配置电路图300。电路图300可随后接收用于第一写入操作的列地址信号358。地址解码器370可对列地址信号358进行解码且产生列激活信号385。电路图300在接收列地址信号358的同时还可接收列启用信号360。第一逻辑组件320可经配置以组合测试模式信号365、列地址信号358和列启用信号360，且产生激活信号并将激活信号发送到驱动器375。可部分地基于接收到激活信号而激活驱动器375。基于驱动器375被激活，开关380可被激活且耦合控制线310和供应线350。第一逻辑组件320还可经配置以锁存控制线310以保持被激活，直到部分地基于接收测试模式信号365、列启用信号360且产生用于驱动器375的激活信号而接收第二列启用信号360。
在存储器装置执行第一写入操作之后但在存储器装置执行第二写入操作之前，电路图300可在第二逻辑组件325处接收浮动信号330。第二逻辑组件325可基于接收浮动信号330而产生去活信号且随后基于产生去活信号而去活开关335。当开关335被去活时，供应线350可与电压供应340隔离。电路图300可在开关335被去活时在第一和第二写入操作之间的周期期间使供应线350浮动。
存储器装置当在测试模式中时可在第一写入操作期间写入第一数据集合且在第二写入操作期间写入第二数据集合。存储器装置可随后通过停用测试模式信号365而去活测试模式。在第二写入操作之后，第一逻辑组件320可经配置以产生去活信号且去活驱动器375。电路图300还可基于浮动信号330停用而在第二写入操作之后激活开关335。当开关335被激活时电压供应340可与供应线350耦合。存储器装置还可在执行测试操作的第二写入操作之后执行读取操作以确定控制线310、供应线350或这两者中是否存在故障(例如，基于是否读取第一数据或第二数据)。
图4示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的电路图400。电路图400可包含如参考图3所描述的电路图300的方面或是其实例。举例来说，控制线410可为如参考图3所描述的控制线310的实例；开关435可为如参考图3所描述的开关335的实例；VDD 440-a可为如参考图3所描述的电压供应340的实例；供应线450可为如参考图3所描述的供应线350的实例；列地址信号458、列启用信号460和测试模式信号465可为如参考图3所描述的列地址信号358、列启用信号360和测试模式信号365的实例；驱动器475可为如参考图3所描述的驱动器375的实例；开关480可为如参考图3所描述的开关380的实例；列激活信号485可为如参考图3所描述的列激活信号385的实例；以及地址解码器470可为如参考图3所描述的地址解码器370的实例。
电路图400还可进一步包含反相器420、“与非”门415、“与非”门432(共同可为如参考图3所描述的第二逻辑组件325的实例)、“与”门490和列启用锁存器492(共同可为如参考图3所描述的第一逻辑组件320的实例)、测试信号405、浮动信号425、控制开关信号426、控制信号430、输入信号445、驱动器信号497、锁存信号494、箝位器499，以及VSS电压供应495。
如参考图2和3所描述，当存储器装置执行写入操作时，电路图400可接收列地址信号458，在地址解码器470处对列地址信号458进行解码，基于列地址信号458激活驱动器475以选择与感测组件相关联的控制线410，且激活感测组件(或传递晶体管)以将输出驱动到数字线上以选择存储器单元。在一些情况下，存储器装置可通过使供应线450浮动来执行测试操作以检测控制线410和供应线450中的故障。存储器装置在测试操作期间可发出第一写入命令和第二写入命令。另外，电路图400可以多种方式经配置以使供应线450浮动，且本文公开的实例不具限制性。
存储器装置可通过将测试模式信号465发送到列启用锁存器492而发起测试操作。存储器装置还可将额外测试信号405发送到“与非”门415。存储器装置可随后产生在地址解码器470(例如，如参考图3的地址解码器370所描述)处解码的列地址信号458。地址解码器470可随后产生列激活信号485。存储器装置还可将第一列启用信号460发送到列启用锁存器492。第一列启用信号460可在变成被去活之前的存储器装置的时钟循环中保持被激活。列启用锁存器492可组合测试模式信号465和第一列启用信号460(例如，ColEnIn信号)以产生作用中锁存信号494(例如，ColEn信号)。列启用锁存器492可致使锁存信号494保持被激活，直到在列启用锁存器492处接收到列启用信号460的第二激活。列启用锁存器492可将锁存信号494输出到“与”门490。“与”门490可随后组合列激活信号485和锁存信号494且产生被激活驱动器信号497。即，“与”门490可基于接收被激活列激活信号485和被激活锁存信号494而产生被激活驱动器信号497。如果锁存信号494或列激活信号485被去活，那么“与”门可产生被去活驱动器信号497。被激活驱动器信号497可随后基于被激活列激活信号485和被激活锁存信号494激活驱动器475。被激活驱动器信号497还可在测试操作期间激活开关480且建立供应线450与控制线410之间的连接。
存储器装置还可将发送到反相器420的输入信号445去活。输入信号445可指示接收到由存储器装置发出的ACT命令以当装置不在测试模式操作时激活存储器装置的包括与列地址信号458相关联的存储器单元的区段。即，当字线(例如，如参考图2所描述的字线210)处于作用中时，存储器装置还激活列解码器(例如，如参考图2所描述的列解码器225)以选择与列地址信号458相关联的存储器单元。相比之下，作为使供应线450浮动的步骤，可在测试模式操作期间将输入信号445去活。反相器420可产生启用信号且将信号输出到“与非”门432。当测试信号405处于作用中时，“与非”门415可产生作用中浮动信号425。在此实例中，当测试信号405和浮动信号425在作用中时，它们可具有逻辑值1且处于高状态。因此，当浮动信号425被去活时，其可具有逻辑值0且处于低状态。当“与非”门432组合高浮动信号425与由反相器420产生的启用信号时，其可在开关435的输入处产生作用中控制开关信号426。开关435可为PCH晶体管且当栅极处的电压低于开关435的阈值时被激活。在此情况下，“与非”门432可以低于开关435的阈值的电压产生作用中控制开关信号426。在其它实例中，“与非”门432可产生被去活控制开关信号426，且去活信号的电压可高于开关435的阈值电压。开关435可将电压VDD 440-a耦合到供应线450。另外，箝位器499可接收浮动信号425。箝位器499可包含两个晶体管，当浮动信号425为高时所述两个晶体管都在作用中(例如，接通)。即，当浮动信号425处于作用中且具有高逻辑值时，NCH晶体管可在作用中，这会启用箝位器499(例如，当浮动信号425为高时箝位器处于作用中)。
在发送第一列启用信号460且执行第一写入操作之后，存储器装置可将控制信号430(例如，ASYNC信号)发送到“与非”门415。可从电路图400外部的引脚接收控制信号430。控制信号430可以是比测试信号405或测试模式信号465更精确的控制供应线450的浮动的方式，所述测试信号或测试模式信号可来自在测试模式中在存取操作期间静态的寄存器或其它源。替代地，可基于在作用中的测试信号(例如，测试信号405或测试模式信号465)和用于存取操作的命令信号中的一或多个而在内部产生控制信号430。“与非”门415可基于测试信号405和控制信号430都在作用中而产生被去活浮动信号425。即，在此实例中当测试信号405和控制信号430在作用中时，它们可具有逻辑值1(例如，高)且当浮动信号425被去活时，其可具有逻辑值0(例如，低)。当浮动信号425为低时，“与非”门432可产生被去活控制开关信号426且基于浮动信号425和输入信号445被去活(例如，低)而将开关435去活(例如，断开)。另外，低浮动信号425还可将箝位器499中的上部NCH晶体管去活(例如，断开)。开关435被去活和浮动信号425为低的组合可隔离VDD 440-a与供应线450。即，箝位器499还可经配置以当浮动信号425为低时被停用，从而允许供应线450维持于浮动状态。因此，当供应线450浮动时，其在基于浮动信号425为低而将开关435去活之后无法从预定电平(例如，VDD)下降。
在存储器装置已建立供应线450与控制线410之间的连接且将供应线450配置于浮动状态之后，存储器装置可发出第二列启用信号460且执行第二写入操作。第二列启用信号460可保持信号494为高且启用存储器装置以执行第二写入操作。在列启用信号460被去活之后，列启用锁存器492可经配置以去活锁存信号494。当锁存信号494被去活时，“与”门490可经配置以去活驱动器信号497，因此去活驱动器475，停用控制线410，且去活开关480。去活开关480可从供应线450断开控制线410。另外，存储器装置可去活控制信号430，这可启用“与非”门415以产生作用中(例如，高)浮动信号425。此外，当浮动信号425为高时，“与非”门432可经配置以产生用于开关435的激活控制开关信号426。当开关435被再激活时，其可将VDD 440-a耦合回到供应线450。可基于浮动信号425为高而激活箝位器499。存储器装置可随后停用测试模式且去活测试信号405和测试模式信号465。
如参考图2和3所描述，在控制线410与供应线450之间建立连接的同时，存储器装置可在第一写入操作期间将第一数据集合写入到存储器单元。另外，在第二列启用信号460处于作用中的同时，存储器装置可在第二写入操作期间将第二数据集合写入到同一存储器单元。存储器装置可随后在停用测试模式之后执行读取操作以检测控制线410、供应线450或这两者中是否存在故障。
图5示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的列启用锁存器500。列启用锁存器500可为如参考图4所描述的列启用锁存器492的实例。列启用锁存器500可包含如参考图4所描述的列启用锁存器492的方面。举例来说，列启用信号560可为如参考图4所描述的列启用信号460的实例；测试模式信号565可为如参考图4所描述的测试模式信号465的实例；以及锁存信号594可为如参考图4所描述的锁存信号494的实例。列启用锁存器500还可包含“与非”门505、反相器545、输出信号525和530、闩锁535和逻辑540。逻辑540还可包含具有时钟输入515的时钟(例如，CLK)、钟面(例如，CLKf)、置位输入510(例如，St)，以及输入信号520(例如，D)和输出值(例如，Q或输出信号525)。
如参考图4所描述，列启用锁存器500可基于接收到第一列启用信号560而在测试操作期间产生锁存信号594以激活驱动器且在控制线与供应线之间建立连接。列启用锁存器500还可保持锁存信号594被激活直到在列启用锁存器500处接收到第二列启用信号560。列启用锁存器500还可在第二列启用信号560被去活后去活控制线。另外，可以各种方式配置列启用锁存器电路500以产生锁存信号594且本文公开的实例不具限制性。
在存储器装置执行测试操作之前，可将测试模式信号565去活。当测试模式信号被去活时，置位输入510处于作用中，因为测试模式信号565是反相的。在此实例中，当置位输入510处于作用中时，其可具有逻辑值1且处于高状态。当置位输入510处于作用中时，其可超控逻辑540的输入信号520(例如，D)且维持作用中输出信号525。输出信号525也可发送到锁存器535。锁存器535可为NOR SR锁存器或触发器开关的实例。即，锁存器535可包含两个“或非”门，其中上部“或非”门的输出也是下部“或非”门的输入，且下部“或非”门的输出也是上部“或非”门的输入。另外，锁存器535可在另两个输入处接收列启用信号560(例如，第一输入)和输出信号525(例如，第二输入)。锁存器535可在正常写入操作期间接收列启用信号560(例如，ColEnIn)(例如，当存储器装置已去活所有测试模式信号时执行写入操作)。列启用信号560可基于列启用信号560和输出信号525在作用中而配置锁存器535以产生被去活输出信号530。反相器545可将输出信号530反相且产生作用中锁存信号594。如参考图3和4所描述，当锁存信号594处于作用中时，可建立控制线与供应线之间的连接且可激活与接收的列地址相关联的感测组件。当存储器装置去活列启用信号560时，锁存器535基于被去活的列启用信号560产生作用中输出信号530且输出信号525维持作用中状态。反相器545可将输出信号530反相且产生被去活锁存信号594，所述被去活锁存信号去活电路图400的驱动器且断开控制线和供应线。
当存储器装置执行测试操作时，可激活测试模式信号565。在此实例中，当测试模式信号处于作用中时，其可具有逻辑值1且处于高状态。测试模式信号565被反相且其产生被去活置位输入510。当置位输入510被去活时，其可具有逻辑值0且处于低状态。低置位输入510可停止超控逻辑540且启用输入信号520以计时到输出信号525。在置位输入510变为低之前在输出信号525处于作用中状态时，可在反相器将输出信号525反相之后去活输入信号520。列启用锁存器500可随后接收列启用信号560的第一激活。也可在锁存器535的第一输入处接收列启用信号560的第一激活。在锁存器535接收到列启用信号560的第一激活时，“与非”门505也接收列启用信号560的第一激活。“与非”门505可经配置以基于列启用信号560的第一激活和测试模式信号565都在作用中而产生被去活信号。基于反相器将来自“与非”门505的信号反相，时钟输入515可被激活且启用逻辑540的时钟。当逻辑540时钟接收到被启用时钟输入515时，其将输入信号520计时到输出信号525。在此情况下，输入信号520被去活且因此输出信号525也变为被去活。锁存器535经配置以基于第一列启用信号560在作用中且输出信号525被去活而锁存被去活的输出信号530。反相器545将被去活的输出信号530反相且产生作用中锁存信号594。如参考图3和4所描述，当锁存信号594处于作用中时，可建立控制线与供应线之间的连接且可激活与接收的列地址相关联的感测组件。
列启用锁存器500可随后接收列启用信号560的第二激活(例如，用于第二写入操作)。在锁存器535接收到列启用信号560的第二激活时，“与非”门505也接收列启用信号560的第二激活。“与非”门505基于列启用信号560的第二激活和测试模式信号565在作用中而产生另一被去活的信号。这可产生用于逻辑540时钟的另一启用时钟输入515。在此实例中，输入信号520可处于作用中状态，因为反相器上文所论述将被去活的输出信号525反相。逻辑540时钟随后对输入信号520计时且逻辑540基于接收到启用时钟输入515而产生作用中输出信号525。锁存器535可经配置以基于列启用信号560的第二激活和输出信号525都在作用中而产生被去活的输出信号530。输出信号530随后由反相器545反相以产生作用中锁存信号594。如参考图3和4所描述，当锁存信号594处于作用中时，可建立控制线与供应线之间的连接。当存储器装置将列启用信号560的第二激活去活时，锁存器535可经配置以基于第二列启用信号560被去活且信号输出525在作用中而产生被激活的输出信号530。反相器545可将输出信号530反相且产生被去活的锁存信号594。如参考图3和4所描述，当锁存信号594被去活时，控制线与供应线之间的连接可被去活且与接收的列地址相关联的感测组件也可被去活。
另外，如参考图2和3所描述，在第一列启用信号560由列启用锁存器500接收时存储器装置可在第一写入操作期间将第一数据集合写入到存储器单元。在第二列启用信号560由列启用锁存器500接收时存储器装置也可在第二写入操作期间将第二数据集合写入到同一存储器单元。存储器装置可随后在测试模式停用之后执行读取操作以检测控制线、供应线或这两者中是否存在故障。
图6示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的时序图600。时序图600可包含如参考图4所描述的电路图400和如参考图5所描述的列启用锁存器500的方面。举例来说，测试模式信号665可为如参考图4所描述的测试模式信号465的实例；测试信号605可为如参考图4所描述的测试信号405的实例；控制信号630可为如参考图4所描述的控制信号430的实例；DQ 640可为如参考图5所描述的逻辑540的输入和输出的实例；ColEnIn信号660可为如参考图4所描述的列启用信号460的实例；供应线650可为如参考图4所描述的供应线450的实例；锁存信号694可为如参考图4所描述的锁存信号494的实例；控制线610可为如参考图4所描述的控制线410的实例；以及感测放大器信号645可为如参考图2所描述的与感测组件245相关联的信号的实例。
如参考图2和3所描述，存储器装置可实施列选择电路以对接收的列地址进行解码，选择与存储器单元和列地址相关联的控制线，激活感测组件以将输出驱动到数字线上且对存储器单元执行存取操作。在一些情况下，存储器装置可执行测试操作以检测控制线、供应线或这两者中的故障。
存储器装置可通过首先发送测试模式信号665而发起测试模式。存储器装置可随后发送测试信号605。在激活测试模式信号665和测试信号605之后，存储器装置可发起测试操作。存储器装置可发出第一写入命令615作为测试操作的部分。当存储器装置发出第一写入命令615时，存储器装置可将ColEnIn信号660发送到如参考图5所描述的列启用锁存器500。ColEnIn信号660在作用中可基于测试模式信号665和ColEnIn信号660都在作用中而致使锁存信号694在作用中，如参考图5所描述。锁存信号694可被锁存且保持作用中直到第二写入操作620已执行。即，锁存信号694可保持作用中直到第二ColEnIn信号660由存储器装置发送，如参考图5所描述。另外，ColEnIn信号660可在被去活之前在存储器装置的一个时钟循环中保持作用中。
另外，存储器装置可基于锁存信号694在作用中而建立供应线650与控制线610之间的连接。在建立供应线650与控制线610之间的连接之后，控制线610可激活感测放大器信号645且启用存储器装置以执行第一写入操作615，如参考图3所描述。存储器装置可基于感测放大器信号645被激活而在第一写入操作615期间将第一数据集合写入到存储器单元。在存储器装置发出第一写入命令615之后，但在存储器装置发出第二写入命令620之前，存储器装置可将控制信号630发送到列选择电路。控制信号630可经配置以隔离供应线650且因此使供应线650浮动直到已执行第二写入操作620，如参考图4所描述。
存储器装置可随后在第一写入命令615后的预定周期之后发出第二写入命令620。存储器装置可基于高阻抗短路的持续时间计算预定周期以使跨越供应线650和控制线610的电压下降。另外，存储器装置可计算将无故障的组件限制于寄生电阻的预定周期。在控制线610维持处于活动状态时，感测放大器信号645可保持被激活，从而允许存储器装置执行第二写入操作。存储器装置可在第二写入操作620期间尝试将第二数据集合(例如，来自第一数据集合的处于相反状态的数据)写入到存储器单元。
存储器装置可由于发出第二写入命令620而发送另一ColEnIn信号660。列启用锁存器可接收第二ColEnIn信号660且产生用于锁存信号694的不同值。即，第二ColEnIn信号660可在ColEnIn信号660被去活之后去活锁存信号694，如参考图5所描述。当锁存信号694被去活时，控制线610被去活且从供应线650断开，如参考图5所描述。
存储器装置可基于供应线650和控制线610中不存在故障而在第二写入操作620期间写入第二数据集合。即，当控制线610、供应线650或这两者含有高阻抗短路时，跨越供应线650的电压可如由625所指示下降，且跨越控制线610的电压可如由630所指示下降。当供应线650电压或控制线610电压下降时，控制线610被去活。位于感测组件中(或位于与感测放大器信号645相关联的感测组件与数字线(例如，如参考图3所描述的实例传递晶体管390))之间的传递晶体管可基于控制线610被去活而被去活。当传递晶体管被去活时存储器装置可能不能够在第二写入操作620期间写入第二数据集合。因此，存储器单元保持与第一写入操作615相关联的第一数据集合。
在其它实例中，控制线610和供应线650可能没有故障存在。在此情况下，即使当基于控制信号630浮动时，控制线610和供应线650也可在测试操作的持续时间期间维持处于活动状态。因此，感测组件中(或与感测放大器信号645相关联的感测组件与数字线之间)的传递晶体管保持作用中且存储器装置可将第二数据集合写入到存储器单元。
存储器装置可通过在执行第二写入操作之后将测试模式信号665和测试信号605去活而去活测试操作。随后，存储器装置可对存储器单元执行读取操作以确定故障的存在。如果存储器装置从存储器单元读取第一数据，那么存储器装置可确定控制线610、供应线650或这两者可能含有缺陷。如果存储器装置从存储器单元读取第二数据集合，那么存储器装置可确定控制线610、供应线650或这两者中不存在缺陷。举例来说，存储器装置可在第一操作期间将逻辑状态1写入到存储器单元。存储器装置可随后在第二操作期间尝试将逻辑状态0写入到存储器单元。如果在测试模式操作完成之后在读取操作期间存储器装置读取逻辑状态1，那么存储器装置可能在供应线650、控制线610或这两者中具有故障(例如，存储器装置在第二写入操作期间可能不能写入逻辑状态0)。相比之下，如果存储器装置从存储器单元读取逻辑状态0，那么可检测到控制线610、供应线650或这两者中不存在缺陷。
图7示出根据本文所公开的实例的支持识别存储器装置中的高阻抗故障的存储器装置705的框图700。存储器装置705可为如参考图1-6所描述的存储器装置的方面的实例。存储器装置705可包含写入组件710、浮动组件715、读取组件720、控制组件725、激活组件730、测试模式组件735、驱动器激活组件740、列地址组件745、信号产生器组件750，和电压脉冲组件755。这些模块中的每一个可直接或间接地彼此通信(例如，经由一或多个总线)。
写入组件710可执行第一操作以用于将第一逻辑状态写入到与数字线耦合的存储器单元。在一些实例中，在建立连接的同时且在执行第一操作之后，写入组件710可基于将供应线配置于浮动状态而执行第二操作以用于将第二逻辑状态写入到存储器单元。在一些情况下，写入组件710可接收第一命令以将第一逻辑状态写入到存储器单元，其中第一操作是基于接收到第一命令而执行的。在一些实例中，写入组件710可在接收到第一命令之后接收第二命令以将第二逻辑状态写入到存储器单元，其中第二操作是基于接收到第二命令而执行的。
浮动组件715可基于执行第一操作在供应线和与施加数字线的驱动器的输出相关联的控制线之间建立连接。在一些实例中，浮动组件715可在建立连接的同时基于执行第一操作将供应线配置于浮动状态。在一些情况下，在基于去活开关的第一信号的第一操作完成之后，浮动组件715可将与电压源和供应线耦合的开关去活。在一些实例中，浮动组件715可在第一操作的完成之后且在基于停用电路的第二信号的第二操作之前停用与电压源和供应线耦合的电路，其中供应线基于第一信号和第二信号而被配置于浮动状态。
读取组件720可执行用于读取存储器单元的第三操作，其中供应线或控制线的条件是基于第三操作的结果确定的。在一些实例中，读取组件720可基于执行第三操作从存储器单元读取第一逻辑状态，其中与供应线或控制线相关联的缺陷的存在是基于读取第一逻辑状态而指示的。在一些情况下，读取组件720可基于执行第三操作从存储器单元读取第二逻辑状态，其中与供应线和控制线相关联的缺陷的不存在是基于读取第二逻辑状态而指示的。
控制组件725可接收控制供应线的状态的信号，其中用于信号的第一值耦合供应线与电压源且用于信号的第二值隔离供应线与电压源。
激活组件730可接收指示接收到激活存储器阵列的包含存储器单元的区段的命令的第三信号。
测试模式组件735可接收指示测试模式的激活的第三信号以及与隔离供应线和电压源相关联的第四信号。
驱动器激活组件740可在接收第一命令之后激活控制线的驱动器且至少直到基于接收第一信号而接收到第二命令。
列地址组件745可接收包含与存储器单元相关联的列地址的第二信号。
信号产生器组件750可组合第二信号与第三信号，其中第一信号是基于所述组合产生的。在一些实例中，信号产生器组件750可组合第四信号与第三信号，其中第二信号是基于所述组合产生的。在一些情况下，信号产生器组件750可在接收到将第一逻辑状态写入到存储器单元的第一命令之后且直到接收到写入第二逻辑状态的第二命令之前产生具有第一值的第三信号，其中在接收第二命令之后所述第三信号具有第二值。在一些实例中，信号产生器组件750可组合第二信号与第三信号，其中第一信号是基于所述组合产生的。
电压脉冲组件755可基于与第一命令相关联的第一电压脉冲将第三信号转变到第一值。在一些实例中，电压脉冲组件755可基于与第二命令相关联的第二电压脉冲的完成将第三信号转变到第二值。
图8示出说明根据本公开的方面的支持识别存储器装置中的高阻抗故障的一或多个方法800的流程图。方法800的操作可如本文中所描述由存储器装置或其组件实施。例如，方法800的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。
在805，存储器装置可执行用于将第一逻辑状态写入到与数字线耦合的存储器单元的第一操作。805的操作可根据本文中所描述的方法来执行。在一些实例中，805的操作的方面可由如参考图7所描述的第一写入组件执行。
在810，存储器装置可基于执行第一操作而在供应线和与施加数字线的驱动器的输出相关联的控制线之间建立连接。810的操作可根据本文中所描述的方法来执行。在一些实例中，810的操作的方面可由如参考图7所描述的线连接组件执行。
在815，存储器装置可在连接建立的同时基于执行第一操作将供应线配置于浮动状态。815的操作可根据本文中所描述的方法来执行。在一些实例中，可通过如参考图7所描述的浮动组件执行815的操作的方面。
在820，存储器装置可在连接建立的同时且在执行第一操作之后基于将供应线配置于浮动状态而执行用于将第二逻辑状态写入到存储器单元的第二操作。720的操作可根据本文中所描述的方法来执行。在一些实例中，820的操作的方面可由如参考图7所描述的第二写入组件执行。
在825，存储器装置可执行用于读取存储器单元的第三操作，其中供应线或控制线的条件是基于第三操作的结果确定的。825的操作可根据本文中所描述的方法来执行。在一些实例中，825的操作的各方面可由如参考图7所描述的读取组件执行。
在一些实例中，如本文中所描述的设备可以执行一或多种方法，例如方法800。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)：执行第一操作以用于将第一逻辑状态写入到与数字线耦合的存储器单元；基于执行第一操作在供应线和与施加数字线的驱动器的输出相关联的控制线之间建立连接。所述设备还可包含用于以下操作的特征、构件或指令：在连接建立的同时基于执行第一操作将供应线配置于浮动状态；在连接建立的同时且在执行第一操作之后基于将供应线配置于浮动状态而执行第二操作以用于将第二逻辑状态写入到存储器单元；以及执行用于读取存储器单元的第三操作，其中供应线或控制线的条件是基于第三操作的结果确定的。
本文所描述的方法800和设备的一些情况还可包含用于以下操作的操作、特征、构件或指令：基于执行第三操作从存储器单元读取第一逻辑状态，其中与供应线或控制线相关联的缺陷的存在可基于读取第一逻辑状态而指示。
本文所描述的方法800和设备的一些实例还可包含用于以下操作的操作、特征、构件或指令：基于执行第三操作从存储器单元读取第二逻辑状态，其中与供应线和控制线相关联的缺陷的不存在可基于读取第二逻辑状态而指示。
本文所描述的方法800和设备的一些实例还可包含用于以下操作的操作、特征、构件或指令：接收控制供应线的状态的信号，其中用于信号的第一值耦合供应线与电压源且用于信号的第二值隔离供应线与电压源。
本文所描述的方法800和设备的一些情况还可包含用于以下操作的操作、特征、构件或指令：在第一操作的完成之后基于将可与电压源和供应线耦合的开关去活的第一信号而将所述开关去活；以及在第一操作的完成之后且在第二操作之前基于将可与电压源和供应线耦合的电路停用的第二信号而将所述电路停用，其中供应线可基于第一信号和第二信号而被配置于浮动状态。
本文所描述的方法800和设备的一些实例还可包含用于以下操作的操作、特征、构件或指令：接收指示接收到激活存储器阵列的包含存储器单元的区段的命令的第三信号；以及组合第二信号与第三信号，其中第一信号可基于所述组合而产生。
本文所描述的方法800和设备的一些实例还可包含用于以下操作的操作、特征、构件或指令：接收指示测试模式的激活的第三信号和与隔离供应线与电压源相关联的第四信号；以及组合第四信号与第三信号，其中第二信号可基于所述组合而产生。
本文所描述的方法800和设备的一些情况还可包含用于以下操作的操作、特征、构件或指令：接收将第一逻辑状态写入到存储器单元的第一命令，其中第一操作可基于接收到第一命令而执行；以及在可接收第一命令之后接收将第二逻辑状态写入到存储器单元的第二命令，其中第二操作可基于接收到第二命令而执行。
本文所描述的方法800和设备的一些实例还可包含用于以下操作的操作、特征、构件或指令：在接收到第一命令之后且至少直到可基于接收到第一信号而接收第二命令为止激活控制线的驱动器。
本文所描述的方法800和设备的一些实例还可包含用于以下操作的操作、特征、构件或指令：接收包含与存储器单元相关联的列地址的第二信号；在接收到将第一逻辑状态写入到存储器单元的第一命令之后且直到可接收写入第二逻辑状态的第二命令为止产生可具有第一值的第三信号，其中在接收到第二命令之后第三信号可具有第二值；以及组合第二信号与第三信号，其中第一信号可基于所述组合而产生。
本文所描述的方法800和设备的一些情况还可包含用于以下操作的操作、特征、构件或指令：基于与第一命令相关联的第一电压脉冲将第三信号转变到第一值；以及基于与第二命令相关联的第二电压脉冲的完成将第三信号转变到第二值。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可以组合来自方法中的两个或更多个的部分。
描述了一种设备。所述设备可包含：存储器单元；驱动器，其与控制线和供应线耦合，其中控制线与用于存储器单元的存取操作相关联；第一逻辑，其经配置以产生用于在接收到对存储器单元进行写入的第一命令之后激活驱动器的第一信号且经配置以至少直到接收到对存储器单元进行写入的第二命令为止激活驱动器；以及第二逻辑，其经配置以在接收到第一命令之后且在接收到第二命令之前产生用于隔离供应线与电压源的第二信号。
设备的一些实例可包含与电压源、供应线和第二逻辑耦合的开关，其中第二逻辑可经配置以操作开关。
设备的一些情况可包含与电压源、供应线和第二逻辑耦合的电路，其中电路可经配置以将供应线的电压箝位以免低于预定电平，且其中第二逻辑包含：经配置以产生第二信号的第一逻辑门，其中可至少部分地在可接收第一命令之后且在可基于第二信号接收第二命令之前将开关去活；以及经配置以产生第三信号的第二逻辑门，所述第三信号具有用于在可接收第一命令之后且在可接收第二命令之前停用电路的值，其中供应线可基于第二信号和第三信号与电压源隔离。
在一些实例中，第一逻辑可包含用于以下操作的操作、特征、构件或指令：第三逻辑，其经配置以产生用于在接收第一命令之后选择与存储器单元耦合的第三信号，其中第三逻辑可进一步经配置以选择所述数字线至少直到接收到第二命令；以及第四逻辑，其经配置以基于第三信号和包含列地址的第四信号产生第一信号。
在一些情况下，第三逻辑可包含用于以下操作的操作、特征、构件或指令：触发器，其经配置以基于用于数字线的选通选择的第六信号产生第五信号，其中第六信号包含与第一命令相关联的第一电压脉冲和与第二命令相关联的第二电压脉冲；以及第五逻辑，其经配置以基于由触发器产生的第五信号和第六信号产生第三信号。
在一些实例中，第四逻辑可包含用于以下操作的操作、特征、构件或指令：地址解码器，其经配置以从第三信号解码列地址，其中地址解码器可进一步经配置以基于所述列地址与数字线相关联而产生第一信号。
设备的一些实例可包含与存储器单元耦合的数字线以及用于数字线的驱动器，其中控制线可经配置以递送用于将用于数字线的驱动器的输出施加到数字线的信号。
描述了一种设备。所述设备可包含：存储器单元，其与数字线耦合；第一驱动器；第二驱动器，其经配置以输出与将第一驱动器的输出施加到数字线相关联的控制线；存储器控制器，其与存储器单元、第一驱动器和第二驱动器耦合，其中存储器控制器可操作以执行用于将第一逻辑状态写入到存储器单元的第一操作，基于第一操作在供应线与控制线之间建立连接，在连接建立的同时在执行第一操作之后将供应线配置于浮动状态，在连接建立的同时且在执行第一操作之后基于将供应线配置于浮动状态而执行用于将第二逻辑状态写入到存储器单元的第二操作，执行用于读取存储器单元的第三操作，且基于第三操作的结果确定供应线或控制线的条件。
在一些情况下，控制器可进一步可操作以基于包含从存储器单元读取第一逻辑状态的第三操作的结果检测与供应线或控制线相关联的缺陷的存在。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持电子在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含如开关、晶体管或其它组件的中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件来中断所连接组件之间的信号流一段时间。
术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器隔离两个组件时，所述控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分离。如果沟道是n型的(即，大部分载流子为电子)，那么FET可被称为n型FET。如果沟道是p型的(即，大部分载流子为空穴)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致通道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去活”。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在没有这些具特定细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构和装置，以免混淆所描述实例的概念。
在附图中，类似组件或特征可以具有相同的参考标记。另外，可通过在参考标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中本发明所描述的各种说明性区块和模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它这类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例和实施在本公开和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
提供本文中的描述使得所属领域的技术人员能够进行或使用本发明。所属领域技术人员将清楚对本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的范围。因此，本公开不限于本文描述的实例及设计，而是被赋予与本文公开的原理及新颖特征一致的最宽范围。

Claims (20)

1.一种方法，其包括：
执行用于将第一逻辑状态写入到与数字线耦合的存储器单元的第一操作；
至少部分地基于执行所述第一操作在供应线和与施加所述数字线的驱动器的输出相关联的控制线之间建立连接；
在所述连接建立的同时至少部分地基于执行所述第一操作将所述供应线配置于浮动状态；
在所述连接建立的同时且在执行所述第一操作之后，至少部分地基于将所述供应线配置于所述浮动状态而执行用于将第二逻辑状态写入到所述存储器单元的第二操作；以及
执行用于读取所述存储器单元的第三操作，其中所述供应线或所述控制线的条件是至少部分地基于所述第三操作的结果确定的。
2.根据权利要求1所述的方法，其进一步包括：
至少部分地基于执行所述第三操作从所述存储器单元读取所述第一逻辑状态，其中与所述供应线或所述控制线相关联的缺陷的存在是至少部分地基于读取所述第一逻辑状态而指示。
3.根据权利要求1所述的方法，其进一步包括：
至少部分地基于执行所述第三操作从所述存储器单元读取所述第二逻辑状态，其中与所述供应线和所述控制线相关联的缺陷的不存在是至少部分地基于读取所述第二逻辑状态而指示。
4.根据权利要求1所述的方法，其进一步包括：
接收控制所述供应线的状态的信号，其中用于所述信号的第一值耦合所述供应线与电压源，且用于所述信号的第二值隔离所述供应线与所述电压源。
5.根据权利要求1所述的方法，其进一步包括：
在所述第一操作的完成之后至少部分地基于将与电压源和所述供应线耦合的开关去活的第一信号将所述开关去活；以及
在所述第一操作的所述完成之后且在所述第二操作之前至少部分地基于将与所述电压源和所述供应线耦合的电路停用的第二信号将所述电路停用，其中所述供应线至少部分地基于所述第一信号和所述第二信号被配置于所述浮动状态。
6.根据权利要求5所述的方法，其进一步包括：
接收指示接收到激活存储器阵列的包括所述存储器单元的区段的命令的第三信号；以及
组合所述第二信号与所述第三信号，其中所述第一信号是至少部分地基于所述组合而产生。
7.根据权利要求5所述的方法，其进一步包括：
接收指示测试模式的激活的第三信号和与隔离所述供应线与所述电压源相关联的第四信号；以及
组合所述第四信号与所述第三信号，其中所述第二信号是至少部分地基于所述组合而产生。
8.根据权利要求1所述的方法，其进一步包括：
接收将所述第一逻辑状态写入到所述存储器单元的第一命令，其中所述第一操作是至少部分地基于接收到所述第一命令而执行；以及
在接收到所述第一命令之后接收将所述第二逻辑状态写入到所述存储器单元的第二命令，其中所述第二操作是至少部分地基于接收到所述第二命令而执行。
9.根据权利要求8所述的方法，其进一步包括：
在接收到所述第一命令之后且至少直到至少部分地基于接收第一信号而接收到所述第二命令为止激活所述控制线的驱动器。
10.根据权利要求9所述的方法，其进一步包括：
接收包括与所述存储器单元相关联的列地址的第二信号；
在接收到将所述第一逻辑状态写入到所述存储器单元的所述第一命令之后且直到接收到写入所述第二逻辑状态的所述第二命令为止产生具有第一值的第三信号，其中在接收到所述第二命令之后所述第三信号具有第二值；以及
组合所述第二信号与所述第三信号，其中所述第一信号是至少部分地基于所述组合而产生。
11.根据权利要求10所述的方法，其进一步包括：
至少部分地基于与所述第一命令相关联的第一电压脉冲将所述第三信号转变到所述第一值；以及
至少部分地基于与所述第二命令相关联的第二电压脉冲的完成将所述第三信号转变到所述第二值。
12.一种设备，其包括：
存储器单元；
驱动器，其与控制线和供应线耦合，其中所述控制线与用于所述存储器单元的存取操作相关联；
第一逻辑，其经配置以在接收到对所述存储器单元进行写入的第一命令之后产生用于激活所述驱动器的第一信号，且经配置以激活所述驱动器至少直到接收到对所述存储器单元进行写入的第二命令为止；以及
第二逻辑，其经配置以在接收到所述第一命令之后且在接收到所述第二命令之前产生用于隔离所述供应线与电压源的第二信号。
13.根据权利要求12所述的设备，其进一步包括：
开关，其与所述电压源、所述供应线和所述第二逻辑耦合，其中所述第二逻辑经配置以操作所述开关。
14.根据权利要求13所述的设备，其进一步包括：
电路，其与所述电压源、所述供应线和所述第二逻辑耦合，其中所述电路经配置以将所述供应线的电压进行箝位以免低于预定电平，且其中所述第二逻辑包括：
第一逻辑门，其经配置以产生所述第二信号，其中所述开关是至少部分地基于在接收到所述第一命令之后且在至少部分地基于所述第二信号接收到所述第二命令之前被去活；以及
第二逻辑门，其经配置以产生具有用于在接收到所述第一命令之后且在接收到所述第二命令之前停用所述电路的值的第三信号，其中所述供应线是至少部分地基于所述第二信号和所述第三信号而与所述电压源隔离。
15.根据权利要求12所述的设备，其中所述第一逻辑包括：
第三逻辑，其经配置以在接收到所述第一命令之后产生用于选择与所述存储器单元耦合的数字线的第三信号，其中所述第三逻辑进一步经配置以选择所述数字线至少直到接收到所述第二命令为止；以及
第四逻辑，其经配置以至少部分地基于所述第三信号和包括列地址的第四信号产生所述第一信号。
16.根据权利要求15所述的设备，其中所述第三逻辑包括：
触发器，其经配置以至少部分地基于用于选通所述数字线的选择的第六信号产生第五信号，其中所述第六信号包括与所述第一命令相关联的第一电压脉冲和与所述第二命令相关联的第二电压脉冲；以及
第五逻辑，其经配置以至少部分地基于由所述触发器产生的所述第五信号以及所述第六信号产生所述第三信号。
17.根据权利要求15所述的设备，其中所述第四逻辑包括经配置以从所述第三信号解码所述列地址的地址解码器，其中所述地址解码器进一步经配置以至少部分地基于所述列地址与所述数字线相关联而产生所述第一信号。
18.根据权利要求12所述的设备，其进一步包括：
数字线，其与所述存储器单元耦合；以及
驱动器，其用于所述数字线，其中所述控制线经配置以递送用于将用于所述数字线的所述驱动器的输出施加到所述数字线的信号。
19.一种设备，其包括：
存储器单元，其与数字线耦合，
第一驱动器，
第二驱动器，其经配置以输出与将所述第一驱动器的输出施加到所述数字线相关联的控制线，以及
存储器控制器，其与所述存储器单元、所述第一驱动器和所述第二驱动器耦合，其中所述存储器控制器可操作以：
执行用于将第一逻辑状态写入到所述存储器单元的第一操作；
至少部分地基于所述第一操作在供应线与所述控制线之间建立连接；
在所述连接建立的同时在执行所述第一操作之后将所述供应线配置于浮动状态；
在所述连接建立的同时且在执行所述第一操作之后，至少部分地基于将所述供应线配置于所述浮动状态而执行用于将第二逻辑状态写入到所述存储器单元的第二操作；
执行用于读取所述存储器单元的第三操作；以及
至少部分地基于所述第三操作的结果确定所述供应线或所述控制线的条件。
20.根据权利要求19所述的设备，其中所述存储器控制器进一步可操作以：
至少部分地基于包括从所述存储器单元读取所述第一逻辑状态的所述第三操作的所述结果检测与所述供应线或所述控制线相关联的缺陷的存在。
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