CN113764007A - 用于存储器装置的定时信号校准 - Google Patents

Abstract

本申请涉及用于存储器装置的定时信号校准。在一些存储器装置中，可通过与输入信号非同步的定时执行用于存取存储器单元的操作。为了支持非同步定时，存储器装置的定时信号生成组件可包含延迟组件，所述延迟组件支持生成具有相对于输入信号延迟的方面的定时信号。延迟组件可具有对制造或操作可变性敏感的特征，使得定时信号还可受此可变性的影响。根据如本文所公开的实例，存储器装置可包含与存取操作定时信号生成相关联的延迟组件，所述延迟组件经配置以基于所述存储器装置的校准操作而选择性地启用或停用，这可改进所述存储器装置考虑定时信号可变性的各种来源的能力。

Description

用于存储器装置的定时信号校准

交叉参考

本专利申请案主张金姆(Kim)在2020年6月3日提交的标题为“用于存储器装置的定时信号校准”的第16/891,601号美国专利申请案的优先权，所述美国专利申请案让渡给本受让人并且特此以全文引用的方式并入。

技术领域

技术领域涉及用于存储器装置的定时信号校准。

背景技术

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程到常常由逻辑1或逻辑0表示的两个支持状态中的一个。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述两个状态中的任一个。为了存取所存储信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。

存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术等。存储器单元可为易失性的或非易失性的。例如FeRAM的非易失性存储器可维持其所存储的逻辑状态很长一段时间，即使不存在外部电源。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储的状态。

发明内容

描述一种方法。所述方法可包含：通过存储器装置的第一多个延迟组件中的每一个依序处理第一定时信号以生成多个延迟的定时信号，每个延迟的定时信号对应于第一多个延迟组件中的相应延迟组件的输出；将第二定时信号与多个参考信号中的每一个相比较，多个参考信号中的每个参考信号至少部分地基于多个延迟的定时信号中的相应一个；及至少部分地基于所述比较选择性地启用或停用配置用于生成存储器装置的存取操作定时信号的第二多个延迟组件。

描述一种设备。所述设备可包含：存储器单元阵列；定时校准组件，所述定时校准组件包含经配置以生成多个延迟的定时信号的第一多个延迟组件，每个延迟的定时信号对应于第一多个延迟组件中的相应延迟组件的输出，及经配置以生成多个延迟配置信号的比较组件，至少部分地基于将第二定时信号与多个参考信号中的相应一个相比较而生成每个延迟配置信号，多个参考信号中的每个参考信号至少部分地基于多个延迟的定时信号中的相应一个；及存取定时组件，其与存储器单元阵列及定时校准组件耦合，所述存取定时组件可包含经配置以生成存取操作定时信号以存取存储器单元阵列的第二多个延迟组件，其中第二多个延迟组件中的每个延迟组件经配置用于至少部分地基于多个延迟配置信号而选择性地启用或停用。

描述另一种设备。所述设备可包含：存储器单元阵列；列解码器，其与存储器单元阵列耦合且经配置以至少部分地基于列选择信号而激活存储器单元阵列的列；读取锁存器，其与存储器单元阵列耦合且经配置以至少部分地基于读取触发信号而锁存存取所激活列的存储器单元的结果；及信号发生器，其与列解码器及读取锁存器耦合，所述信号发生器经配置以相对于列选择信号生成具有定时的读取触发信号，所述定时至少部分地基于根据延迟值选择性地启用或停用多个延迟组件。

附图说明

图1说明根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的系统的实例。

图2说明根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的存储器裸片的实例。

图3说明根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的定时电路的框图。

图4A及4B说明根据如本文所公开的实例的分别支持用于存储器装置的定时信号校准的校准输入信号发生器及校准信号发生器的实例。

图5A及5B说明根据如本文所公开的实例的支持用于存储器装置的定时信号校准的时序图的实例。

图6说明根据如本文所公开的实例的支持用于存储器装置的定时信号校准的存取操作定时信号发生器的实例。

图7展示根据本公开的方面的支持用于存储器装置的定时信号校准的存储器装置的框图。

图8展示根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的一或多个方法的流程图。

具体实施方式

在一些存储器装置中，存取存储器单元可涉及由多个信号控制的多个操作。可通过从输入信号生成的定时执行多个操作。因此，至少一些内部操作可在与例如时钟信号或命令信号等输入信号的上升沿转变或下降沿转变不同的时间发生。可由存储器装置的核心定时信号触发或以其它方式支持此类操作，所述核心定时信号可由存储器装置的定时信号生成组件生成。为了支持多个信号的定时，存储器装置的定时信号生成组件可包含延迟组件，所述延迟组件支持生成具有相对于输入信号延迟或定时的方面的定时信号，所述输入信号可从主机装置接收或以其它方式与来自主机装置的信令相关。由延迟元件生成的此类定时信号可称为非同步定时信号。在一个实例中，延迟组件可支持生成读取选通信号，所述读取选通信号可触发或发起锁存由感测放大器检测到的信息，或将信息传递到存储器装置的输入/输出组件，以及其它目的。读取选通信号可具有相对于输入信号(例如，列选择信号、列激活信号)的转变延迟的转变(例如，上升沿、下降沿)，或可具有至少部分地基于延迟元件的脉冲宽度(例如，上升沿与下降沿之间的持续时间)。

延迟组件可包含在输入信号的转变与输出信号的对应转变之间施加延迟的各种电路元件。举例来说，延迟组件可包含一或多个门延迟或门延迟组件，其可与跨越阈值电压的组件的输入信号与跨越阈值电压的组件的输出信号之间的持续时间相关联。门延迟组件可串联链接在一起，其中组件的此配置可称为延迟链。在一些实例中(例如，为了支持输入信号的上升沿与输出信号的上升沿之间的延迟)，延迟链可包含偶数个串联连接的反相器。然而，其它配置可用于支持定时信号生成。在一些实例中，延迟组件可具有对制造可变性(例如，过程可变性)或操作情况可变性(例如，电压可变性、温度可变性)敏感的定时特征，使得非同步定时信号还可受此可变性的影响。非同步定时信号的可变性可与存储器装置的不利性能相关联，包含减少读取裕度、增加读取或写入误差、延长支持定时或信令不确定性的时延等。

根据如本文所公开的实例，存储器装置可包含与存取操作定时信号生成相关联的延迟组件，所述延迟组件经配置以基于存储器装置的校准操作而选择性地启用或停用(例如，绕过)。在一些实例中，校准操作可包含通过第一组延迟组件中的每一个依序处理第一定时信号(例如，校准定时信号)以生成一组延迟的定时信号。与所述一组延迟的定时信号中的相应一个相关联的不同延迟可支持应启用第二组延迟组件中的哪些延迟组件或多少延迟组件以支持存储器装置的存取操作定时信号的标识。此类延迟组件的选择性启用或停用可改进存储器装置考虑制造可变性、操作情况可变性或包含与非同步定时信号生成相关的方面的其它现象的能力。

最初在存储器系统及裸片的上下文中描述本公开的特征，如参考图1及2所描述。在定时信号校准电路系统及操作，及利用此类校准电路系统及操作的定时信号生成的上下文中描述本公开的特征，如参考图3到5所描述。通过与如参考图6及7所描述的用于存储器装置的定时信号校准相关的设备图式及流程图进一步说明及参考所述设备图式及流程图描述本公开的这些及其它特征。

图1说明根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的系统100的实例。系统100可包含主机装置105、存储器装置110及将主机装置105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置110，但所述一或多个存储器装置110的方面可在单个存储器装置(例如，存储器装置110)的上下文中描述。

系统100可包含例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统的电子装置的部分。举例来说，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器等的各方面。存储器装置110可为系统的组件，所述系统可操作以存储用于系统100的一或多个其它组件的数据。

系统100的至少部分可为主机装置105的实例。主机装置105可为使用存储器执行过程的装置内的处理器或其它电路系统的实例，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器，或某一其它固定或便携式电子装置以及其它实例内。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。

存储器装置110可为可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可配置以与一或多个不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可操作以支持以下中的一或多个：用于调制信号的调制方案、用于传送信号的各种引脚配置、用于主机装置105及存储器装置110的物理封装的各种形状因数、主机装置105与存储器装置110之间的时钟信令及同步、定时惯例，或其它因素。

存储器装置110可操作以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，响应及执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多者。

主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或例如一或多个外围组件或一或多个输入/输出控制器的其它组件中的一或多个。主机装置的组件可使用总线135彼此耦合。

处理器125可操作以提供用于系统100的至少部分或主机装置105的至少部分的控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在此类实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或片上系统(SoC)的实例，以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或作为所述处理器的一部分实施。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的期望容量或指定容量。每个存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)，及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，一或多个网格、一或多个存储体、一个或多个瓦片、一或多个区段)，其中每一存储器单元可操作以存储至少一位数据。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或多裸片封装，或多芯片存储器或多芯片封装。

装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可操作以接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多个通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。

本地存储器控制器165(例如，存储器裸片160本地的)可操作以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或传输数据或命令或这两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。因此，本地存储器控制器165可操作以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。装置存储器控制器155或本地存储器控制器165或这两者中可包含的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调所接收信号的解码器、用于编码或调制待传输信号的编码器，或可操作用于支持装置存储器控制器155或本地存储器控制器165或这两者的所描述操作的各种其它电路或控制器。

外部存储器控制器120可操作以使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100或主机装置105的其它组件，或本文中所描述的其功能可由处理器125实施。举例来说，外部存储器控制器120可为由处理器125，或系统100或主机装置105的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的其功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。

主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可操作以支持外部存储器控制器120与存储器装置110之间的通信。每一信道115可为在主机装置105与存储器装置之间运载信息的传输媒体的实例。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。信号路径可为可操作以运载信号的导电路径的实例。举例来说，信道115可包含第一端子，其包含在主机装置105处的一或多个引脚或衬垫及在存储器装置110处的一或多个引脚或衬垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可操作以充当信道的部分。

信道115(及相关联的信号路径及端子)可专用于传送一或多种类型的信息。举例来说，信道115可包含一或多个命令及地址(CA)信道186、一或多个时钟信号(CK)信道188、一或多个数据(DQ)信道190、一或多个其它信道192，或其组合。在一些实例中，可使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令在信道115上传送信令。在SDR信令中，信号的一个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升沿或下降沿上)进行登记。在DDR信令中，信号的两个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升沿及下降沿上)进行登记。

在一些实例中，用于存取存储器阵列170的操作可由存储器装置110的核心定时信号触发或以其它方式支持，所述核心定时信号可由存储器装置110(例如，装置存储器控制器155、本地存储器控制器165)的定时信号生成组件生成。为了支持非同时定时，存储器装置110的定时信号生成组件可包含延迟组件，所述延迟组件支持生成具有相对于输入信号延迟或定时的方面的定时信号，所述输入信号可从主机装置105接收或以其它方式与来自主机装置105的信令相关(例如，在CA信道186上接收到的命令信号)。在一个实例中，定时信号生成组件可生成读取选通信号，所述读取选通信号可触发或发起锁存由感测放大器或读取锁存器检测到的信息，或将信息传递到存储器装置的输入/输出组件(例如，锁存信息以在DQ信道190或存储器装置110的相关信号路径上输出)。

在一些实例中，延迟组件可具有对制造可变性(例如，过程可变性)或操作情况可变性(例如，电压可变性、温度可变性)敏感的特征，使得核心定时信号还可受此可变性的影响。核心定时信号的可变性可与存储器装置110或整个系统100的不利性能相关联，包含减少读取裕度、增加读取或写入误差、延长支持定时或信令不确定性的时延等。根据如本文所公开的实例，存储器装置110可包含与存取操作定时信号生成相关联的延迟组件，所述延迟组件经配置以基于存储器装置110的校准操作而选择性地启用或停用(例如，绕过)。此类延迟组件的选择性启用或停用可改进存储器装置110考虑制造可变性、操作情况可变性或其它现象的能力。

图2说明根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的存储器裸片200的实例。存储器裸片200可为参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个存储器单元205，其可各自可编程以存储不同逻辑状态(例如，经编程到一组两个或更多个可能状态中的一个)。举例来说，存储器单元205可操作以一次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多层级存储器单元)可操作以一次存储多于一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。

存储器单元205可将表示可编程状态的电荷存储在电容器中。DRAM架构可包含电容器，所述电容器包含电介质材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置及组件也是可能的。举例来说，可使用非线性介电材料。存储器单元205可包含逻辑存储组件，例如电容器230及开关组件235。电容器230可为介电电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可为单元板参考电压，例如Vpl，或可为接地，例如Vss。

存储器裸片200可包含一或多个存取线(例如，一或多个字线210及一或多个数字线215)，其布置成图案，例如网格状图案。存取线可为与存储器单元205耦合的导线，并且可用于对存储器单元205执行存取操作。在一些实例中，字线210可称为行线。在一些实例中，数字线215可称为列线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的引用可在不影响理解或操作的情况下互换。存储器单元205可定位于字线210与数字线215的相交点处。

可通过激活或选择例如字线210或数字线215中的一或多个的存取线来对存储器单元205执行例如读取及写入的操作。通过偏置字线210及数字线215(例如，对字线210或数字线215施加电压)，可在其相交点处存取单个存储器单元205。在二维或三维配置中的字线210及数字线215的相交点可称为存储器单元205的地址。

可通过行解码器220或列解码器225控制存取存储器单元205。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于所接收行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于所接收的列地址来激活数字线215。

可通过使用字线210激活或去激活开关组件235来实现选择或取消选择存储器单元205。电容器230可使用开关组件235与数字线215耦合。举例来说，当解除激活开关组件235时，电容器230可与数字线215隔离，且当激活开关组件235时，电容器230可与数字线215耦合。

字线210可为与用于对存储器单元205执行存取操作的存储器单元205电子通信的导线。在一些架构中，字线210可与存储器单元205的开关组件235的栅极耦合，且可操作以控制存储器单元的开关组件235。在一些架构中，字线210可与存储器单元205的电容器的节点耦合，且存储器单元205可不包含开关组件。

数字线215可为连接存储器单元205与感测组件245的导线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210及存储器单元205的开关组件235可操作以耦合及/或隔离存储器单元205的电容器230及数字线215。在一些架构中，存储器单元205可与数字线215耦合。

感测组件245可操作以检测存储在存储器单元205的电容器230上的状态(例如，电荷)且基于所存储的状态确定存储器单元205的逻辑状态。感测组件245可包含一或多个感测放大器以放大或另外转换由于存取存储器单元205产生的信号。感测组件245可将从存储器单元205检测到的信号与参考250(例如，参考电压)进行比较。存储器单元205的检测到的逻辑状态可作为感测组件245的输出提供(例如，到输入/输出组件255)，且可向包含存储器裸片200的存储器装置的另一组件指示检测到的逻辑状态。

本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、感测组件245)控制存储器单元205的存取。本地存储器控制器260可为参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225及感测组件245中的一或多个可与本地存储器控制器260处于相同位置。本地存储器控制器260可操作以从一或多个不同存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或这两者)转译为可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且基于执行所述一或多个操作将数据从存储器裸片200传送到主机装置105。本地存储器控制器260可生成行信号及列地址信号以激活目标字线210及目标数字线215。本地存储器控制器260还可生成和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的施加电压或电流的振幅、形状或持续时间可变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。

本地存储器控制器260可操作以对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或另外协调。本地存储器控制器260可操作以执行此处未列出的其它存取操作或与存储器裸片200的操作相关的不与存取存储器单元205直接相关的其它操作。

本地存储器控制器260可操作以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可编程为存储所要逻辑状态。本地存储器控制器260可识别将对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210及目标数字线215。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如，写入脉冲)施加到数字线215以将特定状态(例如，电荷)存储于存储器单元205的电容器230中。作为写入操作的一部分而使用的脉冲可包含一段持续时间内的一或多个电压电平。

本地存储器控制器260可操作以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储在存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器260可识别将对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210及目标数字线215。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线将信号传递到感测组件245。感测组件245可放大信号。本地存储器控制器260可激活感测组件245(例如，锁存感测组件)，且因此比较从存储器单元205接收的信号与参考250。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。

存储器裸片200的存取操作可由存储器裸片200或包含存储器裸片200的存储器装置110的核心定时信号触发或以其它方式支持，所述核心定时信号可由存储器裸片200或相关联的存储器装置110的定时信号生成组件生成。在一个实例中，本地存储器控制器260可包含定时信号生成组件265，但是定时信号生成组件265可包含在存储器装置110的其它部分中，或分布在存储器装置的多个组件之间。在一个实例中，定时信号生成组件265可生成读取选通信号，所述读取选通信号可为用于支持(例如，触发、发起)锁存由感测组件245检测到的信息(例如，由感测组件245的感测放大器输出)、将信息传递到输入/输出组件255，或将输入/输出组件255的信息锁存到与主机装置105共享的信道(例如，DQ信道)以及其它目的的非同步定时信号的实例。定时信号生成组件265可生成读取选通信号，所述读取选通信号具有相对于第二信号的转变延迟的转变(例如，上升沿、下降沿)，所述第二信号例如与列解码器225选择或激活数字线215相关联的列选择信号。在一些实例中，定时信号生成组件265可生成读取脉冲信号，所述读取脉冲信号具有至少部分地基于定时信号生成组件265的延迟元件的脉冲宽度(例如，在上升沿与下降沿之间的持续时间)。

定时信号生成组件265可具有对制造可变性(例如，过程可变性)或操作情况可变性(例如，电压可变性、温度可变性)敏感的操作特征，使得存储器裸片200的定时信号还可受此可变性的影响。定时信号的可变性可与存储器裸片200，或包含存储器裸片200的存储器装置110或系统的不利性能相关联，包含减少读取裕度、增加读取或写入误差、延长支持定时或信令不确定性的时延等。根据如本文所公开的实例，定时信号生成组件265可包含与存取操作定时信号生成相关联的延迟组件，所述延迟组件经配置以基于校准操作而选择性地启用或停用(例如，绕过)。此类延迟组件的选择性启用或停用可改进对存储器裸片执行的存取操作较不取决于制造可变性、操作情况可变性或其它现象的能力。

图3说明根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的定时电路300的实例。定时电路300可指存储器装置110的电路系统，并且可为装置存储器控制器155、本地存储器控制器165或本地存储器控制器260的组件，或存储器装置110或存储器裸片200的其它部分。定时电路300包含定时信号生成组件310(例如，存取定时组件)，其经配置以至少部分地基于一或多个输入信号320生成存取操作定时信号330。定时信号生成组件310可为参考图2描述的定时信号生成组件265的实例。

存取操作定时信号330可用于触发或发起包含定时电路300的存储器装置110或存储器裸片200的各种存取操作(例如，非同步操作)。在一个实例中，存取操作定时信号330可为读取选通信号，所述读取选通信号可用于支持(例如，发起、触发)锁存读取数据以由感测组件245或输入/输出组件255或其它读取锁存器输出。然而，在所描述技术的其它实例中，存取操作定时信号330可指其它类型的定时或逻辑信号，包含非同步定时或逻辑信号(例如，相对于时钟信号非同步、相对于命令信号非同步)，例如读取触发信号、用于支持例如以下操作的信号：行解码器220打开存储器单元205行、列解码器225激活存储器单元205的一或多个列、感测组件245生成或锁存感测信号，或输入/输出组件255锁存或接收信息交换，以及其它操作。

可以相对于一或多个输入信号320的各种延迟或持续时间生成存取操作定时信号330，其中输入信号320可包含例如时钟信号、命令信号，或存储器装置110出的某一其它同步或排序信号的信号。在一些实例中，可直接或间接从主机装置105(例如，通过CK信道、通过CA信道、经由装置存储器控制器155)接收输入信号320。在一些实例中，输入信号320可在存储器装置110的组件处生成或由存储器装置110的组件转发，其可或可不基于从主机装置105接收的另一信号。

存取操作定时信号330相对于输入信号320的延迟或持续时间可由定时信号生成组件310的一或多个延迟组件315生成。在一些实例中，输入信号320与存取操作定时信号330之间(例如，输入信号320的上升沿或下降沿与存取操作定时信号330的上升沿或下降沿之间)的延迟(例如，非同步延迟)的持续时间可至少部分地基于延迟组件315中的一或多个。在一些实例中，存取操作定时信号330的脉冲宽度(例如，存取操作定时信号330的上升沿及下降沿之间的持续时间、存取操作定时信号330的下降沿及上升沿之间的持续时间)可至少部分地基于延迟组件315中的一或多个。延迟组件315可包含组件或电路系统，例如晶体管、反相器、电容器、电阻器、门延迟组件，或与输入信号及输出信号的转变或电平之间的定时或持续时间相关联的其它组件。在一些情况下，延迟组件315可在延迟链中配置(例如，彼此串联)。在一些情况下，延迟组件315中的每一个可具有相同或相似延迟(例如，相同数目的延迟门)。或者，延迟组件315可彼此并联(例如，可具有不同延迟)，并且存取操作定时信号330可选自延迟组件315中的一个的输出。

延迟组件315或存储器装置110的其它组件(例如，定时信号生成组件310的其它组件、经配置以支持存取操作的存储器裸片200的其它组件)的操作特征可受可变性，例如由于制造(例如，处理可变性、制造可变性)或操作条件(例如，电压可变性、温度可变性、频率可变性)引起的可变性的影响，使得存取操作定时信号330也可受此可变性的影响。举例来说，由于工艺或操作情况可变性，存取操作定时信号330可相对于输入信号320具有更长或更短延迟，或可具有更长或更短脉冲宽度，以及其它可变性。

为了减小定时信号生成组件310或存储器装置110的其它组件或操作对处理或操作可变性的敏感性，定时电路300可包含校准组件340，其经配置以选择性地启用或停用定时信号生成组件310的延迟组件315中的一或多个。举例来说，校准组件340可将校准信号360(例如，延迟配置信号)提供到延迟组件315，或定时信号生成组件310的其它支持电路系统(例如，信号路径选择组件或电路系统)，以使相应延迟组件315启用(例如，包含在存取操作定时信号延迟链中)或停用(例如，从存取操作定时信号延迟链绕过)。在各种实例中，校准组件340可与定时信号生成组件310处于相同位置(例如，在存储器裸片200中)，或校准组件340可位于存储器装置110的不同部分(例如，在装置存储器控制器155中)。

在一些实例中，校准组件340可经配置以通过一组延迟组件(例如，校准组件340的一组延迟组件，其可不同于延迟组件315)依序处理校准输入信号350(例如，输入信号、定时信号)，以生成一组延迟的定时信号。延迟的定时信号中的每一个可具有不同延迟持续时间，并且相应定时信号可直接或间接(例如，至少部分地基于延迟的定时信号使用中介信号)与另一信号相比较，以评估目标延迟持续时间，或是否应延长(例如，通过启用停用的一或多个延迟组件315)或缩短(例如，通过停用启用的一或多个延迟组件315)现有延迟持续时间。换句话说，与校准组件340的所述一组延迟的定时信号中的相应延迟的定时信号相关联的不同延迟可支持以下标识或推断：应启用定时信号生成组件310中的哪些延迟组件315或多少延迟组件315来支持定时信号生成组件310生成存取操作定时信号330。

延迟组件315的选择性启用或停用可改进存储器装置考虑制造可变性、操作情况可变性或其它现象的能力。举例来说，当存取操作定时信号330指代读取选通信号时，读取选通信号的脉冲宽度或定时可对存储器装置110的制造或操作可变性敏感。如果读取选通信号的脉冲宽度太短，或读取选通信号另外在列选择或激活信号之后过快地以持续时间转变，则可不开发基于存取存储器单元205的读取信号，这可称为设置裕度故障或另外与设置裕度故障相关联。如果读取选通信号的脉冲宽度太长，或读取选通信号另外转变而不满足相对于第一列选择或激活信号的保持裕度，则可在基于存取与第一列选择或激活信号相关联的第一存储器单元205锁存信令或信息之前发出第二列选择或激活信号。在一些此类情况下，与存取第一存储器单元205相关联的逻辑值可能丢失，或可能已存取不同存储器单元205(例如，如与第二列选择或激活信号相关联)，其可称为保持裕度故障或另外与保持裕度故障相关联。因此，为了支持适当地存取存储器单元205以进行读取操作，可调整读取选通信号的方面以考虑制造或操作变化以及其它原因。

在生成读取选通信号的一些实例中，校准组件340可经配置以校准定时信号生成组件310(例如，通过选择性地启用或停用延迟组件315)以生成具有脉冲的读取选通信号，所述脉冲等于或另外至少部分地基于时钟信号或其它参考信号的脉冲宽度，或循环时间(例如，周期性)。用于此校准的时钟信号可在与特定存取命令无关的实例处采样或以其它方式接收，使得存取操作信号33本身不是基于时钟信号生成。相反，校准组件340可从所接收的时钟信号确定校准结果，其中此结果存储或以其它方式应用于多个后续存取操作中以生成后续存取操作定时信号330。

在一些实例中，可基于延迟组件315的选择性启用或停用校准定时信号生成组件310，以相对于列选择或激活信号生成存取操作定时信号330的定时。在一些实例中，可将时钟信号或其它参考信号作为校准输入信号350提供到校准组件340，使得校准组件340基于应启用或停用哪些延迟组件315或一定量的延迟组件315以生成具有所要脉冲宽度或持续时间的读取选通信号(例如，存取操作定时信号330)而生成校准信号360。此定时校准可至少部分地基于执行校准操作，所述校准操作使用与延迟组件315相同(例如，具有相同数目或类型的延迟组件)或不同的校准组件340的延迟组件。

因此，根据这些及其它实例，定时信号生成组件310可经配置用于生成存取操作定时信号330，所述存取操作定时信号具有至少部分地基于延迟组件315的选择性启用或停用的定时特征，其中此选择性启用或停用至少部分地基于校准信号360。在一些实例中，定时信号生成组件310可至少部分地基于第二多个延迟组件315的选择性启用或停用而支持生成存取操作定时信号330的脉冲宽度。另外或替代地，定时信号生成组件310可支持至少部分地基于第二多个延迟组件315的选择性启用或停用而生成存取操作定时信号330的定时或延迟(例如，上升沿或下降沿相对例如列选择信号的于输入信号320的定时)。

可基于存储器装置110或存储器裸片200的各种操作触发或发起使用校准组件340的校准操作。在一些实例中，可至少部分地基于在将存储器装置110通电之后识别初始配置操作(例如，在将存储器装置110通电之后执行的初始模式寄存器写入操作)而发起执行校准操作。在一些实例中，可至少部分地基于识别存储器装置110的频率设定点的变化而发起执行校准操作，这可通过从主机装置105接收的信令发起。另外或替代地，可基于其它操作模式或检测发起校准组件340的校准操作，例如组合件或设施操作的检测、操作条件的所识别变化、操作模式的所识别变化、存取定时的所识别异常(例如，设置裕度故障的标识或保持裕度故障的标识)，或所识别的错误检测或错误校正调节，以及其它条件，其可支持响应于各种可变性来源或为了另外考虑各种可变性来源而动态地调整存取操作定时信号330的定时特征。

图4A及4B说明根据如本文所公开的实例的分别支持用于存储器装置的定时信号校准的校准输入信号发生器400及校准信号发生器450的实例。校准输入信号发生器400及校准信号发生器450可包含在参考图3描述的校准组件340中。校准信号发生器450可支持生成信号CAL<0:2>作为单个校准信号360-a或一组校准信号360-a。校准输入信号发生器400可支持生成信号EN1及EN2，可将所述信号提供到校准信号发生器450以生成一或多个信号CAL<0:2>。生成信号EN1及EN2可至少部分地基于信号CLK，其可为校准输入信号350-a的实例。

校准输入信号发生器400可经配置以支持校准信号发生器450在为存储器装置110供电之后基于初始配置操作执行校准操作。举例来说，当为存储器装置110供电时可启用信号PWRUP，并且在存储器装置110的模式寄存器写入操作期间可启用信号MRW。因此，在初始模式寄存器写入操作(例如，在启用信号PWRUP之后信号MRW的初始启用)期间，校准输入信号发生器400可继续生成信号EN1及EN2(例如，至少部分地基于切换信号EN)。校准输入信号发生器400还可经配置以支持校准信号发生器450基于存储器装置110的频率设定点变化而执行校准操作。举例来说，当已经用频率设定点变化命令存储器装置110或存储器装置110正以其它方式执行频率设定点变化时，可启用信号MDFSP。因此，在频率设定点操作期间，校准输入信号发生器400可继续生成信号EN1及EN2(例如，至少部分地基于切换信号EN)。

生成信号EN1可至少部分地基于将信号EN提供到也由时钟信号CLK馈送的第一D触发器(DFF)。当第一DFF的输出的状态转变由时钟信号CLK的转变触发时，第一DFF可引入相对于信号EN的延迟。第一DFF的输出可通过两个反相器(例如，延迟反相器、门延迟组件)馈送，这可引入另外的延迟以生成信号EN1(例如，信号EN1的上升沿)。

生成信号EN2可至少部分地基于将第一DFF的输出提供到还由时钟信号CLK馈送的两个其它DFF。当其它DFF的相应输出的状态转变由时钟信号CLK的转变触发时，其它DFF可引入相对于信号EN的其它延迟。这些DFF的输出可如所展示通过NOR门及反相器馈送，以生成信号EN2(例如，信号EN2的上升沿)，所述信号可相对于信号EN1延迟。信号EN2可通过校准输入信号发生器400传回，以生成信号EN1及信号EN2两者的下降沿。

可将信号EN1及EN2提供到校准信号发生器450以支持信号CAL<0:2>的生成。举例来说，EN1的上升沿与EN2的上升沿之间的持续时间可大致等于(例如，时钟信号CLK的)一个时钟循环的持续时间，这可能对校准输入信号发生器400的制造或操作情况变化不敏感或相对不敏感。EN1及EN2的上升沿之间的此持续时间可与用于读取选通信号的目标持续时间或脉冲宽度有关，且校准信号发生器450因此可启用或停用信号CAL<0:2>中的每一个，以支持定时信号生成组件310生成具有此持续时间或脉冲宽度的读取选通信号，或以其它方式减少可归因于制造或操作可变性的此目标的变化。

校准信号发生器450可接收信号EN1(例如，定时信号、校准输入信号350)，并且通过如所展示的四个延迟组件455(例如，校准延迟组件)中的每一个处理信号EN1。尽管在校准信号发生器450中展示四个延迟组件455，但是校准组件340的校准信号发生器可包含任何数量的延迟组件455。在一些实例中，一定量的延迟组件455中的至少一些可与经配置以选择性地启用或停用的定时信号生成组件310的一定量的延迟组件315相关联或对应于所述一定量的延迟组件。

延迟组件455中的每一个可与相应数量的门延迟，例如一定量的反相器(例如，延迟反相器、门延迟组件)或其它延迟组件(例如，8门延迟)相关联。通过第一延迟组件455-a的信号(例如，默认)可具有默认延迟，通过第二延迟组件455-b的信号(例如，D0)可具有两个延迟组件(例如，延迟组件455-a及455-b)的累积延迟，通过第三延迟组件455-c的信号(例如，D1)可具有三个延迟组件(例如，延迟组件455-a、455-b及455-c)的累积延迟，并且通过第四延迟的信号(例如，D2)可具有全部四个延迟组件(例如，延迟组件455-a、455-b、455-c及455-d)的累积延迟。信号D0、D1及D2可为各自对应于相应延迟组件的输出的延迟定时信号的实例。

可将信号D0、D1及D2提供到相应NAND门，每个NAND门还提供有信号EN2的反相以生成相应信号N0、N1及N2。信号N0、N1及N2可通过故障消除电路460处理，所述故障消除电路可包含通过如所展示的倾斜延迟组件、反相器及门的相应故障消除电路路径，以生成相应信号ND0、ND1及ND2。然而，在一些实例中，可省略故障消除电路460。校准信号发生器450还可通过如所展示的倾斜延迟组件及反相器处理信号EN2，以生成信号CONTROL。用于处理EN2的倾斜延迟组件及反相器可引入类似于由故障消除电路460的相应处理路径引入的延迟，这可有助于维持信号EN2与信号N0、N1及N2之间的类似处理延迟。

可将信号ND0、ND1及ND2中的每一个提供到可由信号CONTROL触发的相应DFF 465。因此，DFF 465中的每一个可支持将第二定时信号(例如，CONTROL)与一组参考信号(例如，ND0、ND1及ND2)中的每一个相比较，所述一组参考信号中的每个参考信号至少部分地基于一组延迟的定时信号(例如，D0、D1、D2)中的相应一个。在另一实例中，DFF 465中的每一个可支持至少部分地基于第二定时信号(例如，由第二定时信号触发)而锁存、存储或输出一组参考信号中的每一个的状态。因此，DFF 465可被视为支持具有不同定时或延迟的评估信号的比较组件、锁存组件或存储组件，其中此评估至少部分地基于用于生成存取操作定时信号330的目标延迟或脉冲宽度。

此比较或锁存的结果可通过如所展示的其它反相器及NAND门馈送以生成信号CAL<0:2>(例如，校准信号360-a)，可将所述信号提供到定时信号生成组件310以选择性地启用一或多个延迟组件315。举例来说，信号CAL<0>可支持选择性地包含或绕过在定时信号生成组件310的延迟链中的第一延迟组件315，信号CAL<1>可支持选择性地包含或绕过在延迟链中的第二延迟组件315，并且信号CAL<2>可支持选择性地包含或绕过在延迟链中的第三延迟组件315。在一些实例中，用于处理信号EN1的第二延迟组件455-b可具有等于、相当于或以其它方式表示第一延迟组件315(例如，对应于信号CAL<0>)的延迟的延迟，用于处理信号EN1的第三延迟组件455-c可具有等于、相当于或以其它方式表示第二延迟组件315(例如，对应于信号CAL<1>)的延迟的延迟，并且用于处理信号EN1的第四延迟组件455-d可具有等于、相当于或以其它方式表示第三延迟组件315(例如，对应于信号CAL<2>)的延迟的延迟。尽管参考三个可选择延迟组件315进行描述，但是可扩展校准信号发生器450以支持生成用于任何数目N个可选择延迟组件的信号CAL<0:N-1>。

根据这些及其它实例，校准信号发生器450的延迟组件455(例如，校准组件340的组件)可为定时信号生成组件310的相应延迟组件315的替代物或以其它方式对应于所述相应延迟组件。延迟组件455的操作可变性可用于推断延迟组件315的操作可变性，并且校准操作的比较或评估可用于通过选择性地启用或停用延迟组件315而减少延迟组件315的此种可变性将对存取操作定时信号330具有的影响。

图5A及5B说明根据如本文所公开的实例的分别支持用于存储器装置的定时信号校准的时序图500及550的实例。参考图4A及4B所描述，时序图500可说明校准输入信号发生器400的信令的实例，并且时序图550可说明校准信号发生器450的信令的实例。

时序图500说明用于生成信号EN1及EN2的实例。在时序图500的实例中，信号MRW可转变到高状态，这可对应于在为包含校准输入信号发生器的存储器装置110或存储器裸片200供电之后的第一模式寄存器写入。因此，时序图500说明至少部分地基于存储器装置110的配置操作生成校准信号或以其它方式发起校准操作的实例，所述配置操作可为在将存储器装置110通电之后的初始配置操作。信号EN1及EN2可至少部分地基于时钟信号CLK(例如，校准输入信号350-b)，例如具有至少部分地基于时钟信号CLK(例如，时钟信号CLK的循环时间或时间段tCLK)的定时或脉冲宽度。

时序图550说明用于至少部分地基于信号EN1及EN2生成信号CAL<0:2>(例如，校准信号360-b)的实例。在时序图550的实例中，信号EN2f可说明在具有信号EN2的第一反相器之后的信号且可表示EN2的反相。EN1的上升沿与EN2f的下降沿之间的持续时间可大致等于时钟循环持续时间tCLK(例如，如参考时序图500所描述)，且可用作用于确定应启用或激活哪些信号CAL<0:2>的校准持续时间。

时序图550说明信号D0、D1及D2，其可为各自对应于校准信号发生器450的相应延迟组件455的一组延迟的定时信号的实例。信号D0、D1及D2可具有与信号EN1类似的脉冲宽度，但是D0、D1和D3中的每一个可具有在时间上不同的相应延迟，如所展示。信号ND0、ND1及ND2可指由校准信号发生器450的故障消除电路460输出的处理后信号。信号ND0、ND1及ND2可由相应DFF 465比较、锁存或存储，如通过信号CONTROL的上升沿触发(例如，在时间555处)。DFF 465的所得输出可进一步处理且用于评估是否启用信号CAL<0:2>中相应信号。在时序图550的实例中，信号ND0及ND1在CONTROL的上升沿期间处于低信号状态，且因此信号CAL<0>及CAL<1>可转变到高信号状态。信号ND2在CONTROL的上升沿期间处于高信号状态，且因此信号CAL<2>可保持在低信号状态。

时序图550说明实例，其中在校准信号发生器450处，默认延迟(例如，根据单个延迟组件)不足以满足目标定时(例如，一个时钟循环的持续时间)。相反，校准信号发生器450确定应启用(例如，对应于信号D0及D1的生成)至少两个额外延迟组件(例如，延迟组件315)的延迟。校准信号发生器450还确定第三额外延迟(例如，对应于信号D2的生成)组件的延迟将相对于目标过量。此确定可考虑校准信号发生器450(例如，用于生成信号ND0、ND1、ND2的延迟组件，包含延迟组件、反相器及门)的制造或操作变化，其可对应于可在定时信号生成组件310处经历的类似操作变化。通过激活信号CAL<0>及CAL<1>及停用信号CAL<2>，(例如，校准信号360-b)校准信号发生器450可向定时信号生成组件310提供应分别启用或停用对应延迟组件315的指示。

在未展示的另一实例中，校准信号发生器450的信号处理可更快速地操作(例如，由于处理或操作变化)，使得信号ND2在CONTROL的上升沿期间也处于低状态。在此种情况下，还可激活信号CAL<2>，从而激活或启用定时信号生成组件310的额外延迟组件315(例如，以延长原本由于处理或操作变化而过短的读取选通脉冲持续时间)。在未展示的又另一实例中，校准信号发生器450的信号处理可更缓慢地操作(例如，由于处理或操作变化)，使得信号ND1或信号ND2在CONTROL的上升沿期间都不处于低状态。在此种情况下，可撤销激活信号CAL<1>及CAL<2>，使得选择性地启用或激活定时信号生成组件310的一个延迟组件315(例如，绕过某些延迟组件315以缩短原本由于处理或操作变化而过长的读取选通脉冲持续时间)。

图6说明根据如本文中所公开的实例的支持用于存储器装置定时信号校准的延迟电路系统600的实例。在延迟电路系统600的实例中，信号AF可表示列选择或激活信号(例如，信号320-c)，并且信号YF可表示至少部分地基于信号AF及一组延迟组件605生成的读取选通信号(例如，存取操作定时信号330-c)。

延迟组件605可各自表示相应的一组一或多个门延迟组件，且因此可以各自对应于相应延迟持续时间。延迟组件605-a可生成作为延迟电路系统600的输入的信号AF与输出信号YF之间的延迟，例如AF的上升沿与YF的上升沿之间的延迟。可通过反相器或门引入AF的上升沿与YF的上升沿之间的进一步延迟，如所展示。举例来说，可通过反馈环路返回信号YF的上升沿以生成下降沿，并且YF的上升沿与YF的下降沿之间的持续时间可对应于信号YF的脉冲宽度。

反馈环路可包含延迟组件605-b及605-c，其可促进反馈环路的默认延迟。反馈环路还可包含延迟组件605-d、605-e及605-f，其可为参考图3描述的延迟组件315的实例。延迟组件605-d、605-e及605-f中的每一个可说明经配置以选择性地启用(例如，包含在反馈环路中)或停用(例如，在反馈环路中绕过)的延迟电路系统600的延迟组件的实例。举例来说，延迟组件605-d、605-e及605-f的选择性启用或停用可由信号tm<0:2>支持，所述信号可分别对应于信号CAL<0:2>的反相状态，如参考图5B所描述。

举例来说，可通过信号tm<0>选择性地启用或停用延迟组件605-d，所述信号可描述为与延迟组件605-d相关联的停用或绕过信号。当信号tm<0>处于高状态时，可有效地停用NAND门610-a的输出，因为信号tm<0>的高状态可导致NAND门610-a的输出保持在低状态，而不管节点615处的状态如何。因此，如通过tm<0>的反相状态所馈送(例如，反相到低状态)，在节点615处的信令的任何上升沿或下降沿可替代地穿过NAND门610-b，从而有效地绕过延迟组件605-d。当信号tm<0>处于低状态时，可有效地停用NAND门610-b的输出，因为信号tm<0>的反相低状态(例如，高状态)可导致NAND门610-b的输出保持在低状态，而不管节点615处的状态如何。因此，如通过tm<0>的低状态所馈送，在节点615处的信令的任何上升沿或下降沿可替代地穿过NAND门610-a，并且可通过穿过延迟组件605-d延迟在节点615处的任何上升沿或下降沿。类似地，可通过信号tm<1>选择性地启用或停用延迟组件605-e，所述信号可描述为与延迟组件605-e相关联的停用或绕过信号，并且可通过信号tm<2>选择性地启用或停用延迟组件605-f，所述信号可描述为与延迟组件605-f相关联的停用或绕过信号。

因此，延迟电路系统600可包含在定时信号发生器，例如参考图3所描述的定时信号生成组件310中，其中延迟组件605-d、605-e及605-f可为经配置以选择性地启用或停用的延迟组件315的实例。延迟组件605-a、605-b及605-c可为未经配置以选择性地启用或停用(例如，包含在延迟链中，而不管校准信号360如何)的定时信号发生器的其它延迟组件的实例。通过包含延迟组件605-d、605-e及605-f，延迟电路系统600可支持读取选通定时的动态校准，例如读取选通信号的脉冲宽度的动态校准。此校准可支持跟踪过程或操作可变性的保持裕度或设置裕度，与不包含延迟电路系统600或其它可配置的定时信号生成组件310的存储器装置110或系统100的操作相比，这可改进包含延迟电路系统600的存储器装置110或系统100的操作。

图7展示根据如本文中所公开的实例的支持用于存储器装置的定时信号校准的存储器装置705的框图700。存储器装置705可为如参考图1到5所描述的存储器装置的方面的实例。存储器装置705可包含校准延迟链组件710、校准信号比较组件715、存取操作延迟链组件720、存取操作定时信号生成组件725、存储器装置初始化组件730、校准发起组件735、存储器装置频率配置组件740、比较信号生成组件745，及故障消除组件750。这些模块中的每一个可直接地或间接地彼此通信(例如，经由一或多个总线)。

校准延迟链组件710可通过存储器装置的第一组延迟组件中的每一个依序处理第一定时信号以生成一组延迟的定时信号，每个延迟的定时信号对应于第一组延迟组件中的相应延迟组件的输出。

校准信号比较组件715可将第二定时信号与一组参考信号中的每一个相比较，所述一组参考信号中的每个参考信号基于所述一组延迟的定时信号中的相应一个。

存取操作延迟链组件720可基于所述比较选择性地启用或停用经配置用于生成存储器装置的存取操作定时信号的第二组延迟组件。在一些实例中，第二组延迟组件可不同于第一组延迟组件。

在一些实例中，存取操作定时信号生成组件725可基于选择性地启用或停用第二组延迟组件而生成用于锁存数据以由存储器装置输出的存取操作定时信号。

在一些实例中，为了生成存取操作定时信号，存取操作定时信号生成组件725可基于选择性地启用或停用第二组延迟组件而生成存取操作定时信号的脉冲宽度。

在一些实例中，为了生成存取操作定时信号，存取操作定时信号生成组件725可基于选择性地启用或停用第二组延迟组件而生成存取操作定时信号相对于存储器装置的列选择的定时。

在一些实例中，存储器装置初始化组件730可在为存储器装置供电之后识别初始配置操作。

在一些实例中，校准发起组件735可基于识别初始配置操作而生成第一定时信号。

在一些实例中，存储器装置频率配置组件740可识别存储器装置的频率设定点的变化。

在一些实例中，校准发起组件735可基于识别频率设定点的变化而生成第一定时信号。

在一些实例中，比较信号生成组件745可基于在存储器装置处接收到的时钟信号的脉冲宽度而生成第二定时信号。

在一些实例中，故障消除组件750可基于通过相应故障消除组件处理所述一组延迟的定时信号中的相应一个而生成所述一组参考信号中的每一个。

图8展示说明根据本公开的方面的支持用于存储器装置的定时信号校准的一或多种方法800的流程图。方法800的操作可由如本文所描述的存储器装置或其组件实施。举例来说，方法800的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。

在805处，存储器装置可通过存储器装置的第一组延迟组件中的每一个依序处理第一定时信号以生成一组延迟的定时信号，每个延迟的定时信号对应于第一组延迟组件中的相应延迟组件的输出。可根据本文所描述的方法来执行805的操作。在一些实例中，可由如参考图7所描述的校准延迟链组件执行805的操作的方面。

在810处，存储器装置可将第二定时信号与一组参考信号中的每一个相比较，所述一组参考信号中的每个参考信号基于所述一组延迟的定时信号中的相应一个。可根据本文所描述的方法来执行810的操作。在一些实例中，可由如参考图7所描述的校准信号比较组件执行810的操作的方面。

在815处，存储器装置可基于所述比较选择性地启用或停用经配置用于生成存储器装置的存取操作定时信号的第二组延迟组件。可根据本文所描述的方法来执行815的操作。在一些实例中，可由如参考图7所描述的存取操作延迟链组件执行815的操作的方面。

在一些实例中，如本文所描述的设备可执行例如方法800的一或多种方法。设备可包含用于执行以下操作的特征、电路系统、装置或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：通过存储器装置的第一组延迟组件中的每一个依序处理第一定时信号以生成一组延迟的定时信号，每个延迟的定时信号对应于第一组延迟组件中的相应延迟组件的输出；将第二定时信号与一组参考信号中的每一个相比较，所述一组参考信号中的每个参考信号基于所述一组延迟的定时信号中的相应一个；及基于所述比较选择性地启用或停用经配置用于生成存储器装置的存取操作定时信号的第二组延迟组件。

本文中所描述的方法800及设备的一些实例可进一步包含用于基于选择性地启用或停用第二组延迟组件而生成用于锁存数据以由存储器装置输出的存取操作定时信号的操作、特征、电路系统、装置或指令。

在本文中所描述的方法800及设备的一些实例中，生成存取操作定时信号可包含用于基于选择性地启用或停用第二组延迟组件而生成存取操作定时信号的脉冲宽度的操作、特征、电路系统、装置或指令。

在本文中所描述的方法800及设备的一些实例中，生成存取操作定时信号可包含用于基于选择性地启用或停用第二组延迟组件而生成存取操作定时信号相对于存储器装置的列选择的定时的操作、特征、电路系统、装置或指令。

本文中所描述的方法800及设备的一些实例可进一步包含用于在为存储器装置供电之后识别初始配置操作，及基于识别初始配置操作而生成第一定时信号的操作、特征、电路系统、装置或指令。

本文中所描述的方法800及设备的一些实例可进一步包含用于识别存储器装置的频率设定点的变化，及基于识别频率设定点的变化而生成第一定时信号的操作、特征、电路系统、装置或指令。

本文中所描述的方法800及设备的一些实例可进一步包含用于基于在存储器装置处接收到的时钟信号的脉冲宽度而生成第二定时信号的操作、特征、电路系统、装置或指令。

本文中所描述的方法800及设备的一些实例可进一步包含用于基于通过相应的故障消除组件处理所述一组延迟的定时信号中的相应一个而生成所述一组参考信号中的每一个的操作、特征、电路系统、装置或指令。

在本文中所描述的方法800及设备的一些实例中，第二组延迟组件可不同于第一组延迟组件。

应注意，上文所描述的方法描述了可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或更多个的部分。

描述一种设备。所述设备可包含：存储器单元阵列；定时校准组件，其包含：第一组延迟组件，其经配置以生成一组延迟的定时信号，每个延迟的定时信号对应于第一组延迟组件中的相应延迟组件的输出；及比较组件，其经配置以生成一组延迟配置信号，每个延迟配置信号基于将第二定时信号与一组参考信号中的相应一个相比较而生成，所述一组参考信号中的每个参考信号基于所述一组延迟的定时信号中的相应一个。所述设备还可包含存取定时组件，其与存储器单元阵列及定时校准组件耦合，所述存取定时组件包含经配置以生成存取操作定时信号以存取存储器单元阵列的第二组延迟组件，其中第二组延迟组件中的每个延迟组件可经配置用于基于所述一组延迟配置信号选择性地启用或停用。

在一些实例中，存取定时组件可经配置以基于选择性地启用或停用第二组延迟组件而生成用于锁存数据以由设备输出的存取操作定时信号。

在一些实例中，存取定时组件可经配置以生成具有某一脉冲宽度的存取操作定时信号，所述脉冲宽度基于选择性地启用或停用第二组延迟组件。

在一些实例中，存取定时组件可经配置以相对于存储器单元阵列的列选择生成具有定时的存取操作定时信号，所述定时基于选择性地启用或停用第二组延迟组件。

在一些实例中，定时校准组件可经配置以基于在为设备供电之后识别初始配置操作而生成所述一组延迟配置信号。

在一些实例中，定时校准组件可经配置以基于识别设备的频率设定点的变化而生成所述一组延迟配置信号。

所述设备的一些实例可包含第二信号发生器，其经配置用于基于时钟信号的脉冲宽度而生成第二定时信号。

在一些实例中，定时校准组件可包含一组故障消除电路，并且定时校准组件可经配置用于基于所述一组故障消除电路中的相应一个生成所述一组参考信号中的每个参考信号。

在一些实例中，第一组延迟组件中的每个延迟组件包含相应的一组晶体管栅极延迟组件。

在一些实例中，第二组延迟组件中的每个延迟组件包含相应的第二组晶体管栅极延迟组件，其不同于第一组延迟组件中的所述相应的一组晶体管栅极延迟组件。

描述另一种设备。所述设备可包含：存储器单元阵列；列解码器，其与存储器单元阵列耦合且经配置以基于列选择信号而激活存储器单元阵列的列；读取锁存器，其与存储器单元阵列耦合且经配置以基于读取触发信号而锁存存取所激活列的存储器单元的结果；及信号发生器，其与列解码器及读取锁存器耦合，所述信号发生器经配置以相对于列选择信号生成具有定时的读取触发信号，所述定时基于根据延迟值选择性地启用或停用一组延迟组件。

所述设备的一些实例可包含延迟校准电路系统，其经配置以：通过第二多个延迟组件中的每一个依序处理第一定时信号以生成多个延迟的定时信号，多个延迟的定时信号中的每个延迟的定时信号对应于第二多个延迟组件中的相应延迟组件的输出；将第二定时信号与多个参考信号中的每一个相比较，多个参考信号中的每个参考信号至少部分地基于多个延迟的定时信号中的相应一个；及生成与选择性地启用或停用信号发生器的多个延迟组件相关联的延迟值。

在所述设备的一些实例中，延迟校准电路系统可经配置以基于在设备处接收到的时钟信号的脉冲宽度而生成第二定时信号。

在所述设备的一些实例中，延迟校准电路系统可经配置以基于通过相应故障消除组件处理所述一组延迟的定时信号中的相应一个而生成所述一组参考信号中的每一个。

在所述设备的一些实例中，延迟校准电路系统可经配置以在为设备供电之后识别初始配置操作，及基于识别初始配置操作而生成与选择性地启用或停用信号发生器的所述一组延迟组件相关联的一组延迟配置信号。

在所述设备的一些实例中，延迟校准电路系统可经配置以识别设备的频率设定点的变化，及基于识别频率设定点的变化而生成与选择性地启用或停用信号发生器的所述一组延迟组件相关联的一组延迟配置信号。

在一些实例中，信号发生器可经配置以生成具有某一脉冲宽度的读取触发信号，所述脉冲宽度可基于选择性地启用或停用。

可使用多种不同技术及技艺中的任一个来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指组件之间支持电子在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件的中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管的一或多个中间组件来中断所连接组件之间的信号流一段时间。

术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。

术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器隔离两个组件时，所述控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。

本文中论述的装置(包含存储器阵列)可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。

本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极及栅极的三端装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的，且可包括重掺杂，例如简并半导体区。源极与漏极可通过轻掺杂半导体区或沟道分离。如果沟道是n型的(即，大部分载流子为电子)，则FET可被称为n型FET。如果沟道是p型的(即，大部分载流子为空穴)，则FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关闭”或“解除激活”。

本文结合附图阐述的描述内容描述了实例配置，且并不表示可实施的或在权利要求书的范围内的所有实例。本文所用的术语“示例性”意指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式展示熟知结构及装置，以免混淆所描述实例的概念。

在附图中，类似组件或特征可具有相同的参考标记。另外，可通过在参考标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。

可使用多种不同技术及技艺中的任一个来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及码片。

结合本文中的公开内容所描述的各种说明性块及模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此配置)。

本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件来实施，则功能可作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体传输。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B及C)。另外，如本文所使用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A及条件B两者。换句话说，如本文所使用，短语“基于”应同样地解释为短语“至少部分地基于”。

提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化而不会脱离本公开的范围。因此，本公开不限于本文描述的实例及设计，而是被赋予与本文公开的原理及新颖特征一致的最广泛范围。

Claims (26)

1.一种方法，其包括：

通过存储器装置的第一多个延迟组件中的每一个依序处理第一定时信号以生成多个延迟的定时信号，每个延迟的定时信号对应于所述第一多个延迟组件中的相应延迟组件的输出；

将第二定时信号与多个参考信号中的每一个相比较，所述多个参考信号中的每个参考信号至少部分地基于所述多个延迟的定时信号中的相应一个；及

至少部分地基于所述比较而选择性地启用或停用经配置用于生成所述存储器装置的存取操作定时信号的第二多个延迟组件。

2.根据权利要求1所述的方法，其进一步包括：

至少部分地基于所述选择性地启用或停用所述第二多个延迟组件而生成用于锁存数据以由所述存储器装置输出的数据的所述存取操作定时信号。

3.根据权利要求2所述的方法，其中生成所述存取操作定时信号包括：

至少部分地基于所述选择性地启用或停用所述第二多个延迟组件而生成所述存取操作定时信号的脉冲宽度。

4.根据权利要求2所述的方法，其中生成所述存取操作定时信号包括：

至少部分地基于所述选择性地启用或停用所述第二多个延迟组件而生成所述存取操作定时信号相对于所述存储器装置的列选择的定时。

5.根据权利要求1所述的方法，其进一步包括：

在为所述存储器装置供电之后识别初始配置操作；及

至少部分地基于识别所述初始配置操作而生成所述第一定时信号。

6.根据权利要求1所述的方法，其进一步包括：

识别所述存储器装置的频率设定点的变化；及

至少部分地基于识别所述频率设定点的所述变化而生成所述第一定时信号。

7.根据权利要求1所述的方法，其进一步包括：

至少部分地基于在所述存储器装置处接收到的时钟信号的脉冲宽度而生成所述第二定时信号。

8.根据权利要求1所述的方法，其进一步包括：

至少部分地基于通过相应故障消除组件处理所述多个延迟的定时信号中的相应一个而生成所述多个参考信号中的每一个。

9.根据权利要求1所述的方法，其中所述第二多个延迟组件不同于所述第一多个延迟组件。

10.一种设备，其包括：

存储器单元阵列；

定时校准组件，其包括：

第一多个延迟组件，其经配置以生成多个延迟的定时信号，每个延迟的定时信号对应于所述第一多个延迟组件中的相应延迟组件的输出；以及

比较组件，其经配置以生成多个延迟配置信号，每个延迟配置信号至少部分地基于将第二定时信号与多个参考信号中的相应一个相比较而生成，所述多个参考信号中的每个参考信号至少部分地基于所述多个延迟的定时信号中的相应一个；及

存取定时组件，其与所述存储器单元阵列及所述定时校准组件耦合，所述存取定时组件包括经配置以生成存取操作定时信号以存取所述存储器单元阵列的第二多个延迟组件，其中所述第二多个延迟组件中的每个延迟组件经配置用于至少部分地基于所述多个延迟配置信号而选择性地启用或停用。

11.根据权利要求10所述的设备，其中所述存取定时组件经配置以至少部分地基于选择性地启用或停用所述第二多个延迟组件而生成用于锁存数据以由所述设备输出的所述存取操作定时信号。

12.根据权利要求10所述的设备，其中所述存取定时组件经配置以生成具有某一脉冲宽度的所述存取操作定时信号，所述脉冲宽度至少部分地基于选择性地启用或停用所述第二多个延迟组件。

13.根据权利要求10所述的设备，其中所述存取定时组件经配置以相对于所述存储器单元阵列的列选择生成具有定时的所述存取操作定时信号，所述定时至少部分地基于选择性地启用或停用所述第二多个延迟组件。

14.根据权利要求10所述的设备，其中所述定时校准组件经配置以至少部分地基于在为所述设备供电之后识别初始配置操作而生成所述多个延迟配置信号。

15.根据权利要求10所述的设备，其中所述定时校准组件经配置以至少部分地基于识别所述设备的频率设定点的变化而生成所述多个延迟配置信号。

16.根据权利要求10所述的设备，进一步包括：

第二信号发生器，其经配置用于至少部分地基于时钟信号的脉冲宽度生成所述第二定时信号。

17.根据权利要求10所述的设备，其中所述定时校准组件包括多个故障消除电路，其中所述定时校准组件经配置用于至少部分地基于所述多个故障消除电路中的相应一个而生成所述多个参考信号中的每个参考信号。

18.根据权利要求10所述的设备，其中所述第一多个延迟组件中的每个延迟组件包括相应的多个晶体管栅极延迟组件。

19.根据权利要求10所述的设备，其中所述第二多个延迟组件中的每个延迟组件包括相应的第二多个晶体管栅极延迟组件，所述第二多个晶体管栅极延迟组件不同于所述第一多个延迟组件中的所述相应的多个晶体管栅极延迟组件。

20.一种设备，其包括：

存储器单元阵列；

列解码器，其与所述存储器单元阵列耦合且经配置以至少部分地基于列选择信号激活所述存储器单元阵列的列；

读取锁存器，其与所述存储器单元阵列耦合且经配置以至少部分地基于读取触发信号而锁存存取所述所激活列的存储器单元的结果；以及

信号发生器，其与所述列解码器及所述读取存储器耦合，所述信号发生器经配置以相对于所述列选择信号生成具有定时的所述读取触发信号，所述定时至少部分地基于根据延迟值选择性地启用或停用多个延迟组件。

21.根据权利要求20所述的设备，其进一步包括：

延迟校准电路系统，其经配置以：

通过第二多个延迟组件中的每一个依序处理第一定时信号以生成多个延迟的定时信号，所述多个延迟的定时信号中的每个延迟的定时信号对应于所述第二多个延迟组件中的相应延迟组件的输出；及

将第二定时信号与多个参考信号中的每一个相比较，所述多个参考信号中的每个参考信号至少部分地基于所述多个延迟的定时信号中的相应一个；及

生成与所述选择性地启用或停用所述信号发生器的所述多个延迟组件相关联的所述延迟值。

22.根据权利要求21所述的设备，其中所述延迟校准电路系统经配置以：

至少部分地基于在所述设备处接收到的时钟信号的脉冲宽度而生成所述第二定时信号。

23.根据权利要求21所述的设备，其中所述延迟校准电路系统经配置以：

至少部分地基于通过相应故障消除组件处理所述多个延迟的定时信号中的相应一个而生成所述多个参考信号中的每一个。

24.根据权利要求21所述的设备，其中所述延迟校准电路系统经配置以：

在为所述设备供电之后识别初始配置操作；及

至少部分地基于识别所述初始配置操作而生成与所述选择性地启用或停用所述信号发生器的所述多个延迟组件相关联的多个延迟配置信号。

25.根据权利要求21所述的设备，其中所述延迟校准电路系统经配置以：

识别所述设备的频率设定点的变化；及

至少部分地基于识别所述频率设定点的所述变化而生成与所述选择性地启用或停用所述信号发生器的所述多个延迟组件相关联的多个延迟配置信号。

26.根据权利要求20所述的设备，其中所述信号发生器经配置以生成具有某一脉冲宽度的所述读取触发信号，所述脉冲宽度至少部分地基于所述选择性地启用或停用。

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