CN114550788A - 用于存储器装置的定时信号延迟 - Google Patents

Abstract

本申请案是针对用于存储器装置的定时信号延迟。在一些存储器装置中，可按相对于输入信号异步的定时来执行用于存取存储器单元的操作。为支持异步定时，存储器装置可包含延迟组件，所述延迟组件支持产生具有相对于输入信号延迟的方面的定时信号。存储器装置可包含具有可配置阻抗的延迟组件，所述可配置阻抗至少部分地基于所述存储器装置的一或多个制造特性、所述存储器装置的一或多个操作条件、一或多个偏压电压，或其组合。

Description

用于存储器装置的定时信号延迟

交叉引用

本专利申请案主张黄(Huang)等人在2020年11月19日申请的标题为“用于存储器装置的定时信号延迟(TIMING SIGNAL DELAY FOR A MEMORY DEVICE)”的第16/952,804号美国专利申请案的优先权，所述美国专利申请案转让给本受让人且明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及用于存储器装置的定时信号延迟。

背景技术

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，可将二进制存储器单元编程为两个支持状态中的一者，通常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述两个状态中的任一者。为了存取所存储信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。

存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术等。存储器单元可以是易失性或非易失性的。例如FeRAM的非易失性存储器即使在无外部电源存在的情况下仍可维持其所存储逻辑状态很长一段时间。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储状态。

发明内容

描述一种方法。在一些实例中，所述方法可包含：在存储器装置处至少部分地基于所述存储器装置的操作条件以及第二电压而产生第一电压；至少部分地基于所述操作条件以及所述第二电压而使用所述第一电压对延迟组件的晶体管的栅极进行偏压；至少部分地基于将所述晶体管的所述栅极偏压到所述第一电压而配置所述延迟组件的可变阻抗；以及至少部分地基于配置所述可变阻抗而延迟所述存储器装置的操作的定时信号。

描述一种设备。在一些实例中，所述设备可包含：信号发生器，其配置成产生存储器装置的第一信号；电压源，其配置成产生至少部分地基于固定电压和所述存储器装置的操作条件的配置电压；以及延迟组件，其与所述信号发生器和所述电压源耦合，所述延迟组件包括具有与所述电压源耦合的栅极的晶体管，所述晶体管包括至少部分地基于施加到所述晶体管的所述栅极的所述配置电压而可配置的可变阻抗，其中所述延迟组件配置成产生第二信号，所述第二信号具有至少部分地基于所述配置电压的相对于所述第一信号的延迟。

描述一种存储器装置。在一些实例中，所述存储器装置可包含：信号发生器，其配置成产生第一信号；电压源，其配置成产生配置电压；延迟组件，其与所述信号发生器和所述电压源耦合；以及存储器控制器，其与所述信号发生器、所述电压源和所述延迟组件耦合。在一些实例中，所述存储器控制器配置成致使所述存储器装置进行以下操作：至少部分地基于所述存储器装置的操作条件以及第二电压而产生第一电压；至少部分地基于所述操作条件以及所述第二电压而使用所述第一电压对所述延迟组件的晶体管的栅极进行偏压；至少部分地基于将所述晶体管的所述栅极偏压到所述第一电压而配置所述延迟组件的可变阻抗；以及至少部分地基于配置所述可变阻抗而延迟所述延迟组件的操作的定时信号。

附图说明

图1说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的系统的实例。

图2说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的存储器裸片的实例。

图3说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的框图的实例。

图4说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的电路的实例。

图5展示根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的存储器装置的框图。

图6展示根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的一或多个方法的流程图。

具体实施方式

在一些存储器装置中，可按与输入信号异步的定时来执行用于存取存储器单元的操作(例如，发生于与输入信号的上升沿转变或下降沿转变不同的时间)。可由存储器装置的核心定时信号触发或以其它方式支持此类操作，所述核心定时信号可由存储器装置的定时信号产生组件产生。为支持异步定时，存储器装置可包含延迟组件，所述延迟组件支持产生具有相对于输入信号延迟的各方面的定时信号，所述输入信号可从主机装置接收或以其它方式与来自主机装置的信令相关。举例来说，延迟组件可支持产生具有相对于输入信号的上升沿延迟的上升沿、具有相对于输入信号的下降沿延迟的下降沿、具有相对于输入信号的上升沿延迟的下降沿或具有各种其它配置的输出定时信号。

延迟组件可包含在信号输入与信号输出之间施加阻抗的各种电路元件，其中输入信号与输出信号之间的延迟的持续时间至少部分地基于阻抗。在一些实例中，延迟组件可包含配置有阻容(RC)延迟的电路系统，所述电路系统可指由延迟组件的阻抗所支持的延迟，所述延迟与电路系统的电阻和电路系统的电容有关。存储器装置可包含电阻器组件或信号路径的固有电阻以提供此类延迟组件电路系统的电阻。然而，电阻器与其它阻抗源或存储器电路的其它元件相比可相对较大，或可形成有不同于其它周围组件的制造操作的制造操作，所述其它周围组件可涉及电路布局或电路大小限制。此外，延迟组件的电阻器或其它特征可受变化影响，且可由于制造或操作条件的变化而受到不按比例的影响，使得定时信号也可受此类变化影响。因此，延迟组件相对按比例地受到制造或操作条件变化的影响可能是有益的。

根据如本文中所公开的实例，存储器装置可包含具有可配置阻抗的延迟组件，所述可配置阻抗可相对按比例地受到制造、操作条件(例如，存储器装置的温度)或偏压电压或其组合的变化的影响。在一些实例中，可配置阻抗可基于在存储器装置处产生的配置信号。举例来说，具有可配置阻抗的延迟组件可包含晶体管，其中可通过将配置偏压施加到晶体管的栅极来配置晶体管上的电阻。可产生配置信号，所述配置信号可造成存储器装置的制造特性或存储器装置的操作条件。固定电压可用于产生配置信号，且可允许用于调谐配置信号对于各种输入的灵敏度的组件。举例来说，调节固定电压可更改配置信号相对于制造特性的改变或相对于操作条件的改变而改变的程度。此外，使用晶体管来提供阻抗(例如，电阻)可支持存储器装置的较小布局，或用于此类布局的提高的灵活性，以及其它益处。

首先在参考图1和2所描述的系统和裸片的上下文中描述本公开的特征。在参考图3和4所描述的框图和定时电路的上下文中描述本公开的特征。通过参考涉及参考图5和6所描述的用于存储器装置的定时信号延迟的设备图和流程图进一步说明和描述本公开的这些和其它特征。

图1说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的系统100的实例。系统100可包含主机装置105、存储器装置110和将主机装置105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置110，但一或多个存储器装置110的各方面可在单个存储器装置(例如，存储器装置110)的上下文中进行描述。

系统100可包含例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统的电子装置的部分。举例来说，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器等的各方面。存储器装置110可以是系统的组件，所述系统可操作以存储用于系统100的一或多个其它组件的数据。

系统100的至少部分可以是主机装置105的实例。主机装置105可以是使用存储器执行过程的装置内的处理器或其它电路系统的实例以及其它实例，所述装置例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器、芯片上系统(SoC)或一些其它固定或便携式电子装置。在一些实例中，主机装置105可指实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称作主机或主机装置105。

存储器装置110可以是可操作以提供可供系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可配置以与一或多个不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可为可操作的以支持以下各项中的一或多个：用以调制信号的调制方案、用于传送信号的各种引脚配置、用于主机装置105和存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令和同步、定时惯例或其它因数。

存储器装置110可为可操作的以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从机型装置(例如，响应且执行主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多个。

主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或例如一或多个外围组件或一或多个输入/输出控制器的其它组件中的一或多个。主机装置105的组件可使用总线135彼此耦合。

处理器125可为可操作的以针对系统100的至少部分或主机装置105的至少部分提供控制或其它功能。处理器125可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或这些组件的组合。在此类实例中，处理器125可以是中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或SoC的实例以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或作为所述处理器的一部分实施。

BIOS组件130可以是包含操作为固件的BIOS的软件组件，其可初始化且运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。BIOS组件130可包含存储在只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多者中的程序或软件。

存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的期望容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可以是存储器单元的集合(例如，一或多个网格、一或多个存储体、一或多个平铺块、一或多个区段)，其中每一存储器单元可操作以存储至少一位数据。包含两个或更多个存储器裸片的存储器装置110可称作多裸片存储器或多裸片封装，或多芯片存储器或多芯片封装。

装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使存储器装置110能够执行各种操作且可为可操作的以接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息的硬件、固件或指令。装置存储器控制器155可为可操作的以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文中所描述的存储器装置110的操作。

本地存储器控制器165(例如，对于存储器裸片160来说是本地的)可包含可操作以控制存储器裸片160的操作的电路、逻辑或组件。在一些实例中，本地存储器控制器165可为可操作的以与装置存储器控制器155通信(例如，接收或传输数据或命令或数据和命令两者)。在一些实例中，存储器装置110可不包含可执行本文中所描述的各种功能的装置存储器控制器155和本地存储器控制器165，或外部存储器控制器120。因此，本地存储器控制器165可为可操作的以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器120、或处理器125或其组合通信。装置存储器控制器155或本地存储器控制器165或这两者中可包含的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调所接收信号的解码器、用于编码或调制待传输信号的编码器，或可操作用于支持所描述的装置存储器控制器155或本地存储器控制器165或这两者的操作的各种其它电路或控制器。

外部存储器控制器120可为可操作的以使系统100或主机装置105(例如，处理器125)的组件与存储器装置110之间的信息、数据或命令中的一或多者能够传达。外部存储器控制器120可转换或翻译在主机装置105的组件与存储器装置110之间进行的通信。在一些实例中，处理器125可实施外部存储器控制器120或系统100或主机装置105的其它组件，或本文所描述的其功能。举例来说，外部存储器控制器120可以是由处理器125或系统100或主机装置105的其它组件实施的硬件、固件或软件或其一些组合。尽管将外部存储器控制器120描绘为处于存储器装置110外部，但在一些实例中，外部存储器控制器120或本文所描述的其功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。

主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可为可操作的以支持外部存储器控制器120与存储器装置110之间的通信。每一信道115可以是载送主机装置105与存储器装置之间的信息的传输媒体的实例。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。信号路径可以是可操作以载送信号的导电路径的实例。举例来说，信道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或焊盘和在存储器装置110处的一或多个引脚或焊盘。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可为可操作的以充当信道的部分。

信道115(和相关联的信号路径和端子)可专用于传送一或多种类型的信息。举例来说，信道115可包含一或多个命令和地址(CA)信道186、一或多个时钟信号(CK)信道188、一或多个数据(DQ)信道190、一或多个其它信道192，或其组合。在一些实例中，可使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令在信道115上传送信令。在SDR信令中，信号的一个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升或下降沿上)进行登记。在DDR信令中，信号的两个调制符号(例如，信号电平)可针对每一时钟周期(例如，在时钟信号的上升沿和下降沿上)进行登记。

在一些实例中，可按与输入信号异步的定时来执行存储器装置110的操作(例如，用于存取存储器阵列170的存储器单元)，所述输入信号例如从主机装置105接收或另外在存储器装置110处产生的时钟信号或命令信号。为了支持异步定时，存储器装置110的(例如，装置存储器控制器155的，一或多个本地存储器控制器165的)定时信号产生组件可包含产生具有相对于输入信号的延迟的定时信号的延迟组件。举例来说，延迟组件可支持产生具有相对于输入信号的上升沿延迟的上升沿、具有相对于输入信号的下降沿延迟的下降沿具有各种其它配置的输出定时信号(例如，延迟定时信号、核心定时信号)。经延迟定时信号可用于触发或发起由存储器装置110执行的各种异步操作。

延迟组件可包含在信号输入与信号输出之间施加阻抗的各种电路元件，其中输入信号与输出信号之间的延迟的持续时间至少部分地基于阻抗。在一些实例中，延迟组件的阻抗可受变化影响，所述变化例如由于制造或操作条件导致的变化，使得定时信号也可受此类变化影响。根据如本文中所公开的实例，存储器装置110可包含具有可变和可配置阻抗的延迟组件，其中可配置阻抗可至少部分地基于在存储器装置110处(例如，在装置存储器控制器155处、在本地存储器控制器165处)产生的配置信号。

配置信号可基于存储器装置110的制造特性，或基于存储器装置110的操作条件(例如，操作电压、操作温度)或其各种组合。在一些实例中，可基于针对存储器装置110的制造特性或存储器装置110的操作条件调谐的电压(例如，固定电压)而产生配置信号。举例来说，电压的值(例如，固定电压的电压值)可导致基于电压的值针对存储器装置110的不同组件的温度变化和/或工艺变化以不同的量来调整配置信号。因为存储器装置110可使用具有相对于输入信号的异步延迟的各种定时信号，且因为所述延迟可由于温度变化和/或工艺变化而发生变化，所以调谐或多或少地造成温度变化和/或工艺变化的配置信号可减少定时信号的变化。

图2说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可称作存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个存储器单元205，所述存储器单元可各自经编程以存储不同逻辑状态(例如，经编程为一组两个或更多个可能状态中的一个)。举例来说，存储器单元205可为可操作的以每次存储一位信息(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多级存储器单元)可为可操作的以每次存储多于一位的信息(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。

存储器单元205可存储表示电容器中的可编程状态的电荷。DRAM架构可包含电容器，所述电容器包含介电材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件是可能的。举例来说，可使用非线性介电材料。存储器单元205可包含例如电容器230和开关组件235的逻辑存储组件。电容器230可以是介电电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可以是例如Vpl的单元板参考电压，或可以是例如V_SS的接地。

存储器裸片200可包含以例如网格状图案的图案布置的一或多个存取线(例如，一或多个字线210和一或多个数字线215)。存取线可以是与存储器单元205耦合的导电线，且可用于对存储器单元205执行存取操作。在一些实例中，字线210可称作行线。在一些实例中，数字线215可称作列线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的引用可互换，而不影响理解或操作。存储器单元205可定位于字线210与数字线215的相交处。

可通过激活或选择例如字线210或数字线215中的一或多个等的存取线来对存储器单元205执行例如读取和写入的操作。通过对字线210和数字线215进行偏压(例如，将电压施加到字线210或数字线215)，可在其相交点处存取单个存储器单元205。二维或三维配置中的字线210和数字线215的相交处可称作存储器单元205的地址。可通过行解码器220或列解码器225来控制对存储器单元205的存取。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于所接收行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于所接收列地址激活数字线215。

可通过使用字线210来激活或撤销激活切换组件235来实现对存储器单元205的选择或撤销选择。电容器230可使用切换组件235与数字线215耦合。举例来说，当撤销激活切换组件235时，电容器230可与数字线215隔离，且当激活切换组件235时，电容器230可与数字线215耦合。

感测组件245可为可操作的以检测存储在存储器单元205的电容器230上的状态(例如，电荷)，且基于所存储状态确定存储器单元205的逻辑状态。感测组件245可包含一或多个感测放大器以放大或以其它方式转换因存取存储器单元205而产生的信号。感测组件245可将从存储器单元205检测到的信号与参考250(例如，参考电压)进行比较。可提供存储器单元205的检测到的逻辑状态作为感测组件245的输出(例如，到输入/输出255)，且可向包含存储器裸片200的存储器装置的另一组件指示检测到的逻辑状态。

本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、感测组件245)控制对存储器单元205的存取。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225和感测组件245中的一或多者可与本地存储器控制器260并置。本地存储器控制器260可为可操作的以从一或多个不同存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或这两者)翻译为可以由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且基于执行的一或多个操作将数据从存储器裸片200传送到主机装置105。本地存储器控制器260可产生行信号和列地址信号以激活目标字线210和目标数字线215。本地存储器控制器260还可产生并控制在存储器裸片200操作期间使用的各种电压或电流。总的来说，本文中所论述的所施加电压或电流的幅值、形状或持续时间可改变，且对于在操作存储器裸片200中所论述的各种操作来说可能不同。

本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或另外协调。本地存储器控制器260可为可操作的以执行此处未列出的其它存取操作或与存储器裸片200的操作有关的不与存取存储器单元205直接相关的其它操作。

本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行写入操作(例如编程操作)。在写入操作期间，存储器裸片200的存储器单元205可被编程为存储所需逻辑状态。本地存储器控制器260可识别将对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如目标存储器单元205的地址)耦合的目标字线210和目标数字线215。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如，写入脉冲)施加到数字线215以将特定状态(例如，电荷)存储于存储器单元205的电容器230中。用作写入操作的部分的脉冲可包含持续时间内的一或多个电压电平。

本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储在存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器260可识别将对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如目标存储器单元205的地址)耦合的目标字线210和目标数字线215。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。目标存储器单元205可响应于对存取线进行偏置而将信号传送到感测组件245。感测组件245可放大信号。本地存储器控制器260可激活感测组件245(例如锁存感测组件)，且从而将从存储器单元205接收到的信号与参考250进行比较。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。

在一些实例中，由存储器裸片200执行的操作可相对于例如时钟信号或命令信号的输入信号异步。举例来说，响应于与存取操作相关联的命令信号，存储器裸片200可执行各自具有不同起始时间(例如，具有相对于命令信号或相关联时钟信号的不同持续时间的延迟)的操作序列。在读取操作的实例中，存储器裸片200可执行包含打开一行存储器单元(例如，通过行解码器220激活字线210)，选择一或多列存储器单元(例如，选择列解码器225的列复用器处的一或多个数字线215)，产生读取信号或锁存读取信号与参考信号之间的比较(例如，在感测组件245处)，或传输(例如，到输入/输出组件255、从输入/输出组件255)存取操作的结果以及其它操作的操作序列。

为了支持异步定时，存储器裸片200可包含延迟组件，所述延迟组件支持产生具有相对于输入信号延迟的各方面的定时信号。在各种实例中，此类延迟组件可包含于本地存储器控制器260中，分布在本地存储器控制器260、行解码器220、列解码器225、感测组件245或输入/输出组件255或各种其它配置中的一或多者上。在一些实例中，存取操作(例如，子操作)的每一部分可与相应延迟组件相关联，所述延迟组件可产生用于存取操作的相应部分的定时信号。在各种实例中，可基于相应定时信号触发或发起存取操作的部分，所述相应定时信号例如在相应定时信号的上升沿时或在相应定时信号的下降沿时。举例来说，存储器裸片200可接收时钟信号或命令信号，且由一或多个延迟组件支持可产生支持此类操作的延迟的定时信号，所述操作例如行解码器220打开一行存储器单元205(例如，发起字线210的激活)、列解码器225激活一或多列存储器单元205(例如，初始列复用器信号)、感测组件245产生或锁存感测信号、输入/输出组件255锁存或接收信息交换以及其它操作。

存储器裸片200的延迟组件可包含在信号输入与信号输出之间施加阻抗的各种电路元件，其中输入信号与输出信号之间的延迟的持续时间至少部分地基于所述阻抗。根据如本文中所公开的实例，存储器裸片200可包含具有可变和可配置阻抗的延迟组件，其中可配置阻抗可至少部分地基于在存储器装置110处产生的配置信号，所述存储器装置包含存储器裸片200(例如，存储器裸片200的配置电压源、装置存储器控制器155的配置电压源)。

在一些情况下，可部分地使用用于基于不同操作方面或工艺变化调谐配置信号345的灵敏度的电压(例如，固定电压)来产生配置信号。可基于存储器装置110或存储器裸片200的制造特性，或基于存储器装置110或存储器裸片200的操作条件或其各种组合产生配置信号。因此，通过使用电压来产生配置信号，配置信号可或多或少地造成存储器装置110或存储器裸片200的不同组件的温度变化和/或工艺变化。因为存储器装置110和/或存储器裸片200可使用具有相对于输入信号的异步延迟的各种定时信号，且因为所述延迟可由于温度变化和/或工艺变化而发生变化，所以调谐或多或少地造成温度变化和/或工艺变化的配置信号可减少定时信号的变化。另外或替代地，本文中所描述的延迟组件可支持存储器裸片200的较小或较灵活组件布局，以及其它益处。

图3说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的电路300的框图。电路300包含定时信号发生器310、延迟组件320和配置电路340(例如，配置电压发生器)。在一些实例中，定时信号发生器310可指发布时钟信号、命令信号或其它同步信号的组件(例如，作为主机装置105的组件、作为存储器装置110的组件)。在一些实例中，定时信号发生器310可指接收此类信号的组件(例如，作为存储器装置110或存储器裸片160的命令信号接收器、作为存储器装置110或存储器裸片160的时钟信号接收器)。延迟组件320可配置成产生具有相对于从定时信号发生器310接收的输入定时信号315的延迟的输出定时信号325。输出定时信号325可用于触发或发起包含电路300的存储器装置110或存储器裸片160的各种存取操作(例如，异步操作)。举例来说，输出定时信号325可用于支持此类操作，所述操作如行解码器220打开一行存储器单元205、列解码器225激活一或多列存储器单元205、感测组件245产生或锁存感测信号、输入/输出组件255锁存或接收信息交换，以及其它操作。

在一些实例中，输入定时信号315与输出定时信号325之间(例如，输入定时信号315的上升沿与输出定时信号325的上升沿之间、输入定时信号315的下降沿与输出定时信号325的下降沿之间)的延迟(例如，异步延迟)的持续时间可至少部分地基于延迟组件320的阻抗。在一些实例中，延迟组件320可包含配置成具有RC延迟的电路系统，所述RC延迟指的是与电路系统的电阻和电路系统的电容有关的延迟。存储器装置可包含电阻器组件或信号路径的固有电阻以提供此类延迟组件电路系统的电阻。电阻器或延迟组件320的其它特征可受变化影响，所述变化例如由于制造或操作条件导致的变化，使得定时信号也可受此类变化影响。

延迟组件320的实例可包含可变阻抗330，所述可变阻抗可至少部分地基于从配置电路340接收的配置信号345而被配置。因此，可通过配置信号345来配置输出定时信号325与输入定时信号315之间的延迟的持续时间。在各种实例中，可使用固定电压产生配置信号345，且可造成包含电路300的存储器装置110或存储器裸片160的过程或制造特性或变化。另外或替代地，配置信号345可造成包含电路300的存储器装置110或存储器裸片160的操作条件(例如，操作电压、操作温度)或特性或其各种组合，这可减少定时信号中的相关联的变化。在一些实例中，配置电路340可对应于单个延迟组件320。在一些实例中，在多于一个延迟组件320之间可共有或以其它方式共享配置电路340(例如，在多个延迟组件320中共享配置信号345)。

在一些实例中，配置电路340可支持减少与工艺变化(例如，包含电路300的存储器装置110或存储器裸片160的制造或装配变化)有关的定时信号变化。举例来说，配置电路340可利用电压(例如，第二电压、固定电压)来调谐延迟对于不同方面的灵敏度。举例来说，如果电压相对较高，那么延迟可对存储器装置110或存储器裸片160的工艺变化(例如，由于制造的变化)的改变更敏感。另外或替代地，配置电路340可包含可配置电阻，所述可配置电阻可包含校准操作期间的可调整或单次可编程电阻或分压器设置(例如，通过熔丝或反熔丝)。在一些例子中，配置信号345可至少部分地基于使参考电流经过可配置电阻或分压器。

在一些实例中，配置电路340可支持减少与可操作变化(例如，操作包含电路300的存储器装置110或存储器裸片160时的电压或温度变化)有关的定时信号变化。举例来说，配置电路340可利用电压(例如，第二电压、固定电压)来调谐延迟对于不同方面的灵敏度。举例来说，如果电压相对较低，那么延迟可对存储器装置110或存储器裸片160的操作条件的改变更敏感。另外或替代地，配置电路340可包含一或多个替代或参考组件，所述替代或参考组件设计成模拟延迟组件320的组件的操作特性或变化(例如，电压相依性、温度相依性)，使得可以使延迟组件320的延迟稳定或以其它方式适应可操作变化的方式产生配置信号345。

当配置电路340将配置信号345提供到多个延迟组件320时，配置电路340可包含各种组件或电路系统以维持稳定配置信号345(例如，以避免或缓解用于减轻抖动、用于抑制噪声的信号下降)。举例来说，配置电路340可包含放大器、电流镜、滤波组件或用于维持配置信号345的其它电路系统。在一些实例中，可利用此类组件制造配置电路340，且可基于包含电路300的存储器装置110或存储器裸片160的操作模式选择性地启用或停用此类组件，或可在制造或装配操作期间(例如，通过熔丝或反熔丝选择)将此类组件选择性地启用或停用为单次配置操作。

在一些实例中，可支持配置电路340的调整或其它配置以设置配置信号345的电平(例如，设置延迟组件320的标称延迟)。在一些情况下，配置电路340可利用电压(例如，固定电压)以用于基于不同操作方面或工艺变化而调谐配置信号345的灵敏度。举例来说，电压的值(例如，固定电压的电压值)可导致配置信号345或多或少地造成存储器装置110或存储器裸片160的不同组件的温度变化和/或工艺变化。因为存储器装置110和/或存储器裸片160可使用具有相对于输入信号的异步延迟的各种定时信号，且因为所述延迟可由于温度变化和/或工艺变化而发生变化，所以调谐或多或少地造成温度变化和/或工艺变化的配置信号345可减少定时信号的变化。

图4说明根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的电路400的框图。电路400包含定时信号发生器310-a、延迟组件320-a和配置电路340-a，其可以是参考图3所描述的相应组件的实例。延迟组件320-a可配置成产生具有相对于从定时信号发生器310-a接收的输入定时信号315-a的延迟的输出定时信号325-a(例如，在耦合延迟组件320-a与定时信号发生器310-a的信号路径上)。

延迟组件320-a可包含与延迟组件320-a的各种电压源405耦合或在延迟组件320-a的各种电压源405之间耦合的n型晶体管450和p型晶体管455。在延迟组件320-a的实例中，电压源405-g、405-h和405-j可各自指代底盘接地节点的接地电压源。电压源405-f和405-i可以是正电压源，其可具有或可不具有相同电压电平(例如V₃、VPERI)。在一些实例中，电压源405-f或405-i可与存储器装置110或存储器裸片160的经调节电压供应器相关联。在一个实例中，电压V₃可指与触发或发起存取操作相关联的电压电平(例如，当输出定时信号325-a与具有等于或大致等于V₃的量值、或V₃减去p型晶体管455-b两端的电压降的量值的逻辑信号相关联时)。延迟组件320-a可配置成在输入定时信号315-a的下降沿与输出定时信号325-a的下降沿之间引入延迟，且在输入定时信号315-a的上升沿与输出定时信号325-a的上升沿之间引入延迟。

举例来说，在输入定时信号315-a的下降沿上，n型晶体管450-b可过渡为撤销激活(例如，断开或打开n型晶体管450-b的源极节点与漏极节点之间的导电路径)，且p型晶体管455-a可过渡为激活(例如，连接或关闭p型晶体管455-a的源极节点与漏极节点之间的导电路径)。因此，可在电压源405-f与延迟组件320-a的中心节点462之间形成导电路径。如通过电压源405-f馈送，电荷可累积在电容器465处(例如，根据中心节点462与电压源405-h之间的电压差)，且中心节点462处的电压可根据与激活信号路径的阻抗有关的时间常数或其它增加的行为而上升。例如，中心节点462的电压可根据与电容器465的电容和p型晶体管455-a上的电阻相关联的RC时间常数而上升。当中心节点462的电压超出n型晶体管450-c的阈值电压时，可将n型晶体管450-c激活，从而将延迟组件320-a的输出信号路径与电压源405-j(例如，接地电压源)耦合，由此根据与延迟组件320-a的阻抗相关联的延迟产生输出定时信号325-a的下降沿(例如，电压源405-f与中心节点462之间的RC阻抗)。

在输入定时信号315-a的上升沿上，p型晶体管455-a可转换以被去活(例如，拆开或断开p型晶体管455-a的源极节点与漏极节点之间的导电路径)，并且n型晶体管450-b可转换以被激活(例如，连接或闭合n型晶体管450-b的源极节点和漏极节点之间的导电路径)。因此，当电压施用到n型晶体管450-a的栅极(例如，配置信号345-a的电压,即第一电压)时，导电路径可在电压源405-g与延迟组件320-a的中心节点462之间形成。如漏入到电压源405-g中，电荷可从电容器465耗散(例如，根据中心节点462与电压源405-h之间的电压差)，并且中心节点462处的电压可根据与被激活的信号路径的阻抗相关的时间常数或其它减小行为而下降。例如，中心节点462的电压可根据与电容器465的电容和通过n型晶体管450-a和n型晶体管450-b的电阻相关联的RC时间常数而下降，所述RC时间常数可长于、短于或标称地等于与电容器465的电容和通过p型晶体管455-a的电阻相关联的RC时间常数。当中心节点462的电压下降到低于p型晶体管455-b的阈值电压时，p型晶体管455-b可被激活，从而将延迟组件320-a的输出与电压源405-i(例如，正电压源)耦合，由此根据与延迟组件320-a的阻抗(例如，电压源405-f与节点462之间的RC阻抗)相关联的延迟而产生输出定时信号325-a的上升沿。

配置电路340-a可包含各种组件，所述组件被配置成产生配置信号345-a，在一些实例中，所述配置信号可被配置成减少或消除与工艺或操作条件变化性相关的定时信号变化性。在一些实例中，配置电路340-a可包含电压源405-a(例如，正电压源405-a)与电压源405-b(例如，接地电压源)之间的电流路径。在一些情况下，电压源405-a或电流调节器410(或电流源)可支持与存储器装置110(例如，PTAT)的温度成比例或与存储器装置110的绝对温度成比例的电流的方面。

电流路径可包含电流调节器410，所述电流调节器被配置成通过路径将电流调节到所期望水平。电流路径可与包括晶体管420和晶体管425的电流镜415耦合。电流镜415可将电流从电流路径镜像(例如，复制)到节点470。因此，电流镜415可提供相对高的电阻以防止来自节点470的反馈进入电压源405-a与电压源405-b之间的电流路径。

在一些实例中，配置电路340-a可包含电阻器440，所述电阻器可为可调整以补偿存储器装置110或存储器裸片160的工艺或制造条件的可配置组件(例如，可微调电阻)的实例。在各种实例中，电阻器440可为可配置电阻，或可配置分压器，或具有可配置特性的一些其它电路组件。在其中电阻器440为可配置电阻的实例中，电阻电平可根据存储器装置110的操作模式而被配置或设置为一次性配置(例如，当可变可配置电阻为可微调组件时，被配置或设置为微调设置)。例如，电阻器440可包含多个电阻路径(例如，并联)，所述电阻路径可通过在导电路径中的一或多个导电路径处设置相应开关、熔丝或反熔丝而选择性地被启用或停用以配置可变电阻。

配置电路340-a还可包含晶体管445，所述晶体管可为被配置成补偿存储器装置110或存储器裸片的操作条件的替代或参考组件(例如，参考晶体管)的实例。在一些实例中，电压，即栅极-源极电压(VGS)，可等于晶体管445的阈值电压或以其它方式与晶体管445的阈值电压相关联。在一些实例中，晶体管445的阈值电压可取决于存储器装置110或存储器裸片的操作条件，尤其包括电压相依性或温度相依性。因此，跨越晶体管445的电压降可至少部分地基于存储器装置110或存储器裸片160的操作条件，使得配置信号345-a还至少部分地基于此类操作条件。在一些实例中，晶体管445对操作条件的相依性可与n型晶体管450-a对操作条件的相依性相同、类似或以其它方式相关。

另外或替代地，配置电路340-a可包含放大器430，所述放大器被配置成通过将节点470的电压设置成电压值而支持配置信号345-a。在一些实例中，放大器430可从电压源405-c接收输入电压(例如，第二电压，即固定电压)。电压可为例如固定电压，例如0.35V。在一些实例中，将固定电压施加到放大器430可使得节点470的电压为相同或类似电压值(例如，与第二电压相同或类似值，即0.35V)。如本文中所描述，通过将固定电压施加到放大器430(且随后将节点470的电压箝位到相同或类似值)，配置信号345-a可较少地考虑存储器装置110的操作条件。换句话说，固定电压可产生跨越电阻器440的VR压降，所述VR压降对配置信号345-a具有较小影响，这可使得配置信号345-a对存储器装置110的温度较不灵敏。

来自电压源405-c的电压可施加到放大器430，这可使得相同(或类似)电压施加到节点470。另外或替代地，来自放大器430的输出可激活p型晶体管435，这可使得导电路径形成在电压源405-d与节点472之间。当p型晶体管435被激活时，电流(例如，参考电流)可流过节点470、晶体管445和电阻器440。如本文中所描述，电流可从电流镜415流动，且可基于存储器装置110的温度。当电流通过晶体管445和电阻器440时，电压源405-d与节点470的电压之间的电压降可划分成跨越晶体管445下降的电压(例如，VGS)和跨越电阻器440下降的电压(例如，VR)。

因为放大器430可能已经将节点470箝位在固定电压(例如，在0.35V处)，所以电阻器440的大小可减小以考虑到节点470的电压。例如，电阻器440的大小可减小，使得电压降VR考虑到节点470的0.35V。因此，通过将固定电压施加到节点470，相比于VR，配置信号345-a可更取决于VGS(例如，归因于电阻器440的较小大小)，这可能使得配置信号345-a对存储器装置110的绝对温度相对较不灵敏。也就是说，在不将固定电压施加到节点470的情况下，归因于电阻器440相对较大，相比于VGS，配置信号345-a的电压可更取决于VR。因此，通过将来自电压源405-c的固定电压施加到放大器，VGS和VR可相对均匀地影响配置信号345-a的电压。

在其它实例中，节点470可由放大器430箝位到不同的固定电压(例如，高于或低于0.35V的固定电压)。例如，节点470可箝位到相对较低的固定电压(例如，低于0.35V)，从而使得电阻器440的大小相对于当固定电压为0.35V时的大小增加。在此类实例中，配置信号345-a可相对更取决于VR(例如，归因于电阻器440的较大大小)，这可能使得配置信号345-a对存储器装置110的绝对温度相对更灵敏。如由电压源405-c施加到放大器430的固定电压的值可被选择作为设计选择的依据，这可基于配置信号345-a对存储器装置110的温度变化所期望的灵敏度。

在一些实例中，随着存储器装置110的温度增加，晶体管445阈值电压可减小，这可引起配置信号345-a的电压增加。相同温度增加可以其它方式与通过n型晶体管450-a或延迟组件320-a的其它部分的电阻增加相关联，但可至少部分地由配置信号345-a的增加的电压补偿且增加通过n型晶体管450-a的导电性。在一些实例中，晶体管445的操作的方面可具有与温度的逆或负相关，使得电压VGS与温度成反比或以其它方式与温度负相关，这可用于跟踪n型晶体管450-a的操作的对应变化。因此，根据此实例和其它实例，晶体管445可被配置成减少或消除将与n型晶体管450-a的操作条件灵敏度相关的输出定时信号325-a的定时变化性。在一些实例中，这些和其它操作特性可通过使晶体管445与n型晶体管450-a共享设计或处理特性来支持，例如设计有相同或类似尺寸(例如，栅极长度)，或在相同或类似操作期间制造。

在其中电阻器440为可配置分压器的实例中，电压VR的比例可根据存储器装置110的操作条件被配置或设置为一次性配置(例如，当可变分压器为可微调组件时，被配置或设置为微调设置)。例如，电阻器440可包含多个电阻路径(例如，串联)，其中一组分接线路中的一个分接线路(例如，终止在不同对电阻路径之间的每一个分接线路)可与对应于配置信号345-a的节点(例如，节点472)选择性地耦合。在各种实例中，电阻器440可支持用于将配置信号345-a或延迟组件320-a的延迟校正到标称值(例如，补偿工艺或制造变化性)的能力。如本文中所描述，归因于被箝位到固定电压的节点470，可减小电阻器440的大小。因此，通过减小电阻器440的大小，配置信号345-a的电压可能对存储器装置的温度变化较不灵敏(且因此可对工艺变化更灵敏或同样灵敏)。

在另一实例中，配置电路340-a包含电容器447(与电压源405-e耦合)，所述电容器还可被配置成支持配置信号345-a维持或跟踪节点472的电压。在一些实例中，电容器447可支持拒绝可以其它方式沿着配置电路340-a与一或多个延迟组件320之间的信号路径承载的噪声或干扰。尽管在配置电路340的说明性边界内说明为单个电容器，但在一些实例中，电容器可沿着配置电路340-a与延迟组件320之间分布在各种位置处，所述电容器可支持本地反冲噪声的抑制。

尽管n型晶体管450-a被说明为单个晶体管，但在一些实例中，n型晶体管450-a可表示被配置成具有支持延迟组件的所期望的定时延迟(例如，RC定时延迟)的合计电阻的多于一个n型晶体管的集合。例如，多个n型晶体管的可切换导电路径可被布置成串联连接以支持合计电阻的增加(例如，与单个n型晶体管相比)，且多个n型晶体管的可切换导电路径可被布置成并联连接以支持合计电阻的减小(例如，与单个n型晶体管相比)。在一些情况下，此类n型晶体管的组合可在对应栅极节点中的每一个栅极节点处馈送相同配置信号345-a。

尽管配置电路340-a被说明为与单个延迟组件320-a耦合，但在一些情况下，定时电路可包含与多于一个延迟组件320耦合的配置电路340。在一些实例中，此类配置电路340或相关电路的其它部分可包含支持与配置信号345-a相关的稳定和噪声减少的组件。

在一些实例中，电路400可被配置成支持一或多个延迟组件320与配置电路340或电压源的选择性耦合。在一些实例中，选择性耦合可由支持基于存储器装置110或存储器裸片160的操作模式的选择的选择组件支持。在一些实例中，选择性耦合可由可微调或一次性可配置连接支持，例如通过熔丝或反熔丝选择性地启用或停用信号路径。

图5展示根据如本文中所公开的实例的支持用于存储器装置的定时信号延迟的存储器装置505的框图500。存储器装置505可为如参考图1到4所描述的存储器装置的方面的实例。存储器装置505可包含产生组件510、偏压组件515、配置组件520、延迟组件525、施加组件530和接收组件535。这些模块中的每一个模块可直接或间接地彼此通信(例如，经由一或多个总线)。

产生组件510可在存储器装置处基于存储器装置的操作条件以及第二电压产生第一电压。在一些实例中，产生组件510可产生第一电压是基于存储器装置的操作温度、与参考晶体管相关联的电压降以及第二电压。

偏压组件515可基于操作条件以及第二电压而使用第一电压对延迟组件的晶体管的栅极进行偏压。

配置组件520可基于将晶体管的栅极偏压到第一电压而配置延迟组件的可变阻抗。

延迟组件525可基于配置可变阻抗而延迟存储器装置的操作的定时信号。在一些实例中，延迟组件525可基于配置延迟组件的第一可变阻抗而用第一延迟相对于输入信号的上升沿延迟定时信号的上升沿。在一些实例中，延迟组件525可基于配置延迟组件的第二可变阻抗而用第二延迟相对于输入信号的下降沿延迟定时信号的下降沿。

施加组件530可将第二电压施加到放大器，第二电压包含固定电压，其中产生第一电压是基于将第二电压施加到放大器。在一些实例中，施加组件530可通过电流镜将参考电流施加到与电流镜耦合的参考晶体管，参考晶体管包含基于与晶体管相关联的第二电压降的第一电压降，其中产生第一电压是基于将参考电流施加到参考晶体管。在一些实例中，施加组件530可通过电流镜将电流施加到可编程电阻，其中产生第一电压是基于通过电流镜将电流施加到可编程电阻。

接收组件535可在延迟组件处接收用于操作存储器装置的输入信号，其中延迟定时信号包含基于配置延迟组件的可变阻抗而相对于输入信号延迟定时信号。

图6展示说明根据如本文所公开的实例支持用于存储器装置的定时信号延迟的一或多个方法600的流程图。方法600的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法600的操作可由如参考图5所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件，以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。

在605处，存储器装置可基于存储器装置的操作条件以及第二电压而产生第一电压。可以根据本文所描述的方法来执行605的操作。在一些实例中，605的操作的方面可由如参考图5所描述的产生组件执行。

在610处，存储器装置可基于操作条件以及第二电压而使用第一电压对延迟组件的晶体管的栅极进行偏压。可根据本文中所描述的方法来执行610的操作。在一些实例中，可由如参考图5所描述的偏压组件执行610的操作的方面。

在615处，存储器装置可基于将晶体管的栅极偏压到第一电压而配置延迟组件的可变阻抗。可根据本文中所描述的方法来执行615的操作。在一些实例中，可由如参考图5所描述的配置组件执行615的操作的方面。

在620处，存储器装置可基于配置可变阻抗而延迟存储器装置的操作的定时信号。可根据本文中所描述的方法来执行620的操作。在一些实例中，可由如参考图5所描述的延迟组件执行620的操作的方面。

在一些实例中，如本文中所描述的设备可执行例如方法600等一或多个方法。设备可包含特征、构件或指令(例如，存储由处理器执行的指令的非暂时性计算机可读介质)以用于在存储器装置处基于存储器装置的操作条件以及第二电压而产生第一电压，基于操作条件以及第二电压而使用第一电压对延迟组件的晶体管的栅极进行偏压，基于将晶体管的栅极偏压到第一电压而配置延迟组件的可变阻抗，以及基于配置可变阻抗而延迟存储器装置的操作的定时信号。

在本文中所描述的方法600和设备的一些实例中，存储器装置的操作条件包含存储器装置的操作温度，并且产生第一电压可基于存储器装置的操作温度、与参考晶体管相关联的电压降和第二电压。

在本文中所描述的方法600和设备的一些实例中，第二电压的电压电平可被配置成设置第一电压对存储器装置的操作条件的第一灵敏度和第一电压对与参考晶体管相关联的电压降的第二灵敏度。

本文中所描述的方法600和设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：将第二电压施加到放大器，第二电压包含固定电压，其中产生第一电压可基于将第二电压施加到放大器。

本文中所描述的方法600和设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：通过电流镜将参考电流施加到与电流镜耦合的参考晶体管，参考晶体管包含第一电压降可基于与晶体管相关联的第二电压降，其中产生第一电压可基于将参考电流施加到参考晶体管。

本文中所描述的方法600和设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：通过电流镜将电流施加到可编程电阻，其中产生第一电压可基于通过电流镜将电流施加到可编程电阻。

在本文中所描述的方法600和设备的一些实例中，电流可与存储器装置的操作温度成比例。

本文中所描述的方法600和设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在延迟组件处接收用于操作存储器装置的输入信号，其中延迟定时信号包含基于配置延迟组件的可变阻抗而相对于输入信号延迟定时信号。

本文中所描述的方法600和设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：基于配置延迟组件的第一可变阻抗而用第一延迟相对于输入信号的上升沿延迟定时信号的上升沿，以及基于配置延迟组件的第二可变阻抗而用第二延迟组件相对于输入信号的下降沿延迟定时信号的下降沿。

在本文中所描述的方法600和设备的一些实例中，操作条件包含存储器装置的操作温度、存储器装置的组件的工艺变化、存储器装置的电压，或其组合。

应注意，本文中所描述的方法描述可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。另外，可组合来自方法中的两者或更多者的部分。

描述一种设备。设备可包含：信号发生器，其被配置成产生存储器装置的第一信号；电压源，其被配置成产生基于固定电压和存储器装置的操作条件的配置电压；和延迟组件，其与信号发生器和电压源耦合，延迟组件包含具有与电压源耦合的栅极的晶体管，晶体管包含基于施加到晶体管的栅极的配置电压而可配置的可变阻抗，其中延迟组件被配置成产生第二信号，所述第二信号具有基于配置电压的相对于第一信号的延迟。

在一些实例中，电压源可包含用于与固定电压耦合的放大器的操作、特征、构件或指令，其中放大器的输出可与延迟组件的晶体管耦合，并且电压源可被配置成基于施加到放大器的固定电压而产生配置电压。

在一些实例中，电压源可包含用于具有可基于存储器装置的操作条件的电阻的参考晶体管的操作、特征、构件或指令，电压源被配置成基于参考晶体管而产生配置电压。

在一些实例中，参考晶体管可被配置成基于工艺变化可具有与晶体管类似的配置。

在一些实例中，电压源可包含用于与电流源和参考晶体管耦合的电流镜的操作、特征、构件或指令，电流源被配置成输出可与存储器装置的操作温度成比例的第一电流，电流镜被配置成基于第一电流而向与晶体管的源极耦合的节点提供第二电流。

在一些实例中，电压源可包含用于与参考晶体管耦合的电阻器的操作、特征、构件或指令，其中电压源可被配置成基于电阻器的可编程电阻以及第二电流而产生配置电压。

在一些实例中，延迟组件可包含用于与第一电压源和晶体管耦合的第二晶体管和与接地耦合的第三晶体管的操作、特征、构件或指令，其中第二晶体管的漏极可与晶体管的漏极耦合，其中第三晶体管的漏极可与晶体管的源极耦合。

在一些实例中，可变阻抗包含基于用配置电压对晶体管的栅极进行偏压而可配置的晶体管的电阻。

在一些实例中，延迟组件可包含用于与晶体管和第二晶体管耦合的电容器的操作、特征、构件或指令，其中延迟组件可被配置成产生第二信号，所述第二信号具有可基于晶体管的电容器和电阻的延迟。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则认为组件彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可以例如使用例如开关或晶体管等一或多个中间组件来中断所连接组件之间的信号流一段时间。

术语“耦合”指代从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件发起允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的改变。

术语“隔离”指代信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。例如，由定位在两个组件之间的开关间隔开的所述组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。

本文中所论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来进行掺杂。

本文所论述的切换组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端可通过例如金属的导电材料连接到其它电子元件。源极和漏极可以是导电的，并且可以包括经重掺杂半导体区，例如简并半导体区。源极及漏极可由轻掺杂的半导体区或沟道间隔开。如果沟道是n型(即，多数载流子为电子)，则FET可称为n型FET。如果沟道是p型(即，多数载子为电穴)，那么FET可被称作p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压相应地施加到n型FET或p型FET可使得沟道变为导电的。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去活”。

本文中结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文所用的术语“示例性”意指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。具体实施方式包含提供对所描述技术的理解的特定细节。然而，可在没有这些具特定细节之情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可以具有相同参考标记。另外，可通过在参考标记之后跟着短划线和在类似组件当中进行区分的第二标记来区分相同类型的各种组件。若在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中之任一者。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件实施，那么功能可作为一或多个指令或代码存储在计算机可读介质上或经由计算机可读介质传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的性质，本文描述的功能可以使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。

例如，可用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件组件或其被设计成执行本文中所描述的功能的任何组合来实施或执行结合本文中的本公开而描述的各种说明性块和模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。

如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。此外，如本文所使用，短语“基于”不应理解为参考封闭条件集。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。

计算机可读介质包含非暂时性计算机存储介质以及包含促进将计算机程序从一处传递到另一处的任何介质的通信介质两者。非暂时性存储介质可以是可由通用或专用计算机存取的任何可用介质。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于承载或存储呈指令或数据结构形式的所期望程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，适当地将任何连接称作计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包括CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各项的组合也包含在计算机可读媒体的范围内。

提供本文中的描述以使得所属领域的技术人员能够制造或使用本公开。本公开的各种修改将所属领域的技术人员显而易见，且本文中所定义的一般原理可在不脱离本公开的范围的情况下应用于其它变化形式。因此，本发明不限于本文所述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。

Claims (20)

1.一种方法，其包括：

在存储器装置处至少部分地基于所述存储器装置的操作条件以及第二电压而产生第一电压；

至少部分地基于所述操作条件以及所述第二电压而使用所述第一电压对延迟组件的晶体管的栅极进行偏压；

至少部分地基于将所述晶体管的所述栅极偏压到所述第一电压而配置所述延迟组件的可变阻抗；以及

至少部分地基于配置所述可变阻抗而延迟所述存储器装置的操作的定时信号。

2.根据权利要求1所述的方法，其中：

所述存储器装置的所述操作条件包括所述存储器装置的操作温度；以及

产生所述第一电压是至少部分地基于所述存储器装置的所述操作温度、与参考晶体管相关联的电压降和所述第二电压。

3.根据权利要求2所述的方法，其中所述第二电压的电压电平被配置成设置所述第一电压对所述存储器装置的所述操作条件的第一灵敏度和所述第一电压对与所述参考晶体管相关联的所述电压降的第二灵敏度。

4.根据权利要求1所述的方法，其进一步包括：

将所述第二电压施加到放大器，所述第二电压包括固定电压，其中产生所述第一电压是至少部分地基于将所述第二电压施加到所述放大器。

5.根据权利要求1所述的方法，其进一步包括：

通过电流镜将参考电流施加到与所述电流镜耦合的参考晶体管，所述参考晶体管包括至少部分地基于与所述晶体管相关联的第二电压降的第一电压降，其中产生所述第一电压是至少部分地基于将所述参考电流施加到所述参考晶体管。

6.根据权利要求5所述的方法，其进一步包括：

通过所述电流镜将电流施加到可编程电阻，其中产生所述第一电压是至少部分地基于通过所述电流镜将所述电流施加到所述可编程电阻。

7.根据权利要求6所述的方法，其中所述电流与所述存储器装置的操作温度成比例。

8.根据权利要求1所述的方法，其进一步包括：

在所述延迟组件处接收用于操作所述存储器装置的输入信号，其中延迟所述定时信号包括至少部分地基于配置所述延迟组件的所述可变阻抗而相对于所述输入信号延迟所述定时信号。

9.根据权利要求8所述的方法，其进一步包括：

至少部分地基于配置所述延迟组件的第一可变阻抗而用第一延迟相对于所述输入信号的上升沿延迟所述定时信号的上升沿；以及

至少部分地基于配置所述延迟组件的第二可变阻抗而用第二延迟相对于所述输入信号的下降沿延迟所述定时信号的下降沿。

10.根据权利要求1所述的方法，其中所述操作条件包括所述存储器装置的操作温度、所述存储器装置的组件的工艺变化、所述存储器装置的电压，或其组合。

11.一种设备，其包括：

信号发生器，其被配置成产生存储器装置的第一信号；

电压源，其被配置成产生至少部分地基于固定电压和所述存储器装置的操作条件的配置电压；以及

延迟组件，其与所述信号发生器和所述电压源耦合，所述延迟组件包括具有与所述电压源耦合的栅极的晶体管，所述晶体管包括至少部分地基于施加到所述晶体管的所述栅极的所述配置电压而可配置的可变阻抗，其中所述延迟组件被配置成产生第二信号，所述第二信号具有至少部分地基于所述配置电压的相对于所述第一信号的延迟。

12.根据权利要求11所述的设备，其中所述电压源包括与所述固定电压耦合的放大器，其中所述放大器的输出与所述延迟组件的所述晶体管耦合，并且所述电压源被配置成至少部分地基于施加到所述放大器的所述固定电压而产生所述配置电压。

13.根据权利要求11所述的设备，其中所述电压源包括具有至少部分地基于所述存储器装置的所述操作条件的电阻的参考晶体管，所述电压源被配置成至少部分地基于所述参考晶体管而产生所述配置电压。

14.根据权利要求13所述的设备，其中所述参考晶体管被配置成基于工艺变化具有与所述晶体管类似的配置。

15.根据权利要求11所述的设备，其中所述电压源包括与电流源和参考晶体管耦合的电流镜，所述电流源被配置成输出与所述存储器装置的操作温度成比例的第一电流，所述电流镜被配置成至少部分地基于所述第一电流而向与所述晶体管的源极耦合的节点提供第二电流。

16.根据权利要求15所述的设备，其中所述电压源包括与所述参考晶体管耦合的电阻器，其中所述电压源被配置成至少部分地基于所述电阻器的可编程电阻和所述第二电流而产生所述配置电压。

17.根据权利要求11所述的设备，其中所述延迟组件包括：

第二晶体管，其与第一电压源和所述晶体管耦合，其中所述第二晶体管的漏极与所述晶体管的漏极耦合；以及

第三晶体管，其与接地耦合，其中所述第三晶体管的漏极与所述晶体管的源极耦合。

18.根据权利要求17所述的设备，其中所述可变阻抗包括至少部分地基于用所述配置电压对所述晶体管的所述栅极进行偏压而可配置的所述晶体管的电阻。

19.根据权利要求18所述的设备，其中所述延迟组件包括与所述晶体管和所述第二晶体管耦合的电容器，其中所述延迟组件被配置成产生具有所述延迟的所述第二信号，所述延迟至少部分地基于所述电容器和所述晶体管的所述电阻。

20.一种存储器装置，其包括：

信号发生器，其被配置成产生第一信号；

电压源，其被配置成产生配置电压；

延迟组件，其与所述信号发生器和所述电压源耦合；

存储器控制器，其与所述信号发生器、所述电压源和所述延迟组件耦合，其中所述存储器控制器被配置成致使所述存储器装置进行以下操作；

至少部分地基于所述存储器装置的操作条件以及第二电压而产生第一电压；

至少部分地基于所述操作条件以及所述第二电压而使用所述第一电压对所述延迟组件的晶体管的栅极进行偏压；

至少部分地基于将所述晶体管的所述栅极偏压到所述第一电压而配置所述延迟组件的可变阻抗；以及

至少部分地基于配置所述可变阻抗而延迟所述延迟组件的操作的定时信号。

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