CN113496727B - 存储器装置中的定时信号延迟补偿 - Google Patents

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Abstract

本申请涉及存储器装置中的定时信号延迟补偿。在一些存储器装置中，用于存取存储器单元的操作的执行定时可能相对于输入信号非同步。为支持非同步定时，存储器装置可包含延迟组件，其支持产生具有相对于输入信号延迟的方面的定时信号。根据如本文中所公开的实例，存储器装置可包含具有可变及可配置阻抗的延迟组件，其中所述可配置阻抗可至少部分地基于在所述存储器装置处产生的配置信号。可基于所述存储器装置的制造特性或基于所述存储器装置的操作条件或其各种组合而产生配置信号。

Description

存储器装置中的定时信号延迟补偿
交叉引用
本专利申请要求黄(Huang)等人于2020年4月8日提交的标题为“存储器装置中的定时信号延迟补偿(TIMING SIGNAL DELAY COMPENSATION IN A MEMORY DEVICE)”的第16/843,628号美国专利申请的优先权，所述专利申请被分配给本申请的受让人，并以全文引用的方式明确并入本申请中。
技术领域
本技术领域涉及存储器装置中的定时信号延迟补偿。
背景技术
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到不同状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一者，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，其中的任一者可存储。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术，等。存储器单元可为易失性或非易失性的。例如FeRAM的非易失性存储器可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失它们所存储的状态。
发明内容
描述一种方法。所述方法可以包含：在存储器装置处至少部分地基于所述存储器装置的操作条件而产生电压；使用至少部分地基于所述操作条件而产生的所述电压对延迟组件的晶体管的栅极加偏压；至少部分地基于对所述晶体管的所述栅极加偏压而配置所述延迟组件的可变阻抗；以及至少部分地基于配置所述可变阻抗而延迟所述存储器装置的操作的定时信号。
描述一种设备。所述设备可以包含：信号产生器，其经配置以产生存储器装置的第一定时信号；电压源，其经配置以产生至少部分地基于所述存储器装置的操作条件的配置电压；以及延迟组件，其与所述信号产生器及所述电压源耦合，所述延迟组件具有可至少部分地基于所述配置电压而进行配置的可变阻抗，其中所述延迟组件经配置以产生具有相对于所述第一定时信号的延迟的第二定时信号，所述延迟至少部分地基于所述可变阻抗。
描述一种方法。所述方法可以包含：在存储器装置的延迟组件处接收第一定时信号及阻抗配置信号；至少部分地基于所述阻抗配置信号而配置所述延迟组件的阻抗；以及至少部分地基于所述第一定时信号及所述阻抗配置信号而产生第二定时信号，其中所述第二定时信号至少部分地基于所述延迟组件的所述经配置阻抗而相对于所述第一定时信号延迟。
附图说明
图1说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的系统的实例。
图2说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的存储器裸片的实例。
图3说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的定时电路的框图。
图4说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的定时电路的实例。
图5A及5B说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的延迟组件的实例。
图6展示根据本公开的方面的支持存储器装置中的定时信号延迟补偿的存储器装置的框图。
图7及8展示流程图，其说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的一或多种方法。
具体实施方式
在一些存储器装置中，用于存取存储器单元的操作的执行定时可能与输入信号(例如，存在于与输入信号的上升边缘转变或下降边缘转变不同的时间)非同步。可由存储器装置的核心定时信号触发或以其它方式支持此类操作，所述核心定时信号可由存储器装置的定时信号产生组件产生。为支持非同步定时，存储器装置可包含延迟组件，其支持产生具有相对于输入信号延迟的方面的定时信号，所述输入信号可从主机装置接收或以其它方式与来自主机装置的信令相关。举例来说，延迟组件可支持产生上升边缘相对于输入信号的上升边缘延迟、下降边缘相对于输入信号的下降边缘延迟、下降边缘相对于输入信号的上升边缘延迟或具有各种其它配置的输出定时信号。
延迟组件可包含各种电路元件，其在信号输入与信号输出之间外加阻抗，其中输入信号与输出信号之间的延迟的持续时间至少部分地基于所述阻抗。在一些实例中，延迟组件可包含配置有RC延迟的电路，RC延迟是指由延迟组件的阻抗支持的延迟，其与电路的电阻及电路的电容有关。存储器装置可包含电阻器组件或信号路径的本征电阻以提供此类延迟组件电路的电阻。然而，电阻器与存储器电路的其它阻抗源或其它元件相比可能相对较大，或可能以不同于其它周围组件的制造操作的制造操作形成，其可能涉及电路布局或电路大小限制。此外，电阻器或延迟组件的其它特征可能受变化性(例如由制造或操作条件造成的变化)影响，使得定时信号也可能受此类变化性影响。
根据如本文中所公开的实例，存储器装置可包含具有可变及可配置阻抗的延迟组件，其中所述可配置阻抗可至少部分地基于在存储器装置处产生的配置信号。举例来说，具有可配置阻抗的延迟组件可包含晶体管，其中跨越晶体管(例如，在源极节点与漏极节点之间)的电阻可通过将配置偏压施加到晶体管的栅极来配置。配置信号可基于存储器装置的制造特性或基于存储器装置的操作条件或其某一组合来产生，且可用以减小原本可能与工艺、电压或温度变化性相关联的定时信号变化性。此外，使用晶体管来提供阻抗(例如，电阻)可支持存储器装置的较小布局，或改善此类布局的灵活性，以及其它益处。
首先在如参考图1和2所描述的存储器系统及裸片的上下文中描述本公开的特征。在如参考图3到5B所描述的延迟电路的上下文中描述本公开的特征。本公开的这些和其它特征进一步参考与如参考图6到8所描述的存储器装置中的定时信号延迟补偿相关的设备图及流程图来加以说明及描述。
图1说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的系统100的实例。系统100可包含主机装置105、存储器装置110，及耦合主机装置105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置110，但可在单个存储器装置(例如，存储器装置110)的上下文中描述一或多个存储器装置110的方面。
系统100可包含例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统等电子装置的部分。举例来说，系统100可说明计算机、膝上型计算机、平板电脑、智能电话、蜂窝式电话、可穿戴装置、互联网连接装置、车辆控制器等的方面。存储器装置110可为可操作以存储用于系统100的一或多个其它组件的数据的系统组件。
系统100的至少部分可为主机装置105的实例。主机装置105可为处理器或使用存储器来执行过程的装置内(例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板电脑、智能电话、蜂窝式电话、可穿戴装置、互联网连接装置、车辆控制器或某一其它固定或便携式电子装置以及其它实例内)的其它电路的实例。在一些实例中，主机装置105可指实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。
存储器装置110可为可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可经配置以配合一或多个不同类型的主机装置起作用。主机装置105与存储器装置110之间的信令可为可操作的以支持以下各者中的一或多者：调制信号的调制方案、用于传达信号的各种接脚配置、用于主机装置105及存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令及同步、定时惯例，或其它因素。
存储器装置110可为可操作的以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的受控器型装置(例如，经由外部存储器控制器120对由主机装置105提供的命令作出响应且执行所述命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多者。
主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130中的一或多者或例如一或多个外围组件或一或多个输入/输出控制器等其它组件。主机装置的组件可使用总线135彼此耦合。
处理器125可为可操作的以对系统100的至少部分或主机装置105的至少部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在此类实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或芯片上系统(SoC)以及其它实例的实例。在一些实例中，外部存储器控制器120可由处理器125实施或为所述处理器的一部分。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所需容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，一或多个栅格、一或多个存储体、一或多个单元片、一或多个区段)，其中每一存储器单元可操作以存储至少一个位的数据。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。
装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可为可操作的以接收、发射或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可为可操作的以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。
本地存储器控制器165(例如，在存储器裸片160本地)可为可操作的以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可为可操作的以与装置存储器控制器155通信(例如，接收或发射数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。由此，本地存储器控制器165可为可操作的以与装置存储器控制器155、其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。可包含于装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于接收信号(例如，从外部存储器控制器120)的接收器、用于发射信号(例如，到外部存储器控制器120)的发射器、用于解码或解调所接收信号的解码器、用于编码或调制信号以待发射的编码器，或可操作用于支持装置存储器控制器155或本地存储器控制器165或两者的所描述操作的各种其它电路或控制器。
外部存储器控制器120可为可操作的以使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或主机装置105或本文中所描述的其功能可由处理器125实施。举例来说，外部存储器控制器120可为由处理器125或系统100的其它组件或主机装置105实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的其功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。
在一些实例中，存储器装置110可从主机装置105接收数据或命令或两者。举例来说，存储器装置110可接收指示存储器装置110存储用于主机装置105的数据的写入命令或指示存储器装置110将存储于存储器裸片160中的数据提供到主机装置105的读取命令。
主机装置105的组件可使用一或多个通道115与存储器装置110交换信息。通道115可为可操作的以支持外部存储器控制器120与存储器装置110之间的通信。每一通道115可为在主机装置105与存储器装置之间载送信息的发射媒体的实例。每一通道115可包含在与系统100的组件相关联的端子之间的一或多个信号路径或发射媒体(例如，导体)。信号路径可为可操作以载送信号的导电路径的实例。举例来说，通道115可包含第一端子，其包含在主机装置105处的一或多个接脚或衬垫及在存储器装置110处的一或多个接脚或衬垫。接脚可为系统100的装置的导电输入或输出点的实例，且接脚可为可操作的以充当通道的部分。
通道115(及相关联的信号路径及端子)可专用于传达一或多种类型的信息。举例来说，通道115可包含一或多个命令及地址(CA)通道186、一或多个时钟信号(CK)通道188、一或多个数据(DQ)通道190、一或多个其它通道192，或其组合。在一些实例中，CA通道186可为可操作的以在主机装置105与存储器装置110之间传达命令，包含与命令相关联的控制信息(例如，地址信息)。
在一些实例中，存储器装置110的操作(例如，用于存取存储器阵列170的存储器单元)的执行定时可能与输入信号非同步，例如从主机装置105接收或以其它方式在存储器装置110处产生的时钟信号或命令信号。为支持非同步定时，存储器装置110(例如，装置存储器控制器155、一或多个本地存储器控制器165)的定时信号产生组件可包含延迟组件，其产生具有相对于输入信号的延迟的定时信号。举例来说，延迟组件可支持产生上升边缘相对于输入信号的上升边缘延迟、下降边缘相对于输入信号的下降边缘延迟或具有各种其它配置的输出定时信号(例如，经延迟定时信号、核心定时信号)。经延迟定时信号可用以触发或起始由存储器装置110执行的各种非同步操作。
延迟组件可包含在信号输入与信号输出之间外加阻抗的各种电路元件，其中输入信号与输出信号之间的延迟的持续时间至少部分地基于所述阻抗。在一些实例中，延迟组件的阻抗可能受变化性(例如由制造或操作条件造成的变化)影响，使得定时信号也可能受此类变化性影响。根据如本文中所公开的实例，存储器装置110可包含具有可变及可配置阻抗的延迟组件，其中可配置阻抗可至少部分地基于在存储器装置110处(例如，在装置存储器控制器155处、在本地存储器控制器165处)产生的配置信号。配置信号可基于存储器装置110的制造特性或基于存储器装置110的操作条件(例如，操作电压、操作温度)或其各种组合而产生。在一些实例中，用于定时信号补偿的所描述技术可用以减小原本可能与工艺、电压或温度变化性相关联的定时信号变化性，或可支持存储器装置110的较小或更灵活组件布局，以及其它益处。
图2说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的存储器裸片200的实例。存储器裸片200可为参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可称为存储器芯片、存储器装置，或电子存储器设备。存储器裸片200可包含一或多个存储器单元205，其可各自可编程以存储不同逻辑状态(例如，经编程到一组两个或更多个可能状态中的一者)。举例来说，存储器单元205可为可操作的以在一时间存储一个位的信息(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多层级存储器单元)可为可操作的以在一时间存储多于一个位的信息(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可配置成阵列，例如参考图1所描述的存储器阵列170。
存储器单元205可存储表示电容器中的可编程状态的电荷。DRAM架构可包含电容器，所述电容器包含介电材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件是可能的。举例来说，可使用非线性电介质材料。存储器单元205可包含逻辑存储组件，例如电容器230和切换组件235。电容器230可为介电电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可为例如Vpl等单元板参考电压，或可为接地或虚拟接地。
存储器裸片200可包含配置成例如栅格式图案等图案的一或多个存取线(例如，一或多个字线210及一或多个数字线215)。存取线可为与存储器单元205耦合的导电线，且可用以对存储器单元205执行存取操作。在一些实例中，字线210可称为行线。在一些实例中，数字线215可称为列线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的引用可互换，而不影响理解或操作。存储器单元205可定位在字线210与数字线215的相交点处。
可通过启动或选择例如字线210或数字线215中的一或多者等存取线来对存储器单元205执行例如读取及写入等操作。通过对字线210和数字线215加偏压(例如，将电压施加到字线210或数字线215)，可存取其相交点处的单个存储器单元205。可通过行解码器220或列解码器225控制存取存储器单元205。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于接收的行地址启动字线210。列解码器225可从本地存储器控制器260接收列地址且可基于接收的列地址启动数字线215。
选择或撤销选择存储器单元205可通过使用字线210启动或撤销启动切换组件235来实现。电容器230可使用切换组件235与数字线215耦合。举例来说，当撤销启动切换组件235时，电容器230可与数字线215隔离，且当启动切换组件235时，电容器230可与数字线215耦合。
感测组件245可为可操作的以检测存储在存储器单元205的电容器230上的状态(例如，电荷)，且基于所存储状态确定存储器单元205的逻辑状态。感测组件245可包含一或多个感测放大器以放大或以其它方式转换由存取存储器单元205而得出的信号。感测组件245可比较从存储器单元205检测到的信号与参考250(例如，参考电压)。存储器单元205检测到逻辑状态可提供为感测组件245的输出(例如，到输入/输出组件255)，且可向包含存储器裸片200的存储器装置的另一组件指示检测到的逻辑状态。
本地存储器控制器260可经由各种组件(例如，行解码器220、列解码器225、感测组件245)控制对存储器单元205的存取。本地存储器控制器260可为参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225及感测组件245中的一或多者可与本地存储器控制器260共置。本地存储器控制器260可为可操作的以从一或多个不同存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多者，将命令或数据(或两者)转译为可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且基于执行一或多个操作而将数据从存储器裸片200传达到主机装置105。本地存储器控制器260可产生行信号和列地址信号以启动目标字线210和目标数字线215。本地存储器控制器260还可产生和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的所施加电压或电流的振幅、形状或持续时间可变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。
本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可尤其包含写入操作、读取操作、刷新操作、预充电操作或启动操作。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或以其它方式协调。本地存储器控制器260可为可操作的以执行此处未列出的其它存取操作或与存储器裸片200的操作相关的其它操作(与存取存储器单元205不直接相关)。
本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所需逻辑状态。本地存储器控制器260可识别待被执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210及目标数字线215。本地存储器控制器260可启动目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如，写入脉冲)施加到数字线215，以将特定状态(例如，电荷)存储在存储器单元205的电容器230中。用作写入操作的部分的脉冲可包含一定持续时间的一或多个电压电平。
本地存储器控制器260可为可操作的以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储在存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器260可识别待被执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210及目标数字线215。本地存储器控制器260可启动目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。目标存储器单元205可响应于对存取线加偏压而将信号传送到感测组件245。感测组件245可放大所述信号。本地存储器控制器260可启动感测组件245(例如，锁存感测组件)，且借此比较从存储器单元205接收的信号与参考250。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。
在一些实例中，由存储器裸片200执行的操作可能相对于例如时钟信号或命令信号等输入信号非同步。举例来说，响应于与存取操作相关联的命令信号，存储器裸片200可执行各自具有不同起始时间(例如，相对于命令信号或相关联时钟信号具有不同持续时间的延迟)的一序列操作。在读取操作的一实例中，存储器裸片200可执行一序列操作，包含断开一行存储器单元(例如，由行解码器220启动字线210)、选择一或多列存储器单元(例如，选择列解码器225的列多路复用器处的一或多个数字线215)、产生读取信号或锁存读取信号与参考信号(例如，在感测组件245处)之间的比较，或发射存取操作的结果(例如，到输入/输出组件255，从输入/输出组件255)，以及其它操作。
为支持非同步定时，存储器裸片200可包含延迟组件，其支持产生具有相对于输入信号延迟的方面的定时信号。在各种实例中，此类延迟组件可包含于本地存储器控制器260中，跨越本地存储器控制器260、行解码器220、列解码器225、感测组件245或输入/输出组件255中的一或多者分布，或各种其它配置。在一些实例中，存取操作的每一部分(例如，子操作)可与相应延迟组件相关联，所述延迟组件可产生用于存取操作的相应部分的定时信号。在各种实例中，可基于相应定时信号(例如在相应定时信号的上升边缘时或在相应定时信号的下降边缘时)触发或起始存取操作的部分。举例来说，存储器裸片200可接收时钟信号或命令信号，且在一或多个延迟组件的支持下，可产生经延迟定时信号，其支持如下操作：行解码器220断开一行存储器单元205(例如，起始字线210的启动)、列解码器225启动一或多列存储器单元205(例如，起始列多路复用器信号)、感测组件245产生或锁存感测信号、输入/输出组件255锁存或接收信息交换，以及其它操作。
存储器裸片200的延迟组件可包含各种电路元件，其在信号输入与信号输出之间外加阻抗，其中输入信号与输出信号之间的延迟的持续时间至少部分地基于所述阻抗。根据如本文中所公开的实例，存储器裸片200可包含具有可变及可配置阻抗的延迟组件，其中可配置阻抗可至少部分地基于在包含存储器裸片200(例如，存储器裸片200的配置电压源、装置存储器控制器155的配置电压源)的存储器装置110处产生的配置信号。配置信号可基于存储器装置110或存储器裸片200的制造特性或基于存储器装置110或存储器裸片200的操作条件或其各种组合而产生。此类延迟组件可用以减小原本可能对工艺、电压或温度变化性敏感的定时信号变化性，或可支持存储器裸片200的较小或更灵活组件布局，以及其它益处。
图3说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的定时电路300的框图。定时电路300包含定时信号产生器310、延迟组件320，及配置电压源340(例如，配置电压产生器)。在一些实例中，定时信号产生器310可指发布时钟信号、命令信号或其它同步信号的组件(例如，作为主机装置105的组件、作为存储器装置110的组件)。在一些实例中，定时信号产生器310可指接收此类信号的组件(例如，作为存储器装置110或存储器裸片160的命令信号接收器、作为存储器装置110或存储器裸片160的时钟信号接收器)。延迟组件320可经配置以产生相对于从定时信号产生器310接收的输入定时信号315具有延迟的输出定时信号325。输出定时信号325可用以触发或起始对包含定时电路300的存储器装置110或存储器裸片160的各种存取操作(例如，非同步操作)。举例来说，输出定时信号325可用以支持如下操作：行解码器220断开一行存储器单元205、列解码器225启动一或多列存储器单元205、感测组件245产生或锁存感测信号、输入/输出组件255锁存或接收信息交换，以及其它操作。
在一些实例中，输入定时信号315与输出定时信号325之间(例如，输入定时信号315的上升边缘与输出定时信号325的上升边缘之间、输入定时信号315的下降边缘与输出定时信号325的下降边缘之间)的延迟(例如，非同步延迟)的持续时间可至少部分地基于延迟组件320的阻抗。在一些实例中，延迟组件320可包含配置有RC延迟的电路，RC延迟是指由电路的电阻及电路的电容支持且与电路的电阻及电路的电容有关的延迟。存储器装置可包含电阻器组件或信号路径的本征电阻以提供此类延迟组件电路的电阻。然而，电阻器或信号路径的本征电阻与其它阻抗源或其它电路元件相比可能占用相对较大区域或体积。此外，电阻器或本征电阻可能以不同于其它周围组件的制造操作的制造操作形成，或可能涉及与其它周围组件的相对较大间距间隔。在一些情况下，包含电阻器或本征电阻以支持延迟组件320的操作可能涉及电路布局或电路大小限制。另外，电阻器或延迟组件320的其它特征可能受变化性(例如由制造或操作条件造成的变化)影响，使得定时信号也可能受此类变化性影响。
延迟组件320的实例可包含可变阻抗330，其可至少部分地基于从配置电压源340接收的配置信号345加以配置。因此，可借助于配置信号345配置输出定时信号325与输入定时信号315之间的延迟的持续时间。在各种实例中，可至少部分地基于包含定时电路300的存储器装置110或存储器裸片160的工艺或制造特性或变化或至少部分地基于包含定时电路300的存储器装置110或存储器裸片160的操作条件(例如，操作电压、操作温度)或特性或其各种组合来产生配置信号345，此举可缓解定时信号的相关联变化性。在一些实例中，配置电压源340可对应于单个延迟组件320。在一些实例中，配置电压源340对于多于一个延迟组件320可为共同的或以其它方式在其间分享(例如，在多个延迟组件320之间共享配置信号345)。
在一些实例中，配置电压源340可支持与工艺变化(例如，包含定时电路300的存储器装置110或存储器裸片160的制造或装配变化)相关的定时信号变化性的减小。举例来说，配置电压源340可包含可基于特定存储器装置110或存储器裸片160的性能特性的评估来进行配置的一或多个组件。在一个实例中，配置电压源340可包含可配置电阻，其可包含在校准操作期间设定(例如，借助于熔丝或反熔丝)的可微调或一次性可编程电阻或分压器。在一些实例中，配置信号345可至少部分地基于使参考电流穿过可配置电阻或分压器。
在一些实例中，配置电压源340可支持与操作变化(例如，在操作包含定时电路300的存储器装置110或存储器裸片160时的电压或温度变化)相关的定时信号变化性的减小。举例来说，配置电压源340可包含经设计以模拟延迟组件320的组件的操作特性或变化(例如，电压相依性、温度相依性)，使得可以使延迟组件320的延迟稳定或以其它方式适应操作变化的方式产生配置信号345的一或多个替代或参考组件。
在配置电压源340将配置信号345提供到多个延迟组件320时，配置电压源340可包含用以保持稳定配置信号345(例如，以避免或缓解信号下降、减少抖动、抑制噪声)的各种组件或电路。举例来说，配置电压源340可包含放大器、滤波组件或用于维持配置信号345的其它电路。在一些实例中，配置电压源340可制造有此类组件，且可基于包含定时电路300的存储器装置110或存储器裸片160的操作模式来选择性地启用或停用此类组件，或可在制造或装配操作(例如，借助于熔结或反熔结选择)期间作为单次配置操作选择性地启用或停用此类组件。
在一些实例中，可支持配置电压源340的微调或其它配置以设定配置信号345的电平(例如，设定延迟组件320的标称延迟)。在一些情况下，微调或其它配置可支持将配置信号345设定到支持包含定时电路300的存储器装置110的可靠性的电平(例如，将配置信号345设定在目标电压内或低于目标电压)。在一些情况下，可由至少部分地依据配置信号345操作的环形振荡器来监视配置信号345。在一些实例中，可直接监视配置信号345(例如，以评估配置信号345相对于目标的电平)。
图4说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的定时电路400的框图。定时电路400包含定时信号产生器310-a、延迟组件320-a及配置电压源340-a，其可为参考图3所描述的相应组件的实例。延迟组件320-a可经配置以产生相对于从定时信号产生器310-a接收(例如，在耦合延迟组件320-a与定时信号产生器310-a的信号路径上)的输入定时信号315-a具有延迟的输出定时信号325-a。
延迟组件320-a可包含与延迟组件320-a的各种电压源405耦合或耦合在其间的p型晶体管440及n型晶体管450。在延迟组件320-a的实例中，电压源405-f、405-g、405-h及405-j可各自指机壳接地节点的接地电压源。电压源405-e及405-i可为正电压源，其可或可不具有相同电压电平(例如，V2)。在一些实例中，电压源405-e或405-i可与存储器装置110或存储器裸片160的经调节电压供应相关联。在一个实例中，电压V2可指与触发或起始存取操作相关联的电压电平(例如，在输出定时信号325-a与量值等于大致等于V2或量值为V2减去跨越p型晶体管440-c的电压降的逻辑信号相关联时)。延迟组件320-a可经配置以在输入定时信号315-a的下降边缘与输出定时信号325-a的下降边缘之间引入延迟，且在输入定时信号315-a的上升边缘与输出定时信号325-a的上升边缘之间引入延迟。
举例来说，在输入定时信号315-a的下降边缘上，n型晶体管450-a可转变到撤销启动(例如，断开连接或断开n型晶体管450-a的源极节点与漏极节点之间的导电路径)，且p型晶体管440-b可转变到启动(例如，连接或闭合p型晶体管440-b的源极节点与漏极节点之间的导电路径)。因此，导电路径可形成于电压源405-e与延迟组件320-a的中心节点465之间。在由电压源405-e馈送时，电荷可累积在电容器460处(例如，根据中心节点465与电压源405-h之间的电压差)，且中心节点465处的电压可根据与所启动的信号路径的阻抗相关的时间常数或其它增大行为而上升。举例来说，中心节点465的电压可根据与电容器460的电容相关联的RC时间常数及p型晶体管440-a及p型晶体管440-b的电阻而上升。在中心节点465的电压超过n型晶体管450-c的阈值电压时，可启动n型晶体管450-c，从而耦合延迟组件320-a的输出信号路径与电压源405-j(例如，接地电压源)，借此根据与延迟组件320-a的阻抗(例如，电压源405-e与中心节点465之间的RC阻抗)相关联的延迟而产生输出定时信号325-a的下降边缘。
在一些实例中，p型晶体管440-b的电阻可相对较小，使得在输入定时信号315-a的下降边缘上启动的信号路径的电阻可由p型晶体管440-a主导。举例来说，p型晶体管440-a可在(例如，p型晶体管440-a的栅极的)长度维度上相对较长，且可称为“长L栅极”晶体管。在一些实例中，p型晶体管440-a可经配置以具有至少部分地基于施加到栅极节点(例如，使用电压源405-f)的偏压的标称电阻。在一些实例中，p型晶体管440-a可对工艺、电压或温度变化性敏感，且因此在输入定时信号315-a的下降边缘与输出定时信号325-a的下降边缘之间的延迟也可经受变化性。然而，存储器装置110的一些操作可能对下降边缘定时变化不太敏感，且因此延迟组件320-a可说明避免与管理下降边缘变化性相关的复杂性以利于减小复杂性或减小电路大小的实例。延迟组件320-a的下降边缘延迟及p型晶体管440-a的阻抗(例如，电阻)可各自为独立于配置信号345-a的延迟组件320-a的方面的实例。
在输入定时信号315-a的上升边缘上，p型晶体管440-b可转变到撤销启动(例如，断开连接或断开p型晶体管440-b的源极节点与漏极节点之间的导电路径)，且n型晶体管450-a可转变到启动(例如，连接或闭合n型晶体管450-a的源极节点与漏极节点之间的导电路径)。因此，导电路径可形成于电压源405-g与延迟组件320-a的中心节点465之间。在排出到电压源405-g中时，电荷可能从电容器460耗散(例如，根据中心节点465与电压源405-h之间的电压差)，且中心节点465处的电压可根据与所启动的信号路径的阻抗相关的时间常数或其它减小行为而下降。举例来说，中心节点465的电压可根据与电容器460的电容以及n型晶体管450-a及n型晶体管450-b的电阻相关联的RC时间常数而下降，所述RC时间常数可长于、短于或标称地等于与电容器460的电容及p型晶体管440-a及p型晶体管440-b的电阻相关联的RC时间常数。在中心节点465的电压下降到低于p型晶体管440-c的阈值电压时，p型晶体管440-c可启动，从而耦合延迟组件320-a的输出与电压源405-i(例如，正电压源)，借此根据与延迟组件320-a的阻抗(例如，电压源405-g与中心节点465之间的RC阻抗)相关联的延迟而产生输出定时信号325-a的上升边缘。
在一些实例中，n型晶体管450-a的电阻可相对较小，使得在输入定时信号315-a的上升边缘上启动的信号路径的电阻可由n型晶体管450-b主导。举例来说，n型晶体管450-b可在(例如，n型晶体管450-b的栅极的)长度维度上相对较长，且可称为“长L栅极”晶体管。在一些实例中，n型晶体管450-b可与延迟组件320-a的可变及可配置阻抗相关联。举例来说，n型晶体管450-b的电阻(例如，n型晶体管450-b的源极节点与漏极节点之间的)可至少部分地基于在n型晶体管450-b的栅极处施加的电压来加以配置(例如，借助于配置信号345-a)。在配置信号345-a的电压相对较低的情况下，n型晶体管450-b的电阻可相对较高，对应于输入定时信号315-a的上升边缘与输出定时信号325-a的上升边缘之间的相对较长延迟。在配置信号345-a的电压相对较高的情况下，n型晶体管450-b的电阻可相对较低，对应于输入定时信号315-a的上升边缘与输出定时信号325-a的上升边缘之间的相对较短延迟。延迟组件320-a的上升边缘延迟及n型晶体管450-b的阻抗(例如，电阻)可各自为至少部分地基于配置信号345-a的延迟组件320-a的方面的实例。
配置电压源340-a可包含经配置以产生配置信号345-a的各种组件，在一些实例中，其可经配置以减小或消除与工艺或操作条件变化性相关的定时信号变化性。在一些实例中，配置信号345-a可至少部分地基于经由配置电压源340-a的电流路径，例如电压源405-a(例如，正电压源)与电压源405-b(例如，接地电压源)之间的路径。电流路径可包含电流调节器410，其经配置以将穿过所述路径的电流调节到所要电平。在一些实例中，电压源405-a与电压源405-b之间的电压降或其某一部分可划分成在电阻器组件415两端下降的电压(例如，VR)及在晶体管组件420两端下降的电压(例如，VGS)。配置信号345-a可至少部分地基于配置电压源340-a的节点416的电压。在一些情况下，电压源405-a或电流调节器410可支持与温度成比例或与存储器装置的绝对温度成比例的电流的方面。
电阻器组件415可为可经调整以补偿存储器装置110或存储器裸片160的工艺或制造条件的配置电压源340-a的可配置组件(例如，可微调电阻)的实例。在各种实例中，电阻器组件415可为可配置电阻，或可配置分压器，或具有可配置特性的某一其它电路组件。在其中电阻器组件415为可配置电阻的实例中，电阻电平可根据存储器装置110的操作模式进行配置，或设定为单次配置(例如，在可变可配置电阻为可微调组件时，设定为微调设定)。举例来说，电阻器组件415可包含可借助于设定导电路径中的一或多者处的相应开关、熔丝或反熔丝以配置可变电阻来选择性地启用或停用的多个电阻路径(例如，并联)。在电阻器组件为可配置分压器的实例中，映射到节点416或与所述节点耦合的电压VR的比例可根据存储器装置110的操作模式进行配置，或设定为一次性配置(例如，在可变分压器为可微调组件时，设定为微调设定)。举例来说，电阻器组件415可包含多个电阻路径(例如，串联)，其中一组分接线路(例如，各自终止于不同对的电阻路径之间)中的一者可借助于设定所述组分接线路中的一或多者处的相应开关、熔丝或反熔丝以配置映射到节点416的电压VR的比例来与节点416选择性地耦合。在各种实例中，电阻器组件415可支持将配置信号345-a或延迟组件320-a的延迟校准到标称值(例如，补偿工艺或制造变化性)的能力。在一些实例中，电阻器组件415的电阻可与温度成比例，使得电压VR也可与温度成比例，其可支持在节点416处提供支持跟踪温度变化的可配置延迟的电压的方面。
晶体管组件420可为经配置以补偿存储器装置110或存储器裸片的操作条件的配置电压源340-a的替代或参考组件(例如，参考晶体管)的实例。在一些实例中，电压VGS可等于晶体管组件420的阈值电压或以其它方式与其相关联。在一些实例中，晶体管组件的阈值电压可取决于存储器装置110或存储器裸片的操作条件，尤其包含电压相依性或温度相依性。因此，跨越晶体管组件420的电压降可至少部分地基于存储器装置110或存储器裸片160的操作条件，使得节点416的电压及配置信号345-a也至少部分地基于此类操作条件。在一些实例中，晶体管组件420对操作条件的相依性可与n型晶体管450-b对操作条件的相依性相同、类似或以其它方式相关。在一些实例中，随着温度增大，晶体管组件420的阈值电压可减小，其可致使节点416处的电压增大及配置信号345-a的电压增大。相同温度增大原本可能与n型晶体管450-b或延迟组件320-b的其它部分的电阻的增大相关联，但可至少部分地通过配置信号345-a的电压增大(从而增大n型晶体管450-b的导电性)来补偿。在一些实例中，晶体管组件420的操作的方面可与温度具有逆或负相关，使得电压VGS与温度成反比或以其它方式与温度负相关，其可用以跟踪n型晶体管450-b的操作的对应变化。因此，根据此实例及其它实例，晶体管组件420可经配置以减小或消除原本与n型晶体管450-b的操作条件敏感性相关的输出定时信号325-a的定时变化性。在一些实例中，可通过使晶体管组件420与n型晶体管450-b共享设计或处理特性(例如设计成具有相同或类似尺寸(例如，栅极长度)，或在相同或类似操作期间制造，所述操作可支持在节点416处提供支持跟踪工艺变化的可配置延迟的电压)来支持这些和其它操作特性。
尽管配置电压源340-a说明为与单个延迟组件320-a耦合，但在一些情况下，定时电路可包含与多于一个延迟组件320耦合的配置电压源340。在一些实例中，此配置电压源340或相关电路的其它部分可包含支持与配置信号345-a相关的稳定化及噪声减少的组件。
在一个实例中，配置电压源340-a包含经配置以支持配置信号345-a维持或跟踪节点416的电压的放大器430。在一些实例中，放大器430可经由一或多个选择组件(例如，选择组件425-a及425-b)选择性地启用。在启用(例如，借助于逻辑信号EN，或对应一次性可编程或可微调选择)时，节点416可与放大器430的输入耦合，且配置电压源340-a的输出可与差分放大器的输出耦合。在停用时，放大器430可被绕过，且节点416可与配置电压源340-a的输出耦合(例如，直接耦合)。在一些实例中，定时电路400可制造有放大器430，但放大器430可作为制造或装配操作(例如，微调操作)的部分而启用或绕过。因此，选择组件425可说明选择性地闭合或断开对应信号路径的熔丝/反熔丝组件。在一些情况下，可在与存储器装置110相关联的制造过程或测试过程期间设定选择组件425的配置。
在另一实例中，配置电压源340-a包含电容器435，其也可经配置以支持配置信号345-a维持或跟踪节点416的电压。在一些实例中，电容器435可支持拒绝原本可能沿着配置电压源340-a与一或多个延迟组件320之间的信号路径载送的噪声或扰动。尽管说明为在配置电压源340的说明性边界内的单个电容器，但在一些实例中，电容器可分布于沿着配置电压源340-a与延迟组件320之间的信号路径的各种地点处，此举可支持抑制本地反冲噪声。
尽管n型晶体管450-b被说明为单个晶体管，但在一些实例中，n型晶体管450-b可表示配置有聚集电阻的一组多于一个n型晶体管，其支持延迟组件的所需定时延迟(例如，RC定时延迟)。举例来说，具有多个n型晶体管的可切换导电路径可配置成串联连接以支持聚集电阻的增大(例如，与单个n型晶体管相比)，且具有多个n型晶体管的可切换导电路径可配置成并联连接以支持聚集电阻的减小(例如，与单个n型晶体管相比)。在一些情况下，此类n型晶体管的组合可由相同配置信号325在相应栅极节点中的每一者处馈送。
尽管定时电路400包含配置电压源340-a的实例(其可支持补偿包含本文中所描述的变化性的工艺、电压或温度变化性的方面)，但在一些情况下，延迟组件320-a可直接从电压源供应配置信号345-a。在一个实例中，配置信号345-a可从电压源提供，其从存储器装置110或存储器裸片160的角度来说未经调节，例如主机装置105的电压源。在一些情况下，由未经调节电压供应提供的配置信号345-a可能与相对较高的变化性相关联，但仍可提供与电压变化性相关的定时变化性的一些减小，且此配置可与相对简单的信号路径布线或相对较小的电路布局相关联。在另一实例中，配置信号345-a可从由存储器装置110或存储器裸片160(例如，由电压调节器组件)调节的电压源提供。在一些情况下，由经调节电压供应提供的配置信号345-a可与相对较低变化性(与由未经调节电压供应提供相比)，但此配置可与相对较复杂的信号路径布线或相对较大的电路布局相关联。这些和其它配置可视为用于省略配置电压源340的定时电路，或包括用于配置电压源340的替代配置。
在一些实例中，定时电路400可经配置以支持一或多个延迟组件320与配置电压源340或与电压源的选择性耦合。在一些实例中，选择性耦合可由选择组件支持，所述选择组件支持基于存储器装置110或存储器裸片160的操作模式进行选择。在一些实例中，选择性耦合可由可微调或一次性可配置连接支持，例如借助于熔丝或反熔丝选择性地启用或停用信号路径。
在一些实例中，定时电路400可经配置以支持一或多个延迟组件320与配置电压源340或与电压源的选择性耦合。在一些实例中，选择性耦合可由选择组件支持，所述选择组件支持基于存储器装置110或存储器裸片160的操作模式进行选择。在一些实例中，选择性耦合可由可微调或一次性可配置连接支持，例如借助于熔丝或反熔丝选择性地启用或停用信号路径。
尽管定时电路400说明用于在输入定时信号315-a的上升边缘与输出定时信号325-a的上升边缘之间提供可配置延迟的实例，但可配置延迟可另外或替代地提供于输入定时信号315-a的下降边缘与输出定时信号325-a的下降边缘之间。在一些实例中，为支持下降边缘之间的可配置延迟，延迟组件320可包含配置信号345，其另外或替代地施加到p型晶体管440(例如，p型晶体管440-a)的栅极节点，可为施加到n型晶体管450(例如，n型晶体管450-b)的相同配置信号345或不同配置信号345。在一些实例中，为支持下降边缘之间的可配置延迟，延迟组件320的网域可通过在定时信号产生器310与延迟组件320之间包含第一反相器及在延迟组件320与输出定时信号325-a的接收器之间包含第二反相器来反相。在延迟组件320-a的上下文中，举例来说，可配置延迟仍可与延迟组件320-a内的信号的上升边缘相关联，但通过在延迟组件320-a前后包含反相器，那些上升边缘将对应于输入定时信号315-a及输出定时信号325-a的下降边缘。
图5A及5B说明根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的延迟组件320-b、320-c-1及320-c-2的实例。延迟组件320-b、320-c-1及320-c-2可为参考图3和4描述的延迟组件320的方面的实例。
延迟组件320-b、320-c-1及320-c-2可经配置以在相应定时信号输出510处产生输出定时信号，其相对于在相应定时信号输入505处接收的输入定时信号具有延迟。延迟组件320中的每一者可包含可借助于在相应配置信号输入515处接收的配置信号345来配置的可变阻抗。
延迟组件320-b、320-c-1及320-c-2可包含与延迟组件320-a的各种电压源405耦合或耦合在其间的p型晶体管440及n型晶体管450。在延迟组件320-b、320-c-1及320-c-2的实例中，电压源405-f、405-g、405-h及405-j可各自是指机壳接地节点的接地电压源。电压源405-e及405-i可为正电压源，其可或可不具有相同电压电平(例如，V2)。
如图5A中所说明，延迟组件320-b可经配置以在输入定时信号的上升边缘与输出定时信号的上升边缘之间引入延迟且在输入定时信号的下降边缘与输出定时信号的下降边缘之间引入较小或可忽略的(例如，零)延迟。举例来说，通过忽略电压源405-a与p型晶体管440-d之间的p型晶体管440，在输入定时信号的下降边缘上启动的信号路径的电阻可相对较小或可忽略(例如，相对于参考图4所描述的延迟组件320-a)。因此，延迟组件320-b可根据与电压源405-e与中心节点465-b之间的RC阻抗相关联的相对较小或可忽略的延迟而产生输出定时信号的下降边缘。然而，延迟组件320-b包含n型晶体管450-e，其支持延迟组件320-b的可变及可配置阻抗。因此，延迟组件320-b可根据持续时间至少部分地基于延迟组件320-b的可配置阻抗(例如，电压源405-g与包含n型晶体管450-e的中心节点465-b之间的可配置RC阻抗)的延迟而产生输出定时信号的上升边缘。
如图5B中所说明，延迟组件320-c-1及320-c-2可共同地经配置以在输入定时信号(例如，如在定时信号输入505-b处接收)的下降边缘与输出定时信号(例如，如在定时信号输出510-b处提供)的下降边缘之间引入第一延迟，且在输入定时信号的上升边缘与输出定时信号的上升边缘之间引入第二延迟。在一些实例中，延迟组件320-c-1可类似于延迟组件320-b而操作，且延迟组件320-c-2也可类似于延迟组件320-b而操作，但在经翻转网域(例如，如由反相器520-a及520-b支持)的反相中操作。
举例来说，响应于输入定时信号的上升边缘，延迟组件320-c-1可根据相对于输入定时信号(例如，如在505-b处接收)的延迟而产生第一中间定时信号(例如，如提供到反相器520-a)的上升边缘，所述延迟的持续时间至少部分地基于延迟组件320-c-1的可配置阻抗(例如，电压源405-g-1与包含电容器460-b及n型晶体管450-h的中心节点465-c-1之间的第一可配置RC阻抗)。第一中间定时信号的上升边缘可由反相器520-a反相到下降边缘，且延迟组件320-c-2可根据相对于经反相第一中间定时信号的延迟(其相对较小或可忽略(例如，与电压源405-e-2与中心节点465-c-2之间的相对较小电阻相关联))而产生第二中间定时信号(例如，如提供到反相器520-b)的下降边缘。第二中间定时信号的下降边缘可由反相器520-b反相，且在定时信号输出510-b处提供为输出定时信号的上升边缘。输出定时信号的上升边缘可具有相对于输入定时信号的延迟，其因此至少部分地基于由在配置信号输入515-b-1处接收的配置信号配置的可变阻抗。在一些情况下，上升边缘定时延迟可独立于在配置信号输入515-b-2处接收的配置信号，且因此可独立于下降边缘定时延迟进行调谐。
响应于输入定时信号的下降边缘，延迟组件320-c-1可根据相对于输入定时信号的延迟而产生第一中间定时信号(例如，如提供到反相器520-a)的下降边缘，所述延迟的持续时间相对较小或可忽略(例如，与电压源405-e-1与中心节点465-c-1之间的相对较小电阻相关联)。第一中间定时信号的下降边缘可由反相器520-a反相到上升边缘，且延迟组件320-c-2可根据相对于经反相中间定时信号的延迟(其持续时间至少部分地基于延迟组件320-c-2的可配置阻抗(例如，电压源405-g-2与包含电容器460-c及n型晶体管450-k的中心节点465-c-2之间的第二可配置RC阻抗))而产生第二中间定时信号(例如，如提供到反相器520-b)的上升边缘。第二中间定时信号的上升边缘可由反相器520-b反相，且在定时信号输出510-b处提供为输出定时信号的下降边缘。输出定时信号的下降边缘可具有相对于输入定时信号的延迟，其因此至少部分地基于由在配置信号接收器515-c-1处接收的配置信号配置的可变阻抗。在一些情况下，下降边缘定时延迟可独立于在配置信号输入515-b-1处接收的配置信号，且因此可独立于上升边缘定时延迟进行调谐。
因此，延迟组件320-c-1及320-c-2可共同地为支持上升边缘及下降边缘两者的延迟的延迟组件的实例，其至少部分地基于配置信号(例如，如在配置信号输入515-b-1及515-b-2处接收)。在各种实例中，上升边缘之间的延迟与下降边缘之间的延迟可经配置以相等或不同。举例来说，电容器460-b可配置有与电容器460-c的电容相同或不同的电容，或n型晶体管450-h可配置有与n型晶体管450-k相同或不同的阈值电压或其它特性。另外或替代地，相同或不同的配置信号或电压源提供到配置信号输入515-b-1及配置信号输入515-b-2或与其耦合。
图6展示根据如本文中所公开的实例的支持存储器装置中的定时信号延迟补偿的存储器装置605的框图600。存储器装置605可为如参考图1到5B所描述的存储器装置的方面的实例。存储器装置605可包含配置信号产生组件610、阻抗配置接收器组件615、可变阻抗组件620、定时信号产生组件625及定时信号接收器组件630。这些模块中的每一者可直接或间接地彼此(例如，经由一或多个总线)通信。
在一些实例中，配置信号产生组件610可在存储器装置处基于存储器装置605的操作条件而产生电压。在一些实例中，配置信号产生组件610可在参考晶体管上施加参考电流，所述参考晶体管的电阻是基于存储器装置605的操作条件，且产生电压可基于在参考晶体管上施加参考电流。在一些实例中，配置信号产生组件610可在可微调(例如，一次性可编程)电阻上施加参考电流，且产生电压可基于在可微调电阻上施加参考电流。在一些情况下，操作条件包含存储器装置的操作温度、存储器装置的组件的工艺变化、存储器装置的电压，或其组合。
在一些实例中，阻抗配置接收器组件615可使用基于操作条件产生的电压而对延迟组件的晶体管的栅极加偏压。在一些实例中，阻抗配置接收器组件615可在存储器装置的延迟组件处接收第一定时信号及阻抗配置信号。
在一些实例中，可变阻抗组件620可基于对晶体管的栅极加偏压而配置延迟组件的可变阻抗。在一些实例中，可变阻抗组件620可基于阻抗配置信号而配置延迟组件的阻抗。在一些实例中，可变阻抗组件620可基于用阻抗配置信号对晶体管的栅极加偏压而配置晶体管的源极与晶体管的漏极之间的电阻。
在一些实例中，定时信号产生组件625可基于配置可变阻抗而延迟存储器装置的操作的定时信号。在一些实例中，定时信号产生组件625可基于第一定时信号及阻抗配置信号而产生第二定时信号，其中第二定时信号基于延迟组件的经配置阻抗而相对于第一定时信号延迟。在一些实例中，定时信号产生组件625可基于配置可变阻抗而相对于输入信号的上升边缘延迟定时信号的上升边缘。
在一些实例中，定时信号产生组件625可基于配置可变阻抗而相对于输入信号的下降边缘延迟定时信号的下降边缘。在一些实例中，定时信号产生组件625可基于配置第一可变阻抗而以第一延迟相对于输入信号的上升边缘延迟定时信号的上升边缘，且基于配置第二可变阻抗而以第二延迟相对于输入信号的下降边缘延迟定时信号的下降边缘。在一些实例中，定时信号产生组件625可产生上升边缘相对于第一定时信号的上升边缘延迟达一定延迟的第二定时信号，所述延迟是基于配置延迟组件的阻抗。
在一些实例中，定时信号产生组件625可产生下降边缘相对于第一定时信号的下降边缘延迟达第二延迟的第二定时信号，所述第二延迟独立于配置延迟组件的阻抗。在一些实例中，定时信号产生组件625可产生下降边缘相对于第一定时信号的下降边缘延迟达一定延迟的第二定时信号，所述延迟是基于配置延迟组件的阻抗。在一些实例中，定时信号产生组件625可产生上升边缘相对于第一定时信号的上升边缘延迟达第一延迟的第二定时信号，其中所述第一延迟是基于配置延迟组件的阻抗，且产生下降边缘相对于第一定时信号的下降边缘延迟达第二延迟的第二定时信号，所述第二延迟是基于配置延迟组件的阻抗。
定时信号接收器组件630可在延迟组件处接收用于操作存储器装置的输入信号，其中延迟所述定时信号包含基于配置可变阻抗而相对于输入信号延迟定时信号。
图7展示说明根据本公开的方面的支持存储器装置中的定时信号延迟补偿的一或多种方法700的流程图。方法700的操作可由如本文所描述的存储器装置或其组件实施。举例来说，方法700的操作可由如参考图6所描述的存储器装置执行。在一些实例中，存储器控制器可执行一组指令以控制存储器装置的功能元件，以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。
在705处，存储器装置可基于存储器装置的操作条件而产生电压。可根据本文所描述的方法执行705的操作。在一些实例中，705的操作的方面可由如参考图6所描述的配置信号产生组件执行。
在710处，存储器装置可使用基于操作条件产生的电压而对延迟组件的晶体管的栅极加偏压。可根据本文所描述的方法执行710的操作。在一些实例中，710的操作的方面可由如参考图6所描述的阻抗配置接收器组件执行。
在715处，存储器装置可基于对晶体管的栅极加偏压而配置延迟组件的可变阻抗。可根据本文所描述的方法执行715的操作。在一些实例中，715的操作的方面可由如参考图6所描述的可变阻抗组件执行。
在720处，存储器装置可基于配置可变阻抗而延迟存储器装置的操作的定时信号。可根据本文所描述的方法执行720的操作。在一些实例中，720的操作的方面可由如参考图6所描述的定时信号产生组件执行。
在一些实例中，如本文所描述的设备可执行例如方法700等一或多种方法。所述设备可包含用于在存储器装置处基于存储器装置的操作条件而产生电压、使用基于操作条件产生的电压而对延迟组件的晶体管的栅极加偏压、基于对晶体管的栅极加偏压而配置延迟组件的可变阻抗及基于配置可变阻抗而延迟存储器装置的操作的定时信号的特征、电路、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)。
方法700及本文中所描述的设备的一些实例可进一步包含用于在延迟组件处接收用于操作存储器装置的输入信号的操作、特征、电路、构件或指令，且延迟所述定时信号可包含基于配置可变阻抗而相对于输入信号延迟定时信号。
在方法700及本文中所描述的设备的一些实例中，延迟定时信号可包含用于基于配置可变阻抗而相对于输入信号的上升边缘延迟定时信号的上升边缘的操作、特征、电路、构件或指令。
在方法700及本文中所描述的设备的一些实例中，延迟定时信号可包含用于基于配置可变阻抗而相对于输入信号的下降边缘延迟定时信号的下降边缘的操作、特征、电路、构件或指令。
在方法700及本文中所描述的设备的一些实例中，延迟定时信号可包含用于基于配置第一可变阻抗而以第一延迟相对于输入信号的上升边缘延迟定时信号的上升边缘且基于配置第二可变阻抗而以第二延迟相对于输入信号的下降边缘延迟定时信号的下降边缘的操作、特征、电路、构件或指令。
方法700及本文中所描述的设备的一些实例可进一步包含用于在参考晶体管上施加参考电流(所述参考晶体管的电阻可基于存储器装置的操作条件)的操作、特征、电路、构件或指令，且产生电压可基于在参考晶体管上施加参考电流。
方法700及本文中所描述的设备的一些实例可进一步包含用于在可微调(例如，一次性可编程)电阻上施加参考电流的操作、特征、电路、构件或指令，且产生电压可基于在可微调电阻上施加参考电流。
在方法700及本文中所描述的设备的一些实例中，操作条件包含存储器装置的操作温度、存储器装置的组件的工艺变化、存储器装置的电压，或其组合。
图8展示说明根据本公开的方面的支持存储器装置中的定时信号延迟补偿的一或多种方法800的流程图。方法800的操作可由如本文所描述的存储器装置或其组件实施。举例来说，方法800的操作可由如参考图6所描述的存储器装置执行。在一些实例中，存储器控制器可执行一组指令以控制存储器装置的功能元件，以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。
在805处，存储器装置可在存储器装置的延迟组件处接收第一定时信号及阻抗配置信号。可根据本文中所描述的方法来执行805的操作。在一些实例中，805的操作的方面可由如参考图6所描述的阻抗配置接收器组件执行。
在810处，存储器装置可基于阻抗配置信号而配置延迟组件的阻抗。可根据本文中所描述的方法来执行810的操作。在一些实例中，810的操作的方面可由如参考图6所描述的可变阻抗组件执行。
在815处，存储器装置可基于第一定时信号及阻抗配置信号而产生第二定时信号，其中第二定时信号基于延迟组件的经配置阻抗而相对于第一定时信号延迟。可根据本文中所描述的方法来执行815的操作。在一些实例中，815的操作的方面可由如参考图6所描述的定时信号产生组件执行。
在一些实例中，如本文所描述的设备可执行例如方法800等一或多种方法。所述设备可包含用于在存储器装置的延迟组件处接收第一定时信号及阻抗配置信号、基于阻抗配置信号而配置延迟组件的阻抗、基于第一定时信号及阻抗配置信号而产生第二定时信号(其中第二定时信号基于延迟组件的经配置阻抗而相对于第一定时信号延迟)的特征、电路、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)。
在方法800及本文中所描述的设备的一些实例中，配置延迟组件的阻抗可包含用于基于用阻抗配置信号对晶体管的栅极加偏压而配置晶体管的源极与晶体管的漏极之间的电阻的操作、特征、电路、构件或指令。
在方法800及本文中所描述的设备的一些实例中，产生第二定时信号可包含用于产生上升边缘相对于第一定时信号的上升边缘延迟达一定延迟(所述延迟是基于配置延迟组件的阻抗)的第二定时信号的操作、特征、电路、构件或指令。
在方法800及本文中所描述的设备的一些实例中，产生第二定时信号可包含用于产生下降边缘相对于第一定时信号的下降边缘延迟达第二延迟(所述第二延迟独立于配置延迟组件的阻抗)的操作、特征、电路、构件或指令。
在方法800及本文中所描述的设备的一些实例中，产生第二定时信号可包含用于产生下降边缘相对于第一定时信号的下降边缘延迟达一定延迟(所述延迟是基于配置延迟组件的阻抗)的第二定时信号的操作、特征、电路、构件或指令。
在方法800及本文中所描述的设备的一些实例中，产生第二定时信号可包含用于产生上升边缘相对于第一定时信号的上升边缘延迟达第一延迟(所述第一延迟是基于配置延迟组件的阻抗)的第二定时信号且产生下降边缘相对于第一定时信号的下降边缘延迟达第二延迟(所述第二延迟是基于配置延迟组件的阻抗)的第二定时信号的操作、特征、电路、构件或指令。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两者或更多者的部分。
描述了一种设备。所述设备可包含：信号产生器，其经配置以产生存储器装置的第一定时信号；电压源，其经配置以产生基于所述存储器装置的操作条件的配置电压；以及延迟组件，其与所述信号产生器及所述电压源耦合，所述延迟组件具有可基于所述配置电压而进行配置的可变阻抗，所述延迟组件经配置以产生具有相对于所述第一定时信号的延迟的第二定时信号，所述延迟是基于所述可变阻抗。
在一些实例中，所述延迟组件包含晶体管，且所述可变阻抗包含所述晶体管的电阻，其可基于用所述配置电压对所述晶体管的栅极加偏压而进行配置。
在一些实例中，所述延迟组件包含电容器，所述延迟组件经配置以产生具有所述延迟的所述第二定时信号，所述延迟是基于所述电容器及所述晶体管的所述电阻、可基于用所述配置电压对所述晶体管的所述栅极加偏压而进行配置。
在一些实例中，所述电压源包含电阻是基于所述存储器装置的所述操作条件的参考晶体管，所述电压源经配置以基于所述参考晶体管而产生所述配置电压。
在一些实例中，所述电压源包含可微调(例如，一次性可编程)电阻，所述电压源经配置以基于所述可微调电阻而产生所述配置电压。
在一些实例中，所述电压源包含放大器，所述放大器的输出与包含所述延迟组件的一组延迟组件耦合，且所述电压源经配置以基于所述放大器而产生所述配置电压。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子通信”、“导电接触”、“连接”和“耦合”可指代组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，则认为所述组件彼此电子连通(导电接触或连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。
术语“耦合”指代从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”指代信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则它们彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的所述组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如，简并)半导体区。源极与漏极可由轻掺杂半导体区或通道分离。如果通道是n型(即，大部分载流子为电子)，则FET可称为n型FET。如果通道是p型(即，大部分载体为电洞)，则FET可称为p型FET。通道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致通道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“启动”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销启动”。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。具体实施方式包含提供对所描述的技术的理解的特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图的形式展示众所周知的结构和装置以免混淆所描述的实施例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。若在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中之任一者。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容所描述的各种说明性块和模块可使用通用处理器、DSP、ASIC、FPGA或经设计以执行本文中所描述的功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，则可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例和实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。而且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
提供本文描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本发明的范围。因此，本发明不限于本文所述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (20)

1.一种用于支持定时信号延迟补偿的方法，其包括：
在存储器装置处至少部分地基于所述存储器装置的操作条件而产生电压；
使用至少部分地基于所述操作条件而产生的所述电压对延迟组件的晶体管的栅极加偏压；
至少部分地基于对所述晶体管的所述栅极加偏压而配置所述延迟组件的可变阻抗；以及
至少部分地基于配置所述可变阻抗而延迟所述存储器装置的操作的定时信号。
2.根据权利要求1所述的方法，其进一步包括：
在所述延迟组件处接收用于操作所述存储器装置的输入信号，其中延迟所述定时信号包括基于配置所述可变阻抗而相对于所述输入信号延迟所述定时信号。
3.根据权利要求2所述的方法，其中延迟所述定时信号包括：
至少部分地基于配置所述可变阻抗而相对于所述输入信号的上升边缘延迟所述定时信号的上升边缘。
4.根据权利要求2所述的方法，其中延迟所述定时信号包括：
至少部分地基于配置所述可变阻抗而相对于所述输入信号的下降边缘延迟所述定时信号的下降边缘。
5.根据权利要求2所述的方法，其中延迟所述定时信号包括：
至少部分地基于配置第一可变阻抗而以第一延迟相对于所述输入信号的上升边缘延迟所述定时信号的上升边缘；以及
至少部分地基于配置第二可变阻抗而以第二延迟相对于所述输入信号的下降边缘延迟所述定时信号的下降边缘。
6.根据权利要求1所述的方法，其进一步包括：
在参考晶体管上施加参考电流，所述参考晶体管的电阻至少部分地基于所述存储器装置的所述操作条件，其中产生所述电压至少部分地基于所述在参考晶体管上施加所述参考电流。
7.根据权利要求1所述的方法，其进一步包括：
在可微调电阻上施加参考电流，其中产生所述电压至少部分地基于在所述可微调电阻上施加所述参考电流。
8.根据权利要求1所述的方法，其中所述操作条件包括所述存储器装置的操作温度、所述存储器装置的组件的工艺变化、所述存储器装置的电压，或其组合。
9.一种存储器设备，其包括：
信号产生器，其经配置以产生存储器装置的第一定时信号；
电压源，其经配置以产生至少部分地基于所述存储器装置的操作条件的配置电压；以及
延迟组件，其与所述信号产生器及所述电压源耦合，所述延迟组件具有能够至少部分地基于所述配置电压而进行配置的可变阻抗，其中所述延迟组件经配置以产生具有相对于所述第一定时信号的延迟的第二定时信号，所述延迟至少部分地基于所述可变阻抗。
10.根据权利要求9所述的存储器设备，其中所述延迟组件包括晶体管，且所述可变阻抗包括所述晶体管的电阻，其能够至少部分地基于用所述配置电压对所述晶体管的栅极加偏压而进行配置。
11.根据权利要求10所述的存储器设备，其中所述延迟组件包括电容器，所述延迟组件经配置以产生具有所述延迟的所述第二定时信号，所述延迟至少部分地基于所述电容器及所述晶体管的所述电阻、能够至少部分地基于用所述配置电压对所述晶体管的所述栅极加偏压而进行配置。
12.根据权利要求9所述的存储器设备，其中所述电压源包括电阻至少部分地基于所述存储器装置的所述操作条件的参考晶体管，所述电压源经配置以至少部分地基于所述参考晶体管而产生所述配置电压。
13.根据权利要求9所述的存储器设备，其中所述电压源包括可微调电阻，所述电压源经配置以至少部分地基于所述可微调电阻而产生所述配置电压。
14.根据权利要求9所述的存储器设备，其中所述电压源包括放大器，所述放大器的输出与包含所述延迟组件的多个延迟组件耦合，且所述电压源经配置以至少部分地基于所述放大器而产生所述配置电压。
15.一种用于支持定时信号延迟补偿的方法，其包括：
在存储器装置的延迟组件处接收第一定时信号及阻抗配置信号；
至少部分地基于所述阻抗配置信号而配置所述延迟组件的阻抗；以及
至少部分地基于所述第一定时信号及所述阻抗配置信号而产生第二定时信号，其中所述第二定时信号至少部分地基于所述延迟组件的经配置的所述阻抗而相对于所述第一定时信号延迟。
16.根据权利要求15所述的方法，其中配置所述延迟组件的所述阻抗包括：
至少部分地基于用所述阻抗配置信号对晶体管的栅极加偏压而配置所述晶体管的源极与所述晶体管的漏极之间的电阻。
17.根据权利要求15所述的方法，其中产生所述第二定时信号包括：
产生上升边缘相对于所述第一定时信号的上升边缘延迟达一定延迟的所述第二定时信号，所述延迟至少部分地基于配置所述延迟组件的所述阻抗。
18.根据权利要求17所述的方法，其中产生所述第二定时信号包括：
产生下降边缘相对于所述第一定时信号的下降边缘延迟达第二延迟的所述第二定时信号，所述第二延迟独立于配置所述延迟组件的所述阻抗。
19.根据权利要求15所述的方法，其中产生所述第二定时信号包括：
产生下降边缘相对于所述第一定时信号的下降边缘延迟达一定延迟的所述第二定时信号，所述延迟至少部分地基于配置所述延迟组件的所述阻抗。
20.根据权利要求15所述的方法，其中产生所述第二定时信号包括：
产生上升边缘相对于所述第一定时信号的上升边缘延迟达第一延迟的所述第二定时信号，所述第一延迟至少部分地基于配置所述延迟组件的所述阻抗；以及
产生下降边缘相对于所述第一定时信号的下降边缘延迟达第二延迟的所述第二定时信号，所述第二延迟至少部分地基于配置所述延迟组件的所述阻抗。
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