CN110739014A - 具有信号控制机制的存储器装置和存储器装置的操作方法 - Google Patents

具有信号控制机制的存储器装置和存储器装置的操作方法 Download PDF

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Abstract

本申请涉及具有信号控制机制的存储器装置和存储器装置的操作方法。一种存储器装置包含：内部存储单元，其经配置以存储指定所述存储器装置的操作速度的模式数据；控制解码器，其耦合到所述内部存储单元，所述控制解码器经配置以基于所述模式数据产生延迟控制信号；及输入缓冲器，其耦合到所述控制解码器，所述输入缓冲器经配置以基于所述延迟控制信号调整输入信号的延迟。

Description

具有信号控制机制的存储器装置和存储器装置的操作方法
技术领域
本公开实施例涉及存储器装置，且确切地说，涉及具有信号控制机制的存储器装置。
背景技术
存储器系统可使用存储器装置来存储和存取信息。存储器装置可包含易失性存储器装置、非易失性存储器装置，或组合装置。例如动态随机存取存储器(DRAM)等存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传送实施双数据速率(DDR)介接方案的DDR RAM装置。
对于一些存储器装置(例如DDR RAM装置)，某些信号为定时关键的。举例来说，列地址(CA)信号、片选(CS)信号、时钟(CK)信号等需要同时处理。在存储器装置内部，CK信号及CA/CS信号同时到达对应锁存器以成功地锁存。
随着其它领域中的技术进步及增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置被推按到极限。随着装置推按到极限，定时关键信号的处理时间减少，其增大定时相关误差及/或处理困难。鉴于不断增大的商业竞争压力连同不断增长的消费者期望和区分市场中的产品的需要，越来越需要找出这些问题的答案。另外，降低成本、改善效率和性能并且满足竞争压力的需要对于找出这些问题的答案添加了更大的压力。
发明内容
在一个方面中，本申请提供一种存储器装置，其包括：内部存储单元，其经配置以存储对应于所述存储器装置的操作速度的模式数据；控制解码器，其耦合到所述内部存储单元，所述控制解码器经配置以基于所述模式数据产生延迟控制信号；及输入缓冲器，其耦合到所述控制解码器，所述输入缓冲器经配置以基于所述延迟控制信号调整输入信号的延迟。
在另一方面中，本申请提供一种操作存储器装置的方法，所述方法包括：确定所述存储器装置的操作速度设定；根据所述操作速度设定产生延迟控制信号；及根据所述延迟控制信号控制输入信号的延迟。
附图说明
图1为根据本发明技术的实施例的存储器装置的框图。
图2为根据本发明技术的实施例的实例时钟树电路的框图。
图3A为根据本发明技术的实施例的实例输入缓冲器的框图。
图3B为根据本发明技术的另一实施例的实例输入缓冲器的框图。
图4为根据本发明技术的实施例的实例控制解码器电路的框图。
图5为根据本发明技术的实施例的实例边界控制电路的框图。
图6为说明根据本发明技术的实施例的操作存储器装置的实例方法的流程图。
图7为包含根据本发明技术的实施例的存储器装置的系统的示意图。
具体实施方式
如下文更详细地描述，本文中所揭示的技术涉及存储器装置、具有存储器装置的系统，及用于控制定时关键信号的内部延迟的相关方法。存储器装置(例如DRAM装置)可包含处理来自模式寄存器的一或多个输出(例如经配置以使装置绕过一或多个内部延迟的延迟跳跃信号)的定时解码器。对于某些操作模式(例如中等操作速度模式)，定时解码器及/或模式寄存器可处理延迟跳跃信号且进一步绕过片选(CS)输入缓冲器、列地址(CA)输入缓冲器等中的一或多个延迟。
在一些实施例中，在全速DRAM操作(例如4.3Gbps)下，全功率可施加到CA/CS输入缓冲器及CK输入缓冲器两者。这两个缓冲器中的每一个中的内部延迟电路可经配置以具有相当的延迟，使得来自CK及CA/CS的信号基本上同时到达CsLatch及CaLatch以成功地锁存。在低速DRAM操作(例如1.6Gbps)下，降低的功率可施加到CA/CS输入缓冲器及CK输入缓冲器两者。归因于施加(到两个输入缓冲器)的功率降低，两个缓冲器中的延迟成比例地增大，使得来自CK及CA/CS的信号同时到达CsLatch及CaLatch以成功地锁存。然而，在中速DRAM操作(例如3.2Gbps)下，仅到CA/CS输入缓冲器的功率降低，但到CK输入缓冲器的功率可能并不降低。因此，无需任何调整，CA/CS输入缓冲器经历提高的传播延迟，但CK输入缓冲器并不如此，使得CK信号比对应CS及CA信号更早到达CsLatch/CaLatch。传播延迟的差异在此模式下可能发生故障，且导致降低的产率。可基于延迟跳跃信号(例如对应于定时解码器及/或模式寄存器)通过控制CA/CS输入缓冲器的延迟来预防此类故障。
图1为根据本发明技术的实施例的存储器装置(例如半导体存储器装置100，例如DRAM装置)的框图。存储器装置100可包含多个存储体(例如图1的实例中的存储体0到15)，其各自包含存储器单元阵列，例如存储器阵列150。在存储体内，每个存储器阵列可包含多个字线(WL)、多个位线(BL)和布置在字线和位线的相交点处的多个存储器单元。存储器单元可包含数种不同存储器媒体类型中的任一个，包含电容式、磁阻式、铁电、相位变换等等。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。感测放大器(SAMP)可针对对应位线BL经提供且连接至至少一个相应本地I/O线对(LIOT/B)，其随后可经由转移门(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述转移门可充当开关。存储器阵列150还可包含板线和用于管理它们的操作的对应电路。
存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置可进一步包含用以接收片选信号(CS)的片选端子；用以接收时钟信号CK及CKF的时钟端子；数据及数据相关端子DQ、DQS、DBI及DMI；电源端子VDD、VSS、VDDQ及VSSQ。
可从外部向命令和地址端子供应地址信号和存储体地址信号。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105转移到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140，且将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储体地址信号(未示出)以选择所述多个存储体中的一个。
可从存储器控制器向命令及地址端子供应命令信号CMD、地址信号ADDR及CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含获取命令，所述获取命令可包含读取命令和写入命令)。CS可用于选择存储器装置100以对提供到命令及地址端子的命令及地址作出响应。当有源CS被提供到存储器装置100时，可对命令和地址进行解码，并且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含用以解码内部命令信号ICMD以产生用于执行存储器操作的各种内部信号及命令的电路，例如，用以选择字元线的行命令信号及用以选择位线的列命令信号。内部命令信号还可包含输出和输入激活命令，例如计时命令CMDCK。
当发出读取命令并及时向行地址和列地址供应读取命令时，可从存储器阵列150中的通过这些行地址和列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可向输入/输出电路160提供内部命令，以使得可结合RDQS时钟、DBI及DMI信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ输出读取数据。读取数据可在由读取时延信息(RL)界定的时间处经提供，所述读取时延信息可在存储器装置100中，例如在模式寄存器180中进行编程。RL可在CK时钟信号的时钟循环方面经界定。举例来说，RL(例如MR2OP<2:0>)可为当提供相关联读取数据时在读取命令由存储器装置100接收之后的CK信号的时钟循环的数目。并且，RL可对应于工作频率，例如高频设定(例如4.3Gbps)、低频设定(例如1.6Gbps)、中频设定(例如3.2Gbps)等。类似于RL，写入时延信息(WL)可在存储器装置100中，例如在模式寄存器180中进行编程，且在CK时钟信号的时钟循环方面经界定，且可能对应于工作频率。
与高频设定及低频设定不同，中频设定可在时钟与CA/CS信号之间引入不平衡传播延迟。举例来说，在全速DRAM操作(例如4.3Gbps)下，全功率可施加到CA/CS输入缓冲器及CK输入缓冲器两者。这两个缓冲器中的每一个中的内部延迟电路可经配置以具有相当的延迟，使得来自CK及CA/CS的信号基本上同时到达CsLatch及CaLatch以成功地锁存。并且，在低速DRAM操作(例如1.6Gbps)下，降低的功率施加到CA/CS输入缓冲器及CK输入缓冲器两者。归因于施加(到两个输入缓冲器)的功率降低，两个缓冲器中的延迟成比例地增大，使得来自CK及CA/CS的信号基本上同时到达CsLatch及CaLatch以成功地锁存。然而，在中速DRAM操作(例如3.2Gbps)下，仅到CA/CS输入缓冲器的功率降低，而到CK输入缓冲器的功率可能并不降低。因此，CK电路路径及CA/CS电路路径将引入不同传播延迟，使得来自CK的信号将在与来自CA/CS的信号不同的时间处(例如较早地)到达锁存器。
存储器装置100可进一步包含经配置以控制RL的操作速度解码器190。操作速度解码器190可经配置以解码/识别工作频率，且作为响应，控制/绕过一或多个延迟以控制RL。举例来说，对于中频设定，操作速度解码器190可产生延迟旁路信号。基于延迟旁路信号，存储器装置100在传达CA/CS信号时可绕过一或多个延迟。因此，使用操作速度解码器190及所产生的延迟旁路信号，存储器装置100可减小/消除CK电路路径与CA/CS电路路径之间的传播延迟中的差异/不平衡。基于绕过CA/CS输入缓冲器中的一或多个延迟，CA/CS信号可与CK信号基本上同时到达锁存器，其可减少由信号的不均匀到达引起的故障及产率降低。
当发出写入命令并及时向行地址和列地址供应所述命令时，写入数据可供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，以使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可写入由行地址及列地址指定的存储器单元中。可以由写入时延WL信息界定的时间向数据端子提供写入数据。写入时延WL信息可在存储器装置100中，举例来说，在模式寄存器(图1中未示出)中进行编程。可在CK时钟信号的时钟循环方面界定写入时延WL信息。举例来说，写入时延信息WL可为当接收相关联写入数据时在写入命令由存储器装置100接收之后的CK信号的时钟循环的数目。
可向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP可在行解码器140中使用，内部电势VOD和VARY可在存储器阵列150中包含的感测放大器中使用，并且内部电势VPERI可在许多其它电路块中使用。
还可向电源端子供应电源电势VDDQ。电源电势VDDQ以及电源电势VSS可被供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可为与电源电势VDD相同的电势。在本发明技术的另一实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，可针对输入/输出电路160使用专用电源电势VDDQ，以使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF可供应到时钟输入电路120。CK及CKF信号可互补。互补时钟信号可同时具有相对的时钟级和相对的时钟级之间的转变。举例来说，当时钟信号处于低时钟级时，互补时钟信号处于高级，并且当时钟信号处于高时钟级时，互补时钟信号处于低时钟级。此外，当时钟信号从低时钟级转变到高时钟级时，互补时钟信号从高时钟级转变到低时钟级，并且当时钟信号从高时钟级转变到低时钟级时，互补时钟信号从低时钟级转变到高时钟级。
时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。举例来说，当通过来自命令解码器115的CKE信号(未示出)启用时，输入缓冲器可接收CK及CKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可供应到内部时钟电路130。内部时钟电路130可基于所接收到的内部时钟信号ICLK及来自命令/地址输入电路105的时钟启动信号CKE提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160，并且可用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，以使得可以不同数据速率从存储器装置100输出数据和将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可为合意的。当期望较低电力消耗时，较低时钟频率可为合意的。
存储器装置100可连接到能够利用存储器以临时或永久地存储信息的数个存储器装置中的任一个，或其组件。举例来说，存储器装置100的主机装置可以是计算装置，例如台式计算机或便携式计算机；服务器；手持式装置(例如移动电话、平板计算机、数字阅读器、数字媒体播放器)；或其某一组件(例如中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换器、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数个其它产品中的任一个。在一个实施例中，主机装置可直接连接到存储器装置100，但是在其它实施例中，主机装置可间接连接到存储器装置(例如，通过网络连接或经由中间装置)。
图2为根据本发明技术的实施例的实例时钟树电路200(例如图1的地址命令输入电路105或其部分)的框图。时钟树电路200可表示用于接收及锁存输入数据(例如CS,CA<n:0>等)的电路路径。
时钟树电路200可包含经配置以接收输入数据的缓冲器。举例来说，时钟树电路200可包含CLK输入缓冲器(CLKIB)、CS输入缓冲器(CSIB)、一组CA输入缓冲器(CAIB)等。CLKIB可通过根据电力电平/状态操作的一或多个交换器接收一或多个时钟信号(例如CLK_t、CLK_c等)。CSIB及CAIB可从焊盘接收对应CS数据及CA数据。
时钟树电路200可包含连接到CLKIB的输出的时钟分频器212。时钟分频器212可产生时钟输出(例如输入时钟信号的分割频率)，例如第一/奇数时钟输出(PCLKPCO)、第二/偶数时钟输出(PCLKPCE)等。时钟输出可提供到时钟树电路200中的一或多个锁存器。
时钟树电路200可包含CS延迟214以及一或多个CA延迟216(例如对应于一组CA(0)到CA(n))。在一些实施例中，时钟树电路200可包含用于CS延迟214的一个延迟组件及用于CA延迟216的六个或更多个延迟组件。
在延迟后，CA及CS信号可提供到对应锁存器。时钟树电路200可包含一或多个CS锁存器(例如第一CS锁存器222、第二CS锁存器224等)及/或一或多个CA锁存器(例如第一组CA锁存器226、第二组CA锁存器228等)。举例来说，第一/奇数CS锁存器222可能根据第一/奇数时钟输出锁存CS数据，且第二/偶数CS锁存器224可根据第二/偶数时钟输出锁存CS数据。并且，第一/奇数组CA锁存器226可根据第一/奇数时钟输出锁存CA数据，且第二/偶数组CA锁存器228可根据第二/偶数时钟输出锁存CA数据。
时钟树电路200可进一步包含经配置以例如使用延迟控制信号232(fnCAskip)来控制RL(例如CS及/或CA信号的传播延迟)的机制(例如电路配置)。举例来说，存储器装置100(例如地址/命令输入电路105、命令解码器115、模式寄存器180等)可基于存储器操作的操作速度独立地受控制。基于操作速度(例如模式寄存器180中的值)，图1的解码器190可产生延迟控制信号232。时钟树电路200(例如地址/命令输入电路105)可接收延迟控制信号232，例如在CS延迟214及/或CA延迟216处。基于延迟控制信号232(例如当操作速度为中等操作速度时)，时钟树电路200可经配置以根据延迟控制信号232绕过延迟中的一或多个。在一些实施例中，时钟树电路200(例如在CS延迟模块214及/或CA延迟模块216处)可包含根据延迟控制信号232将电路路径连接到延迟组件或平行旁路路径(例如电导体/短接)的交换器。
图3A为根据本发明技术的实施例的实例输入缓冲器300的框图。输入缓冲器300可包含经配置以接收并处理输入信号302(例如CS信号、CA信号等)的一或多个缓冲器/反相器304。举例来说，输入缓冲器300可包含CS缓冲器、CA缓冲器、图2的CS延迟214、图2的CA延迟216，其一部分或其组合。
传统地，CS/CA输入缓冲器可包含一系列缓冲器(例如反相器)。举例来说，传统CS/CA输入缓冲器可包含串联连接的一组(例如五个)反相器。因此，传统CS/CA输入缓冲器提供与所述一系列缓冲器一致的处理延迟/传播延迟。
与传统设计不同，输入缓冲器300可经配置以改变施加到输入信号302的延迟的量。输入缓冲器300可根据延迟控制信号232(fnCAskip)改变延迟的量。举例来说，输入缓冲器300可包含经配置以选择多个缓冲器/反相器的选择电路306，所述选择电路用于处理输入信号302。选择电路306可包含两个或更多个分支，其各自包含电路组件(例如，反相器、如NAND门的选择门等)的不同量及/或配置。
在一些实施例中，选择电路306可包含第一电路路径/分支(例如，如图3A中所示的顶部部分/路径)，所述第一电路路径/分支包含第一路径选择门312、一或多个第一路径延迟、第一路径输出缓冲器314。选择电路306可进一步包含平行于第一电路路径的第二电路路径/分支(例如，如图3A中所示的底部部分/路径)。第二电路路径可包含比第一电路路径更少数目个电路组件且提供更小传播延迟。举例来说，第二电路路径可包含第二路径输出缓冲器324。第二电路路径可能没有任何额外选择门及/或延迟。
在通过电路路径控制输入信号302的传播中，选择电路306可使用延迟控制信号232及/或反相旁路信号332(例如与延迟控制信号232反向)。在一些实施例中，第一路径选择门312可包含经配置以根据反相旁路信号332接收并处理输入信号302或其导出的NAND门。并且，第一路径输出缓冲器314及/或第二路径输出缓冲器324可经配置以根据延迟控制信号232及/或反相旁路信号332处理输入信号302或其导出。第一路径输出缓冲器314及第二路径输出缓冲器324可经配置以根据延迟控制信号232的相对值及/或反相旁路信号332处理传入信号(例如输入信号302的导出)。举例来说，第一路径输出缓冲器314可根据延迟控制信号232的反相值及/或反相旁路信号332处理传入信号，且第二路径输出缓冲器324可根据延迟控制信号232和反相旁路信号332的反相值处理传入信号。
基于选择电路306，输入缓冲器300可通过顶部分支/部分为输入信号302提供第一传播延迟。选择电路306可在延迟控制信号232并非有源时，例如在操作速度被设定成高或低时提供第一传播延迟。并且，输入缓冲器300可通过底部分支/部分为输入信号302提供第二传播延迟，所述第二传播延迟比第一传播延迟更短/更小。选择电路306可在延迟旁路信号232为有源时，例如在操作速度被设定成中等时提供第二传播延迟。因此，选择电路306可使用延迟旁路信号232绕过一或多个延迟且将CA/CS信号的传播与CK信号的传播匹配。
图3B为根据本发明技术的另一实施例的实例输入缓冲器350的框图。输入缓冲器350可包含经配置以接收并处理输入信号302(例如CS信号、CA信号等)的缓冲器/反相器304中的一或多个。举例来说，输入缓冲器350可包含CS缓冲器、CA缓冲器、图2的CS延迟214、图2的CA延迟216，其一部分或其组合。
类似于输入缓冲器300，输入缓冲器350可经配置以改变施加到输入信号302的延迟的量。举例来说，输入缓冲器300可包含经配置以选择多个缓冲器/反相器的选择电路356，所述选择电路用于处理输入信号302。选择电路356可包含两个或更多个分支，其各自包含电路组件(例如反相器、如NAND门的选择门等)的不同量及/或配置。在一些实施例中，选择电路356可包含第一电路路径/分支(例如，如图3B中所示的顶部部分/路径)及平行于第一电路路径/分支的第二电路路径/分支(例如，如图3B中所示的顶部部分/路径)。
在一些实施例中，选择电路356可包含第一电路路径中的第一路径选择门362(例如NAND门)及/或一或多个第一路径延迟及第二电路路径中的第二路径选择门372(例如NAND门)。选择电路356可进一步包含输出控制门364(例如NAND门)，所述输出控制门基于来自第一电路路径及第二电路路径两者的信号产生输出(例如输入信号302的处理输出)。
第一路径选择门362及第二路径选择门372都可接收并处理传入信号(例如输入信号302或其处理结果)。第一路径选择门362及第二路径选择门372可根据反向信号进一步处理传入信号。举例来说，第一路径选择门362可根据反相旁路信号332处理传入信号，且第二路径选择门372可根据延迟控制信号232处理传入信号。第一路径选择门362的输出可使用一或多个第一路径延迟经进一步处理且接着路由到输出控制门364。第二路径选择门372的输出可直接路由到输出控制门364。第二电路路径可包含比第一电路路径更少数目个电路组件且提供更小传播延迟。举例来说，第二电路路径可包含第二路径选择门372而无任何额外选择门及/或延迟。
因此，输入缓冲器350可通过顶部分支/部分为输入信号302提供第一传播延迟且通过底部分支/部分提供第二传播延迟。第二传播延迟可比第一传播延迟更短/更小。选择电路356可在延迟控制信号232并非有源时，例如在操作速度被设定成高或低时提供第一传播延迟，且在延迟旁路信号232为有源时，例如在操作速度被设定成中等时提供第二传播延迟。因此，选择电路306可使用延迟旁路信号232绕过一或多个延迟且将CA/CS信号的传播与CK信号的传播匹配。
图4为根据本发明技术的实施例的实例控制解码器电路400(例如图1的解码器190或其部分)的框图。控制解码器电路400可经配置以产生延迟控制信号232。在一些实施例中，控制解码器电路400可产生其它控制信号(例如fnCA、fnCLK、VCCP、电平移位器等)以及到控制信号232。控制解码器电路400可基于接收/存取及处理DRAM模式数据402，例如存储在图1的模式寄存器180及/或熔丝阵列中的值来产生延迟控制信号232。在一些实施例中，DRAM模式数据402可包含表示图1的存储器装置100的操作速度的三个位(例如P0、P1及P2或MR2op[2:0])。因此，DRAM模式数据402可能对应于RL或WL。
使用控制解码器电路400，解码器190可根据时钟速度调整处理DRAM模式数据402。举例来说，中等模式时钟速度可由模式寄存器180中(例如，在由JEDEC核准为光谱变化时)或熔丝阵列中的值修改，使得中速/频率为不同值(例如2.7Gbps、2.1Gbps等)。控制解码器电路400或解码器190可考虑在确定是否断言延迟控制信号232中修改中等速度。
在一些实施例中，控制解码器电路400可包含经配置以处理DRAM模式数据402的个别位的第一组组件(例如包含一或多个逻辑门，例如AND/OR/NAND/NOR/反相器等的接收电路412)接收电路412的输出可作为输入提供到第二组组件(例如包含一或多个逻辑门(例如NAND门)的微调控制电路414)。微调控制电路414可经配置以根据表示速度修改的速度调整数据404(Cntrl2p7、Cntrl1p6、Cntrl3p2、Cntrl2p1等)处理DRAM模式数据402。
在一些实施例中，控制解码器电路400可根据RL控制/启用数据(Cntrl<2>)处理DRAM模式数据402且产生延迟控制信号232。在一些实施例中，控制解码器电路400可根据延迟控制信号232及表示CLK信号是否为单端的时钟状态处理DRAM模式数据402且产生其它控制信号。举例来说，CLKMR表示CLK信号是否为单端。当CLKMR高时，MSNGL_VCCP受控制为高，且图2中的CLKIB受控制以接收VREFCA作为参考电压，其为单端操作。并且当CLKMR低时，MSNGLf_VCCP受控制为高，且图2中的CLKIB受控制以接收CLK_c作为差分时钟信号，其为差分操作。
图5为根据本发明技术的实施例的实例边界控制电路500的框图。边界控制电路500可经配置以基于处理RL边界控制数据502产生速度调整数据404。在一些实施例中，边界控制数据502可包含两个位(例如Cntrl<1:0>)。所产生的速度调整数据404可作为输入提供到图4的控制解码器电路400，例如在图4的微调控制电路414处。
边界控制电路500可使用一组电路组件处理边界控制数据502。举例来说，边界控制电路500可包含逻辑门，例如反相器、AND、OR、NAND、NOR等。在一些实施例中，边界控制电路500可产生速度调整数据404，所述速度调整数据包含第一调整值522(Cntrl3P2)、第二调整值524(Cntrl2p7)、第三调整值526(Cntrl2p1)、第四调整值528(Cntrl1p6)等。速度调整数据404的每一值可对应于例如通过将边界控制数据502输入到逻辑门的独特组合来独特地处理或组合边界控制数据502。举例来说，如图5中所示出，第一调整值522可对应于将NOR运算应用于边界控制数据502。并且，第二调整值524可对应于将Cntrl<1>反转且接着将NAND运算应用于经反转结果及Cntrl<0>。类似地，第三调整值526可对应于将Cntrl<0>反转且接着将NAND运算应用于经反转结果及Cntrl<1>。第四调整值528可对应于将NAND运算应用于边界控制数据502。在一些实施例中，NAND门可各自后跟着反相器。
图6为说明根据本发明技术的实施例的操作存储器装置(例如图1的存储器装置100)的实例方法600的流程图。方法600可用于控制一或多个输入信号(例如CA、CS等)的传播延迟。方法600可用于操作图2的时钟树电路200、图3A的输入缓冲器300、图3B的输入缓冲器350、图4的控制解码器电路400、图5的边界控制电路500等。
在框602处，存储器装置100可确定操作速度设定(例如图4的模式数据402)，例如高/全速操作(例如4.3Gbps)、低速操作(例如1.6Gbps)、中速操作(例如3.2Gbps)等。存储器装置100可将对操作速度的设定存储在指定位置(例如图1的模式寄存器180及/或图1的存储器阵列150)中。存储器装置100(例如图1的操作速度解码器190)可通过存取指定位置中存储的设定确定操作速度。
在一些实施例中，例如在框622处，存储器装置100可从一组多个速度设定选择中等操作速度。举例来说，存储器装置100可针对中等速度设定调整操作速度。并且，存储器装置100可从一组可能的设定选择在高/全速操作与低速操作之间的中等操作速度中的一个。存储器装置100可将中等操作速度设定为高/全速操作与低速操作之间的速度(例如3.2Gbps、2.7Gbps、2.1Gbps等)。
在框604处，存储器装置100可受控制以设定对应于所选中等操作速度的时延边界数据(例如图5的边界控制数据502)。当中等操作速度在多个中等速度设定之间变化时，存储器装置100(例如操作速度解码器190)可受控制以基于存取指定位置(例如模式寄存器180、存储器阵列150等)设定时延边界数据。
在框606处，存储器装置100可根据操作速度(例如模式数据402)、时延边界数据(例如边界控制数据502)等产生延迟控制信号(例如图2的延迟控制信号232)。存储器装置100可基于将模式数据402输入到控制解码器电路400中来产生延迟控制信号。存储器装置100可根据图4的速度调整数据404进一步产生延迟控制信号，所述速度调整数据由将时延边界数据输入到边界控制电路500中而产生。在一些实施例中，存储器装置100可在存储器装置100被设定成中等操作速度时产生延迟控制信号。当操作速度被设定成全速或低速时，延迟控制信号可未激活/断开。
在框608处，存储器装置100(例如图2的CS延迟214、CA延迟216等)可根据延迟控制信号控制输入信号的延迟。举例来说，地址/命令输入电路105或输入缓冲器(例如输入缓冲器300、输入缓冲器350等)可从解码器190接收延迟控制信号。存储器装置100(例如地址/命令输入电路105、输入缓冲器300、输入缓冲器350等)可根据延迟控制信号控制输入信号(例如CS、CA等)的延迟(例如传播延迟及/或RL)。
在一些实施例中，例如在框624处，存储器装置100可基于选择用于传播输入信号的多个平行电路路径中的一个来控制延迟。举例来说，存储器装置100(例如输入缓冲器300、输入缓冲器350等)可包含电路，所述电路包含多个平行电路路径(例如第一/顶部电路路径、第二/底部电路路径等)，所述多个平行电路路径各自包含不同数目及/或类型的组件。因此，电路路径中的每一个可能对应于不同传播延迟/RL。存储器装置100可根据延迟控制信号选择路径中的一个。在一些实施例中，当操作速度被设定成中等速度时，存储器装置100可选择具有较短传播延迟的路径。在一些实施例中，例如在框625处，存储器装置100可基于在将输入信号从输入缓冲器传达到输入锁存器中绕过一或多个延迟组件来控制延迟。
在框610处，存储器装置100(例如时钟树电路200)可将输入信号从输入缓冲器传达到输入锁存器(例如CS锁存器222/224、CA锁存器226/228等)。存储器装置100在将输入信号从输入缓冲器传达到输入锁存器中可通过延迟模块传达输入信号。因此，输入信号可对应于与延迟控制信号相关联的延迟。在控制延迟中，存储器装置100可将输入信号的传播与时钟信号匹配。延迟控制信号及相关联延迟控制可改进输入信号与时钟信号之间的对齐/定时，其可通过减少所需定时窗等来进一步减小数据处理/锁存误差，提高处理速度。
在框612处，存储器装置100(例如CS锁存器222/224、CA锁存器226/228等)可锁存器输入信号以用于进一步处理(例如读取操作、写入操作等)。存储器装置100可根据时钟信号将输入信号锁存在对应锁存器处。
图7为包含根据本发明技术的实施例的存储器装置的系统的示意图。上文参考图1到6所描述的前述存储器装置中的任一个可并入到无数更大和/或更复杂的系统中，其代表性实例是在图7中示意性地示出的系统780。系统780可包含存储器装置700、电源782、驱动器784、处理器786，及/或其它子系统或组件788。存储器装置700可包含大体上类似于上文参考图1到6所描述的存储器装置的特征的特征，且因此可包含用于执行来自主机装置的直接读取请求的各种特征。所得系统780可执行多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统780可以包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统780的组件可容纳于单个单元中或分布在多个互连的单元中(例如，通过通信网络)。系统780的组件还可包含远程装置和多种计算机可读媒体中的任一种。
从上文中应了解，尽管本文中已经出于说明的目的描述了本技术的特定实施例，但是可以在不偏离本发明的情况下进行各种修改。此外，在特定实施例的上下文中描述的新技术的某些方面还可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本技术的范围内。因此，本公开及相关联的技术可涵盖未明确地在本文中展示或描述的其它实施例。
在上文所说明的实施例中，已在并入有基于DDR的DRAM的装置的上下文中描述存储器装置。然而，除DDR DRAM以外或作为DDR DRAM的替代，根据本发明技术的其它实施例配置的存储器装置可包含其它类型的合适存储媒体，例如基于NAND或NOR的存储媒体、非易失性存储媒体、磁性存储媒体、相变存储媒体、铁电存储媒体等。
如本文所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传输，和/或操控数据结构。术语数据结构包含布置为位、字或代码字、块、文件、输入数据、系统产生的数据(例如，计算出的或所产生的数据)以及程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间及在运行制造商的或第三方固件之后或同时进行的过程、功能、动作或实施方案。动态地进行过程、功能、动作或实施方案可能在设计、制造及初始测试、设置或配置后或之后发生。
以充分细节描述上文实施例以使所属领域的技术人员能够制作和使用实施例。然而，相关领域的技术人员将理解，本技术可具有额外实施例，并且本技术可在没有上文参考图1到7描述的实施例的细节中的若干个的情况下实践。
从上文中应了解，尽管本文中已经出于说明的目的描述了本技术的特定实施例，但是可以在不偏离本发明的情况下进行各种修改。此外，在特定实施例的上下文中描述的新技术的某些方面还可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本技术的范围内。因此，本公开及相关联的技术可涵盖未明确地在本文中展示或描述的其它实施例。

Claims (20)

1.一种存储器装置，其包括：
内部存储单元，其经配置以存储对应于所述存储器装置的操作速度的模式数据；
控制解码器，其耦合到所述内部存储单元，所述控制解码器经配置以基于所述模式数据产生延迟控制信号；及
输入缓冲器，其耦合到所述控制解码器，所述输入缓冲器经配置以基于所述延迟控制信号调整输入信号的延迟。
2.根据权利要求1所述的存储器装置，其中：
所述输入缓冲器包含一或多个延迟组件；且
所述输入缓冲器经配置以基于所述延迟控制信号绕过所述一或多个延迟组件。
3.根据权利要求2所述的存储器装置，其中所述输入缓冲器包含选择电路，所述选择电路经配置根据所述延迟控制信号将所述输入信号路由到第一电路路径或第二电路路径，其中所述第一电路路径及所述第二电路路径对应于不同传播延迟。
4.根据权利要求3所述的存储器装置，其中：
所述第一电路路径包含所述一或多个延迟组件及第一输出缓冲器，所述第一输出缓冲器经配置以在所述延迟控制信号对应于第一状态时输出所述输入信号；且
所述第二电路路径包含第二输出缓冲器，所述第二输出缓冲器经配置以在所述延迟控制信号对应于第二状态时接收及输出所述输入信号。
5.根据权利要求3所述的存储器装置，其中所述选择电路包含第一选择门及第二选择门，其中：
所述第一电路路径包含以可操作方式耦合到所述一或多个延迟组件的所述第一选择门，所述第一选择门经配置以在所述延迟控制信号对应于第一状态时输出所述输入信号；且
所述第二电路路径包含所述第二选择门，所述第二选择门经配置以在所述延迟控制信号对应于第二状态时输出所述输入信号。
6.根据权利要求1所述的存储器装置，其中所述控制解码器经配置以在所述操作速度为在高速设定与低速设定之间的中等速度时产生绕过一或多个延迟组件的所述延迟控制信号。
7.根据权利要求6所述的存储器装置，其中：
内部存储单元经配置以存储表示多个中等速度设定当中的所述中等速度的设定的时延边界数据，其中所述多个中等速度设定在所述高速设定与所述低速设定之间；且
所述控制解码器经配置以基于所述时延边界数据产生所述延迟控制信号。
8.根据权利要求1所述的存储器装置，其中所述输入信号包含命令信号、地址信号或片选信号。
9.根据权利要求1所述的存储器装置，其进一步包括：
时钟缓冲器，其经配置以接收时钟信号；及
输入锁存器，其耦合到所述时钟缓冲器及所述输入缓冲器，所述输入锁存器经配置以根据所述时钟信号锁存所述输入信号。
10.根据权利要求9所述的存储器装置，其中所述输入信号的所述延迟对应于所述时钟信号的传播延迟。
11.根据权利要求9所述的存储器装置，其中：
所述时钟信号对应于第一功率输入；
所述输入信号对应于第二功率输入；且
所述控制解码器经配置以在所述第二功率输入相对于所述第二功率输入降低时产生所述延迟控制信号。
12.根据权利要求1所述的存储器装置，其中所述内部存储单元包含存储器阵列，其中所述存储器阵列的一部分经配置以存储所述模式数据。
13.根据权利要求1所述的存储器装置，其中所述内部存储单元包含经配置以存储所述模式数据的模式寄存器。
14.根据权利要求13所述的存储器装置，其进一步包括：
一或多个解码器，其耦合到所述输入缓冲器，所述一或多个解码器经配置以处理地址、片选信号、命令，或其组合；
其中：
所述输入缓冲器包括经配置以接收所述输入信号的地址命令输入电路；
所述模式寄存器耦合到所述一或多个解码器；
所述控制解码器耦合到所述模式寄存器，所述控制解码器经配置以：
存取所述模式寄存器中存储的所述模式数据以产生所述延迟控制信号，且
将所述延迟控制信号传达到所述地址命令输入电路。
15.根据权利要求1所述的存储器装置，其中所述存储器装置包括动态随机存取存储器DRAM。
16.一种操作存储器装置的方法，所述方法包括：
确定所述存储器装置的操作速度设定；
根据所述操作速度设定产生延迟控制信号；及
根据所述延迟控制信号控制输入信号的延迟。
17.根据权利要求16所述的方法，其中所述输入信号包含地址信号、片选信号，或其组合。
18.根据权利要求16所述的方法，其中控制所述延迟包含针对所述输入信号选择多个平行电路路径中的一个，其中所述多个平行电路路径中的每一个包含不同数目及/或类型的电路组件且提供不同传播延迟。
19.根据权利要求16所述的方法，其进一步包括：
将所述输入信号从输入缓冲器传达到输入锁存器；
其中：
控制所述延迟包含在将所述输入信号从所述输入缓冲器传达到所述输入锁存器时绕过一或多个延迟组件。
20.根据权利要求19所述的方法，其进一步包括：
从一组多个中等速度设定选择中等操作速度，其中所述多个中等速度设定在高速设定与低速设定之间；
确定对应于所选中等操作速度的时延边界数据；
其中：
产生所述延迟控制信号包含根据所述时延边界数据产生所述延迟控制信号。
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