CN110771043A - 用于死区时间控制的定时控制器 - Google Patents

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Abstract

描述了用于仅使用低压晶体管(410内部)来偏置和驱动高压半导体器件(T1，T2)的系统、方法和装置。装置(410)和方法适于控制多个高压半导体器件(T1，T2)以实现高压功率控制，例如，功率放大器、功率管理和转换(例如，DC/DC)以及第一电压(VIN)与低压控制晶体管的最大电压处理(Vdd1，Vdd2)相比较大的其他应用。根据一方面，通过包括晶体管、电流源和电容器的基本边沿延迟电路(图4：215内部；图14a：1410)提供对高压半导体器件(T1，T2)的控制信号(IN)的边沿(图4：215；图14a：1410)的定时控制。可以经由开关将反相器选择性地耦合至基本边沿延迟电路的输入和/或输出，以允许对控制信号的上升沿或下降沿的定时控制。

Description

用于死区时间控制的定时控制器
相关申请的交叉引用
本申请要求于2017年6月19日提交的题为“DC-Coupled High-Voltage LevelShifter”的美国专利申请15/627,196的优先权，其全部公开内容通过引用并入本文中。
本申请可以涉及于2016年11月1日发布的题为“Level Shifter”的美国专利第9,484,897号，其全部公开内容通过引用并入本文中。本申请可以涉及于1995年5月6日发布的题为“Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer”的美国专利第5,416,043号，其全部公开内容通过引用并入本文中。本申请还可以涉及于1997年2月4日发布的题为“Minimum charge FET fabricated on an ultrathin siliconon sapphire wafer”的美国专利第5,600,169号，其全部公开内容通过引用并入本文中。本申请还可以涉及于2015年12月9日提交的题为“S-Contact for SOI”的美国专利申请第14/964,412号，其全部公开内容通过引用并入本文中。本申请还可以涉及于2017年4月14日提交的题为“S-Contact for SOI”的美国专利申请第15/488,367号，其全部公开内容通过引用并入本文中。本申请还可以涉及于2015年5月5日发布的题为“Method and Apparatusfor Use in Digitally Tuning a Capacitor in an Integrated Circuit Device”的美国专利第9,024,700B2号，其全部公开内容通过引用并入本文中。
技术领域
本文所描述的各个实施方式总体上涉及用于仅使用低击穿电压晶体管来偏置和驱动高压半导体器件的系统、方法和设备。
背景技术
在控制在高压条件下操作的高压半导体器件的应用中，通常在对应的控制电路中使用高击穿电压晶体管。例如，在传统的氮化镓(GaN)功率管理应用中，诸如横向扩散金属氧化物半导体(LDMOS)、双极型或高压金属氧化物半导体场效应晶体管(MOSFET)的晶体管可以用于控制在高压条件下操作的GaN器件。由于与GaN器件的品质因数(FOM)相比，这些控制晶体管通常具有差的FOM，从而可能例如限制GaN器件的操作频率，因此整个电路(例如，功率管理)可能在性能上受大的高压控制晶体管——其可能难以快速充电和放电(例如它们的FOM太高)——限制，并且因此使用GaN器件的益处可能显著地降低。除了功率管理应用之外，在诸如音频放大器(尤其是D类音频放大器)的放大器、滤波器组、以及谐振电路的驱动器、以及峰值电压可能超过用于实现该应用的控制电路的电压处理能力的任何其他应用中可以发现高电压信号。
本申请适用于具有高侧(HS)和低侧(LS)控制装置的那些电路，其将公共输出节点上拉至高电压或将输出节点下拉至低电压(通常是参考电压或地)。这样的电路需要效率、低失真、高速度、灵活性、可靠性和低成本。本申请通过向原申请添加死区时间控制来解决这些问题。
在控制高压器件的这样的应用中，可以期望严格地控制高压器件的ON(导通)状态的定时，以例如减少或消除高压器件在ON状态下的交叠时间。
发明内容
根据本公开内容的第一方面，一种被配置成控制输入方波信号的边沿的定时的定时控制电路，该定时控制电路包括：第一处理路径，其包括以串联连接布置的第一多个相同可配置边沿延迟电路，第一处理路径被配置成选择性地延迟输入方波信号的上升沿和下降沿中的一者或两者；以及第二处理路径，其包括以串联连接布置的第二多个可配置边沿延迟电路，第二处理路径被配置成独立于第一处理路径选择性地延迟输入方波信号的上升沿和下降沿中的一者或两者；其中，可配置边沿延迟电路被配置成基于可配置边沿延迟电路的输入开关的ON(导通)状态或OFF(关断)状态来选择性地向上升沿和下降沿中的一者提供边沿延迟，并且其中，边沿延迟基于通过电流源使一个电容器充电以达到反相器(inverter)的跳变点电压的时间。
根据本公开内容的第二方面，一种电路装置，该电路装置被配置成提供用于控制在高电压域中操作的高侧(HS)器件和低侧(LS)器件的定时信息，该电路装置包括：在低电压域中操作的定时控制电路，其被配置成控制输入方波信号的边沿的定时，该定时控制电路包括：i)第一处理路径，用于提供HS器件的定时信息，该第一处理路径包括以串联连接布置的第一多个相同可配置边沿延迟电路，第一处理路径被配置成选择性地延迟输入方波信号的上升沿和下降沿中的一者或两者；以及ii)第二处理路径，用于提供LS器件的定时信息，该第二处理路径包括以串联连接布置的第二多个可配置边沿延迟电路，该第二处理路径被配置成独立于第一处理路径选择性地延迟输入方波信号的上升沿和下降沿中的一者或两者；其中，可配置边沿延迟电路被配置成基于可配置边沿延迟电路的输入开关的ON状态或OFF状态来选择性地向上升沿和下降沿中的一者提供边沿延迟，其中，边沿延迟基于通过电流源使一个电容器充电以达到反相器的跳变点电压的时间，其中，定时控制电路的所有晶体管器件均被配置成耐受显著小于高电压域的高电压的电压。
附图说明
并入本说明书并且构成本说明书的一部分的附图示出了本公开内容的一个或更多个实施方式，并且与示例实施方式的描述一起用于说明本公开内容的原理和实现方式。
图1示出了两个高压堆叠晶体管，即低侧LS晶体管T1和高侧HS晶体管T2。
图2示出了用于控制图1的高压堆叠晶体管的高侧的具有非电流(non-galvanic)耦合(例如，电容耦合)的栅极驱动器电路的现有技术实施方式。
图3A示出了表示通过图2所示的栅极驱动器电路的现有技术实施方式对脉冲信号HX的处理的定时图，其中HX信号的边沿的处理延迟基本上等于脉冲信号HX的脉冲宽度。
图3B示出了用于通过图2所示的栅极驱动器电路的现有技术实施方式对脉冲信号HX的处理的边沿检测电路。在图3B中还示出了到边沿检测电路的输入脉冲电压信号以及由边沿检测电路检测到的边沿电压信号。
图3C示出了表示通过图2所示的栅极驱动器电路的现有技术实施方式对脉冲信号HX的处理的定时图，其中，HX信号的边沿的处理延迟基本上等于LS晶体管T1的ON状态与HS晶体管T2的ON状态之间的死区时间长度。
图4示出了根据本公开内容的实施方式的可以用于控制图1的高压堆叠晶体管的低侧和高侧的栅极驱动器电路的框图。
图5A示出了用于通过图4的包括并联电阻电容耦合器的栅极驱动器电路对脉冲信号HX的处理的脉冲检测电路。
图5B示出了到图5A的脉冲检测电路的输入脉冲电压信号和由所述边沿检测电路检测到的脉冲电压信号。
图5C示出了图5A的脉冲检测电路的示例性实现方式，其中并联电阻电容耦合器包括串联连接的电阻器和串联连接的电容器。
图6A示出了根据本公开内容的具有图4所示的并联电阻电容耦合器的HS电平移位器的实施方式。在这样的实施方式中，使用排他性地包括低压晶体管的飞行(flying)比较器。
图6B和图6C示出了图6A中所示的HS电平移位器的变型，其中电荷泵电路用于增加电压电平以将脉冲输入至HS电平移位器。
图7示出了在图6A和图6B的HS电平移位器中使用的飞行比较器电路的细节。
图8A示出了飞行比较器的晶体管，其具有相对于飞行电压的高阻抗节点和低阻抗节点。
图8B示出了被提供以防护跨图8A中所描绘的晶体管的低阻抗节点和高阻抗节点的过电压的箝位电路。
图9A示出了根据本公开内容的实施方式，其中共源共栅级用于允许飞行比较器在高于飞行比较器的低压晶体管的电压耐受能力的电压上操作。
图9B示出了在不同的飞行电压域上操作的两个栅极驱动器的示例性实施方式。
图10A示出了根据本公开内容的示例性实施方式的对飞行比较器的差分输出信号起作用的逻辑电路的定时图。
图10B示出了根据本公开内容的用于提供图10A中所描绘的定时图的逻辑电路的示例性实施方式。
图11示出了图4所示的栅极驱动器电路的包括死区时间控制电路的公共输入逻辑块的更多细节。
图12A、图12B和图12C示出了由图4的栅极驱动器生成的高侧控制信号和低侧控制信号的定时图。
图13示出了由本公开内容的死区时间控制电路生成的控制信号的示例性相对定时。
图14A和图14B示出了根据本公开内容的实施方式的基本边沿延迟电路。
图15A和图15B示出了一个或更多个反相器与图14A和图14B的基本边沿延迟电路的输入和/或输出的耦合。
图16A和图16B示出了根据本公开内容的使用图14A和图14B的基本边沿延迟电路的死区时间控制电路的示例性实施方式。
图17A示出了根据本公开内容的实施方式的可配置边沿延迟电路，其基于图14A和图14B的基本边沿延迟电路并且具有选择性地延迟前沿或后沿的增加的灵活性。
图17B示出了基于图17A中所示的配置的可配置边沿延迟电路的附加实施方式，其具有选择性地将输出脉冲反相的增加的灵活性。
图18A示出了根据本公开内容的实施方式的基于可配置边沿延迟电路(1710A)和/或(1710B)的示例性死区时间控制电路。
图18B示出了根据本公开内容的实施方式的基于图17A和图17B的可配置边沿延迟电路的另一示例性死区时间控制电路。
图18C示出了根据本公开内容的基于图17A和图17B的可配置边沿延迟电路的边沿定时控制器的示例性实施方式。
图19示出了具有相对于处理、电压和温度变化的补偿电流的电流源电路。
图20A、图20B和图20C示出了根据本公开内容的可以在HS电平移位器的各种实施方式中使用的不同的低压晶体管结构。
图21是根据本公开内容的实施方式的用于以能够耐受等于或低于第二电压的电压的低压器件控制能够耐受高于第一电压的电压的高压器件的方法的各个步骤的流程图，其中，第一电压显著高于第二电压。
具体实施方式
如本公开内容中所使用的，开关晶体管(例如，可以具有导通ON状态和不导通OFF状态的晶体管)的品质因数(FOM)——也简称为FOM——是指晶体管的ON(导通)电阻Ron和晶体管的栅极电荷Qg的乘积。较低的FOM可以指示晶体管的较高的开关性能。具有低FOM——特别是在高耐受电压下——是GaN晶体管的独特特性，其能够在FOM约为高压MOSFET的FOM的十分之一的情况下处理最高达100伏。
如本公开内容中所使用的，低压器件或低压晶体管是指具有低击穿电压的半导体晶体管器件，其可以耐受和阻断(例如，处于OFF状态)小于10伏并且更通常显著小于10伏(例如小于3.3伏至5伏)的DC电压(通常施加在晶体管的源极端子与漏极端子之间，或漏极端子、源极端子和栅极端子中的任何两个之间)。一些示例性低压器件是互补金属氧化物半导体(CMOS)晶体管。
可能期望使用小的、低击穿电压的MOSFET晶体管，其可以具有与高压晶体管的品质因数(FOM)类似或优于(低于)高压晶体管的FOM的FOM，其中FOM例如通过晶体管的ON电阻Ron和晶体管的栅极电荷Cg的乘积来度量。这样的MOSFET可以允许最好地使用GaN特性，从而改善实现方式的性能和成本两者。
还期望允许不仅基于脉冲信号的边沿，而且还基于脉冲信号的DC电平来再生(即重构)定时控制信息，以在与使用以上讨论的非电流耦合的现有技术实现方式相比时提供对定时控制信息的更鲁棒的检测。这可以允许即使在例如由于在边沿的检测阶段期间发生的切换事件而未检测到边沿的情况下，也能够再生定时控制信号，这是因为脉冲信号的电平将在切换事件之后被检测到。如本公开内容的以下段落中所描述的，根据本公开内容的各种实施方式，与电平移位器的耦合可以允许将表示定时控制信息的脉冲信号的边沿信息和DC电平信息两者发送至电平移位器。
此外，通过实现基于低压MOSFET的单芯片绝缘体上硅(SOI)MOSFET解决方案，可以包括可以解决本领域普通技术人员已知的附加领域的附加功能，该附加领域例如但不限于GaN栅极电压过激(overdrive)保护、最小栅极驱动要求、死区时间控制、温度稳定性、浮置(floating)节点跟踪和启动电压条件等。
本公开内容描述了一种电平移位器电路，其能够在跨越(riding)或“飞行(flying)”到显著高于所述低电压的高电压例如12V至100V或更高之上的同时，以相对低的电压例如约0伏至3.5/5伏驱动控制电压或模拟信号。根据本公开内容的电平移位器使用相对于飞行参考电压(12伏至100伏或更高)操作的低击穿电压晶体管。
根据本公开内容的电平移位器使用并联电阻电容耦合器来从相对于固定参考电压操作的低压电路接收定时控制信息。并联电阻电容耦合器允许从低压电路向飞行参考电压发送表示定时控制信息的脉冲信号的边沿信息和DC电平信息。通过接收边沿信息和DC电平信息，根据本公开内容的电平移位器可以整体上再生脉冲信号，并且因此以更鲁棒和高效的方式控制高压半导体器件。特别地，根据本公开内容的电平移位器的操作可以不受脉冲信号的丢失(未检测到)的边沿的影响，因为在这种丢失的边沿的情况下可以基于由电平移位器通过并联电阻电容耦合器接收到的脉冲信号的DC电平信息来提供对高压半导体器件的控制。这允许在不丢失循环(例如，表示高压器件的ON/OFF状态)的情况下控制高压半导体器件，以得到高压器件的增强的保护和更高效的操作。
本文呈现的各种实施方式描述由新颖的电平移位器执行的对高电压的低压控制，该新颖的电平移位器使得能够使用电平移位器的低(击穿)电压晶体管来适当控制高压器件，其中低击穿电压显著小于高电压，并且其中该控制基于通过并联电阻电容耦合器发送至电平移位器的脉冲信号的边沿信息和DC电平信息。
如本公开内容中所使用的，高压器件或高压晶体管是指可以耐受和阻断(例如，处于OFF状态)DC电压(通常施加在晶体管的源极端子与漏极端子之间，或漏极端子、源极端子和栅极端子中的任何两个之间)的半导体晶体管器件，所述DC电压大于5伏至10伏，并且更典型地显著大于5伏至10伏，例如大于12伏至100伏。一些示例性高压器件是耗尽型GaN晶体管(d-GaN)、增强型GaN晶体管(e-GaN)、堆叠的MOS晶体管和本领域技术人员已知的其他高压晶体管，例如Si MOSFET、六边形FET(HEXFET)、LDMOS、磷化铟(InP)等，其也可以是增强型或耗尽型(例如e型或d型)以及N极性或P极性。
在本公开内容中，为了描述本申请的各个实施方式，使用e-GaN FET晶体管作为示例性高压器件，并且因此这种示例性使用不应被解释为限制本文所公开的本发明的范围。除非明确提及为d-GaN，否则术语GaN和e-GaN在本文中被认为是同义词。
本领域技术人员可以认识到，耗尽型d-GaN器件或其他类型的高压晶体管例如SiMOSFET、HEXFET、LDMOS、InP(所有这些示例可以是e型或d型；以及N极性或P极性)或实际上能够通过施加的高电压切换ON或OFF的任何器件均可以使用根据本公开内容的教导的并联电阻电容耦合器来控制。本领域技术人员将知道，鉴于控制特定类型的高压晶体管的期望的特定的设计考虑也可能是需要的，其描述超出了本公开内容的范围。
E-GaN器件具有约+0.7伏至+3伏栅极至源极电压的典型阈值或导通电压。这样的器件通常能够耐受5伏至200伏的漏极至源极VDS电压，从而实现诸如从高输入电压到低输出电压的DC/DC电力转换的高压应用。在本公开内容中使用GaN晶体管作为高压功率管理的示例性方法，这是由于GaN晶体管的已知的有利特性，例如低FOM。
在整个说明书中，为了说明本发明构思的用途和实现方式的目的，描述了电平移位器的实施方式和变型。说明性描述应当被理解为呈现本发明构思的示例，而不是限制本文所公开的构思的范围。
本公开内容的各个实施方式可以用于期望使用低压晶体管来高效地且鲁棒地控制高压器件的应用中。尽管使用DC/DC转换器的示例性情况来描述根据本公开内容的电平移位器的各个实施方式，但是这种示例性情况不应被解释为限制本文所公开的本发明的范围。本领域技术人员能够使用根据本公开内容的教导，并且将这些教导应用于期望高电压的低压控制的具体应用。其他类别的可能应用的一个示例是在D类音频放大器的领域中。
图1示出了可以用作高压堆叠GaN晶体管的基础的两个堆叠的GaN晶体管T1和T2。如本公开内容中所使用的，晶体管T1和T2可以分别称为低侧(LS)晶体管和高侧(HS)晶体管，并且与控制LS晶体管和HS晶体管相关联的任何控制元件可以同样分别称为低侧(LS)控制装置和高侧(HS)控制装置。在本公开内容中，DC/DC转换用作用于控制堆叠高压晶体管的示例性应用，其教导可以应用于堆叠晶体管控制电压大于常规控制器件(例如，使用低压控制晶体管)的固有电压处理能力的电压的其他应用。本领域技术人员将认识到，尽管使用图1的堆叠晶体管的示例性DC/DC转换器依赖于两个堆叠的GaN FET T1和T2，但是本文公开的本发明的控制系统可以应用于一个堆叠晶体管的堆叠高度以及三个、四个或任何数目的堆叠晶体管的堆叠高度，以及应用于由其他材料和/或制造工艺制造的任何高压晶体管。
图2示出了用于使用(排他性地)低(击穿)电压晶体管控制图1的堆叠GaN晶体管T1、T2的栅极驱动器电路(210)的现有技术实施方式。图2所描绘的这样的现有技术电路可以用于实现例如DC/DC转换器。如图1和图2所示，施加到堆叠体的顶部晶体管T2(高侧晶体管)的漏极的输入电压VIN可以与所选择的GaN晶体管T1和T2的电压处理能力(例如，12伏至100伏或更高)一样高。如本领域技术人员已知的，基于输入电压VIN，可以通过控制两个晶体管的ON/OFF状态的时间长度来生成较低的电压。这样的低压可以例如通过对两个晶体管T1和T2的公共输出节点SW处的电压进行滤波来获得。
从图2的现有技术实施方式可以看出，下GaN晶体管T1的源极连接至参考地GND，并且上GaN晶体管T2的源极连接至T1的漏极，它们一起产生输出节点SW。
图2所示的示例性现有技术电路使用低(击穿)电压晶体管将高输入电压VIN转换成经由输出节点SW获得的较低电压。在一个示例性实施方式中，VIN可以是100伏，并且经由节点SW(例如，经由对节点SW处的电压的滤波)获得的较低电压可以是约0伏(例如，100mV)。除了能够处理高压之外，对于图2的DC/DC转换器重要的是，在进行这种转换时呈现高的效率并且还以高频进行这种转换。本领域技术人员容易理解电力转换应用中的效率以及期望的高频转换中的概念，其中期望的高频转换使得能够在与输出节点SW相关联的滤波器(图2中未示出)中使用较小电感部件。如上所述，GaN器件由于其低Ron而提供高效率，同时由于其低Cg而高速切换。
通过在整个控制电路中使用诸如MOSFET的低压晶体管，低成本、高精度和高容量CMOS制造技术可以提供必要的控制电路(例如，图2的栅极驱动器210)，同时保持由高压GaNFET晶体管(T1，T2)提供的性能优点，从而消除控制电路中对更特殊的高压晶体管的需要。控制电路中的这样的低压MOSFET(例如，SOI MOSFET)还可以实现单芯片实施方式，在该实施方式中附加的控制能力或信号处理能力可以集成在同一单片集成芯片中。本领域技术人员可以将这样的集成理解为单芯片器件(例如，单片式集成(integration))，其通常提供在电子技术领域可能的最可重复、最可靠且最低成本的解决方案。
图2所描绘的现有技术实施方式的栅极驱动器电路(210)控制图1所描绘的高压堆叠晶体管的LS晶体管和HS晶体管在其各自的ON与OFF状态之间的切换以在节点SW处提供基于输入电压VIN的期望电压。栅极驱动器电路(210)通过提供使两个晶体管T1和T2中的每一个导通(ON)或关断(OFF)(通常以交替方式)所需的栅极电压来控制LS晶体管T1和HS晶体管T2的切换，其中在所述交替方式下在任何一个时刻，所述两个晶体管中的仅一个可以处于ON(或OFF)。这种栅极电压可以经由基于在节点SW处的电压的滤波电压与到栅极驱动器电路(210)的输入端子IN之间的反馈回路(未示出)来获得。本领域技术人员容易知道，由经滤波电压(例如在节点SW处)控制的脉冲宽度调制器(PWM)可以用于这种反馈回路中，以向栅极驱动器电路(210)提供低压控制定时脉冲。这样的低电压定时脉冲可以被馈送至图2的驱动器电路(210)的公共输入逻辑块(215)，并且随后被调整并且被馈送至HS电平移位器(225)和LS控制块(235)，两者都包括低(击穿)电压晶体管。
继续参照图2，HS电平移位器(225)将低电压定时脉冲转换成足以控制图1的高压堆叠晶体管的HS晶体管T2的栅极至源极电压的电压电平，即使其源极节点SW在VIN与GND之间上升和下降也如此。如图2中可见，借助于电容耦合器(220)实现了相对于固定参考电压(例如，GND)操作的输入逻辑块(215)与相对于飞行参考电压(SW)操作的HS电平移位器之间的耦合。HS控制电路(225，255)相对于飞行参考电压操作，该飞行参考电压是图2所描绘的DC/DC转换器的输出节点处的切换电压(SW)。
在典型的实现方式中并且根据上电序列(power up sequence)，图2所描绘的现有技术实施方式的栅极驱动器电路(210)可以最初关断高侧晶体管(T2)或关断高侧晶体管和低侧晶体管(T1，T2)两者，以确保T1和T2两者都处于安全OFF状态，而全部其他DC/DC转换器相关联的电路在上电时稳定。随后，栅极驱动器(210)可以通过驱动低侧晶体管的栅极电压到其阈值电压之上来初始导通低侧(LS)晶体管T1并且同时使高侧(HS)晶体管T2关断来控制DC电压转换(例如，VIN至SW)。这使节点SW处的电压成GND，原因是T1导通并且因此其VDS可以非常接近零。此外，由于T2的源极接近GND，因此HS晶体管T2保持施加到其漏极的全部VIN电压(例如其VDS＝VIN)。
替选地，当图2所描绘的现有技术实施方式的栅极驱动器(210)关断图2的LS晶体管T1并且使图2的HS晶体管T2导通时，输出节点SW被向电压VIN充电变高。由于HS晶体管T2导通并且LS晶体管T1不导通，因此除了在ON时段的开始和结束处的对应充电时段和放电时段期间，在HS晶体管T2的ON时段(例如，ON状态的时间长度)期间，输出节点SW将具有等于VIN的额定电压。在T2的ON时段期间，相对于输出节点SW处的电压，HS晶体管T2的栅极电压保持为正(例如，相差由Vdd2+SW电源提供给HS晶体管T2控制块(225，255)的等于Vdd2的电压)，以保持HS晶体管T2为ON并且充分导通(例如，Vdd2≥T2的Vth，其中Vth是HS晶体管T2的阈值电压)，从而将节点SW处的电压保持在VIN。本领域技术人员将认识到，电容耦合器(220)使VIN高电压降低，因此可以避免将这样的高电压外加在图2所描绘的栅极驱动器(210)的HS控制电路(225，255)的低压晶体管上。
如以上所讨论的，与图2所描绘的HS电平移位器(225)的电容耦合(220)仅允许发送表示在栅极驱动器电路(210)的输入端IN处提供的定时控制信息的脉冲信号HX的边沿信息。图3A示出了表示脉冲信号HX的处理的定时图，其中示出了脉冲信号HX的前沿LE和后沿TE。HS电平移位器(225)内的边沿检测电路检测LE和TE边沿，并且生成对应的信号，即检测到的边沿信号。检测到的边沿信号被传递到处理电路，该处理电路根据该检测到的边沿信号生成处于适于控制HS晶体管T2的ON/OFF状态的电压处的栅极控制脉冲，即T2栅极控制。由于处理电路中的延迟，因此所生成的T2栅极控制信号可以具有相对于检测到的边沿信号的边沿延迟的边沿，如图3A所示，其中示出了检测到的LE边沿的处理延迟，即LE处理延迟。
如图3B所示，边沿检测电路通常包括与输入处的电容耦合(220)串联连接的电阻器RTOP。电阻器RTOP用于在随后的边沿检测电路的输入处设置DC电压偏置电平(偏置电压)。因此，电容耦合(220)和电阻器RTOP建立基于接收到的脉冲信号(例如，HX)的边沿的电压电平的变化，如图3B所示。然后，随后的边沿检测电路将边沿信息转换成逻辑和定时信息以控制HS晶体管T2。由于处理电路内的延迟，因此栅极控制脉冲的前沿LE可以延迟达接近脉冲信号HX的脉冲持续时间的量，并且因此节点SW处的高电压切换事件可以与脉冲信号HX的后沿TE的边沿检测同时发生。这样的高压切换事件与后沿TE的检测的同时发生可能又以导致后沿TE未被检测到的方式对检测电路产生负面影响，并且因此潜在地破坏控制HS晶体管T2的栅极控制脉冲。这样的破坏可能引起HS晶体管T2的延长的ON(导通)状态，其与LS晶体管T1的导通状态交叠，从而引起通过堆叠晶体管T1、T2的贯通电流。本领域技术人员熟知与贯通电流相关联的不良影响，例如DC转换器的效率降低、对正在被驱动的晶体管(T1，T2)的潜在损坏风险以及由于增加的应力对生成VIN电压的电源的潜在损坏风险。
虽然图3A所描绘的定时图示出了关于脉冲信号HX的后沿(TE)的潜在边沿检测问题，但是本领域技术人员将认识到，在检测脉冲信号HX的后沿或前沿时可能存在相同的问题，而具有与上述的不良影响类似的不良影响。
如图3C的定时图所示，当节点SW在LS晶体管T1关断紧之后从低电压切换到高电压时，也可能出现边沿检测问题。在这种情况下，由作为耦合至SW节点的滤波器的一部分的电感器感应的负电感电流将节点SW处的电压朝向高电压驱动，从而引起切换事件。假设将HS晶体管T2的ON状态和LS晶体管T1的ON状态分开的死区时间大致等于HX信号的前沿LE的边沿处理延迟，则HX信号的LE边沿的检测可以与切换事件同时发生。应当注意，图3A和图3C所描绘的定时图仅用于帮助理解考虑到切换事件与边沿检测事件的邻近的在现有技术的电容耦合HS电平移位器中可能的边沿检测问题，而不一定按比例示出信号电平和定时——包括所描绘信号的上升和下降斜率。
基于现有技术的电容耦合HS电平移位器的上述潜在问题——主要由于限于仅接收表示定时控制信息的脉冲信号的边沿信息——根据本公开内容的实施方式提供了以下HS电平移位器，其能够接收和处理脉冲信号的边沿信息以及DC电平信息。尽管边沿丢失，但这也允许在HS电平移位器操作的高电压域中再生脉冲信号。如果切换事件以引起丢失的边沿的方式与边沿检测阶段同时发生，则根据本公开内容的HS电平移位器可以响应于DC电平信息并且生成适当的HS栅极控制信号，因此维持DC/DC转换器的适当功能。
图4示出了根据本公开内容的实施方式的栅极驱动器电路(410)的框图，该栅极驱动器电路可以用于控制图1的高电压堆叠GaN晶体管的LS晶体管T1和HS晶体管T2。与图2的使用电容耦合(220)将边沿信息发送至HS电平移位器(225)并且使高电压VIN下降的现有技术栅极驱动器电路(210)相对照，根据本公开内容的栅极驱动器(410)使用并联电阻电容耦合器以在使高电压VIN下降的同时将边沿信息和DC电平信息两者发送至HS电平移位器(425)。
如图4中可见，表示在栅极驱动器电路(410)的输入端子IN处提供的并且由在第一(静态)电压域(GND，Vdd1)中操作的公共输入逻辑块(215)生成的定时控制信息的脉冲信号HX通过并联电阻电容耦合器(420)被发送至在第二(飞行)电压域(SW，Vdd2+SW)中操作的HS电平移位器(425)。因此，根据本公开内容的栅极驱动器电路(410)经由其HS控制电路(420，425，455)和LS控制电路(435)保持了通过排他性地使用低压晶体管所提供的优点，同时消除了与以上关于图2讨论的现有技术电容耦合配置相关联的潜在问题。如本公开内容中所使用的，根据本教导的诸如图4、图5A、图5C、图6A、图6B、图7和图9A的并联电阻电容耦合器(420)，图6A、图6B、图7和图9A的并联电阻电容网络(RTOP，CTOP)以及图6A、图6B、图7和图9A的并联电阻电容网络(RBIAS，CBIAS)的“并联电阻电容”耦合器或网络包括至少一个并联电阻电容网络，该至少一个并联电阻电容网络包括与一个或更多个串联连接的电容器的网络并联连接的一个或更多个串联连接的电阻器的网络。一个或更多个串联连接的电阻器的网络和一个或更多个串联连接的电容器的网络可以经由限定并联连接的至少两个公共节点彼此耦合。
如图4所示，可以是HX输入信号的互补信号并且表示相同的定时控制信息的脉冲信号LX被提供给LS控制电路(435)，以生成达适于控制LS晶体管T1的ON/OFF状态的电压的栅极控制脉冲。根据本公开内容的实施方式，LS控制电路(435)可以与用于控制HS晶体管T2的组合电路(425，455)类似(例如，相同)，以提供通过LS控制电路(435)的LX信号的处理时间延迟，该处理时间延迟基本上等于通过HS控制电路(420，425，455)提供给HX信号的处理时间延迟。因此，可以省略LS控制电路(435)的进一步的实现细节。
图5A示出了根据本公开内容的并联电阻电容耦合器(420)的示例性实施方式，其包括与电容器C20并联连接的电阻器R20，电容器C20和电阻器R20二者用于发送输入脉冲信号(即脉冲)的边沿信息和DC电平信息。电容器C20的快速响应时间将脉冲信号(即脉冲)的精确边沿信息发送至HS电平移位器(425)，而电阻器R20提供用于脉冲信号的DC电平信息到HS电平移位器(425)的发送路径。如上所述，电容器C20用于使高电压VIN降低，并且因此允许HS电平移位器(425)的低压晶体管的安全操作。此外，电阻器R20使高电压Vin降低，并且因此也允许HS电平移位器425的低压晶体管进行安全操作。
并联电阻电容耦合器(420)由并联电阻电容网络补充，该并联电阻电容网络包括也并联连接的电阻器RTOP和电容器CTOP，其具有耦合至飞行电源Vdd2+SW的第一公共节点和耦合至电阻电容耦合器(420)的提供检测脉冲的公共节点的第二公共节点。
继续参考图5A所描绘的根据本公开内容的并联电阻电容耦合器，本领域技术人员将认识到，并联电阻电容耦合器(420)和并联电阻电容网络(RTOP，CTOP)之间的耦合形成电容分压器(C20，CTOP)和电阻分压器(R20，RTOP)，该电容分压器建立用于生成检测脉冲的边沿的瞬态(动态)电压响应，该电阻分压器建立用于生成检测脉冲的DC电平的静态电压响应。根据本公开内容的实施方式，CTOP/C20的电容比可以与RTOP/R20的电阻比成反比或近似成反比，使得提供瞬态响应与静态响应之间的平滑转变，由此生成形状类似于输入脉冲(如图5B所示)的检测脉冲，该检测脉冲具有减小的幅度(低电压电平与高电压电平之间的差)。
本领域技术人员将认识到，图4的包括并联电阻电容耦合器(420)的栅极驱动器(410)的单片集成可以对电容器C20的耐受电压设置限制。因此，可以期望的是，利用多个串联连接的电容器替换单个电容器(C20)，以在集成配置中允许较高的组合耐受电压，如图5C所示。在图5C所描绘的配置中，串联连接的电容器(C201，C202，...，C20n)的总电容可以根据上面参照图5A描述的电容器C20的值来确定。此外，串联连接的电阻器(R201，R202，...，R20n)的总电阻可以根据电阻器R20的值来确定。本领域技术人员将认识到，基于图5A和图5B所描绘的配置的其他并联电阻电容耦合器配置也是可能的，其中电容耦合用于建立瞬态电压响应以再生检测脉冲的边沿，并且电阻耦合用于建立静态电压响应以再生检测脉冲的DC电平。如本文所使用的，并联电阻电容耦合器(420)的“等效电容”是指串联连接的电容器(C201，C202，...，C20n)的总电容，并且可以由如图5A所描绘的具有等效电容的单个电容器C20表示。
进一步参照图5C，应当注意，尽管R20i和C20i的串联元件的数量可以不同，但仍提供功能性工作配置。然而，在一些实施方式中，出于鲁棒性和可靠性的考虑，串联连接的电容器C20i的“浮置”中间节点可能不是期望的。如果存在未连接至电阻器的电容节点，则这样的电容节点处的DC电压将取决于相关联电容器的非常小且高度可变的泄漏电流。这样的泄漏电流可能进而促成跨电容器C20i的失配电压降，其中，例如一个电容器可能具有大的电压降，而另一个电容器可能具有较小的电压降。因此，电容器的额定电压应该考虑到电压的大幅下降。
继续参照图5C，本领域技术人员将理解，由于电容器C20使电压VIN或基本上等于VIN的电压降低，电容比CTOP/C20应当足够大，并且因此电阻比R20/RTOP也应当足够大，以在所有操作条件下将检测脉冲即检测脉冲的绝对电压保持在飞行电压域(SW，Vdd2+SW)之间。例如，参照图5A，如果SW节点从0伏切换到100伏并且Vdd2等于5伏，则电容比CTOP/C20应当大于105/5＝21。下表A示出了在电容比CTOP/C20等于21、SW节点从0伏切换到100伏并且Vdd2等于5伏的情况下的检测脉冲信号(即检测脉冲)的幅度(电压)。
输入脉冲电压 SW节点电压 检测脉冲电压
0伏 0伏 4.762伏
5伏 0伏 5伏
0伏 100伏 100伏
5伏 100伏 100.238伏
表A
根据本公开内容的HS电平移位器能够在飞行电压域(SW，Vdd2+SW)内操作的同时精确地处理低幅度脉冲信号。如表示上述示例的表中所示，检测脉冲的绝对电压没有余量地严格保持在飞行电压域(SW和Vdd2+SW)之间。实际上，需要离开电源轨(supply rail)的一些电压净空，这意味着实际的CTOP/C20比将大于21，以在SW处于100伏时使检测脉冲电压高于100伏。可能需要附加的偏置电路以在SW处于0伏时使检测脉冲电压低于5伏，这将在后面描述。根据本公开内容的HS电平移位器的另一优点是其在存在飞行参考电压SW的高转换速率的情况下精确地处理低幅度脉冲信号的能力，其中根据示例性情况，飞行参考电压SW可以从0伏切换到100伏。
图6A示出了根据本公开内容的具有上述并联电阻电容耦合器(420)的HS电平移位器(425)的实施方式，其中排他性地包括低压晶体管的飞行比较器COMP用于精确地处理通过并联电阻电容耦合器(420)和相关联的并联电阻电容网络(RTOP，CTOP)的组合而再生的低幅度脉冲信号。如本文所使用的，表述“飞行比较器”是指在飞行电压域中操作的并且排他性地包括低击穿电压晶体管的比较器，其中飞行电压域例如由切换电压(SW，Vdd2+SW)限定的飞行电压域，其中SW可以从0伏切换到100伏，并且反之亦然。本领域技术人员将理解由这样的飞行比较器提供的益处，其可以允许在对高压半导体器件(T1，T2)的控制中的增加的精度(例如，定时)和灵活性(例如，短长度脉冲的宽输出占空比范围)。在以下段落中提供根据本公开内容的飞行比较器COMP的进一步实现细节。
根据本公开内容的实施方式，飞行比较器COMP可以被提供有通过经由相应的并联电阻电容耦合器(420)发送互补输入脉冲(IN_A，IN_B)而获得的差分信号，如图6A所描绘的。互补输入脉冲(IN_A，IN_B)可以经由对在图4所描绘的栅极驱动器(410)的输入端子IN处提供的输入信号的处理来获得，在这种情况下，输入信号HX＝(IN_A，IN_B)。替选地，输入信号HX可以是单个信号，并且可以在单独的电路(未示出)内提供互补输入脉冲(IN_A，IN_B)的生成。飞行比较器COMP输出具有对于由HS电平移位器(425)的基于低击穿晶体管的逻辑门(428)进行的后续处理而言足够大的幅度电平的互补输出信号(OUT_A，OUT_B)。
如图6A中可见，通过相应的并联电阻电容耦合器(420)来发送输入脉冲(IN_A，IN_B)中的每一个，该并联电阻电容耦合器与相应的并联电阻电容网络(RTOP，CTOP)耦合。因此，每个这样的输入脉冲经受与上面关于图5A、图5B、图5C所描述的相同的处理。如图6A中可见，每个并联电阻电容耦合器(420)与相应的并联电阻电容网络(RTOP，CTOP)之间的公共节点连接至飞行比较器COMP的正/负输入(也称为非反相/反相输入)。应当注意，在静态电压域(GND，Vdd1)中生成的输入脉冲(IN_A，IN_B)可以在低电压电平(例如，0伏)与高(轨)电压电平(例如，Vdd1)之间进行操作。根据一个示例性实施方式，Vdd1可以在2.5伏至5伏的范围内。根据示例性实施方式，Vdd2可以在2.5伏至5伏的范围内，并且节点SW处的切换电压可以在0伏至100伏之间切换。应当注意，这样的示例性电压不应被视为限制本公开内容的范围，因为本领域技术人员将了解如何基于建立的设计目标和参数来选择不同电压。例如，节点SW处的切换电压可以切换到大于12伏的任何高电压，并且如果需要，可以相应地调整对应的并联电阻电容耦合器(420)的等效电容C20。
本领域技术人员容易了解，诸如图6A的飞行比较器COMP的比较器的输入级可以在其差分输入信号的共模电压的特定范围进行操作。本领域技术人员容易了解，共模电压是比较器的输入信号相对于参考电压(例如，节点SW处的电压)的DC电压电平。因此，为了飞行比较器COMP的正确操作，由并联电阻电容耦合器(420)与并联电阻电容网络(RTOP，CTOP)之间的公共节点提供的到飞行比较器COMP的差分输入的共模电压应当保持在飞行比较器COMP的可接受操作电压范围内，而不管飞行电压域(SW，Vdd2+SW)的开关电平如何。
因此，根据本公开内容的实施方式，电容比CTOP/C20和电阻比RTOP/R20被配置成基于输入脉冲(IN_A，IN_B)向飞行比较器COMP的正/负输入提供检测脉冲，该检测脉冲的电压电平在飞行比较器COMP的可接受操作电压范围内。由于比率也影响到飞行比较器的差分输入信号的幅度，因此根据本公开内容的一些示例性实施方式，这样的比率可以被配置成提供在飞行比较器的可接受操作电压范围内的输入差分信号的共模电压电平并且同时提供到飞行比较器的尽可能大的差分输入信号的幅度。本领域技术人员将认识到，基于飞行电压域(SW，Vdd2+SW)的高电压电平(例如(100伏，105伏))选择比率将满足用于飞行电压域的低电压电平(例如，0伏，5伏)的共模电压范围和差分信号幅度两者的条件。根据本教导，还可以鉴于在电平移位器的最终布局中可能存在的任何寄生电容来调整CTOP和C20的电容。在这种情况下并且如上所述，鉴于寄生电容，可以将比率CTOP/C20和RTOP/R20选择成近似成反比。应当注意，这样的反比例关系不必是严格的，而是被认为是近似。
本领域技术人员还将认识到，针对飞行电压域(SW，Vdd2+SW)的给定高电压电平(例如，100伏，105伏)选择比率，以提供输入差分信号的在飞行比较器COMP的可接受操作电压范围内的共模电压电平，这样选择的比率还将满足对较低高电压电平(50伏、55伏)的飞行比较器的操作电压范围要求。在这种提供较低高电压电平的情况下，可以期望但不是必须增大到飞行比较器的差分输入信号的幅度。根据本公开内容的实施方式，可以借助于电荷泵电路(215a，215b)来提供差分输入信号的这样增大的幅度，所述电荷泵电路增大互补输入脉冲(IN_A，IN_B)的电压电平，如图6B所描绘的。
可编程电荷泵电路(215a，215b)还可以用于根据飞行电压域(SW，Vdd2+SW)的高电压电平的不同值来以编程方式调整互补输入(IN_A，IN_B)的电压电平。这可以通过利用输入脉冲(IN_A，IN_B)的幅度的增大来补偿由于所需的较高电容比CTOP/C20而引起的到飞行比较器的差分输入信号的幅度的减小，从而有效地提供处于可由飞行比较器COMP检测的电平的差分输入信号的幅度，来允许在较高的高电压电平(例如，200伏至300伏及以上)处的操作。应当注意，尽管图6B示出了作为公共输入逻辑块(215)的一部分的电荷泵电路(215a，215b)，但这样的示例性划分不应被视为限制本公开内容的范围，因为本领域技术人员将认识到，电荷泵(215a，215b)也可以作为HS控制电路(420，425，455)的一部分，如图6C中所示。一般而言，本领域技术人员将了解如何基于特定应用和封装来划分本申请中讨论的电路。因此，本公开内容的各个附图中所示的划分不应被认为限制本公开内容的范围。
进一步参照图6A所描绘的根据本公开内容的HS电平移位器(425)，飞行比较器COMP的输入级的偏置点(例如，电压)由与飞行比较器COMP的正/负输入耦合的并联电阻电容网络(RBIAS，CBIAS)提供。电容器CBIAS的快速响应时间允许响应于飞行电压域(SW，Vdd2+SW)的飞行事件而快速跟踪偏置点，而电阻器RBIAS允许基于飞行电压域(SW，Vdd2+SW)的稳定电压电平来维持偏置点。本领域技术人员将认识到，这样的偏置点在飞行比较器COMP的正/负输入处建立保持在以上讨论的飞行比较器COMP的操作电压范围内的电压电平。
在图7中示出根据本公开内容的HS电平移位器(425)的进一步细节。特别地，图7描绘了对于本领域技术人员是公知的飞行比较器COMP的内部电路块。如图7中可见，这样的内部电路块可以包括输入级和输出级。输入级包括晶体管(M1，M2，M3)和用于向差分输入信号提供负载(例如，无源、有源)的负载电路，并且耦合至比较器COMP的正/负输入端子(在图7中表示为+、-)以接收差分输入信号(例如，经由晶体管M1、M2)。输出级被示为包括晶体管(M4，M6)的输出级A和包括晶体管(M7，M8)的输出级B，输出级A和输出级B耦合至比较器COMP的相应输出端子，以经由晶体管(M4，M7)输出互补输出信号(OUT_A，OUT_B)。例如，可以使用诸如晶体管(M3，M5，M6，M8)的其他晶体管来向各个内部电路块(例如，向输入级和输出级)提供电流偏置。应当注意，比较器的内部工作方式对于本领域技术人员是公知的，并且在本公开内容的范围之外。
进一步参照图7，如上所述，根据本公开内容的飞行比较器的内部电路块中使用的各种晶体管(例如，M1至M7)排他性地是低压晶体管，其能够耐受例如低电压Vdd2(例如，2.5伏至5伏)。本领域技术人员容易知道，诸如飞行比较器COMP的模拟比较器包括电流偏置电路，该电流偏置电路产生飞行比较器COMP的低压晶体管可以具有相对于电源电压的高阻抗节点(例如栅极、漏极、源极)的情况。一些这样的晶体管还可以具有相对于电源电压具有低阻抗的节点。
因此，参照图8A，在电源电压在比低压晶体管M81的高阻抗节点的电压响应时间短的时间(例如，1ns)内从第一电压(例如，Vdd2＝5伏)飞变(切换)至第二电压(例如，Vdd2+SW＝105伏)的情况下，高阻抗节点处的电压将滞后于低阻抗节点(具有例如经由与飞行电压的电容耦合而获得的快速电压响应时间)处的电压。因此，两个节点之间的电压滞后可以产生跨晶体管的两个节点的电压降，该电压降远大于晶体管的耐受(例如，击穿)电压，从而引起晶体管M81的栅极击穿(TDDB)或热载流子注入(HCI)相关的可靠性问题。由此，根据本公开内容的实施方式，策略性地跨本公开内容的飞行比较器COMP内的器件的这样的低阻抗节点和高阻抗节点使用排他性地包括低压晶体管的箝位部，从而允许低压器件的安全操作，而不管飞行电源的高转换速率。这在图8B中示出。这样的箝位部可以耦合至被称为顶箝位部的顶部本地电源轨(例如，Vdd2+SW)或者被称为底箝位部的底部本地电源轨(例如，SW)。
参照图8B，低压晶体管M82用作根据本公开内容的箝位部，以在晶体管M81的高阻抗节点与低阻抗节点之间的电压差变得足够低或变为负(同时保持在晶体管的耐受电压内)而触发箝位晶体管M82时，将低压晶体管M81的高阻抗节点拉至飞行电压(Vdd2+SW)。应当注意，低压晶体管M81可以是飞行比较器COMP内的具有相对于飞行电压的高阻抗节点和低阻抗节点的组合的任何低压晶体管。换言之，根据本公开内容的箝位部可以被提供给除与图7中所示的飞行比较器的输入级相关联的节点之外的节点。本领域技术人员将理解使用低压晶体管(例如，M82)来提供根据本公开内容的箝位特征并且因此不需要高压器件(例如本领域已知的高压整流器)的益处。还应当注意，晶体管M81的具有栅极电容Cg的低阻抗节点可以仅在切换电压SW的快速转变期间被认为是低阻抗。此外，晶体管M81的高阻抗节点可以仅在该高阻抗节点处的电压降低以关断晶体管M81(例如，Vgs＞Vth)时被认为是高阻抗的，否则，该节点是低阻抗节点(例如，Vgs＜Vth)。
根据一些示例性实施方式，飞行电压域(SW，Vdd2+SW)的低电压Vdd2可以大于根据本教导的HS电平移位器(425)中使用的低压晶体管的电压耐受能力。根据非限制性示例性情况，低压晶体管的电压耐受能力可以是2.5伏，并且电压Vdd2可以是约5伏。因此，为了保护HS电平移位器(425)内的飞行比较器COMP和其他电路的低压晶体管，本领域技术人员已知的共源共栅晶体管配置可以用于将电压Vdd2跨多于一个低压晶体管进行划分，使得没有晶体管会经受高于其电压耐受能力的任何电压。这在图9A中示出，其中飞行比较器COMP的(差分)输入级包括(差分)共源共栅级，该(差分)共源共栅级包括晶体管(M11，M12)，该(差分)共源共栅级进一步跨飞行比较器COMP的晶体管划分电压Vdd2，使得没有晶体管会经受高于其电压耐受能力的电压。如图9A所示，可以提供单独的并联电阻电容网络(RBIAS，CBIAS)以用于偏置共源共栅级的晶体管。
可以通过经由基于飞行电压域(SW，Vdd2+SW)的中轨飞行偏置电压VMID偏置相关联的内部晶体管来提供对跨根据本教导的HS电平移位器(425)内的飞行比较器COMP和其他电路中使用的低压晶体管的任何两个节点的电压的进一步限制。中轨飞行偏置电压VMID可以被配置成处于节点SW处提供的飞行参考电压以上的电压电平1/2*Vdd2。例如，在节点SW处的飞行参考电压从0伏飞变至100伏并且Vdd2等于5伏的情况下，则中轨飞行偏置电压VMID从2.5伏飞变至102.5伏。如图9A中所示，利用提供给飞行比较器COMP的中轨飞行偏置电压VMID来偏置晶体管(M13，M14，M16，M17，M18)。
图9A示出了中轨飞行偏置电压VMID，其被馈送至飞行比较器COMP的内部低压晶体管的栅极以将跨低压晶体管的任何两个节点的电压降限制到晶体管的相关联的电压耐受能力(例如，2.5伏)内，同时从飞行电压域(SW，Vdd2+SW)操作飞行比较器COMP，其中Vdd2大于所述耐受电压(例如，Vdd2＝5伏)。如图9A中可见，通过利用中轨飞行偏置电压VMID偏置飞行比较器COMP的输出级，可以使得互补输出信号(OUT_2A，OUT_2B)在电平SW和1/2*Vdd2内进行操作。类似地，图9B示出了在飞行电压域(SW，Vdd2+SW)中操作的包括具有(1/2*Vdd2)的电压耐受能力的低压晶体管M91至M94的逻辑门(900)，其中中轨飞行电压VMID对晶体管M92、M93进行偏置，以限制跨晶体管M91至M94的任何两个节点的电压，而不管逻辑门(900)的输出端子OUT处的输出状态条件如何。
进一步参照图9B的逻辑门(900)，本领域技术人员将认识到，晶体管M91、M92可以被认为是具有输入IN1的在飞行电压域(SW+1/2*Vdd2，SW+Vdd2)内操作的逻辑反相器，而晶体管M93、M94可以被认为是具有输入IN2的在飞行电压域(SW，SW+1/2*Vdd2)内操作的逻辑反相器。如图9B中可见，当输入IN1、IN2两者都处于其低状态时，OUT端子处的输出状态处于具有对应电压电平Vdd2+SW的高状态，并且当输入IN1、IN2两者都处于其高状态时，OUT端子处的输出状态处于具有对应电压电平SW的低状态。本领域技术人员将认识到，对于输入逻辑状态(IN1，IN2)＝(高，低)的组合，OUT端子处的电压电平可以处于SW+1/2*Vdd2。
基于以上讨论的图9B的示例性逻辑反相器，本领域技术人员有能力设计在飞行电压域(SW+1/2*Vdd2，SW+Vdd2)或(SW，SW+1/2*Vdd2)上操作的具有不同功能(与、与非、或非、或等)的逻辑门，其中中轨飞行电压VMID用于偏置具有低于Vdd2电压的电压耐受能力的晶体管。因此，图6A所描绘的HS电平移位器(425)的逻辑门(428)可以被设计成在飞行电压域(SW+1/2*Vdd2，SW+Vdd2)或(SW，SW+1/2*Vdd2)上操作。根据一些示例性实施方式，可以使用单独的电平移位器来移位逻辑轨。提供固定电压移位(例如，0V至2.5V到2.5V至5V)的那些类型的电平移位器是本领域技术人员已知的。
飞行比较器COMP具有高阻抗的互补输出信号(OUT_A，OUT_B)。在快速SW飞行事件期间，这两个输出通常会聚在一起(即，在飞行电压域飞变时达到基本相同的值)。例如，如果OUT_A＝逻辑0并且OUT_B＝逻辑1，则SW飞高(即，从0伏切换至100伏)将使OUT_B逻辑1下降到逻辑0并且在切换瞬态期间激活底箝位部。相反，SW飞低(即，从100伏切换至0伏)将使OUT_A逻辑0上升到逻辑1并且在切换瞬态期间激活顶箝位部。实际上，如图10A的定时图所示，在SW飞行事件期间OUT_A-OUT_B＝0。这进而允许经由差异信号来识别切换节点SW处的切换事件，并且因此在逻辑门(图6A的428)对输出信号OUT进行的处理阶段期间起作用。换言之，根据本教导的飞行比较器COMP的高阻抗节点的箝位连同锁存器周围的逻辑电路创建了在切换事件期间去除了不期望的毛刺的类似滤波器的块。
因此，通过设计被配置成仅对差异信号OUT_A-OUT_B的非零值起作用(并且因此拒绝(reject)任何零值)的逻辑，可以提供根据本公开内容的HS电平移位器(425)的不受切换节点SW处的切换事件的任何影响的输出信号OUT。图10B中示出了这样的示例性逻辑电路，其中SR(set-reset(置位复位))锁存器(130)用于仅对差异信号OUT_A-OUT_B的非零值起作用。本领域技术人员熟知锁存器(130)的功能和操作原理——包括SR锁存器的经由SR锁存器(130)的互补输入电平选择的两个稳定输出状态。包括反相器门(110，115)、与非门(120，125)和与门(140)的辅助逻辑门补充SR锁存器(130)，以提供根据图10A的定时图的逻辑门电路(428)的期望功能。应当注意，图10B中所描绘的逻辑门可以排他性地包括具有低于电压Vdd2(例如，5伏)的电压耐受能力(例如，1/2*Vdd2)的低压晶体管。因此，如上文参照图9B所述，这样的逻辑门可以在(SW，1/2*Vdd2+SW)或(1/2*Vdd2+SW，Vdd2+SW)中的一者上操作。
根据本公开内容的一个示例性实施方式，图10B所描绘的逻辑门可以在(SW，1/2*Vdd2+SW)上操作。如图10A的对应定时图中可见，逻辑门针对OUT信号的前沿的跳变点出现在差异信号OUT_A-OUT_B的0伏至2.5伏之间的中间电压(例如，1.25伏)处，并且逻辑门针对OUT信号的后沿的跳变点出现在差异信号OUT_A-OUT_B的-2.5伏至0伏之间的中间电压(例如，-1.25伏)处。由所述跳变点提供的这样的大的迟滞(hysteresis)(+1.25-(-1.25)＝2.5伏)允许根据本公开内容的逻辑门电路(428)的鲁棒设计。
应当注意，图10A的定时图可以被认为是基于差异信号OUT_A-OUT_B的图10B的逻辑电路(428)的功能的简化表示，该差异信号等效于具有约2.5伏的迟滞以防止电路在飞行事件期间被错误触发。例如，如图10A所示，差异信号OUT_A-OUT_B的-2.5伏到+2.5伏的上升沿转变可以在+1.25伏处触发逻辑电路(428)。此外，差异信号OUT_A-OUT_B的+2.5伏到-2.5伏的下降沿转变可以在-1.25伏处触发逻辑电路(428)(提供+1.25-(-1.25)＝2.5伏的迟滞)。另一方面，如图10A中可见，由于飞行事件引起的任何毛刺都可能使差异信号OUT_A-OUT_B变为0伏，这不足以触发电路(428)中使用的逻辑。为了解释这如何工作，请看图10B。OUT_A和OUT_B是互补信号。与非门(120)连接至OUT_A和/OUT_B，并且因此，当OUT_A为高而OUT_B为低时，与非门(120)输出低逻辑电平并且将SR锁存器(130)输出设置为高。与非门(125)连接至/OUT_A和OUT_B，并且因此，当OUT_A为低而OUT_B为高时，与非门(125)输出低逻辑电平以将SR锁存器(130)输出复位为低。实际上，SR锁存器(130)需要两个转变来改变状态：换言之，OUT_A和OUT_B都需要改变状态以改变SR锁存器(130)的输出状态。由于任何飞行事件都将仅使输出OUT_A和OUT_B中的一者改变状态，因此这样的飞行事件不会使SR锁存器(130)改变状态。
根据本公开内容的非限制性实施方式，HS电平移位器(425)的输出信号OUT可以通过使能信号Enable_out选通，如图10B所描绘的。本领域技术人员将认识到，逻辑门电路(428)将差分输入信号(OUT_A，OUT_B)转变成单端输出信号OUT。
根据本公开内容的示例性实施方式，图10B所描绘的输出信号OUT可以被缓冲并且提供给图9B所描绘的输入IN2。输出信号OUT还可以被提供给将其逻辑电平从(0，1/2*Vdd2)移位到(1/2*Vdd2，Vdd2)的电平移位器。然后，电平移位器的输出可以被提供给图9B所描绘的输入IN1。
返回参照图4的栅极驱动器电路，为了使这样的DC电压转换电路以高效和可靠的方式操作，期望低侧晶体管T1和高侧晶体管T2不同时导通，或者在VIN与GND之间可能存在短路(引起贯通电流)，从而浪费功率并且潜在地损坏电路和晶体管器件T1和T2。由于如上所述的低侧控制路径与高侧控制路径之间的通常由布局、制造或其他变化引起的传播延迟的差异，因此T1处的ON控制信号(例如，由LS控制电路435输出的信号的边沿)可以在其互补OFF信号(例如，由HS控制电路420、425、455输出的信号的边沿)到达T2之前到达，因此提供了晶体管T1和T1两者都导通的交叠时间。在交叠时间期间，两个晶体管都导通，从而引起上述问题。
因此，根据本公开内容的实施方式，图4的栅极驱动器电路(410)装配有死区时间控制器，以提供以上讨论的死区时间控制。这样的死区时间控制器可以是图4所示的公共输入逻辑块(215)的一部分，并且在低压电源Vdd1与参考电势GND之间操作。因此，根据本公开内容的各种实施方式的死区时间控制器包括在其击穿电压内操作的低压晶体管。
图11示出了公共输入逻辑块(1015)的更多细节，该公共输入逻辑块包括置于输入缓冲器(1026)与逻辑块(1027)之间的死区时间控制器(1025)。这样的公共输入逻辑块可以是图4中所示的块(215)。如图11中可见，输入信号IN被提供给输入缓冲器(1026)，该输入缓冲器将输入信号的缓冲版本DT_IN提供给死区时间控制器(1025)以进行死区时间调整。接着，死区时间控制器(1025)基于控制信号CNTL来调整DT_IN信号的边沿，以提供低侧死区时间调整信号DT_LX和高侧死区时间调整信号DT_HX。然后，死区时间调整信号被馈送至逻辑块(1027)，该逻辑块生成与信号DT_LX对应的信号LX，以提供低侧晶体管T1的定时控制，以及生成与信号DT_HX对应的信号HX，以提供高侧晶体管T2的定时控制。经由提供给逻辑块(1027)的控制信号CNTL来控制死区时间控制器(1025)以及逻辑块(1027)的各种功能。根据本公开内容的示例性实施方式，在控制信号CNTL的控制下，逻辑块(1027)将由死区时间控制器(1025)生成的DT_LX和DT_HX信号传递到图10所描绘的栅极驱动器电路(1010)的下一级处理块或阻断来自下一级处理块的DT_LX和DT_HX信号。本领域技术人员将认识到，对于图4的栅极驱动器电路(410)的其他系统级操作可能需要其他逻辑功能和对应信号，为了死区时间控制器的功能描述的清楚起见这些在图4和图11中未示出。
如图11中可见，根据本公开内容的一些实施方式，死区时间控制电路(1025)基于单端输入信号DT_IN产生具有期望死区时间的差分输出。根据图11所描绘的示例性实施方式，死区时间控制器(1025)可以使用固定或可编程定时控制电路，该定时控制电路可以彼此独立地生成定时调整信号DT_HX和DT_LX。
如以上讨论，由于VIN可以是大电压(例如10V至100V及更高)并且GaN FET(T1，T2)中的每一个的导通电阻RON都低(例如＜1Ω)，为了不损坏晶体管T1和T2，期望这样的晶体管不同时ON(导通)，或等效地，如图12A所示，假设晶体管T1和T2在控制信号HS_out和LS_out的高电平下导通，则HS_out和LS_out信号不同时为高。使晶体管T1和T2同时导通会导致晶体管中非常大的贯通电流。这可能具有显著降低图4所示电路效率的不期望的效果，并且潜在地损坏T1和T2。如上所述，仔细控制LS_out和HS_out信号的定时(例如，相对边沿位置)可以防止这样的不期望的效果。对于诸如D类音频放大器的上述其他应用，使晶体管T1和T2均导通或关断可能引起作为音频放大器的关键标志的信号失真。
图12A示出了高侧控制信号HS_out与低侧控制信号LS_out之间的定时关系。如以上讨论的，这样的定时可以由根据本公开内容的死区时间控制电路来调整。如图12A中可见，信号HS_out在时间间隔T2ON期间为高，与高端晶体管T2的ON状态对应，并且在时间间隔T2OFF期间为低，与高端晶体管T2的OFF状态对应。类似地，信号LS_out在时间间隔T1ON期间为高，与低侧晶体管T1的ON状态对应，并且在时间间隔T1OFF期间为低，与低侧晶体管T1的OFF状态对应。
进一步参照图12A的定时关系，可以看到时间间隔T2ON和T1ON被非零时间间隔tDLH和tDHL分开。这样的非零时间间隔各自限定了高侧晶体管T2和低侧晶体管T1的定时控制之间的正死区时间。即，假设晶体管T1和T2两者具有相同的导通时间和相同的关断时间，它们的ON状态将不交叠，类似于图12A所描绘的相关联控制信号的定时图。应当注意，根据本公开内容的死区时间控制器可以生成正和负(下面描述)死区时间，其中时间间隔tDLH和tDHL不必是相同值。
图12B示出了针对正的死区时间(即，tDLH和tDHL都是正的)的高侧控制信号HS_out与低侧控制信号LS_out之间的定时关系。根据本公开内容的约定，正死区时间由正时间间隔tDLH和/或正时间间隔tDHL限定，其中这样的时间间隔被测量为控制信号的导通转变(例如，在时间t2、t4处)和交替控制信号的关断转变(例如，在时间t1和t3处)的定时位置的差。因此，tDHL是低侧控制信号LS_out的上升转变(在时间t4处)和高侧控制信号HS_out的下降转变(在时间t3处)之间的时间间隔，因此tDHL＝(t4-t3)。类似地，tDLH是高侧控制信号HS_out的上升转变(在时间t2处)与低侧控制信号LS_out的下降转变(在时间t1处)之间的时间间隔，因此tDLH＝(t2-t1)。
使用上述约定，图12B的定时图示出了针对高侧路径和低侧路径的正死区时间，而图12C的定时图示出了针对两个路径的负死区时间。如上所述，在LS_out处的正死区时间(LS_out上升转变在HS_out下降转变之后出现)处和HS_out处的正死区时间(HS_out上升转变在LS_out下降转变之后出现)可以是用于操作高压晶体管T1和T2的优选条件。在例如高侧路径与低侧路径之间具有固定延迟偏离或晶体管T1和T2具有不同的特性的一些情况下，可以期望在LS_out和HS_out信号之一或两者处提供负死区时间。因此，根据本公开内容的死区时间控制器实现正死区时间和负死区时间两者。由于主要使用情况通常是使用正死区时间，因此除非另有说明，否则以下描述应当被理解为针对正死区时间。
为了阐明本公开内容的死区时间控制器的基本操作，假设低侧路径和高侧路径具有相等的传播延迟，这意味着图11(和图4)所描绘的DT_HX与DT_LX信号之间的死区时间等于图10所描绘的HS_out与LS_out信号之间的死区时间。对于高侧路径与低侧路径之间的传播延迟不相等的情况，可以使用本公开内容的死区时间控制电路的调整功能来进一步补偿传播延迟的差异。
如上所述，在滤波(例如，通过低通滤波器)之后获得的图4的整个电路的DC输出与公共输出节点SW处的占空比成比例，因此高侧死区时间调整信号DT_HX的占空比基本上等于输入信号IN(因此DT_IN的)的占空比。为了使高侧信号DT_HX与输入信号IN具有相同的占空比，如以下在图13中所限定的时间间隔tDHSR和tDHSF基本上相等。再次，为了简化电路的基本描述同时保持期望的DC输出电压并且因此保持公共输出节点SW处的对应期望占空比，死区时间调整将被限制在低侧电路，而高侧电路将被设置成遵循期望的占空比。换言之，在栅极驱动器电路(410)的死区时间控制器(1025)的控制下，高侧晶体管T2在与脉冲宽度调制器的输出的导通(ON)时间相同的持续时间(稍后描述的图12A的T2ON)内导通，该脉冲宽度调制器的输出的导通时间表示由到栅极驱动器电路(410)的输入信号IN表示的在公共输出节点SW处的信号的平均导通/关断(ON/OFF)比。
图13示出了根据本公开内容的实施方式的死区时间控制器信号的相对定时。这些信号包括到死区时间控制器的输入信号DT_IN、死区时间控制器的高侧输出信号DT_HX以及死区时间控制器的低侧输出信号DT_LX。如上所述，为了确保适当的输出DC电压，由HS晶体管T2的导通持续时间设置的占空比应当等于DT_IN的占空比。图13所描绘的死区时间控制器的定时图确保两个晶体管不同时导通并且同时确保两个晶体管提供由输入信号IN(并且因此由到死区时间控制器的输入信号DT_IN)的占空比限定的期望DC输出电压。
如图13所描绘的定时图所示，DT_LX的上升沿相对于DT_HX的下降沿延迟了长度为tDHL的时间间隔，而DT_LX的下降沿相对于DT_HX的上升沿提前了长度为tDLH的时间间隔。这确保了在HS控制信号的ON状态与LS控制信号的ON状态之间不存在交叠的期望操作。由图13的相关联定时图所描绘的示例性实施方式中的这种期望操作在高侧控制信号的两个转变处提供了正的死区时间(tDHL，tDLH)。如上所述，可以期望创建负死区时间，在这种情况下，本领域技术人员将认识到，将沿与针对本文中参照图13描述的正死区时间控制描述的方向相反的方向调整上升沿和下降沿。
已经描述了根据本公开内容的一些实施方式的死区时间控制器的总体功能，现在详细描述示例性实施方式。基于图13所示的定时图，本领域技术人员将认识到，可以例如通过独立地延迟DT_IN信号的正脉冲的前(上升)沿和后(下降)沿来获得死区时间调整信号DT_HX，并且可以例如通过独立地延迟DT_IN信号的正脉冲的前沿和后沿并且随后将所获得的经延迟信号反相来获得死区时间调整信号DT_LX。同样，可以对DT_IN信号的负脉冲的前(下降)沿和后(上升)沿执行相同的延迟操作，以获得死区时间调整信号DT_HX和DT_LX。
图14A和图14B示出了根据本公开内容的实施方式的基本边沿延迟电路(1410)，其可以用于基于DT_IN信号来生成死区时间调整信号DT_HX和DT_LX。图14A示出了由基本边沿延迟电路(1410)处理的正脉冲POS_IN，而图14B示出了由基本边沿延迟电路(1410)处理的负脉冲NEG_IN。如图14A中可见，电路(1410)接收正脉冲POS_IN并且输出正脉冲POS_INTE，该正脉冲POS_INTE对应于具有延迟的后沿定时和基本相同的前沿定时的正脉冲POS_IN。同样，如图14B中可见，电路(1410)接收负脉冲NEG_IN并且输出负脉冲NEG_INLE，该负脉冲NEG_INLE对应于具有延迟的前沿定时和基本相同的后沿定时的负脉冲NEG_IN。
基本边沿延迟电路(1410)实现输入至电路的正脉冲的后沿延迟和输入至电路的负脉冲的前沿延迟，同时保持输入至电路的脉冲的极性(正或负)。因此，级联(串联连接)多个这样的电路导致输出脉冲具有与输入脉冲相同的极性，并且导致输入脉冲的相同的前沿和/或后沿的延迟。基本边沿延迟电路(1410)包括作为具有ON和OFF状态的分路开关操作的晶体管M00。在晶体管M00的栅极处提供的输入脉冲信号的下降沿使晶体管M00关断，而输入脉冲信号的上升沿使晶体管导通。
考虑如图14A所示的正脉冲信号POS_IN，在前(上升)沿之前的时间处，由于信号处于低电平，晶体管M00被关断并且因此电容器C0被完全充电，这使节点A处的电压(即，反相器H01的输入)保持在反相器的触发点以上，并且因此反相器H01的输出处于低电平(即，跟随输入脉冲信号POS_IN)。当正脉冲信号POS_IN的前沿到达时，晶体管M00导通，这使电容器C0短路并且使反相器H01的输出转换到高状态(再次跟随输入脉冲信号POS_IN)。当输入脉冲信号POS_IN的后沿到达时，晶体管M00关断并且将来自电流源I0的电流转移至电容器C0中，由此在节点A处对电容器充电。当电容器C0上的电压达到反相器H01的跳变点(在图14A的定时图中示出为时间延迟tTE)时，反相器H01切换其输出状态(电压)，从而经过时间延迟tTE引起脉冲POS_IN的后沿的转变。本领域技术人员将清楚地理解，时间延迟tTE通过电容器C0与电流I0的比以及反相器H01的跳变点来确定。因此，如图14A所示，输出脉冲POS_INTE维持输入脉冲POS_IN的极性，并且相对于输入脉冲POS_IN延长达在其后沿引起的时间延迟tTE。
如图14B中可见，负脉冲信号NEG_IN的前(下降)沿使晶体管M00关断并且将来自电流源I0的电流转移至电容器C0，从而在节点A对电容器充电。当电容器C0上的电压达到反相器H01的跳变点(在图14B的定时图中示出为时间延迟tLE)时，反相器H01切换其输出状态(电压)，从而经过时间延迟tLE引起脉冲NEG_IN的前沿的转变。本领域技术人员将清楚地理解，时间延迟tLE通过电容器C0与电流I0的比以及反相器H01的跳变点来确定。一旦脉冲NEG_IN的后(上升)沿到达，晶体管M00导通，从而使电容器C0短路并且从电流源I0吸收电流。这促使其余电路传递后沿而没有任何额外延迟，如图14B的定时图所示。因此，如图14B所示，输出脉冲NEG_INLE维持输入脉冲NEG_IN的极性，并且相对于输入脉冲NEG_IN缩短达在其前沿引起的时间延迟tLE。
进一步参考基本边沿延迟电路(1410)，应指出电流源I0的晶体管和晶体管M00的操作条件(例如，阈值电压和温度敏感性)应当跟踪反相器H01的晶体管以确保适当的定时控制。本领域技术人员将理解，根据本教导的基本边沿延迟电路(1410)仅包括高速电路元件(包括晶体管、反相器和电容器)并且没有可能负面地影响性能(例如，速度)的任何串联电阻器。如本领域所知的死区时间控制器依赖于运算放大器或比较器，与反相器相比，运算放大器或比较器较慢，引起附加的延迟，并且表现出低转换速率(也称为长转换时间)。通过使用基本边沿延迟电路(1410)来生成定时调整信号DT_HX和DT_LX(例如，根据图13)，可以提供引起前沿和后沿的精确延迟的高转换速率转变，这两者都是如下讨论的重要特性。
图15A和图15B示出了一个或更多个反相器与基本边沿延迟电路(1410)的输入和/或输出的耦合可以为基本边沿延迟电路(1410)提供进一步的灵活性，并且不将操作限于针对负输入脉冲信号的前沿延迟、针对正输入脉冲信号的后沿延迟以及输入脉冲和输出脉冲的相同极性。
例如，如图15A的组合电路所示，可以通过经由耦合至基本边沿延迟电路(1410)的输入的反相器H02使输入信号的正极性反转来获得正输入脉冲信号POS_IN的前沿延迟。如图15A所示，反相器H02通过根据输入信号POS_IN生成负脉冲信号/POS_IN(其是正输入脉冲信号POS_IN的反相版本)来使输入信号POS_IN的正极性反转。因此，基本边沿延迟电路(1410)延迟反相信号/POS_IN的前沿，其与正输入脉冲信号POS_IN的前沿对应，如图15A的定时图(基于图14B的定时图)中所示。如果需要，可以使用耦合至基本边沿延迟电路(1410)的输出的反相器H03来恢复正输入脉冲信号POS_IN的极性。因此，反相器H02允许到基本延迟电路(1410)的正输入脉冲信号的前沿延迟，并且反相器H03允许组合电路的输入和输出处的相同的正脉冲极性。
同样，如图15B和相应的定时图中可见，与图15A所示的相同组合电路可以用于提供负输入脉冲信号NEG_IN的后沿延迟。应当注意，反相器H03仅用于恢复输入脉冲信号的极性，并且在一些应用中，可能不需要反相器H03。
基于以上内容，本领域技术人员清楚的是，正脉冲信号或负脉冲信号中之一的后沿或前沿中的任何一个都可以通过基本边沿延迟电路(1410)与耦合至基本边沿延迟电路(1410)的输入和/或输出的一个或更多个反相器的组合来调整。
如上所述，由于基本边沿延迟电路(1410)保持输入脉冲信号的极性，并且由于对于相同的输入脉冲极性，相同的边沿由基本边沿延迟电路(1410)延迟，因此级联(串联连接)多个这样的电路(1410)引起将相同的边沿延迟复合。然而，通过在级联的基本边沿延迟电路(1410)之一的前面插入反相器，使信号的极性反转，并且因此将信号的不同边沿延迟。这在图16A、图16B的示例性死区时间控制电路(1600A，1600B)中示出，其中根据包括若干级联的基本边沿延迟电路(1410)的单独处理路径独立地生成定时调整信号DT_HX和DT_LX中的每一个。
进一步参照图16A，定时调整信号DT_HX的处理路径包括两个串联连接的基本边沿延迟电路(1410a，1410b)。DT_IN信号的正脉冲的后沿可以由电路(1410A)根据以上参照图14A的描述来调整(延迟)。反相器H12将电路(1410a)的输出反相，并且因此将到电路(1410b)的信号的极性反转。接着，根据以上参照图14B和图15A的描述，电路(1410b)调整(延迟)DT_IN信号的正脉冲的前沿。反相器H32可以用于恢复DT_IN信号的正脉冲的极性。
继续参照图16A，定时调整信号DT_LX的处理路径包括两个串联连接的基本边沿延迟电路(1410c，1410d)。DT_IN信号的正脉冲的后沿可以由电路(1410c)根据以上参照图14A的描述来调整(延迟)。由于到下一电路(1410d)的信号未被反相，则电路(1410d)可以将另一延迟施加至DT_IN信号的正脉冲的相同后沿。这可以将经处理的输出信号(DT_LX)的后沿延迟量延伸到超过单个基本边沿延迟电路的能力的量。如果需要，可以使用反相器H22将电路(1410a)的输出反相，并因此提供输出信号DT_LX的期望极性。本领域技术人员将清楚地理解，图16A中所示的相同电路可以从DT_IN信号(方波)的正脉冲(上升前沿后跟着下降后沿)和负脉冲(下降前沿后跟着上升后沿)中的任何一个的角度来描述，其中在DT_HX和DT_LX的输出波形中结果相同。
图16B示出了根据本公开内容的实施方式的死区时间控制电路的一般实现方式(1600B)，其基于一个或更多个基本边沿延迟电路(1410)和一个或更多个反相器的级联组合。如图16B中可见，定时调整信号DT_HX的处理路径包括：一个或更多个串联连接的基本边沿延迟电路(1410a1，...，1410am)，用于调整DT_IN信号的正脉冲的后沿；以及一个或更多个串联连接的基本边沿延迟电路(1410b1，...，1410bn)，其可以用于考虑到存在可选的反相器H0a来调整DT_IN信号的正脉冲的前沿。可以使用另一可选的反相器H0b来恢复输出信号DT_HX的极性，或者将其极性切换到期望的极性。同样，定时调整信号DT_LX的处理路径包括：一个或更多个串联连接的基本边沿延迟电路(1410c1，...，1410ap)，用于调整DT_IN信号的正脉冲的后沿；以及一个或更多个串联连接的基本边沿延迟电路(1410d1，...，1410dq)，其可以用于考虑到存在可选反相器H0c来调整DT_IN信号的正脉冲的前沿。可以使用另一可选的反相器H0d来恢复输出信号DT_LX的极性，或者将其极性切换到期望的极性。此外，如图16B所示，可选的反相器Ha1、Hc1可以在两个处理路径中的每一个的输入处使用，以进一步将两个处理路径中的每一个的输入反相，并且因此建立通过两个处理路径处理输入信号的前沿和后沿的顺序(例如，关于负脉冲的处理)。
图17A示出了根据本公开内容的实施方式的可配置边沿延迟电路(1710A)，其基于具有选择性地将到基本边沿延迟电路的输入反相的增加的灵活性的基本边沿延迟电路(1410)。如图17A中可见，到可配置边沿延迟电路(1710A)的输入脉冲PULSE_IN和借助于反相器H02被反相的输入脉冲的反相版本/PULSE_IN通过开关SW01被选择性地路由至基本边沿延迟电路(1410)的输入。这进而允许可配置边沿延迟电路(1710A)根据上面参照图14A、图14B、图15A和图15B描述的任何配置的操作来操作。换言之，可配置边沿延迟电路(1710)可以选择性地延迟正或负极性脉冲中的任意极性脉冲的前沿或后沿。
图17B示出了基于以上参照图17A描述的配置(1710A)的可配置边沿延迟电路(1710B)的替代实施方式，其具有相对于图17A的配置(1710A)的选择性地使可配置边沿延迟电路(1710B)的输出脉冲PULSE_OUT反相的增加的灵活性。如图17B中可见，通过开关(例如，单刀双掷)SW02从基本边沿延迟电路(1410)的输出脉冲和借助于反相器H03被反相的这样的输出脉冲的反相版本中之一选择输出脉冲PULSE_OUT。反相器H03可以选择性地用于提供按照以上参照图15A和图15B描述的反相器H03的操作。本技术领域的技术人员将清楚地理解，如在配置1710A、1710B以及以上参照图15A、图15B、图16A和图16B描述的配置中所设置的在边沿处理路径中添加反相器H02、H03可以引入边沿的稍微增加的延迟，但对两个并行处理路径(例如，HS和LS路径)的相对定时没有影响。
图18A示出了根据本公开内容的实施方式的基于可配置边沿延迟电路(1710A)和/或(1710B)的示例性死区时间控制电路(1800A)，其中对死区时间调整信号DT_HX和DT_LX中的每一个的边沿定时处理基于两个串联连接的(级联的)电路(1710A)或(1710B)，二者在图中表示为(1710A/B)。基于以上参照图14A至图17B的描述，本领域技术人员将理解由死区时间控制器(1800A)提供的边沿的定时调整的灵活性。特别地，通过控制两个串联连接的可配置边沿延迟电路(1710A/B)中的每一个的配置(例如，经由开关SW01和SW02)，可以调整输入信号DT_IN的上升沿和下降沿中的任何一个，并且可以获得相对于输入信号的极性的输出调整信号(DT_HX，DT_LX)的任何极性。例如，通过在DT_HX和DT_LX信号中的每一个的处理路径中适当地设置开关(SW01，SW02)，可以获得图16A的配置(1600A)。根据需要，开关的其他设置可以允许不同配置。此外，如图18B所示，通过级联多个可配置边沿延迟电路(1710A/B)，可以提供超出单个可配置边沿延迟电路(1710A/B)的能力的对下降沿和上升沿中的任何一个或两个的进一步延迟。特别地，可以提供基于以上参照图16B描述的配置(1600B)的变型的任何配置。
本领域技术人员将清楚地理解由可配置边沿延迟电路(1710A)和(1710B)提供的对边沿定时以及信号极性的控制的灵活性。根据本公开内容的实施方式，这样的可配置边沿延迟电路可以用作图18C所示的可以在期望精确控制方波信号的边沿的任何应用中使用的边沿定时控制器(1800C)的构建块。基于以上描述，这样的边沿定时控制器的操作和配置对于本领域技术人员而言应当是清楚的。边沿定时控制器(1800C)可以基于单个输入信号PULSE_IN来生成边沿和极性经调整的输出信号PULSE_OUT1、...、PULSE_OUTn。如上所述，可以独立地调整输出信号PULSE_OUT1、...、PULSE_OUTn中的每一个的下降沿和上升沿中的一者或两者以及相对于输入信号PULSE_IN的相应极性。
应当指出，根据本教导的任何死区时间控制电路必须确保，如例如图12A所示，HS输出和LS输出具有相反的极性，确保HS器件T1和LS器件T2不是有意地同时导通。此外，通过调整每个电流源(例如图14A、图14B的I0)的大小，可以延迟所有四个边沿(HS上升沿、HS下降沿、LS上升沿和LS下降沿)，每个电流源可以是任何值(即，任何电流源可以具有单独的大小)。这允许确保不同的定时信号可以相对于彼此被调整，并且具体地，它们可以被调整以增加或减少它们之间的相对定时。
例如，HS上升沿可以相对于LS下降沿被延迟以确保没有定时交叠，而引起所谓的贯通电流，贯通电流浪费功率并且可能损坏其他器件。由于整个系统的末级处的定时可能受到死区时间控制电路之外的因素(例如，电路板延迟或甚至板之间的连接器)的影响，因此可能需要使得在死区时间控制器的输出处HS信号与LS信号交叠，以补偿其他系统延迟。能够调整所有四个边沿的定时并且能够产生成对边沿的正或负交叠是本发明的独特能力。
返回参照图14A和图14B所示的基本边沿延迟电路(1410)，根据本公开内容的示例性实施方式，可以通过利用芯片上或芯片外部件设置电流源I0的值(大小)来实现边沿的定时调整(例如，延迟)。例如，电流镜像电流源(电流DAC)可以是调整电流源I0的可编程方式。在这样的示例中，可以使用可能包括熔断器的数字编程来对电流DAC进行编程。该方法的优点是提供了基于可以与死区时间控制电路一起完全在同一芯片上找到的部件的可编程定时调整。电流源的值的设置可以经由控制信号CNTL来提供，如以上描述的图11中所示。
根据本公开内容的实施方式，也可以通过调整诸如电阻器(例如，稍后描述的图19的电阻器R)的芯片外部件来改变基本边沿延迟电路(1410)的电流源I0的大小。在这种情况下，可以针对给定应用来选择电阻器值，并且在电路板组装期间对电阻器值进行改变。该方法的优点是避免了对芯片上编程的需要，并且通常是很廉价和精确的解决方案。
根据本公开内容的另一实施方式，还可以通过用数字可调谐电容器替换图14A和图14B中示为固定电容器的基本边沿延迟电路(1410)的芯片上电容器C00来实现定时调整，从而再次提供具有可编程性的芯片上解决方案。替选地，电容器C00可以是芯片外的，并且可以在电路板级上调整，就像上述电流源电阻器一样。在以上参考美国专利第9,024,700B2号中描述了示例性数字可调谐电容器，其全部公开内容通过引用并入本文中。
根据本公开内容的另外的实施方式，上述死区时间控制器(1400A，1400B，1600A，1600B)或边沿定时控制器(1800C)的定时调整可以通过基于多个级联的基本边沿延迟电路(1410)和/或可配置边沿延迟电路(1710A，1710B)的对边沿的增量调整来提供，其中每个这样的电路可以执行相同或不同的定时调整。例如，可以根据由延迟电路(1410，1710A，1710B)中的每一个提供的定时调整的加权方案来提供粗略和精细调整，其中单独的定时调整可以借助于以上所讨论的方法中的任意方法(例如，电阻器、电容器、电流源)来提供。
本领域技术人员将清楚地理解由根据本教导的边沿延迟电路提供的许多优点，包括：
效率：通过由于使用反相器而不是比较器或运算放大器而实现的非常陡的上升和下降时间，可以将ON和OFF定时调整到很高的精确度。此外，精确消除贯通电流也提高了效率；
低失真：在最终输出(例如，D类放大器)处的精确定时控制确保了输入信号所预期的输出驱动信号的精确、无失真的再现；
高速度：高速边沿——再次是由于排除了运算放大器和比较器而实现——能够实现高速控制，这进而实现了很短的输出脉冲。这可以实现高速脉冲输入以及很短的脉冲；
灵活性：所有的定时边沿都可以被调整，从而产生HS信号和LS信号的正和负交叠。这些边沿可以利用芯片上可编程性或芯片外部件放置来调整。各种应用将受益于这些编程和调整选项，并且单个芯片可以用于(即，被编程用于)多个不同的应用，从而节省库存和购买成本；
可靠性：通过精确的定时控制和贯通电流的减少，输出器件将在较低的损坏风险下进行操作。此外，增加的效率降低了操作温度，从而提高了可靠性；以及
低成本：灵活性、可靠性、效率和具有芯片外部件选项的单芯片实现方式都有助于降低成本。
如本领域技术人员已知的，并且如上所讨论的，与诸如在以上参照图14A至图18C描述的任何实施方式中使用的反相器的反相器相关联的跳变点(即反相器跳变点)可以随着用于制造反相器的工艺(P)以及施加至反相器的电压(V)(例如，偏置，电源)和反相器的操作温度(T)而改变。因此，反相器的这样的“PVT”特性可能影响图14A至图18C中表示的边沿延迟电路的操作。因此，根据本公开内容的实施方式，电流源I0具有与反相器(例如，H01、H02、H03)的跳变点成比例的输出电流。可以假设考虑到这样的反相器的相同制造工艺，对应跳变点根据PVT而保持相同，因为这样的反相器经历相同偏压/电源电压(例如，Vdd1)并且物理上彼此非常接近地放置并且因此经受相同局部温度。
图19示出了根据本公开内容的另一实施方式的电流源电路1900，其可以用作电流源I0并且向根据本教导的边沿延迟电路提供电流，该电流相对于引起反相器电路(H01至H03)的跳变点漂移的PVT而被补偿。
在图19中，示出了示例性电路，其确保电流源I0与反相器跳变点成比例，使得如上所述的可变跳变点对时间延迟的影响被电流源I0中的成比例调整的电流量抵消。图19中表示的示例性电路通过使用电流镜电路(1710a)(包括与晶体管M09串联连接的参考电流支路(leg)以及一个输出镜像支路I0)来实现这一点，该电流镜电路将流经晶体管M09和电阻器R的电流镜像，该电阻器R可以是电路(1900)的外部电阻器。本领域技术人员将认识到，这样的电流等于由M04和M05形成的反相器的Vtrip除以电阻R。由于反相器(M04，M05)表示根据本教导的示例性边沿延迟电路中使用的反相器(H01至H03)，因此其跳变点与(跟踪)这样的反相器的跳变点类似地变化。
更具体地，众所周知，图19所示的由晶体管M04和M05形成并且将晶体管的公共漏极节点连接至晶体管的公共栅极节点的经偏置反相器在其跳变点处操作(因为反相器在其跳变点电压处或接近其跳变点电压时被偏置)，后面的跳变点电压与如上所述的PVT成比例。该电压用作运算放大器OP1的参考电压，该运算放大器从外部电阻器R上的电压获得其驱动电压。由于该反馈，运算放大器OP1促使电阻器R上的电压跟踪反相器(M4，M5)跳变点电压，并且由此促使通过电阻器的电流跟踪PVT。图19所描绘的已知电流镜(1710a)促使电流I0与通过电阻器R的电流匹配，并且由此促使电流I0跟踪PVT。
本领域技术人员容易理解，本公开内容的各种教导可以应用于多种半导体材料和器件结构。为了简单起见，本文中为了说明的目的提出的实施方式和示例包括作为由根据本公开内容的各个实施方式的栅极驱动器电路(例如，HS电平移位器)控制的高压器件的仅GaN FET，以及用于在栅极驱动器电路(例如，HS电平移位器)中使用的低压控制器件的SOIMOSFET。本领域技术人员可以使用根据本公开内容的各个实施方式的教导来得到使用其他类型的低压晶体管(例如，非SOI MOSFET)以及用于与其他类型的高压晶体管(例如，非GaNFET)对接的电平移位器和控制装置。
如本公开内容的先前部分所述，可以以基于各种技术的集成电路——特别是以CMOS或SOI CMOS——全部或部分地制造根据各种所提出的实施方式的电平移位器(例如，HS电平移位器(425))以及栅极驱动器电路(410)。此外，如上所述，CMOS技术——无论是体Si或者SOI——具有高集成度、易于制造以及相关联的低成本。此外，如前所指出，低压(例如，标准CMOS)晶体管可以具有可以以受益于GaN晶体管的低FOM的方式驱动GaN电路(例如，包括高压GaN FET晶体管)的速度和性能。
然而，尽管电流电平移位器(例如，HS电平移位器(425))中没有晶体管耐受跨晶体管(例如，跨其漏极和源极)的高压，但是如上所述的整个电路(例如，电平移位器)浮至高压(例如，随着节点SW处的电压)，因此整个电路与GND隔离，并且耐受从VIN到GND的高压降。
图20A、图20B和图20C分别描绘了以上列出的三种主要CMOS半导体技术——具体地为SOS、SOI和体Si——的截面。本领域技术人员容易认识到，每个这样的截面示出了单P型晶体管和单N型晶体管，并且仅示出了晶体管的非常基本的特征，例如，它们的源极S、它们的漏极D和它们的栅极G。
两种晶体管类型的图20A、图20B和图20C中的截面图可以被本领域技术人员理解为表示晶体管电路的任何阵列。在所示的每个版本的CMOS中，P型和N型两者的晶体管均是本公开内容的电平移位器(例如，HS电平移位器425)中使用的低压晶体管，例如，它们能够处理仅为例如5伏或更小的低源极-漏极电压。
图20A示出了包括两个低压晶体管器件(2110a，P型)和(2120a，N型)的示例性蓝宝石上硅(SOS)结构，其中两个低压晶体管器件各自包括栅极端子(G)、漏极端子(D)和源极端子(S)，其P+和N+漏极和源极区域形成在制造在蓝宝石(Al2O3)衬底(2125)之上的薄Si层(2115)内。尽管图11A中的低压晶体管(2110a)和(2110b)仅可以耐受低电压，例如最高达5V(任何两个S、D、G端子之间)，但是图20A所描绘的SOS结构的整个晶体管电路可以相对于GND从0至VIN浮动。根据本公开内容的实施方式，图20A所描绘的SOS结构的背侧——表示为背侧(Backside)——可以连接至DC电压，如0V(GND)或保持未连接(浮置)。在根据本教导的电平移位器(例如，HS电平移位器425)的情况下，用于电平移位器电路(例如，高侧)的参考电压处于Vss电平(例如，系于公共节点SW处)，其为0V(例如，当LS GaN FET T1为ON时)，最高达VIN的电压电平(例如，当HS GaN FET T2为ON时)。因此，如本领域技术人员可以认识到的，图20A中表示的低压晶体管(2110a)和(2110b)可以在相对于GND的高电压(例如，等于或大于VIN)处操作，而完全不必处理跨低压晶体管(2110a)和(2110b)(例如，跨对应的源极和漏极)施加的任何高电压。替代地，蓝宝石衬底具有跨其整个厚度的高电压降(例如，VIN+Vdd2)。在典型的实施方式中，蓝宝石衬底(2125)可以是10至100微米厚，因此由这样的高电压产生的电场远低于蓝宝石的公知介电强度。
图20B示出了包括两个低压晶体管器件(2110b，P型)和(2120b，N型)的示例性绝缘体上硅(SOI)晶体管结构，其中两个低压晶体管器件各自包括栅极端子(G)、漏极端子(D)和源极端子(S)，其中包括P型和N型晶体管的P+和N+源极和漏极区的薄Si层(2115)形成在掩埋二氧化硅层(2130)上，随之在Si衬底(2140)上。如在图20A的SOS结构的情况下，虽然图20B所描绘的结构的低压晶体管(2110b)和(2120b)仅能耐受最高至例如5V(任意两个S、D、G端子之间)，但是整个晶体管结构可以相对于GND从0伏至VIN伏浮动。根据本公开内容的实施方式，图20B所描绘的SOI结构的背侧——表示为背侧(Backside)——可以连接至DC电压，如0V(GND)或保持未连接(浮置)。在根据本教导的电平移位器(例如，HS电平移位器(425))的情况下，用于电平移位器电路(例如，高侧)的参考电压处于Vss电压电平，其为0V(例如，当LS GaN FET T1为ON时)，最高达VIN的电压电平(例如，当HS GaN FET T2为ON时)。因此，如本领域技术人员可以认识到的，图20B中表示的低压晶体管(2110b)和(2120b)可以在相对于GND的高电压(例如，等于或大于VIN，例如图4中描绘的VIN+Vdd2)处操作，而完全没有跨低压晶体管(2110b)和(2120b)(即，跨任何两个构成端子S、D、G)施加的高电压。替代地，掩埋二氧化硅层具有跨其厚度的高压降。这样的掩埋二氧化硅层明显比图20A所示的SOS实施方式中的蓝宝石衬底薄得多。
在典型的SOI实施方式中，Si层(2115)和掩埋二氧化硅层(2130)的厚度通常可以为0.1微米至1.0微米，并且Si层(2115)下方的Si衬底(2140)和掩埋二氧化硅层(2130)通常可以是10至100微米厚。因此，掩埋二氧化硅层(2130)内的电场通常可以比在图20A所描绘的蓝宝石衬底情况下高(这是因为通常蓝宝石衬底比二氧化硅层厚得多，并且因此可以耐受高得多的VIN电压)。在适当设计的实施方式中，掩埋二氧化硅层(2130)足够厚以耐受与电压VIN加上可以在VIN电压上施加的任何噪声尖峰相关联的、施加到Si衬底(2140)的GND平面的最大电场。应当注意，能够耐受大电场不是薄二氧化硅层的唯一问题。底部Si层与薄二氧化硅层一起可以创建NMOS和PMOS晶体管两者的背栅极。当NMOS和PMOS晶体管都飞变到诸如100V的高电压时，PMOS器件的背栅极将导通，类似于顶栅极如何通过栅极氧化物导通PMOS的沟道。在这种情况下NMOS不受影响，但是在这种情况下PMOS不能被关断。该背栅极的阈值电压通常比顶栅极的阈值电压高出约掩埋硅二极管层的厚度与栅极氧化物的厚度的比。对这样的背栅极效应的一些应对措施可以是在图20B的SOI晶体管结构中引入S接触，例如，如在上面引用的美国专利申请第14/964,412号和第15/488,367号中所描述的，其全部公开内容通过引用并入本文中。
图20C示出了包括两个低压晶体管器件(2110c，P型)和(2120c，N型)的示例性体Si晶体管结构，其中两个低压晶体管器件各自包括栅极端子(G)、漏极端子(D)和源极端子(S)。本领域技术人员容易知道，这样的结构在其整个厚度上至少是半导电的。由于Si相对于诸如二氧化硅或蓝宝石的绝缘体是良导体，因此必须使高电压VIN跨这样的体Si结构的对应反向偏置二极管的下降，其中反向偏置二极管具有足够高的隔离(stand-off)电压以提供对接地Si衬底的隔离。在图20C所描绘的示例性结构中，高电压VIN跨由底N阱(N-阱-1和N-阱-2)和p型衬底形成的二极管降低。这在图20C中针对VIN为正的典型情况被示出，其中N-阱1和N-阱2经由相关联端子(2112)连接至从0(GND)到VIN摆动的节点SW。本领域技术人员容易了解，对于VIN为负的情况，可以使图20C所示的结构的极性反转(例如，所有P结构反转到N结构以及反之亦然，包括p-Si衬底反转到n-Si衬底)，以允许其背侧接地(例如，连接至GND)的体p-Si衬底处理大的负电压降(VIN＜0V)。在VIN为负的这样的情况下，节点SW可以连接至设置在n-Si衬底内的P阱(图20C中未示出连接)。本领域技术人员容易了解，在Si结构中可以使用其他阱结构，只要这样的阱可以提供等于或大于VIN的高电压处理能力(例如，如图4所描绘的VIN+Vdd2)。再一次，尽管图20C所描绘的结构中的低压晶体管仅能耐受最高达例如5V，但是N阱可以相对于GND从0伏至VIN伏浮动。应当注意，图20C所描绘的包括两个N阱之间的水平间距在内的各种结构和阱并非按比例绘制，其中所述水平间距必须足够大以提供阱之间的横向隔离。
与诸如二氧化硅或蓝宝石的绝缘体不同，体Si结构的二极管只能在一个方向上阻断电流，因此如上所述，图20C所描绘的用于根据本公开内容的各个实施方式的电平移位器(例如，HS电平移位器(425))中的示例性晶体管结构可以工作用于VIN＞0V(＝GND)的情况，或者通过使用替代阱结构(例如，反极性结构)而工作用于VIN＜0V的情况。图20A和图20B所描绘的基于绝缘体的晶体管结构可以处理VIN的正值和负值，因此可以用于根据本公开内容的其中VIN采用正值和负值两者中之一或两者的各个实施方式的电平移位器。然而，由于体Si结构可以更便宜，因此值得注意的是，尽管基于绝缘体的解决方案可以具有优异的性能或灵活性，但体Si解决方案可以降低成本。
图21是示出根据本公开内容的实施方式的用于利用能够耐受等于或低于第二电压的电压的低压器件控制能够耐受高于第一电压的高压器件的方法的各个步骤的流程图(2100)，其中，第一电压显著高于第二电压。如在流程图(2100)中可见，所述方法包括：按照步骤(2110)提供多个低压器件，该多个低压器件被配置成耐受等于或低于第二电压的电压；在第一切换电压(SW)与第二切换电压(Vdd2+SW)之间操作多个低压器件，第一切换电压在参考电压(GND)与第一电压之间切换，并且第二切换电压基本上对应于第一切换电压与第二电压之和(按照步骤2120)；按照步骤(2130)，基于输入信号生成两个互补脉冲信号，该两个互补脉冲信号包括第一输入定时控制脉冲信号和第二输入定时控制脉冲信号，该第二输入定时控制脉冲信号是第一输入定时控制脉冲信号的反相版本；按照步骤(2140)，将第一输入定时控制脉冲信号和第二输入定时控制脉冲信号经由相应的第一并联电阻电容耦合器和第二并联电阻电容耦合器耦合至多个低压器件；按照步骤(2150)，基于所述耦合，将第一输入定时控制脉冲信号和第二输入定时控制脉冲信号的边沿信息和DC电平信息发送至低压器件；按照步骤(2160)，基于所述操作和所述发送，经由多个低压器件生成电压高于第一切换电压的输出定时控制信号；以及按照最后步骤(2170)，基于所述生成来控制高压器件。
利用该半导体描述，已经公开了用于仅使用低(击穿)电压晶体管来偏置和驱动高压半导体器件的新颖装置。与由于高压切换事件而引起的定时信息的丢失有关的现有技术缺点已经借助于包括并联电阻电容耦合器而得到解决，其中并联电阻电容耦合器可以将脉冲信号的边沿信息和DC电平信息从一个(静态)电压域传递到飞行电压域，该脉冲信号表示用于高压半导体器件的定时控制信息。根据本教导的具有经由低压晶体管提供的箝位的新颖飞行比较器连同锁存器周围的逻辑电路一起创建了在切换事件期间移除不期望的毛刺的类似滤波器的块。
可以包括各种实施方式的新颖装置和系统的应用包括用于汽车的电子电路、电池系统、太阳能发电系统、高电压音频系统、高速计算机、通信和信号处理电路、调制解调器、单或多处理器模块、单或多嵌入式处理器、数据交换机以及专用模块(包括多层、多芯片模块)。这样的装置和系统还可以被包括为在各种电子系统内的子部件，所述各种电子系统例如电视、蜂窝电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机等)、工作站、无线电设备、视频播放器、音频播放器(例如，mp3播放器)、交通工具、医疗设备(例如，心脏监视器、血压监视器等)以及其他。一些实施方式可以包括多种方法。
本公开内容中使用的术语“MOSFET”是指具有绝缘栅极并且包括金属或类金属、绝缘体和半导体结构的任何场效应晶体管(FET)。术语“金属”或“类金属”包括至少一种导电材料(例如，铝、铜或其他金属、或高掺杂的多晶硅、石墨烯或其他电导体)，“绝缘体”包括至少一种绝缘体材料(例如，硅氧化物或其他介电材料)，并且“半导体”包括至少一种半导体材料。
对于本领域的普通技术人员应当明显的是，可以实现本发明的各个实施方式以满足各种各样的规范。除非上面另有说明，否则合适的元件值的选择是关乎设计选择的问题，并且本发明的各种实施方式可以以任何合适的IC技术(包括但是不限于MOSFET结构)来实现，或者以混合或者分立电路形式来实现。集成电路的实施方式可以使用任意合适的衬底和工艺来制造，包括但不限于标准的体硅、绝缘体上硅(SOI)和蓝宝石上硅(SOS)。除非上面另有说明，否则本发明可以其他晶体管技术来实现，例如，双极、GaAs HBT、GaN HEMT、GaAspHEMT和MESFET技术。然而，上述发明构思对于基于SOI的制造工艺(包括SOS)和具有类似特性的制造工艺特别有用。以SOI或SOS上CMOS进行的制造实现了低功率消耗、在操作期间耐受由于FET堆叠而引起的高功率信号的能力、良好的线性度和高频率操作(即，最高达和超过50GHz的射频)。单片IC实现方式特别有用，因为寄生电容通常可以通过精心设计而保持为低(或者至少跨所有单元保持均匀，以允许其得到补偿)。
根据特定的规范和/或实现技术(例如，NMOS、PMOS或CMOS，以及增强模式或者耗尽模式的晶体管器件)，可以调整电压电平或者反转电压和/或逻辑信号的极性。部件电压、电流和功率处理能力可以根据需求进行适应性调整，例如，通过调整器件的尺寸、串联“堆叠”部件(特别是FET)以耐受更大的电压和/或使用并联的多个部件以处理更大的电流。可以添加附加的电路部件以提高所公开的电路的能力以及/或者提供附加的功能，而不显著更改所公开的电路的功能。
已经描述了根据本公开内容的若干实施方式。应当理解，在不脱离这样的实施方式的精神和范围的情况下，可以进行各种修改。例如，上述一些步骤可以是与顺序无关的，并且因此可以以与所描述的顺序不同的顺序执行。此外，上述一些步骤是可选的。关于上述方法描述的各种动作可以以重复的、串行的或并行的方式执行。
应当理解，前面的描述旨在说明而不是限制本公开内容的范围，本公开内容的范围由所附权利要求书的范围限定，并且其他实施方式在权利要求书的范围内。(注意，权利要求要素的放在括号里的标记是为了便于查阅这些要素，并且它们本身不表示要素的特定要求的排序或者枚举；此外，这些标记可以在从属权利要求中被再次使用作为对附加要素的引用，而不应被视为开始相互矛盾的标记序列)。

Claims (74)

1.一种控制电路，被配置成控制能够耐受高于第一电压(VIN)的电压的高压器件，所述控制电路包括：
低压晶体管器件，其被配置成在第一切换电压(SW)与第二切换电压(Vdd2+SW)之间进行操作；
第一端子，其被配置成承载所述第一切换电压，所述第一切换电压在参考电压与所述第一电压之间切换；
第二端子，其被配置成承载根据所述第一切换电压的所述第二切换电压，所述第二切换电压基本上对应于所述第一切换电压与显著低于所述第一电压的第二电压(Vdd2)之和；
输入节点，其被配置成接收输入定时控制脉冲信号；
并联电阻电容耦合器，其耦合至所述输入节点，被配置成接收所述输入定时控制脉冲信号并且将所述输入定时控制脉冲信号的边沿信息和DC电平信息发送至所述低压晶体管器件；以及
输出节点，其被配置成提供电压高于所述第一切换电压的输出定时控制信号以用于控制所述高压器件，所述输出定时控制信号基于通过所述并联电阻电容耦合器发送的所述输入定时控制脉冲信号的边沿信息和DC电平信息。
2.根据权利要求1所述的控制电路，其中，所述第一电压等于或高于10伏，并且所述第二电压等于或低于5伏。
3.根据权利要求1所述的控制电路，其中，所述第一电压等于或高于25伏，并且所述第二电压等于或低于2.5伏。
4.根据权利要求1所述的控制电路，其中，所述低压晶体管器件被配置成耐受等于或低于所述第二电压的电压。
5.根据权利要求1所述的控制电路，其中，所述输入节点包括两个输入节点，每个输入节点均被配置成接收所述输入定时控制脉冲信号的边沿信息和DC电平信息，所述输入定时控制脉冲信号包括两个互补输入定时控制脉冲信号。
6.根据权利要求5所述的控制电路，其中：
所述并联电阻电容耦合器包括两个并联电阻电容耦合器，每个并联电阻电容耦合器被耦合至：
i)所述两个输入节点中的相应输入节点，其用于接收所述两个互补输入定时控制脉冲信号中的相应输入定时控制脉冲信号；以及
ii)耦合至所述低压晶体管器件的两个公共节点中的相应公共节点，其用于将所述两个互补输入定时控制脉冲信号中的相应输入定时控制脉冲信号的边沿信息和DC电平信息发送至所述低压晶体管器件，并且
每个并联电阻电容耦合器包括电阻传导路径和电容传导路径，所述电阻传导路径包括一个或更多个串联连接的电阻器，所述电容传导路径包括一个或更多个串联连接的电容器。
7.根据权利要求6所述的控制电路，其中，对于所述两个共同节点中的每个节点，所述控制电路还包括：
电容器，其耦合在所述节点与所述第二切换电压之间；以及
电阻器，其耦合在所述节点与所述第二切换电压之间。
8.根据权利要求7所述的控制电路，其中，对于所述两个公共节点中的每个节点，所述电容器的电容与相应并联电阻电容耦合器的串联连接的电容器的等效电容的电容比近似地和所述电阻器的电阻与相应并联电阻电容耦合器的串联连接的电阻器的等效电阻的电阻比成反比。
9.根据权利要求8所述的控制电路，其中，由所述电容器和相应并联电阻电容耦合器的串联连接的电容器在所述两个公共节点中的每个公共节点处提供的电容分压被配置成使跨所述串联连接的电容器的基本上等于所述第一电压的电压下降。
10.根据权利要求8所述的控制电路，其中，所述低压晶体管器件中的多个晶体管器件被配置成作为飞行比较器进行操作，所述飞行比较器包括耦合至所述两个公共节点的差分输入节点以及互补输出节点。
11.根据权利要求10所述的控制电路，其中，对于所述差分输入节点中的每个差分输入节点，所述控制电路还包括耦合在所述差分输入节点与所述第一切换电压之间的并联电阻电容偏置网络，所述并联电阻电容偏置网络被配置成向所述飞行比较器的输入级的低压晶体管器件提供偏置电压。
12.根据权利要求11所述的控制电路，其中，所述并联电阻电容偏置网络包括并联连接的电容器和电阻器。
13.根据权利要求11所述的控制电路，其中，所述电容比还被配置成在每个差分输入节点处提供共模电压，所述共模电压在所述飞行比较器的操作电压范围内，而与所述第一切换电压的切换电压电平无关。
14.根据权利要求13所述的控制电路，其中，所述电容比基于所述第一电压。
15.根据权利要求14所述的控制电路，还包括两个电荷泵电路，所述两个电荷泵电路被配置成分别放大所述两个互补输入定时控制脉冲信号以增大所述差分输入节点处的差异信号的幅度。
16.根据权利要求15所述的控制电路，其中，由所述两个电荷泵电路提供的放大是能够控制的并且基于所述第一电压的电平。
17.根据权利要求11所述的控制电路，其中，所述低压晶体管器件中的多个晶体管器件被配置为箝位电路，以在所述第一切换电压的切换事件期间限制跨所述飞行比较器的低压晶体管器件的节点的瞬时电压。
18.根据权利要求17所述的控制电路，其中，所述箝位电路还被配置成在所述切换事件期间促使所述飞行比较器的所述互补输出节点处的输出电压成为基本相同的电压值。
19.根据权利要求18所述的控制电路，其中，所述低压晶体管器件中的多个晶体管器件被配置成作为将所述飞行比较器的所述互补输出节点处的电压差转变成单个电压的逻辑门进行操作。
20.根据权利要求19所述的控制电路，其中，所述逻辑门包括置位复位(RS)锁存电路，所述置位复位锁存电路作用于非零电压差并且拒绝零电压差。
21.根据权利要求20所述的控制电路，其中：
所述低压器件被配置成耐受低于所述第二电压的电压，并且
基本上等于所述第一切换电压与所述第二电压的一半之和的中轨切换偏置电压被配置成向所述逻辑门和所述飞行比较器的多个晶体管器件的晶体管提供偏置。
22.根据权利要求21所述的控制电路，其中：
所述飞行比较器的所述互补输出节点处的电压在由所述第一切换电压和所述中轨切换偏置电压限定的范围内，并且
所述逻辑门被配置成在以下中的一者之间进行操作：a)所述第一切换电压与所述中轨切换偏置电压；以及b)所述中轨切换偏置电压与所述第二切换电压。
23.根据权利要求1所述的控制电路，其中，所述低压晶体管器件包括以下中的一者：a)蓝宝石上硅(SOS)晶体管结构；b)绝缘体上硅(SOI)晶体管结构；以及c)体硅(Si)晶体管结构。
24.根据权利要求23所述的控制电路，其中，a)包括蓝宝石衬底，所述蓝宝石衬底的厚度被选择成使得所述蓝宝石衬底耐受等于或大于所述第二切换电压的电压降。
25.根据权利要求24所述的控制电路，其中，所述蓝宝石衬底的厚度在10微米至100微米的范围内。
26.根据权利要求23所述的控制电路，其中，b)包括掩埋二氧化硅层，所述掩埋二氧化硅层的二氧化硅厚度能够耐受等于或大于所述第二切换电压的电压降。
27.根据权利要求26所述的控制电路，其中，所述掩埋二氧化硅层的二氧化硅厚度为0.1微米至1.0微米。
28.根据权利要求23所述的控制电路，其中，c)包括：
P型硅(p-Si)衬底；
N阱结构，其被嵌入所述Si衬底中；以及
阱端子，其连接至所述N阱结构，
其中，所述阱端子被配置成在操作期间承载所述第二切换电压。
29.根据权利要求28所述的控制电路，其中，所述硅衬底包括衬底端子，所述衬底端子被配置成在操作期间承载所述参考电压。
30.根据权利要求28所述的控制电路，其中，所述N阱结构被配置成与所述Si衬底组合地创建能够耐受等于或大于所述第二切换电压的电压降的反向偏置N阱二极管。
31.一种高压开关器件，包括根据权利要求1所述的控制电路。
32.根据权利要求31所述的高压开关器件，还包括高压晶体管器件，所述高压晶体管器件被配置成能够在操作期间耐受第一电压，其中，所述高压晶体管器件的操作由所述控制电路控制。
33.根据权利要求32所述的高压开关器件，其中，所述高压晶体管器件的操作包括对所述高压晶体管器件的控制以在以下两种操作模式中的一种操作模式下进行操作：提供到所述第一电压的传导路径的ON模式；以及去除所述传导路径的OFF模式。
34.根据权利要求33所述的高压开关器件，其中，所述传导路径是所述高压晶体管器件的漏极端子与源极端子之间的传导路径。
35.根据权利要求34所述的高压开关器件，其中，对所述器件的控制是经由所述高压晶体管器件的栅极端子至所述控制电路的输出节点的连接来提供的。
36.根据权利要求35所述的高压开关器件，其中，所述控制电路的第一端子连接至所述高压晶体管器件的源极端子。
37.根据权利要求36所述的高压开关器件，其中，在操作的所述ON模式期间，所述高压晶体管器件的源极端子处的信号的电压基本上等于所述第一电压，并且在操作的所述OFF模式期间，所述高压晶体管器件的源极端子处的信号的电压基本上等于所述参考电压。
38.根据权利要求37所述的高压开关器件，其中，在所述控制电路的所述输出节点处提供给所述高压晶体管器件的栅极端子的定时控制信号被配置成基于所述高压晶体管器件的源极端子处的信号的占空比来控制平均电压。
39.根据权利要求38所述的高压开关器件，其中，所述控制电路的输入节点处的输入定时控制脉冲信号基于所述平均电压。
40.一种用于将高DC电压转换成低DC电压的DC/DC转换器，包括根据权利要求39所述的高压开关器件。
41.一种用于利用低压器件来控制高压器件的方法，所述低压器件能够耐受等于或低于第二电压(Vdd2)的电压，所述高压器件能够耐受高于第一电压(VIN)的电压，所述第一电压显著高于所述第二电压，所述方法包括：
提供多个低压器件，所述多个低压器件被配置成耐受等于或低于所述第二电压的电压；
在第一切换电压(SW)与第二切换电压(Vdd2+SW)之间操作所述多个低压器件，所述第一切换电压在参考电压(GND)与所述第一电压之间切换，并且所述第二切换电压基本上对应于所述第一切换电压与所述第二电压之和；
基于输入信号生成两个互补脉冲信号，所述两个互补脉冲信号包括第一输入定时控制脉冲信号和第二输入定时控制脉冲信号，所述第二输入定时控制脉冲信号是所述第一输入定时控制脉冲信号的反相版本；
将所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号经由相应的第一并联电阻电容耦合器和第二并联电阻电容耦合器耦合至所述多个低压器件；
基于所述耦合，将所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号的边沿信息和DC电平信息发送至所述低压器件；
基于所述操作和所述发送，经由所述多个低压器件生成电压高于所述第一切换电压的输出定时控制信号；以及
基于所述生成来控制所述高压器件。
42.根据权利要求41所述的方法，其中，所述输出定时控制信号的生成包括：
基于所述发送来再生所述两个互补脉冲信号的版本；
在所述第一切换电压的切换事件期间，使用箝位部来促使所述两个互补脉冲信号的再生版本成为基本上相同的电压值；
生成所述两个互补信号的再生版本的差异信号，所述差异信号仅在所述切换事件期间为零；以及
基于所述差异信号的非零值来生成所述输出定时控制信号。
43.根据权利要求42所述的方法，其中，所述再生包括：
通过相应的第一公共节点和第二公共节点，将所述第一并联电阻电容耦合器和所述第二并联电阻电容耦合器耦合至相应的第一并联电阻电容网络和第二并联电阻电容网络；
将所述第一并联电阻电容网络和所述第二并联电阻电容网络的端子节点耦合至所述第二切换电压；以及
基于所述耦合，分别在所述第一共同节点和所述第二共同节点处获得所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号的较低幅度版本，
其中，第一并联电阻电容网络/第二并联电阻电容网络的电容与所述第一并联电阻电容耦合器/所述第二并联电阻电容耦合器的等效电容的电容比近似地和所述第一并联电阻电容网络/所述第二并联电阻电容网络的电阻与所述第一并联电阻电容耦合器/所述第二并联电阻电容耦合器的电阻的电阻比成反比。
44.根据权利要求43所述的方法，还包括：
通过电荷泵电路放大所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号；以及
基于所述放大，增大所述第一公共节点和所述第二公共节点处的所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号的所述较低幅度版本的幅度。
45.一种用于将第一电压(VIN)转换成较低电压输出的DC/DC转换器，所述DC/DC转换器包括：
晶体管堆叠，其包括串联连接的高侧晶体管和低侧晶体管，所述高侧晶体管和所述低侧晶体管能够耐受高于所述第一电压的电压；
电源端子，其连接至所述高侧晶体管的漏极，所述电源端子被配置成在操作期间接收所述第一电压；
参考端子，其连接至所述低侧晶体管的源极，所述参考端子被配置成在操作期间接收参考电势(GND)；
输出切换端子，其连接至所述高侧晶体管的源极和所述低侧晶体管的漏极，所述输出切换端子被配置成在操作期间提供在所述第一电压与所述参考电势之间切换的第一切换电压(SW)；
高侧控制电路，其耦合至所述晶体管堆叠并且被配置成在所述第一切换电压与第二切换电压(Vdd2+SW)之间进行操作，所述高侧控制电路包括：
i)多个低压晶体管，其能够耐受等于或低于第二电压(Vdd2)的电压，所述第二电压显著低于所述第一电压；
ii)高侧参考端子，其连接至所述输出切换端子以提供所述第一切换电压；
iii)高侧电源端子，其被配置成在操作期间提供所述第二切换电压，所述第二切换电压基本上等于所述第一切换电压与所述第二电压之和；
iv)高侧输入端子，其被配置成在操作期间接收用于控制所述高侧晶体管的第一输入定时控制脉冲信号和第二输入定时控制脉冲信号；
v)第一并联电阻电容耦合器和第二并联电阻电容耦合器，其耦合至所述高侧输入端子，所述第一并联电阻电容耦合器和所述第二并联电阻电容耦合器被配置成在操作期间将所述第一输入定时控制信号和所述第二输入定时控制信号的边沿信息和DC电平信息发送至所述多个低压晶体管；以及
vi)所述多个低压晶体管中的高侧输出晶体管，其被配置成在操作期间基于所发送的边沿信息和DC电平信息提供电压高于所述第一切换电压的高侧控制信号，
其中，所述高侧控制信号控制所述输出切换端子处的所述第一切换电压的占空比。
46.根据权利要求45所述的DC/DC转换器，其中，所述第一并联电阻电容耦合器和所述第二并联电阻电容耦合器中的每一个包括电阻传导路径和电容传导路径，所述电阻传导路径包括一个或更多个串联连接的电阻器，所述电容传导路径包括一个或更多个串联连接的电容器。
47.根据权利要求45所述的DC/DC转换器，其中，所述较低电压输出与所述第一切换电压的平均值成比例。
48.根据权利要求45所述的DC/DC转换器，还包括低侧控制电路，所述低侧控制电路被配置成在操作期间基于所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号来提供针对所述低侧晶体管的低侧控制信号。
49.根据权利要求48所述的DC/DC转换器，其中，所述高侧控制信号和所述低侧控制信号被配置成在操作期间使所述高侧晶体管的导通和所述低侧晶体管的导通交替。
50.根据权利要求49所述的DC/DC转换器，其中，所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号通过所述高侧控制电路的传播延迟基本上等于所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号通过所述低侧控制电路的传播延迟。
51.根据权利要求50所述的DC/DC转换器，其中，所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号通过所述高侧控制电路的信号衰减基本上等于所述第一输入定时控制脉冲信号和所述第二输入定时控制脉冲信号通过所述低侧控制电路的信号衰减。
52.一种定时控制电路，被配置成控制输入方波信号的边沿的定时，所述定时控制电路包括：
第一处理路径，其包括以串联连接布置的第一多个相同可配置边沿延迟电路，所述第一处理路径被配置成选择性地延迟所述输入方波信号的上升沿和下降沿中的一者或两者；以及
第二处理路径，其包括以串联连接布置的第二多个可配置边沿延迟电路，所述第二处理路径被配置成独立于所述第一处理路径选择性地延迟所述输入方波信号的上升沿和下降沿中的一者或两者；
其中，所述可配置边沿延迟电路被配置成基于所述可配置边沿延迟电路的输入开关的ON状态或OFF状态来选择性地向所述上升沿和所述下降沿中的一者提供边沿延迟，并且
其中，所述边沿延迟基于通过电流源使一个电容器充电以达到反相器的跳变点电压的时间。
53.根据权利要求52所述的定时控制电路，其中，所述电流源包括控制电路，所述控制电路被配置成基于所述反相器的所述跳变点电压的变化来调整所述电流源的输出电流的大小。
54.根据权利要求53所述的定时控制电路，其中，所述跳变点电压的变化基于以下中的一个或更多个：a)所述反相器的制造工艺；b)所述反相器的电压电源；以及c)所述反相器的操作温度。
55.根据权利要求53所述的定时控制电路，其中，所述输出电流的大小由参考电阻器来控制。
56.根据权利要求53所述的定时控制电路，其中，所述控制电路包括：
运算放大器；
电流镜；
参考反相器，其与所述可配置边沿延迟电路的反相器具有相同的特性，所述参考反相器耦合至所述运算放大器的第一输入；
晶体管，其中，所述晶体管的栅极连接至所述运算放大器的输出，所述晶体管的源极连接至所述运算放大器的第二输入，并且所述晶体管的漏极连接至所述电流镜的参考电流支路；以及
参考电阻器，其连接在所述晶体管的源极与参考地之间。
57.根据权利要求56所述的定时控制电路，其中，所述参考反相器包括两个串联连接的晶体管，其中，所述串联连接的晶体管的栅极和漏极连接至所述运算放大器的第一输入。
58.根据权利要求52所述的定时控制电路，其中，所述可配置边沿延迟电路还包括输入晶体管，所述输入晶体管被配置成基于所述输入开关的ON状态或OFF状态在所述输入晶体管的栅极节点处选择性地接收所述输入方波信号和所述输入方波信号的反相版本中的一者。
59.根据权利要求58所述的定时控制电路，其中：
所述输入晶体管的栅极节点耦合至所述输入开关的公共端子，
所述输入晶体管的漏极节点耦合至所述电流源、所述电容器的第一端子和所述反相器的输入，并且
所述输入晶体管的源极节点和所述电容器的第二端子耦合至参考地。
60.根据权利要求59所述的定时控制电路，其中：
所述可配置边沿延迟电路还包括输入反相器，
所述输入开关的第一切换端子耦合至所述输入反相器的输出，
所述输入开关的第二切换端子耦合至所述输入反相器的输入，并且
所述反相器的输入被配置成接收所述输入方波信号和所述输入方波信号的反相版本中的一者。
61.根据权利要求60所述的定时控制电路，其中：
所述可配置边沿延迟电路还包括输出反相器和输出开关，
所述输出开关被配置成基于独立于所述输入开关的ON状态和OFF状态的所述输出开关的ON状态和OFF状态，在所述输出开关的公共端子处选择性地输出所述反相器的输出处的信号和所述输出反相器的输出处的所述信号的反相版本中的一者。
62.根据权利要求61所述的定时控制电路，其中：
所述输出开关的第一切换端子耦合至所述反相器的输出，并且
所述输出开关的第二端子耦合至所述输出反相器的输出。
63.根据权利要求62所述的定时控制电路，其中，经由第一可配置边沿延迟电路的输出开关的公共端子与第二可配置边沿延迟电路的输入开关的第二切换端子的连接来提供所述第一多个相同可配置边沿延迟电路和第二多个相同可配置边沿延迟电路的串联连接。
64.根据权利要求52所述的定时控制电路，其中，所述电容器的电容是能够配置的。
65.根据权利要求64所述的定时控制电路，其中，所述电容器是数字可调谐电容器。
66.根据权利要求52所述的定时控制电路，其中，对于所述第一处理路径和所述第二处理路径中的每一个：
通过将所述第一处理路径和所述第二处理路径的每个可配置边沿延迟电路的输入开关配置成相同状态来提供对所述上升沿和所述下降沿中的仅一者的延迟，
通过将至少两个可配置边沿延迟电路的输入开关配置成不同状态来提供对所述上升沿和所述下降沿两者的延迟。
67.根据权利要求52所述的定时控制电路，还包括一个或更多个附加处理路径，每个附加处理路径包括以串联连接布置的多个可配置边沿延迟电路，所述附加处理路径中的每一个均被配置成独立于任何其他处理路径来选择性地延迟所述输入方波信号的上升沿和下降沿中的一者或两者。
68.一种电路装置，被配置成提供用于控制在高电压域中操作的高侧(HS)器件和低侧(LS)器件的定时信息，所述电路装置包括：
在低电压域中操作的定时控制电路，其被配置成控制输入方波信号的边沿的定时，所述定时控制电路包括：
i)第一处理路径，其用于提供所述HS器件的定时信息，所述第一处理路径包括以串联连接布置的第一多个相同可配置边沿延迟电路，所述第一处理路径被配置成选择性地延迟所述输入方波信号的上升沿和下降沿中的一者或两者；以及
ii)第二处理路径，其用于提供所述LS器件的定时信息，所述第二处理路径包括以串联连接布置的第二多个可配置边沿延迟电路，所述第二处理路径被配置成独立于所述第一处理路径来选择性地延迟所述输入方波信号的上升沿和下降沿中的一者或两者；
其中，所述可配置边沿延迟电路被配置成基于所述可配置边沿延迟电路的输入开关的ON状态或OFF状态来选择性地向所述上升沿和所述下降沿中的一者提供边沿延迟，
其中，所述边沿延迟基于通过电流源使一个电容器充电以达到反相器的跳变点电压的时间，
其中，所述定时控制电路的所有晶体管器件均被配置成耐受显著小于所述高电压域的高电压的电压。
69.根据权利要求68所述的电路装置，其中，所述可配置边沿延迟电路还包括输入晶体管，所述输入晶体管被配置成基于所述输入开关的ON状态或OFF状态在所述输入晶体管的栅极节点处选择性地接收所述输入方波信号和所述输入方波信号的反相版本中的一者。
70.根据权利要求69所述的电路装置，其中：
所述输入晶体管的栅极节点耦合至所述输入开关的公共端子，
所述输入晶体管的漏极节点耦合至所述电流源、所述电容器的第一端子和所述反相器的输入，并且
所述输入晶体管的源极节点和所述电容器的第二端子耦合至参考地。
71.根据权利要求70所述的电路装置，其中：
所述可配置边沿延迟电路还包括输入反相器，
所述输入开关的第一切换端子耦合至所述输入反相器的输出，
所述输入开关的第二切换端子耦合至所述输入反相器的输入，并且
所述反相器的输入被配置成接收所述输入方波信号和所述输入方波信号的反相版本中的一者。
72.根据权利要求71所述的电路装置，其中：
所述可配置边沿延迟电路还包括输出反相器和输出开关，
所述输出开关被配置成基于独立于所述输入开关的ON状态和OFF状态的所述输出开关的ON状态和OFF状态，在所述输出开关的公共端子处选择性地输出所述反相器的输出处的信号和所述输出反相器的输出处的所述信号的反相版本中的一者。
73.根据权利要求72所述的电路装置，其中：
所述输出开关的第一切换端子耦合至所述反相器的输出，并且
所述输出开关的第二端子耦合至所述输出反相器的输出。
74.根据权利要求73所述的电路装置，其中，经由第一可配置边沿延迟电路的输出开关的公共端子与第二可配置边沿延迟电路的输入开关的第二切换端子的连接来提供所述第一多个相同可配置边沿延迟电路和第二多个相同可配置边沿延迟电路的串联连接。
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