CN107408941B - 电平移位器 - Google Patents

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Abstract

描述了用于仅使用低压晶体管来偏置和驱动高压半导体器件(T2)的系统、方法和装置。该装置和方法适于控制多个高压半导体器件以实现诸如功率放大器、功率管理和转换以及其他应用的高压功率控制，其中，第一电压(VIN)大于处理低压控制晶体管的最大电压。还提供了使用新型电平移位器从高输入电压到低输出电压的DC/DC功率转换实现，该新型电平移位器仅使用低压晶体管。还提出了一种电平移位器(325)，在该电平移位器中，浮置节点(Vdd2+SW、SW)和高压电容耦合(320)和控制使得能够利用低压晶体管进行高压控制。

Description

电平移位器
相关申请的交叉引用
本申请要求于2015年3月18日提交的美国专利申请第14/661,848号的优先权，其全部公开内容通过引用并入本文。本申请还可以涉及于1995年5月6日授权的题为“Minimumcharge FET fabricated on an ultrathin silicon on sapphire wafer”的美国专利第5,416,043号，其全部公开内容通过引用并入本文。本申请还可以涉及于1997年2月4日授权的题为“Minimum charge FET fabricated on an ultrathin silicon on sapphirewafer”的美国专利第5,600,169号，其全部公开内容通过引用并入本文。
背景
技术领域
本文所描述的各个实施方式总体上涉及用于仅使用低击穿电压晶体管来偏置和驱动高压半导体器件的系统、方法和装置。
背景技术
在控制在高压条件下操作的高压半导体器件的应用中，通常在相应的控制电路中使用高击穿电压晶体管。例如，在传统的氮化镓(GaN)功率管理应用中，诸如横向扩散金属氧化物半导体(LDMOS)、双极型或高压金属氧化物半导体场效应晶体管(MOSFET)的晶体管可以用于控制在高压条件下操作的GaN器件。由于与GaN器件的品质因数(FOM)相比，这些控制晶体管通常具有差的FOM——从而可能例如限制GaN器件的操作频率，因此整个电路(例如功率管理)可能在性能上被大的高压控制晶体管——其可能难以快速充电和放电(例如它们的FOM太高)——限制，并且因此可能显著地降低使用GaN器件的益处。
发明内容
根据本公开内容的第一方面，提出了一种被配置为控制能够耐受比第一电压高的电压的高压器件的电平移位器，该电平移位器包括：包括晶体管器件的电路装置，每个晶体管器件被配置为耐受显著低于第一电压的第二电压；电路装置的第一电源端子，第一电源端子被配置为承载第一开关电压，第一开关电压在参考电压和比第一电压高的电压之间切换；电路装置的第二电源端子，第二电源端子被配置为承载作为第一开关电压的函数的第二开关电压，第二开关电压基本上对应于第一开关电压与第二电压之和；电路装置的输入端子，输入端子被配置为接收用于控制高压器件的输入定时控制信号，定时控制信号被配置为通过非电耦合而被耦合至电路装置的晶体管器件；以及电路装置的输出端子，输出端子被配置为向高压器件提供在比第一电压高的电压下的输出定时控制信号，输出定时控制信号基于所耦合的输入定时控制信号。
根据本公开内容的第二方面，提出了一种用于控制高压器件的方法，该高压器件能够耐受高于第一电压的电压，其中低压器件能够耐受第二电压，示出了第一电压显著高于第二电压，所述方法包括：提供被配置为耐受第二电压的多个低压器件；在第一开关电压和第二开关电压之间操作所述多个低压器件，第一开关电压在参考电压和高于第一电压的电压之间进行切换，并且第二开关电压基本上对应于第一开关电压与第二电压之和；经由非电耦合将输入定时控制信号耦合至所述多个低压器件；基于所述操作和所述耦合，经由所述多个低压器件在高于第一电压的电压下生成输出定时控制信号；以及基于所述生成来控制高压器件。
根据本公开内容的第三方面，提出了一种用于将第一电压转换为较低电压的DC/DC转换器，该DC/DC转换器包括：包括串联连接的高侧晶体管和低侧晶体管的晶体管堆叠体，高侧晶体管和低侧晶体管能够耐受高于第一电压的电压；连接到高侧晶体管的漏极的电源端子，电源端子被配置为在操作期间接收第一电压；连接到低侧晶体管的源极的参考端子，参考端子被配置为在操作期间接收参考电势；连接到高侧晶体管的源极和低侧晶体管的漏极的输出开关端子，输出开关端子被配置为在操作期间提供在所述第一电压和所述参考电势之间的开关电压切换；以及耦接至晶体管堆叠体的高侧电平移位器，高侧电平移位器包括：i)能够耐受显著低于第一电压的第二电压的多个低压晶体管；ii)连接到输出开关端子的高侧参考端子；iii)高侧电源端子，高侧电源端子配被配置为在操作期间接收基本上等于开关电压与第二电压之和的高侧电源电压；iv)高侧输入端子，高侧输入端子被配置为在操作期间接收用于控制高侧晶体管的输入定时控制信号；vi)耦合至高侧输入端子的非电耦合，非电耦合被配置为在操作期间基于输入定时控制信号来检测定时控制信息；以及v)耦接至高侧晶体管的栅极的所述多个低压晶体管中的高侧输出晶体管，高侧输出晶体管被配置为在操作期间基于检测到的定时控制信息在高于第一电压的电压下提供高侧控制信号，其中，高侧控制信号控制在输出开关端子处的开关电压的占空比。
附图说明
附图被并入并且构成本说明书的一部分，附图示出了本公开内容的一个或更多个实施方式，并且与示例性实施方式的描述一起用于解释本公开内容的原理和实现。
图1示出了两个高压堆叠晶体管，低侧LS晶体管T1和高侧HS晶体管T2。
图2示出了用于控制图1的高压堆叠晶体管的低侧和高侧的栅极驱动器电路的现有技术实施方式。
图3A示出了根据本公开内容的实施方式的栅极驱动器电路的框图，其可以用于控制图1的高压堆叠晶体管的低侧和高侧。图3A的栅极驱动器电路包括HS电平移位器，其根据本公开内容的实施方式可以通过仅使用低压晶体管来控制高压器件。在图3A所示的示例性实现中，HS电平移位器用于控制图1的高压堆叠晶体管的高侧晶体管。
图3B示出了图3A的栅极驱动器电路的更详细版本，其包括用于控制图1的高压堆叠晶体管的高侧晶体管的栅极驱动器电路的HS电平移位器的更详细表示。
图4A示出了根据图3A至图3B所示的本公开内容的实施方式的HS电平移位器的输入级的电路表示，其中电容耦合用于向HS电平移位器提供控制信息。
图4B示出了图4A所示的HS电平移位器的各个节点处的信号的定时图。
图5A示出了图4A的HS电平移位器的附加电路，其根据本公开内容的实施方式可以消除在低压电平移位器的各个节点处产生的脉冲尾部。
图5B示出了图5A所示的HS电平移位器的各个节点处的信号的定时图，其中附加电路去除了脉冲的尾部。
图6A示出了添加到图5A的HS电平移位器的箝位电路，其中这种箝位电路可以保护HS电平移位器的各个节点不会达到对HS电平移位器的低压器件有害的电压电平。
图6B示出了将反相器电路添加到图6A的HS电平移位器的一部分。
图6C至图6F示出了HS电平移位器的低压晶体管的栅极处的瞬时电压作为HS电平移位器的电源和参考电势的RC时间常数的函数。
图6G示出了箝位电路和与HS电平移位器的剩余部分的接口的进一步细节。
图7A示出了图6A的HS电平移位器的附加电路，其中这种附加电路被用于产生两个互补控制信号。
图7B示出了图7A的两个互补控制信号的定时图。
图8示出了图3A的栅极驱动器电路的用于控制图1所示的堆叠体的高侧高压晶体管T2的各种模块的详细电路实现。
图9示出了根据本公开内容的实施方式的栅极驱动器电路的框图，其中使用了与图3A至图3B的HS电平移位器类似的两个低压电平移位器，每个低压电平移位器控制图1所示的堆叠体的一个晶体管。
图10A至图10C示出了可以在根据本公开内容的HS电平移位器的各个实施方式中使用的不同的低压晶体管结构。
具体实施方式
可以期望使用可以具有例如通过晶体管的ON(导通)电阻Ron和晶体管的栅极电荷Cg的乘积测量的品质因数(FOM)的小的低击穿电压MOSFET晶体管，所述测量的品质因数与在高压条件下操作的高压半导体器件被控制的应用中控制晶体管时的高压晶体管(具有较高击穿电压的晶体管)的FOM相似或比该FOM好(低)。这样的MOSFET可以允许最大限度地使用GaN特性，从而改善实现的性能和成本两者。此外，通过实现基于低压MOSFET的单芯片绝缘体上硅(SOI)MOSFET解决方案，可以包括另外的功能，其可以解决本领域普通技术人员已知的另外的方面，例如但不限于GaN栅极电压过激励(overdrive)保护、最小栅极驱动要求、死区时间控制、温度稳定性、浮置(floating)节点跟踪和启动电压条件等。
本公开内容描述了一种电平移位器电路，其能够在相对低的电压例如约0至3.5/5V下驱动控制电压或模拟信号，而在显著高于所述低的电压的高压例如20V至100V或更高之上越过(riding)或“飞行(flying)”。本文提出的各个实施方式描述了由新型电平移位器执行的高压的低压控制，其使得能够使用电平移位器的低(击穿)电压晶体管来适当地控制高压器件，其中低击穿电压显著小于所述高压。
如本公开内容中所使用的，高压器件或高压晶体管是指能够耐受和阻断(例如处于OFF状态)的DC电压(通常施加在晶体管的源极和漏极端子之间，或漏极、源极和栅极端子中的任何两个之间)的半导体晶体管器件，所述DC电压大于5V至10V，并且更典型地显著大于5V至10V例如大于20V至100V。一些示例性高压器件是耗尽型GaN晶体管(d-GaN)、增强型GaN晶体管(e-GaN)、堆叠的MOS晶体管和本领域技术人员已知的其他高压晶体管，例如SiMOSFET、六边形FET(HEXFET)、LDMOS、磷化铟(InP)等，其也可以是增强型或耗尽型(例如e型或d型)和N极性或P极性。
在本公开内容中，为了描述本申请的各个实施方式，使用e-GaN FET晶体管作为示例性高压器件，并且因此这种示例性使用不应被解释为限制本文所公开的本发明的范围。除非明确提及为d-GaN，否则术语GaN和e-GaN在本文中被认为是同义词。
本领域技术人员可以认识到，耗尽型d-GaN器件或诸如Si MOSFET、HEXFET、LDMOS、InP的其他类型的高压晶体管(并且全部这些示例可以是e-型或d-型；以及N极性或P极性)或者能够利用所施加的高压来切换为ON或OFF的实际上的任何装置可以通过本发明来控制。
E-GaN器件具有栅极至源极电压的约+0.7V至+3V的典型阈值或导通电压。这样的器件通常能够耐受5V至200V的漏极至源极VDS电压，从而实现诸如从高输入电压到低输出电压的DC/DC功率转换的高压应用。在本公开内容中使用GaN晶体管作为高压功率管理的示例性方法，这是由于GaN晶体管的已知的有利特性，例如低FOM。
如本公开内容中所使用的，低压器件或低压晶体管是指具有低击穿电压的半导体晶体管器件，其可以耐受和阻断(例如处于OFF状态)的DC电压(通常施加在晶体管的源极和漏极端子之间，或漏极、源极和栅极端子中的任何两个之间)小于10V并且更通常显著小于10V，例如小于3.3V至5V。一些示例性低压器件是互补金属氧化物半导体(CMOS)晶体管。
如本公开内容中所使用的，开关晶体管(例如可以具有导通ON状态和不导通OFF状态的晶体管)的品质因数(FOM)——也简称为FOM——是指晶体管的ON(导通)电阻Ron和晶体管的栅极电荷Cg的乘积。较低的FOM可以指示晶体管的较高的开关性能。具有低FOM——特别是在高耐压下——是GaN晶体管的独特特征，其能够在FOM约为高压MOSFET的FOM的10倍低的情况下处理直到100V。
在整个说明书中，为了说明本发明构思的用途和实现的目的，描述了电平移位器的实施方式和变型。说明性描述应当被理解为呈现本发明构思的示例，而不是限制本文所公开的构思的范围。
本公开内容的各个实施方式可以用于期望使用低压晶体管来控制高压器件的应用中。尽管使用DC/DC转换器的示例性情况来描述根据本公开内容的电平移位器的各个实施方式，但是这种示例性情况不应被解释为限制本文所公开的本发明的范围。本领域技术人员能够使用根据本公开内容的教导，并且将这些教导应用于期望高压的低压控制的具体应用。
图1示出了可以用作高压堆叠GaN晶体管的基础的两个堆叠的GaN晶体管T1和T2。如本公开内容中所使用的，晶体管T1和T2可以分别称为低侧(LS)晶体管和高侧(HS)晶体管，并且与控制LS晶体管和HS晶体管相关联的任何控制元件可以同样分别称为低侧(LS)控制和高侧(HS)控制。在本公开内容中，DC/DC转换用作用于控制堆叠高压晶体管的示例性应用，其教导可以应用于堆叠晶体管控制大于常规控制器件(例如使用低压控制晶体管)的固有电压处理能力的电压的其他应用。本领域技术人员将认识到，尽管使用图1的堆叠晶体管的示例性DC/DC转换器依赖于两个堆叠的GaN FET T1和T2，但是本文公开的本发明的控制系统可以应用于一个堆叠晶体管的堆叠高度以及三个、四个或任何数目的堆叠晶体管的堆叠高度并且应用于由其他材料和/或制造工艺制造的任何高压晶体管。
图2示出了用于控制图1的堆叠GaN晶体管T1、T2的栅极驱动器电路(210)的典型的现有技术实施方式。图2所示的这种现有技术电路可以用于实现例如DC/DC转换器。如图1和图2所示，施加到堆叠体的顶部晶体管T2(高侧晶体管)的漏极的输入电压VIN可以与所选择的GaN晶体管T1和T2的电压处理能力(例如20V至100V或更高)一样高。如本领域技术人员已知的，基于输入电压VIN，可以通过控制所述两个晶体管的ON/OFF状态的时间长度来生成较低的电压。这样的低压可以例如通过对所述两个晶体管T1和T2的公共输出节点SW处的电压进行滤波来获取。
从图2的现有技术实施方式可以看出，下GaN晶体管T1的源极连接到参考地GND，并且上GaN晶体管T2的源极连接到T1的漏极，它们一起产生输出节点SW。贯穿本公开内容，与(例如与控制)LS晶体管T1相关联的全部电路或器件被称为低侧或LS电路、器件或控制，并且与HS晶体管T2相关联的那些被称为高侧或HS电路、器件或控制。
图2所示的示例性现有技术电路将高输入电压VIN转换为经由输出节点SW获取的较低电压。在一个示例性实施方式中，VIN可以是40V，并且经由节点SW获取的较低电压(例如经由对节点SW处的电压进行滤波)可以为约1.5V。除了能够处理高压之外，对于图2的DC/DC转换器重要的是，在进行这种转换时并且在高频下进行时呈现高的效率。本领域技术人员容易理解功率转换应用中以及使得能够在与输出节点SW相关联的滤波器(图2中未示出)中使用较小的感应部件的期望的高频转换中的效率的概念。如上所述，GaN器件由于其低Ron而提供高效率，而由于其低Cg同时高速切换。
图2所示的现有技术实施方式的栅极驱动器电路(210)基于在节点SW处的输入电压VIN来控制图1所示的高压堆叠晶体管的LS晶体管和HS晶体管在其各自的ON和OFF状态之间的切换以提供期望电压。栅极驱动器电路(210)通过通常以交替方式提供接通(ON)或断开(OFF)两个晶体管T1和T2中的每一个所需的栅极电压来控制LS晶体管T1和HS晶体管T2的切换，在所述交替方式下在任何一个时刻，所述两个晶体管中的仅一个可以处于ON(或OFF)。可以经由基于在节点SW处的电压的滤波电压与到栅极驱动器电路(210)的输入端子IN之间的反馈回路(未示出)获取这种栅极电压。本领域技术人员容易知道由滤波电压(例如在节点SW处)控制的脉冲宽度调制器(PWM)可以用于这种反馈回路中，以向栅极驱动器电路(210)提供低压控制定时脉冲。这种低压定时脉冲可以被馈送到图2的驱动器电路(210)的输入块低压晶体管逻辑(logic)(215)，并且随后被馈送到包括高(击穿)电压晶体管的HS电平移位器(和输出驱动器)(225)，用于转换到足以控制图1的高压堆叠晶体管的HS晶体管T2的栅极的电压电平。
在典型的实现中并且在上电序列(power up sequence)中，图2所示的现有技术实施方式的栅极驱动器电路(210)可以最初关断高侧晶体管(T2)或高侧晶体管和低侧晶体管(T1、T2)两者，以确保T1和T2两者都处于安全OFF状态，而全部其他DC/DC转换器相关联的电路在上电时稳定。随后，栅极驱动器(210)可以通过驱动其栅极电压到其阈值电压之上同时关断高侧(HS)晶体管T2进行初始接通低侧(LS)晶体管T1来控制DC电压转换(例如VIN至SW)。由于T1导通，所以这将节点SW处的电压带至GND，并且因此其VDS可以非常接近零。此外，由于T2的源极接近GND，因此HS晶体管T2保持施加到其漏极的全部VIN电压(例如其VDS＝VIN)。
可替选地，当图2所示的现有技术实施方式的栅极驱动器(210)关断图2的LS晶体管T1并且接通图2的HS晶体管T2时，输出节点SW被充电成向电压VIN变高。由于HS晶体管T2导通并且LS晶体管T1不导通，所以除了在ON时间段的开始和结束处的相应充电和放电时间段期间，在HS晶体管T2的ON时间段(例如ON状态的时间长度)期间，输出节点SW将具有等于VIN的额定电压。在T2的ON时间段期间，相对于输出节点SW处的电压，HS晶体管T2的栅极电压保持为正(例如通过由Vddx+SW电源提供给HS晶体管T2进行控制块(225)的等于Vddx的电压)，以保持HS晶体管T2为ON并且强烈导通(例如Vddx≥T2的Vth，其中Vth是HS晶体管T2的阈值电压)，从而将节点SW处的电压保持在VIN。因此，连接到节点SW的栅极驱动器控制器电路(210)中的驱动节点可以耐受相对于GND的高达电压VIN的电压，并且如本领域技术人员已知的包括瞬态充电和谐振效应时可以耐受可能甚至更高的电压。例如，当HS晶体管T2为ON时，节点SW(例如T2的源极)处的电压等于VIN，并且HS晶体管T2的栅极可以处于约VIN+Vddx，以使T2能够导通(例如Vddx≥T2的Vth，其中Vth是T2的HS晶体管的阈值电压)。因此，在图2的HS电平移位器(和输出驱动器)(225)模块内的——其中经由高压晶体管器件将控制定时脉冲提供给HS晶体管T2的栅极——的一些地方，高VIN电压下降；也就是说，在模块(225)内存在有源器件，看到高VIN电压跨该有源器件端子中的两个端子。在图2所示的现有技术的栅极驱动器(210)中，这种高压由图2的HS电平移位器(和输出驱动器)(225)模块内的高压晶体管来处理。
在图2的现有技术的栅极驱动器电路(210)中使用的用于控制HS晶体管T2的高(击穿)电压晶体管可以是诸如高压MOSFET、双极型、HEXFET、LDMOS或本领域技术人员已知的其他类型(控制)晶体管的晶体管。这样的高压晶体管可以具有与图1所示的高压堆叠体中使用的LS晶体管T1和HS晶体管T2的GaN FET的特性不匹配的FOM和其他开关特性。例如，它们的FOM可以高达GaN FET T1和T2的FOM的10倍差(高)。因此，图2所示的示例性现有技术电路的GaN FET的许多益处可能由于控制GaN FET(LS晶体管T1和HS晶体管T2)的高压晶体管的较低性能特性而损失。与低压晶体管相比，这种高压晶体管可能是昂贵的。此外，上述类型的高压晶体管中的每一个可以具有诸如成本、可用性或复杂性的其他特征，这可能使其在某些高压应用中是不期望的。
因此，可以期望用诸如标准Si MOSFET的低压器件来控制高压GaN FET。通过使用低压MOSFET、低成本、高精度和高容量CMOS制造技术可以提供必要的控制，同时保持由GaNFET晶体管提供的性能优势，从而消除了在控制电路(例如栅极驱动器)中对于更多独特的高压晶体管的需求。在控制电路中使用低压MOSFET也是合乎需要的，因为能够作为额外的控制或信号处理能力的单芯片实施方式可以被集成在同一芯片内。本领域技术人员可以理解这种集成为单芯片器件(例如单片式集成(integration))通常在电子技术领域提供可能的最可重复的解决方案。
根据本公开内容的一个方面，提供了系统、器件和方法，以使得这种集成控制系统能够仅使用低(击穿)电压晶体管来控制高压器件。根据稍后描述的本公开内容的一个示例性实施方式，可以使用低压(例如小于5V)SOI MOSFET来产生能够控制以20V至100V或之上的VIN电压操作的GaN FET的栅极驱动器电路。特别地，提出了一种新型的电平移位器电路，其在集成在栅极驱动器电路中时可以使得这种栅极驱动器电路能够仅使用低压晶体管来操作。换句话说，根据本公开内容的各个实施方式的电平移位器可以降低高VIN电压，而不会在任何晶体管上施加高压。
图3A示出了根据本公开内容的实施方式的栅极驱动器电路(310)的框图，其可以用于控制图1的高压堆叠GaN晶体管的LS晶体管T1和HS晶体管T2。与图2的现有技术的栅极驱动器电路(210)——其中使用高压晶体管的HS电平移位器(225)用于处理与高压VIN相关联的高压降——相比，栅极驱动器(310)使用根据本公开内容的实施方式的新型HS电平移位器(325)，以在不使用高压晶体管的情况下执行相同的高压降任务。在图3A所示的栅极驱动器(310)的全部块(315、325、335、355)中——包括HS电平移位器(325)，全部构成晶体管仅处理例如在其源极和漏极之间的低压，并且因此低击穿电压晶体管可以用于实现这种栅极驱动器(310)。从图3A的框图可以看出，根据本公开内容的实施方式的栅极驱动器(310)可以包括公共输入逻辑电路(315)、高侧控制电路(325、355)和低侧控制电路(335)。如下将描述的，本公开内容的实施方式将输入低压(定时)控制信号(例如在栅极驱动器电路(310)的输入IN端子处提供并经由公共输入逻辑电路(315)进一步处理的)通过可以阻挡高压的电容器耦合到高侧控制电路(例如325、355)。这种耦合可以允许在具有例如在HS控制块(325、355)中使用的高压电路的、相对于参考电势(例如节点SW处的电压)操作的同一晶片上的电路之间的电介质隔离，所述参考电势可以显著大于例如在LS控制电路(335)和公共输入逻辑块(315)中使用的低压电路中使用的参考电势(例如GND)。本领域技术人员容易认识到，也可以利用低压和高压域(例如电路)之间的磁耦合或光耦合来替代电容耦合。通常，在根据本公开内容的实施方式中，可以使用可以在低压和高压电路之间提供电隔离(非电耦合)的任何类型的耦合。与替代耦合相比，电容耦合既便宜又易于集成到单芯片解决方案中。由于这些原因，本公开内容的几个实施方式描述了电容耦合作为优选实施方式。
图3B示出了根据本公开内容的图3A的栅极驱动器电路(310)的示例性实施方式的更详细版本。特别地，示出了HS电平移位器(325)内的电容耦合，该电容耦合(320)用于在HS电平移位器(325)和公共输入逻辑电路(315)之间去耦直流电流，同时提供与至HS电平移位电路(325)的输入信号IN相关联的相关定时信息。这样的控制定时信息随后可以由HS电平移位器(325)的逻辑块(330)中的包括逻辑电路的电路来处理。此外，图3B示出了高侧控制电路(325、355)、低侧控制电路(335)、公共输入逻辑电路(315)以及图1的高压堆叠晶体管的LS晶体管T1和HS晶体管T2的电源和参考电势。从图3B中可以看出，公共输入逻辑电路(315)和由LS电平移位器(360)和LS输出驱动器(365)组成的低侧控制电路设置有低压电源Vdd1和参考电势GND(例如参考零伏特)，而由HS电平移位器(325)和HS输出驱动器(355)组成的高侧控制电路(325、355)设置有电源电压Vdd2+SW和参考电势SW，其中参考电势SW是公共节点SW处的电压，并且可以达到低压电路的参考电势GND之上的高压VIN(注意，HS电平移位器电路(325)可以另外被提供有Vdd1和GND，如图3B所示，并且在本公开内容的后面部分中进行说明)。因此，在栅极驱动器(310)的低侧电路(控制LS晶体管T1)中使用的低压晶体管和高侧电路(控制HS晶体管T2)中使用的低压晶体管可以经受等于Vdd1或Vdd2的低压偏移。应当注意，Vdd1和Vdd2两者都表示可以相同或不同的低压电源。此外，为了简单起见，提供给本公开内容中描述的高侧控制电路的电源电压Vdd2+SW可以注释为VDD，例如VDD＝Vdd2+SW。
如图3B中可以看出，至栅极驱动器(310)的输入信号IN可以由栅极驱动器(310)的公共输入逻辑电路(315)处理，并且生成两个信号LX和HX，其中LX信号可以被馈送到由LS电平移位器(335)和LS输出驱动器(365)组成的栅极驱动器(310)的低侧控制电路(335)，以生成用于低侧晶体管(T1)的栅极的控制信号；并且HX信号可以被馈送到由HS电平移位器(325)和HS输出驱动器(355)组成的栅极驱动器(310)的高侧控制电路(325、355)，以生成用于高侧晶体管(T2)的栅极的控制信号。HS输出驱动器(355)输出具有所需幅度和驱动强度(例如电流)以驱动高侧晶体管(T2)的信号HS_out。由HS输出驱动器(355)输出的HS_out信号包含由其输入信号提供的相同的定时信息，该输入信号由HS电平移位器(325)的逻辑块(330)提供。根据本公开内容的一些实施方式，除了期望的延迟之外，信号LX和HX可以是相同的信号，并且因此可以包含相同的定时信息。
图4A示出了根据本公开内容的实施方式的图3A至图3B的HS电平移位器(325)的输入级的电路表示，并且图4B示出了图4A中所示的电路的各种信号的定时图。如图4A中可以看出，HS电平移位器(325)的输入级可以包括输入信号调节部(325a)和电容信号去耦部(325b)，输入信号调节部(325a)可以在Vdd1和GND之间操作，从而基于输入信号HX生成两个互补信号Cub和CDb，电容信号解耦部(325b)可以在Vdd2+SW和SW之间操作，并且其功能描述在本公开内容的以下部分中提供。应当注意，尽管电路(325a)被示出为HS电平移位器(325)的一部分，但是根据本公开内容的一些实施方式，电路(325a)可以与(325)以及甚至电路(315)的一部分分离。
其输入部分在图4A中表示的HS电平移位器电路可以允许低压电路(例如图3A至图3B的(315))控制和操作高压控制电路(例如经由T1、T2和VIN)，并且在本公开内容中可以进一步被称为低压晶体管电平移位器(LVTLS)或“电平移位器”。在图3A至图3B的具体实现中，其中这种电平移位器控制高侧(HS)晶体管(T2)的操作，电平移位器可以被称为HS-LVTLS，或简称为HS电平移位器。图4A的电平移位器允许在由高压(例如VIN)分离的元件之间驱动信号，意味着低压信号使其DC参考(例如参考电势)电平与公共节点SW一起向上或向下偏移。这在图4A中通过开关参考电势SW(馈送标记为VSS的参考线)来示意性地表示，其如本申请的前面部分所述，可以根据晶体管T1和T2的交替的ON/OFF状态在VIN和地(GND)之间切换。
根据本公开内容的另外的实施方式，图4A中表示的电平移位器(除了电平移位器的输入部分(325a)之外)可以与参考电势SW的电平(＝VSS)上下浮动，并且可以与GND(例如图3A至图3B的低压电路的参考电势和(325a))隔离。这可以允许电平移位器使用其组成的低击穿电压晶体管来操作，尽管相对于参考电势GND在参考电势SW(＝VSS)下具有20V至100V或更高的高压偏移。在电平移位器的操作期间，组成的低压晶体管经受不大于低压电源(例如图3B的Vdd2)的内部电压偏移(例如在其源极、栅极和漏极端子处)。如本公开内容的前述部分所述，公共输入逻辑电路(315)和HS电平移位器电路(325、355)之间的电容隔离可以由图4A的电容器C1A、C1B、C2A和C2B(稍后描述)提供。
根据本公开内容的示例性实施方式，电平移位器(例如HS电平移位器、LS电平移位器)全部或部分地制造在绝缘体上硅(SOI)CMOS上，所述SOI CMOS具有如下SOI衬底：其能够耐受相对于GND在参考电势SW处的最大DC电压(例如本示例中VIN为20V至100V)偏移而不导通电流或击穿。根据本公开内容的另一示例性实施方式，电平移位器可以全部或部分地使用蓝宝石上硅(SOS)制造技术来制造，例如在于1995年5月6日授权的美国专利第5,416,043号和于1997年2月4日授权的美国专利第5,600,169号中所描述的，其全部公开内容通过引用并入本文。根据本公开内容的另外的示例性实施方式，还可以使用可以提供低压有源电路(例如晶体管)和相应衬底之间的结隔离的制造技术来制造电平移位器。本领域技术人员将认识到，体硅(Si)可以提供在低压有源电路和衬底之间的这种结隔离。
进一步参照图4A，使用图4B的相应的定时图来描述根据本公开内容的各个实施方式的HS电平移位器(325)的操作。图4B的信号HX表示提供给低压电路(例如图4A的(325a))的单端输入端子HX的输入定时控制。信号HX可以由方波信号(例如具有相同或不同占空比)来表示，所述方波信号可以例如源自脉冲宽度调制器(未示出，但本领域技术人员容易理解为是图3A至图3B中IN输入端子的左侧)。信号HX在HS电平移位器(325)的输入级电路(325a)内从单端信号转换成图4A至图4B中由CUb和CDb表示的差分信号，其中CDb是CUb的反相或逻辑NOT函数。下面描述产生HX信号的差分和反相形式的原因。应当注意，尽管以下部分将假定信号CUb和CDb是彼此的反相版本，但是根据本公开内容的另外的示例性实施方式，这样的信号可以包括时移(例如延迟)，例如，一个是另一个的反相和时移版本。例如，可以使用时移来补偿由所述两个信号Cub和CDb采取的路径之间的传播延迟的差异。
通过考虑图4A的电路图和图4B的定时图两者可以看出，CUb被施加在电容器C1A和C1B之间，并且CDb被施加在电容器C2A和C2B之间。应当注意，CUb的正边缘与CDb的负边缘对准。
在CUb的正边缘处，在节点CUvss和CUvdd处引起正脉冲信号。由于在引起的正脉冲信号之前，节点CUvss处于低电平(即VSS＝SW)，所以在节点CUvss处引起的正脉冲信号使节点处于高电平(即在VSS＝SW和VDD＝Vdd2+SW之间)。同时，由于在引起的正脉冲信号之前，节点CUvdd处于高电平，所以在节点CUvdd处引起的正脉冲信号试图增加高于VDD＝Vdd2+SW的电平，但是Vdd2电源限制其大小。因此，CUb的正边缘使CUvss从较低电平(SW)转变到较高电平(VDD)，但CUvdd保持在高电平。根据以下部分中描述的本公开内容的各个实施方式，可以使用较低电平(SW)和较高电平(Vdd2+SW)之间的CUvss转变来触发锁存CUb的定时的数字电路。应该注意的是，上拉电阻器R10、R12和下拉电阻器R11、R13分别为节点CUvdd、CDvdd、CUvss和CDvss处的信号提供稳态电压电平。如图4B的定时图所示，信号CUb和CDb的适当边缘将导致这些节点处的电压转变到相反的状态。电阻器R10至R13的值的选择可以基于如下许多设计限制来进行，例如：由节点CUvdd至CDvss处的电阻器R10至R13和相应的电容器C1A至C2B的结合提供的相关联的RC时间常数的期望值；节点CUvdd至CDvss处的期望信号电平；以及电容器C1A至C2B的期望的物理尺寸。本领域技术人员容易知道在给定的具体的设计限制情况下如何选择电容器C1A至C2B和电阻器R10至R13的值。
与CUb的正边缘对准是CDb的负边缘，并且因此，在节点CUvss和CUvdd处引起正脉冲信号的同时，在节点CDvss和CDvdd处由CDb引起负脉冲信号，从而在那些节点处产生与在节点CUvss和CUvdd处产生的信号互补的信号。从图4B的对应的定时图可以看出，这样的互补信号具有相同的形状，但是沿相反方向(反相信号)并且在VDD(＝Vdd2+SW)或VSS处开始。例如，节点CUvss和CDvdd处的信号是互补的(例如反相)以及节点CUvdd和CDvss处的信号是互补的。此外，例如，在CUb的前沿，节点CUvss处的信号从VSS切换到VDD，并且随后逐渐放电到VSS，并且在CUb的后沿，节点CUvdd处的信号从VDD切换到VSS，并且随后逐渐充电到VDD。
应当注意，在图4B的定时图中表示的信号可以具有对应于相应电路操作的参考电势的不同DC偏移量(offset)。例如，信号HX、CUb和CDb具有零DC偏移量，因为相应电路相对于参考电势GND操作，而信号CUvss、CUvdd、CDvss和CDvdd具有等于SW的电平的DC偏移量，因为相应电路(例如HS电平移位器)相对于参考电势VSS＝SW操作。CDvdd转变的生成与CUb类似，但沿相反方向。因此，节点CDvdd处的信号具有可以由后续电路锁存的从高电平(Vdd2+SW)到低电平(SW)的转变。产生互补转变的原因如下所述。应该进一步注意的是，图4B(以及稍后描述的图5B和图7B)中示出的全部信号除了具有HI电平VIN和低电平GND的节点SW处的信号之外，均具有低压摆幅(例如由VSS和VDD限制)，如图4B所示。
在节点CUvss、CDvdd和CUvdd、CDvss处的互补信号通过为包括定时信息的信号HX的每个转变提供两个互补(反相)脉冲来消除由VSS参考(因此以及VDD，因为VSS＝SW，并且VDD＝Vdd2+SW)的上升或下降电平引起的错误触发。例如，在节点CUvss和CDvdd处的互补(反相)脉冲信号各自表示关于信号HX的下降沿的定时信息，而互补(反相)脉冲信号CUvdd和CDvss各自表示信号HX的上升沿的定时信息。
在VSS在VIN和GND之间上升或下降的时间段期间，可以通过电容器C1A至C2B引起充电电流，并且因此在节点CUvdd至CDvss处生成不期望的正或负脉冲信号。如在本公开内容的以下部分中将看到的，节点CUvdd至CDvss处的脉冲信号触发随后控制高侧GaN晶体管T2的附加逻辑。因此，任何不期望的(例如错误的)脉冲可能导致控制信号中的错误，这进而可能阻止对高侧晶体管的适当控制，这进而可能导致错误的输出电压以及劣化器件可靠性。通过选择向上和向下的脉冲两者(例如差分信号)并且要求向上和向下的脉冲两者触发随后的锁存(latch)(如图7A中通过晶体管M2至M5所述)，源自HX信号(HX源自IN信号)的脉冲可以与由VSS的上升或下降电平引起的(错误)脉冲区分开来。
如图4B所示，在HX信号的上升沿上，CUvss和CDvdd呈现出不生成任何脉冲，并且在HX信号的下降沿上，CUvdd和CDvss呈现出不生成任何脉冲。实际上，在这种转变期间，可能会出现一些脉冲(例如在HX信号的上升沿上，在节点CUvss处，可以观察到低于Vss电平(即SW)的小脉冲信号，以及在HX信号的下降沿上，在节点CUvdd处，可以观察到高于VDD电平(即Vdd2+SW)的小脉冲信号)。因此，根据本公开内容的实施方式，可以使用箝位电路(例如稍后描述的图6)来箝制和控制这样的脉冲，而不是使它们向VSS或VDD递送电荷(并且因此浪费电力)。
因此，根据本公开内容的实施方式的电平移位器将由图4B中HX表示的输入信号方波转换成具有如图4B中所示的相应的脉冲形状和定时的在节点CUvss、CUvdd、CDvss和CDvdd处的互补脉冲信号。这些互补脉冲跟踪在IN处(IN的前沿和后沿)的输入信号提供的定时信息，而处于等于限定VSS的SW的DC电平。例如，当VSS处于VIN时，这种互补脉冲的DC电平等于VIN，当VSS处于GND时，这种互补脉冲的DC电平等于GND。因此，本领域技术人员将认识到，根据本公开内容的各个实施方式的HS电平移位器(325)降低了跨电容器C1A、C1B、C2A和C2B的VIN高压。
应当指出，CUb和CDb处的脉冲信号具有低压Vdd2的幅度(例如在0V至5V并且典型地在0V至2.5V的范围内)，而脉冲CUvss、CUvdd、CDvss和CDvdd具有范围可以在VSS和VSS+Vdd2＝SW+Vdd2＝VDD之间的幅度。因此，与其中高(击穿)电压晶体管被用于替代电容电平移位器(HS电平移位器(325))的现有技术的解决方案形成鲜明对比，根据本实施方式，使用所描述的HS电平移位器电路的栅极驱动器电路(310)内没有晶体管处理跨其自身(例如其漏极和源极端子之间)的VIN高压。在根据本公开内容的先前描述的实施方式——其中SOIMOSFET被用作低压晶体管——中，VIN高压也由绝缘SOI衬底层处理。
如图4B中的脉冲形状所示，在节点CUvss、CUvdd、CDvss和CDvdd处生成的脉冲具有由相关联的电路的RC性质(例如由于R10、C1A、R11、C1B、R12、C2A、R13、C2B)引起的长尾部，所述相关联的电路具有相应的RC时间常数。在一些实施方式中，可以期望使脉冲能够尽可能靠近在一起，从而使得例如通过脉冲宽度调制器(PWM)生成的在图3B的栅极驱动器电路(310)的输入IN处的ON/OFF或OFF/ON之间的最大比率(即占空比)成为可能。然而，在节点CUvss、CUvdd、CDvss和CDvdd处的脉冲的长尾部可能防止获取这么大的比率。在下面的段落中，将给出本公开内容的另一实施方式，其中使用如图5A所示的放电晶体管M6至M9来缩短这些尾部。
图5A示出了图4A的HS电平移位器(325)的附加电路，根据本公开内容的实施方式，其可以缩短在节点CUvss、CUvdd、CDvss和CDvdd处产生的脉冲的尾部，并且因此可以允许脉冲之间的较短时间。这通过添加放电晶体管M6至M9来完成，放电晶体管M6至M9被配置为将隔离电容器C1A至C2B短路至VSS或至VDD，从而对它们在短路时可能具有的任何剩余电压尾部进行放电(并且因此不通过相应的电阻器R10至R13来放电)。例如，当放电晶体管M9导通时，将节点CUvdd短路至VDD，从而经由电阻器R10旁路放电，并且当放电晶体管M6导通时，节点CDvss短路至VSS，从而经由电阻器R13旁路放电。
放电晶体管M6至M9对节点CUvss、CUvdd、CDvss和CDvdd处的脉冲的形状的影响可以看作是图5B中的粗线(510)。可以看出，这样的脉冲保持其原始形状(遵循与相应的电容器-电阻器对C1A至C2B,R10至R13相关联的RC时间常数)，直到在从启动脉冲开始一定时间段之后触发放电晶体管为止，然后CUvss、CUvdd、CDvss和CDvdd上的电压返回到VSS或VDD，如图5B中粗线所示。尽管图5A中未示出，但是可以在放电晶体管的栅极处提供至放电晶体管M6至M9的控制信号。这样的控制信号可以例如在随后的电路中生成，随后的电路例如为包含在如图8所示的逻辑块(330)的LOGIC_out块中的电路。
继续参照根据本公开内容的各个实施方式的HS电平移位器(325)，现在描述图6A和图6B。如本领域技术人员已知的，并且如在本公开内容的先前部分中所述，电容耦合信号可以强制电容器的输出侧上的电压为具有被称为RC时间常数的明显的衰减时间的尖峰，其中R和C是相应的简单RC电路(例如如图4A、图5A和图6A所示的R10至C1A)的电阻值和电容值。可以例如在节点CUvss、CUvdd、CDvss和CDvdd中的任何节点处改变脉冲形状的这种电压尖峰和相应的衰减时间可能在根据在先前部分中提出的各个实施方式的HS电平移位器(325)的操作中引起几个问题，如下所述。
如前所述，负脉冲或正脉冲可以分别被强制至VSS或VDD。为了控制这种效果，并且根据本公开内容的另一实施方式，箝位电路(箝位)可以被添加到HS电平移位器(325)，如图6A所示(每个节点一个箝位)，其主动(actively)限制在节点CUvss、CUvdd、CDvss和CDvdd处的信号对于VSS的全部值在VSS和VDD之间(由于连接到公共节点SW的VSS的电压值可以从GND电平移动到VIN电平)。箝位电路的具体实施方式如下所述。
节点CUvss、CUvdd、CDvss和CDvdd处的脉冲信号可以被施加到逻辑门以锁存它们的值并且使其本质上成为方波，以便允许例如对图3A至图3B的低侧和高侧高压堆叠晶体管T1、T2的控制。如上所述，上升或下降的VSS或VDD值(作为公共节点SW处的电压电平的函数)可能导致节点CUvss、CUvdd、CDvss和CDvdd处的错误脉冲，这是因为VSS或VDD的上升或下降电平分别通过电阻器R11、R10、R13和R12被直接耦合到这些节点，并且由于通过相应的节点电容器C1B、C1A、C2B和C2A分别提供的相关联的RC时间常数而被延迟。由于节点的RC时间常数导致的这种延迟可以在晶体管的栅极处产生转变脉冲，这进而可以在输出信号HS_out处生成错误的转变。
例如，考虑连接到晶体管M2的栅极G2的节点CUvdd处的信号处于VDD的稳态电平。随着VSS和VDD的上升，如图6E所示，节点CUvdd处的电压跟随RC时间常数，如图6E中的虚线VG2所示。这种电压以对应于高电平的对应的稳态值开始和结束，但是在稳态之间，电压转变并且可以下降至低于或等于VSS电平的电压电平，如图6E中的点VG2A所示。因此，节点CUvdd处的信号的电压电平从稳态高至转变态低以及返回到稳态高的这种转变可以在晶体管M2的栅极处产生错误的负脉冲，这进而可能损坏输出节点HS_out处的定时控制信号。本领域技术人员将理解，在具有低电平稳态值的节点——例如，节点CUvss，并且如图6D所示——处的VSS电压和VDD电压的下降电平期间可以观察到类似的错误脉冲(正脉冲)。
参照稍后描述的图7A讨论确保不发生错误触发(例如由于错误脉冲导致)的逻辑，但是如图6B中的CUvss的情况所示，其通过在将所得到的信号馈送到随后的逻辑的门之前利用反相器使在节点CUvss和CDvss处的信号反相启动，其中反相器分别由晶体管M1和M0以及它们的相应的负载电阻器R61和R62组成。对节点CUvss和CDvss处的信号执行这种反相以获取用于后续处理的期望极性的信号，并且提供实现由于错误脉冲导致的错误触发的解决方案的互补信号。其他节点——CUvdd和CDvdd——被直接应用于随后的逻辑的门，如图7A所示，并且可以具有相对于节点CUvss和CDvss处的信号在此描述的相同的问题。然而，通过分别对逻辑门M4/M5和M2/M3施加互补信号对CUvss/CDvdd和CDvss/CUvdd，防止了对上升或下降VSS的错误触发。
继续参照图6B，并且如上所述，在晶体管M1的栅极处的节点CUvss(在后面描述的图6G中表示为G1)可以具有和与VSS和VDD的开关电平(即Vdd2+SW)相关联的时间常数不同的时间常数(例如由于不同的等效RC电路导致)。相对于VSS或VDD的开关电平，时间常数的相同差异也可以应用于晶体管M2的栅极处的节点CUvdd(稍后描述的图6G中表示为G2)。因此，由于这种不同的时间常数，可能会发生例如晶体管M1的栅极端子与VSS(例如参考电势)之间的过大的电压超过晶体管M1的栅极氧化物层的可靠操作电压(例如VDD-VSS)。如图6C和图6D所示，对于VSS和VDD的下降电平，当栅极节点(例如图6C和图6D中分别示出的M1的VG1和M2的VG2)处于高于VDD的瞬时电压(VG1A、VG2A)时，可能发生这样的高压。类似地，如图6E和图6F所示，对于VSS和VDD的上升电平，当栅极节点(例如图6E和图6F中分别示出的M1的VG1和M2的VG2)处于低于VSS的瞬时电压(VG1A、VG2A)时，可能发生这样的高压。因此，根据本公开内容的实施方式的箝位电路可以通过阻止节点CUvss、CUvdd、CDvss和CDvdd处的瞬时电压超出由VSS和VDD(其中VSS＝SW并且VDD＝Vdd2+SW)限定的范围来向电平移位器电路提供保护。
用于在图6A至图6B的HS电平移位器(325)中使用的箝位电路的示例性实施方式在图6G中示出，其中两个相同的箝位电路610和620分别用于保护晶体管M2和M1的栅极。应指出的是，本领域技术人员容易知道其他箝位电路是可能的，并且本文呈现的箝位电路(610、620)的示例性实施方式不应被解释为限制根据本公开内容的各个实施方式的HS电平移位器的范围。如图6G所示，示例性箝位电路(610、620)可以由四个MOSFET、2个n型(例如(M11n、M12n)和(M21n、M22n))和2个p型(例如(M11p、M12p)和(M21p、M22p))组成。假设为了描述电路的目的，在电流处理能力(例如强度、驱动)方面所述两个n型和两个p型晶体管彼此匹配，但极性相反。
继续参照图6G所示的示例性箝位电路(610、620)，每个箝位电路的每种类型的四个MOSFET中之一的栅极连接到其漏极(例如(620)的(M12n、M12p)和(610)的(M22n、M22p))，从而使它们进入众所周知的二极管连接模式，这意味着(620)的二极管连接的晶体管(M12n、M12p)和(620)的二极管连接的晶体管(M22n、M22p)中的每一个具有与具有等于构成MOSFET的阈值电压的正向电压Vf的二极管的I-V特性等效的I-V特性。由于每个二极管连接的晶体管(M12n、M12p、M22n、M22p)也连接到相应的相同类型晶体管(M11n、M11p、M21n、M21p)的栅极，例如二极管连接的M22p晶体管连接到相同类型晶体管M21p的栅极，并且二极管连接的M22n晶体管连接到相同类型晶体管M21n的栅极，对应的相同类型晶体管(M11n、M11p、M21n、M21p)的栅极保持在二极管正向电压Vf处。这本质上将n型晶体管(M11n、M21n)和p型晶体管(M11p、M21p)上的栅极电压分别箝制在高于Vss或低于VDD的其阈值电压处。
现在将参照图6G所示的顶箝位电路(610)的两个p型晶体管(M21p，M22p)。在晶体管M21p的栅极电压保持在低于VDD的阈值电压处的情况下，晶体管M21p在其源极电压升高到高于VDD(例如Vdd2+SW)时开始导通。这有效地将晶体管M21p的源极箝制在VDD处或低于VDD，因此将晶体管M2的节点G2处的栅极电压箝制在VDD处或低于VDD。
图6G所示的顶箝位电路(610)的两个n型晶体管(M21n、M22n)的工作方式与所述两个p型晶体管(M21p、M22p)相同，除了相对于VSS的正阈值电压(Vth)外。更具体地说，当晶体管M2的栅极节点G2处的电压下降到VSS以下时，n型晶体管M21n由于其源极降低于VSS而导通，因此其栅极至源极电压Vgs超过其阈值电压，因此晶体管M21n导通从而将晶体管M2的栅极箝制在VSS的电压电平处或高于VSS的电压电平操作。
根据需要将图6G所示的确保晶体管M2的栅极不在由VSS和VDD限定的范围之外工作的示例性箝位电路(610)放在一起，以确保任何后续逻辑门的栅极不能看到例如由各个节点的时间常数差引起的过电压，如上面详细描述以及在图6C至图6F中所示。在绝对意义上(因为这些电压都取决于节点SW处的开关电压)，VSS和VDD的电平的任何上升或下降之前、期间和之后都是如此。换句话说，当VSS和VDD上电(charge up)和下电(charge down)时，箝位电路的栅极始终保持在VSS至VDD的范围内，从而确保根据本公开内容的各个实施方式的HS电平移位器电路的可靠操作。
由晶体管(M11n、M12n、M11p、M12p)组成的相同箝位电路(620)可以应用于晶体管M1的栅极，如图6G的下部块所示。相同的箝位电路也可以用于图6A、图6B、图7A和图8中标记为“箝位”的所有块中，以保护这些块中使用的各种晶体管器件。
HS电平移位电路(325)使低压信号和晶体管能够控制高压器件和节点(例如T1、T2、VIN)。图7A至图7B和图8示出了以能够控制图3A至图3B所示的高压堆叠晶体管器件(例如DC/DC转换器)的方式完成高侧控制功能的辅助电路(例如块(355))。
图7A示出了逻辑电路，其可以用于图3A至图3B中示出的栅极驱动器(310)的逻辑块(330)中，其将节点CUvss、CUvdd、CDvss和CDvdd处的脉冲信号转换成图3A至图3B的高压堆叠GaN FET的LS晶体管T1和HS晶体管T2接通和关断所需的方波逻辑。晶体管堆叠体(M2、M3)表示具有有源低输入的2输入NAND门(如果两个输入都为低，则输出为HI)，晶体管堆叠体(M4、M5)同样如此，其与反相器M0和M1结合提供在CUvdd和CDvss处或在CUVss和CDvdd处存在脉冲时，在UP和DN节点处生成脉冲信号的逻辑。
图7A的晶体管M2和M3在CDvss的反相和CUvdd都为低(例如在VSS电平)时将标记为UP的节点拉至HI(例如VDD)。由于当CDvss的反相为低时，CDvss为HI，因此在CUvdd上存在负脉冲且在CDvss上存在正脉冲时，UP节点才会变为HI。上升的VSS(例如SW)和VDD(例如Vdd2+SW)可以在节点CDvss处引起错误正脉冲，并且可以对节点CUvdd无影响，同样，下降的VSS(例如SW)和VDD(例如Vdd2+SW)可以在节点CUvdd处引起错误负脉冲，并且可以对节点CDvss无影响。由于仅当CUvdd上存在负脉冲和CDvss上存在正脉冲时，节点UP处的信号才会变为HI，并且由于上升和下降的VSS(例如SW)以及VDD(例如Vdd2+SW)都不能在节点CDvss和CUvdd处同时产生相反趋势的脉冲，因此可以避免由于VSS和VDD的上升/下降导致的在节点UP处的错误触发(脉冲)。
继续参照图7A，晶体管堆叠体(M4、M5)表示具有有源低输入的2输入NAND门。当CDvdd和CUvss的反相均为LOW时，M4和M5将标记为DN的节点拉至HI(例如VDD)电平。由于当CUvss为HI时，M5栅极电压为LOW，当CDvdd上存在负脉冲且CUvss上存在正脉冲时，DN节点才会变为HI。上升的VSS(例如SW)和VDD(例如Vdd2+SW)可以在节点CUvss处引起错误正脉冲，并且可以对节点CDvdd无影响，同样，下降的VSS(例如SW)和VDD(例如Vdd2+SW)可以在节点CDvdd处引起错误负脉冲，并且可以对节点CUvss无影响。由于仅当CDvdd上存在负脉冲和CUvss上存在正脉冲时，节点DN处的信号才会变为HI，并且由于上升和下降的VSS(例如SW)以及VDD(例如Vdd2+SW)都不能在节点CDvdd和CUvss处同时产生相反趋势的脉冲，因此避免了由于VSS和VDD的上升/下降导致的在节点DN处的错误触发(脉冲)。这完成了关于根据本公开内容的各个实施方式的电平移位器如何确保抵制由于VSS和VDD的上升/下降导致的错误触发的说明。如在本公开内容的上述部分中所讨论的，根据本公开内容的各个实施方式的电平移位器的相对于由于电源和参考电压(VDD和VSS)到电平移位器偏移性质而导致的可能的错误触发的抗扰性的关键要素是如下条件：仅两个相反极性的脉冲可以在UP或DN节点处触发输出脉冲事件。
图7B示出了图7A所示的电路的定时图。如图7B所示，UP和DN节点处的两个信号都是包含从输入HX信号获取的以分别初始接通或关断图3A至图3B的高侧GaN FET T2的定时信息的方波信号。
如图7B的定时图可以看出，输入信号HX的一个边沿(上升)使通常为HI的CUvdd变为LOW，并使通常为LOW的CDvss变为HI，因此结合时使在UP节点处的信号从其正常LOW状态转变到HI状态。类似地，输入信号HX的相反边缘(下降)使通常为HI的CDvdd变为LOW，并且使正常为LOW的CUvss变为HI，因此结合时使在DN节点处的信号从其正常LOW状态转变到HI状态。结果，在UP和DN节点处的信号的LOW到HI转变表示分别与输入HX信号的上升沿和下降沿相关联的输入HX信号的定时信息。
图8加入最终逻辑块(LOGIC_out)，其可以用在图3A至图3B中示出的栅极驱动器(310)的HS电平移位器(325)的逻辑块(330)中，其将UP和DN节点处的定时信息转换成最终逻辑块LOGIC_out的HS_out端子处的一个ON和OFF信号。特别地，这样的LOGIC_out块可以将UP和DN脉冲中的定时信息转换为具有与输入信号HX相同的占空比的信号(HS_out)，如图7B可以看出。这可以通过例如本领域技术人员已知的简单SR触发器(flip-flop)逻辑来实现，该触发器逻辑利用每个输入脉冲翻转其输出状态。从图7B所示的定时图可以看出，由LOGIC_out块输出的HS_out信号的上升沿对应于在生成UP脉冲的CDvss和CUvdd节点处的相反极性的脉冲的同时检测(例如在脉冲的有效区域交叠的情况下，正脉冲信号的有效区域是信号处于高状态的区域，并且负脉冲信号的有效区域是信号处于低状态的区域)。类似地，由LOGIC_out块输出的HS_out信号的下降沿对应于在生成DN信号的CDvdd和CUvss节点处的相反极性的脉冲的同时检测。HS_out处的信号是在图3A至图3B的栅极驱动器电路(310)的输入端子IN处提供的IN信号的电平偏移同相版本(源自未示出但是在以上讨论的PWM)，其定时(例如边缘到边缘距离)和电平旨在控制高侧GaN FET T2的接通和关断。如本公开内容的上述部分所述，由LOGIC_out块输出的HS_out信号被馈送到HS输出驱动器(355)，以转换为HS_out(等效)信号，其包含完全相同的定时信息，但是具有驱动高侧GaNFET T2所需的驱动和幅度(从而表示两个信号HS_out)。HS_out信号与低侧GaN FET T1的LS_out信号的结合在公共节点SW处产生期望的ON百分比(例如VIN对GND)。如本公开内容中所述，节点SW处的信号是DC/DC转换器输出节点(在滤波之前)在每个指令从IN信号(例如PWM)向上拉至VIN或下拉至GND。本领域技术人员可以理解，图7B所示的全部信号具有低压逻辑摆幅(例如由VSS和VDD限制)，除了具有HI电平VIN和LOW电平GND的节点SW处的信号之外。
图9示出了本公开内容的栅极驱动器(910)的另一实施方式，其使用类似于根据对于低侧高压晶体管T1(960)的低侧控制路径和高侧高压晶体管T2(325)的高侧控制路径的以上提出的各种先前实施方式的HS电平移位器(325)的电平移位器。根据本公开内容的实施方式的该示例性方法可以确保用于栅极驱动器(910)的输入IN端子处的控制信号至GaNFET T1和T2中的每一个的信号路径具有相等的传播延迟和信号电平(例如衰减)。换句话说，包括HS电平移位器(325)和HS输出驱动器(355)的高侧控制路径具有与包括LS电平移位器(960)和LS输出驱动器(365)的低侧控制路径相同的传播延迟，其中全部电路(325、355、365、960)仅使用低(击穿)电压晶体管。特别地，低侧电平移位器(960)可以具有与高侧电平移位器(325)的输入耦合级相同的输入定时信号LX的输入耦合级。如在本公开内容的上述部分中所提到的，这种输入耦合级可以是非电耦合，例如电容耦合。本领域技术人员可以理解，HS和LS路径的均衡延迟(例如控制相关联的信号延迟和衰减)可以帮助控制GaN FET(T1和T2)之间的死区时间或交叠时间，以提高实现的性能。本发明的示例性实施方式具有两个电平移位器电路(例如325、960)。这种示例性实现不应被解释为限制本教导的范围，因此本领域技术人员使用一个或更多个这样的电平移位器(325)容易地实现其他示例性实现是可能的。
本领域技术人员容易理解，本公开内容的各种教导可以应用于多种半导体材料和器件结构。为了简单起见，本文中为了说明的目的提出的实施方式和示例包括根据本公开内容的各个实施方式的作为通过栅极驱动器电路(例如HS电平移位器)控制的高压器件的仅GaN FET，以及用于在栅极驱动器电路(例如HS电平移位器)中使用的低压控制器件的SOIMOSFET。本领域技术人员可以使用根据本公开内容的各个实施方式的教导来导出使用其他类型的低压晶体管(例如非SOI MOSFET)以及用于与其他类型的高压晶体管(例如非GaNFET)对接的电平移位器和控制。
如本公开内容的先前部分所述，可以在基于各种技术的集成电路中——特别是在CMOS或SOI CMOS中——全部或部分地制造根据各种所提出的实施方式的电平移位器(例如HS电平移位器(325))以及栅极驱动器电路(310、910)。另外，如上所述，CMOS技术——无论是体Si或者SOI——具有高集成度、易于制造以及相关联的低成本。此外，如前所指出，低压(例如标准CMOS)晶体管可以具有可以以受益于GaN晶体管的低FOM的方式驱动GaN电路(例如包括高压GaN FET晶体管)的速度和性能。
然而，尽管电流电平移位器(例如HS电平移位器(325))的晶体管没有耐受跨晶体管(例如跨其漏极和源极)的高压，但是如上所述的整个电路(例如电平移位器)浮置到高压(例如具有节点SW处的电压)，因此整个电路与GND隔离，并且耐受从VIN到GND的高压降。
图10A、图10B和图10C分别描述了上面列出的三种主要CMOS半导体技术——具体地为SOS、SOI和体Si——的截面。本领域技术人员容易认识到，每个这样的截面示出了单个P型晶体管和单个N型晶体管，并且仅示出了晶体管的非常基本特征，例如，它们的源极S、它们的漏极D和它们的栅极G。
两种晶体管类型的图10A、图10B和图10C中的截面图可以被本领域技术人员理解为表示晶体管电路的任何阵列。在所示的每个版本的CMOS中，P型和N型两者的晶体管是本公开内容的电平移位器(例如HS电平移位器(325、925))中使用的低压晶体管，例如，它们能够处理仅为例如5伏或更小的低源极-漏极电压。
图10A示出了示例性蓝宝石上硅(SOS)结构包括：两个低压晶体管器件(110a，P型)和(120a，N型)，每个包括栅极端子(G)、漏极端子(D)和源极端子(S)，其P+和N+漏极和源极区域形成在制造在蓝宝石(Al2O3)衬底(125)之上的薄Si层(115)内。尽管图10A中的低压晶体管(110a)和(110b)只能耐受低压，例如高达5V(任何两个S、D、G端子之间)，但是图10A所示的SOS结构的整个晶体管电路可以相对于GND从0至VIN浮动。根据本公开内容的实施方式，图10A中所示的SOS结构的背侧——表示为背侧(Backside)——可以连接到DC电压，如0V(GND)或左侧未连接(浮置)。在根据本教导的电平移位器(例如HS电平移位器(325、925))的情况下，电平移位器电路(例如高侧)的参考电压处于Vss电平(例如连接在公共节点SW处)，其为0V(例如当LS GaN FET T1为ON时)，达到VIN的电压电平(例如当HS GaN FET T2为ON时)。因此，如本领域技术人员可以认识到的，图10A中表示的低压晶体管(110a)和(110b)可以以相对于GND的高压(例如等于或大于Vin)操作，而不必处理跨其(例如跨相应的源极和漏极)上施加的任何高压。替代地，蓝宝石衬底跨其整个厚度上具有高压降。在典型的实施方式中，蓝宝石衬底(125)可以是10至100微米厚，因此由这种高压产生的电场远低于蓝宝石的公知介电强度。
图10B示出了包括两个低压晶体管器件(110b，P型)和(120b，N型)的示例性绝缘体上硅(SOI)晶体管结构，每个包括栅极端子(G)、漏极端子(D)和源极端子(S)，其中包含P型和N型晶体管的P+和N+源极和漏极区的薄Si层(115)形成在掩埋二氧化硅层(130)上，其在Si衬底(140)上。如在图10A的SOS结构的情况下，虽然图10B所示的结构的低压晶体管(110b)和(120b)仅能耐受高至例如5V(任意两个S、D、G端子之间)，但是整个晶体管结构可以相对于GND从0至VIN伏特浮动。根据本公开内容的实施方式，图10B所示的SOI结构的背侧——表示为背侧(Backside)——可以连接到DC电压，如0V(GND)或左侧未连接(浮置)。在根据本教导的电平移位器(例如HS电平移位器(325、925))的情况下，电平移位器电路(例如高侧)的参考电压处于Vss电压电平，其为0V(例如当LS GaN FET T1为ON时)，达到VIN的电压电平(例如当HS GaN FET T2为ON时)。因此，如本领域技术人员可以认识到的，图10B中表示的低压晶体管(110b)和(120b)可以以相对于GND的高压(例如等于或大于Vin)操作，而没有跨其(即跨任何两个构成端子S、D、G)上施加的高压。替代地，掩埋二氧化硅层跨其厚度具有高压降。这种掩埋二氧化硅层明显比图10A所示的SOS实施方式中的蓝宝石衬底薄得多。
在典型的SOI实施方式中，Si层(115)和掩埋二氧化硅层(130)的厚度通常可以为0.1微米至1.0微米，并且Si层(115)下方的Si衬底(140)和掩埋二氧化硅层(130)通常可以是10至100微米厚。因此，掩埋二氧化硅层(130)内的电场通常可以高于图10A所示的蓝宝石衬底情况的电场(这是因为通常蓝宝石衬底比二氧化硅层厚得多，并且因此可以耐受更高的VIN电压)。在适当设计的实施方式中，掩埋二氧化硅层(130)足够厚以耐受与电压VIN加上可以在施加到Si衬底(140)的GND平面上的VIN电压上施加的任何噪声尖峰相关联的最大电场。
图10C示出了示例性体Si晶体管结构包括两个低压晶体管器件(110c，P型)和(120c，N型)，每个包括栅极端子(G)、漏极端子(D)和源极端子(S)。本领域技术人员容易知道，这种结构在其整个厚度上至少是半导体的。由于Si是相对于诸如二氧化硅或蓝宝石的绝缘体是良好导体，所以必须将跨这种体Si结构的相应的反向偏置的二极管的高压VIN下降到具有足够高的隔离(stand-off)电压以提供对接地的Si衬底的隔离。在图10C所示的示例性结构中，高压VIN落在由底N阱(N-阱-1和N-阱-2)和p型衬底形成的二极管上。这在图10C中对于如下典型情况示出：其中VIN为正，N-阱1和N-阱2经由相关联的端子(112)连接到从0(GND)到VIN摆动的节点SW。本领域技术人员容易知道，对于VIN为负的情况，图10C所示的结构的极性可以反转(例如所有P结构反转为N结构，以及所有N结构反转为P结构)，以便允许在其背侧接地(例如连接到GND)的体p-Si衬底处理大的负电压降(VIN<0V)。在VIN为负的这样的情况下，节点SW可以连接到设置在Si衬底内的P阱(图10C中未示出连接)。本领域技术人员容易地知道，只要这种阱能够提供等于或大于VIN的高压处理能力，其他阱结构可以用于Si结构中。此外，尽管图10C所示的结构中的低压晶体管仅能耐受高达例如5V，但是N阱可以相对于GND从0至VIN伏特浮动。
与诸如二氧化硅或蓝宝石的绝缘体不同，体Si结构的二极管只能在一个方向上阻断电流，因此如上所述，在根据本公开内容的各个实施方式的电平移位器(例如HS电平移位器(325、960))中使用的图10C中所示的示例性晶体管结构可以对于VIN>0V(＝GND)的情况工作，或者通过使用替代阱结构(例如反极性结构)对于VIN<0V的情况工作。图10A和图10B所示的基于绝缘体的晶体管结构可以处理VIN的正值和负值，因此可以用于根据本公开内容的各个实施方式的电平移位器，其中VIN采用正值和负值两者中之一或两者。然而，由于体Si结构可以更便宜，因此值得注意的是，尽管基于绝缘体的解决方案可以具有优异的性能或灵活性，但体Si解决方案可以降低成本。
利用该半导体描述，已经公开了用于仅使用低(击穿)电压晶体管来偏置和驱动高压半导体器件的新颖装置。
可以包括各个实施方式的新型装置和系统的应用包括在高速计算机中使用的电子电路、通信和信号处理电路、调制解调器、单个或多个处理器模块、单个或多个嵌入式处理器、数据交换机、以及包括多层多芯片模块的应用专用模块。这样的装置和系统可以进一步被包括作为在各种电子系统内的子部件，所述各种电子系统例如电视、蜂窝电话、个人计算机(例如膝上型计算机、台式计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如mp3播放器)、交通工具、医疗装置(例如心脏监护仪、血压计等)等。一些实施方式可以包括多种方法。
可以以除了所描述的顺序之外的顺序执行本文所述的活动。可以以重复、串行或并行方式执行关于本文所标识方法描述的各种活动。
形成本文的一部分的附图通过说明而非限制的方式示出可以实践的主题的具体实施方式。所示出的实施方式被足够详细地描述，以使本领域技术人员能够实践本文公开的教导。可以使用和从其中导出其他实施方式，使得可以在不脱离本公开内容的范围的情况下进行结构和逻辑替换和改变。因此，该具体描述不被认为是限制性的，并且各个实施方式的范围仅由所附权利要求以及这些权利要求所赋予的等同内容的全部范围来限定。
本发明主题的这些实施方式可以单独地或共同地由术语“发明”在本文中提及，这仅为了方便起见，并且在事实上公开了多于一个发明或发明构思的情况下不意图将本申请的范围自愿地限制于任何单个发明或发明构思。因此，虽然本文已经示出和描述了具体实施方式，但是为了实现相同目的而计划的任何布置可以替代所示的具体实施方式。本公开内容旨在覆盖各个实施方式的任何和所有修改或变型。上述实施方式的结合以及本文中未具体描述的其他实施方式对于本领域技术人员在阅读以上描述之后将是明显的。
本公开内容的摘要被提供以符合37C.F.R.§1.72(b)，其要求将允许读者快速确定技术公开内容的性质的摘要。提交摘要应理解是，它不会用于解释或限制权利要求的范围或含义。在前面的具体实施方式中，为了简化本公开内容的目的，在单个实施方式中将各种特征分组在一起。公开内容的这种方法不应被解释为需要比在每个权利要求中明确叙述的更多的特征。更确切地说，发明主题可以在比单个公开的实施方式的全部特征少的特征中找到。因此，所附权利要求在此被并入具体实施方式中，其中每个权利要求独立地作为单独的实施方式。

Claims (45)

1.一种电平移位器，其被配置为控制能够耐受高于第一电压(VIN)的电压的高压器件，所述电平移位器包括：
包括晶体管器件的电路装置，每个晶体管器件被配置为耐受低于所述第一电压的第二电压(Vdd2)，所述电路装置被配置为在第一开关电压(SW)和第二开关电压(Vdd2+SW)之间操作；
所述电路装置的第一电源端子，所述第一电源端子被配置为承载所述第一开关电压，所述第一开关电压在参考电压和所述第一电压之间切换；
所述电路装置的第二电源端子，所述第二电源端子被配置为承载作为所述第一开关电压的函数的第二开关电压，所述第二开关电压对应于所述第一开关电压与所述第二电压之和；
所述电路装置的输入端子，所述输入端子被配置为接收用于控制所述高压器件的第一输入定时控制信号和第二输入定时控制信号，所述第一输入定时控制信号和所述第二输入定时控制信号被配置为通过相应的第一电容耦合和第二电容耦合而被耦合至所述电路装置的晶体管器件，所述第一电容耦合和所述第二电容耦合被配置为检测所述第一输入定时控制信号和所述第二输入定时控制信号的转变，其中，所述相应的第一电容耦合和第二电容耦合中的每一个包括两个串联连接的电容器和在所述串联连接的电容器之间的公共节点，所述公共节点被配置为接收所述第一输入定时控制信号和所述第二输入定时控制信号中之一；以及
所述电路装置的输出端子，所述输出端子被配置为向所述高压器件提供高于所述第一开关电压的电压下的输出定时控制信号，所述输出定时控制信号基于所耦合的输入定时控制信号，
其中，所述第二输入定时控制信号是所述第一输入定时控制信号的反相版本。
2.根据权利要求1所述的电平移位器，其中，所述第一电压等于或高于10伏，并且所述第二电压等于或低于5伏。
3.根据权利要求1所述的电平移位器，其中，所述第一电压等于或高于25伏，并且所述第二电压等于或低于2.5伏。
4.根据权利要求1所述的电平移位器，其中，所述第二输入定时控制信号还相对于所述第一输入定时控制信号被时移。
5.根据权利要求1所述的电平移位器，其中，所述第一输入定时控制信号和所述第二输入定时控制信号中的每一个包括由以下限定的脉冲信号：第一电压电平；第二电压电平；从所述第一电压电平至所述第二电压电平的第一转变；以及从所述第二电压电平返回至所述第一电压电平的第二转变，并且其中，所述第一电容耦合和所述第二电容耦合中的每一个被配置为分别检测所述第一输入定时控制信号和所述第二输入定时控制信号的第一转变和第二转变。
6.根据权利要求5所述的电平移位器，其中，所述输出定时控制信号包括具有等于所述第一开关电压的电压电平的低状态和具有等于所述第二开关电压的电压电平的高状态。
7.根据权利要求6所述的电平移位器，其中，从所述输出定时控制信号的低状态到高状态的转变基于同时检测到与所述第一输入定时控制信号的上升转变对应的脉冲和与所述第二输入定时控制信号的下降转变对应的脉冲。
8.根据权利要求7所述的电平移位器，其中，从所述输出定时控制信号的高状态到低状态的转变基于同时检测到与所述第一输入定时控制信号的下降转变对应的脉冲和与所述第二输入定时控制信号的上升转变对应的脉冲。
9.根据权利要求5所述的电平移位器，其中，对于所述相应的第一电容耦合和第二电容耦合中的每一个，所述两个串联连接的电容器中的第一电容器经由连接到所述第一电容器的远离所述公共节点的端子的电阻器而被耦接至所述第一电源端子，并且所述两个串联连接的电容器中的第二电容器经由连接到所述第二电容器的远离所述公共节点的端子的电阻器而被耦接至所述第二电源端子。
10.根据权利要求9所述的电平移位器，其中，所述电路装置的晶体管器件中的多个晶体管器件被配置为放电晶体管，以对应于在所述第一电容器和所述第二电容器的远离所述公共节点的端子处检测到第一转变和第二转变而缩短脉冲信号。
11.根据权利要求10所述的电平移位器，其中，所述放电晶体管与连接到所述第一电容器的电阻器和连接到所述第二电容器的电阻器并联连接，并且所述放电晶体管被配置为对所述第一电容器和所述第二电容器进行放电。
12.根据权利要求9所述的电平移位器，其中，所述电路装置的晶体管器件中的晶体管被配置为用作反相器，以对应于在所述第一电容器的远离所述公共节点的端子处检测到第一转变和第二转变的上升转变而使正脉冲信号反相。
13.根据权利要求9所述的电平移位器，其中，所述电路装置的晶体管器件中的多个晶体管器件被配置为箝位电路，以对应于在所述第一开关电压和所述第二开关电压之间检测到第一转变和第二转变而限制脉冲信号的瞬时电压。
14.根据权利要求13所述的电平移位器，其中，所述箝位电路还被配置为：对应于在所述第一电容器的远离所述公共节点的端子处检测到第一转变和第二转变的下降转变而限制负脉冲信号的幅度，并且对应于在所述第二电容器的远离所述公共节点的端子处检测到第一转变和第二转变的上升转变而移除正脉冲信号。
15.根据权利要求1所述的电平移位器，其中，所述电路装置的晶体管器件包括a)蓝宝石上硅(SOS)晶体管结构、b)绝缘体上硅(SOI)晶体管结构以及c)体硅(Si)晶体管结构中之一。
16.根据权利要求15所述的电平移位器，其中，a)包括蓝宝石衬底，所述蓝宝石衬底的厚度被选择为使得所述蓝宝石衬底耐受等于或大于所述第一开关电压的电压降。
17.根据权利要求16所述的电平移位器，其中，所述蓝宝石结构的厚度在10微米至100微米的范围内。
18.根据权利要求15所述的电平移位器，其中，b)包括掩埋二氧化硅层，所述掩埋二氧化硅层的二氧化硅厚度能够耐受等于或大于所述第一开关电压的电压降。
19.根据权利要求18所述的电平移位器，其中，所述掩埋二氧化硅层的二氧化硅厚度为0.1微米至1.0微米。
20.根据权利要求15所述的电平移位器，其中，c)包括：
硅(Si)衬底；
嵌入在所述Si衬底中的N阱结构；以及
连接到所述N阱结构的阱端子，
其中，所述阱端子被配置为在操作期间承载所述第一开关电压。
21.根据权利要求20所述的电平移位器，其中，所述硅衬底包括被配置为在操作期间承载所述参考电压的衬底端子。
22.根据权利要求20所述的电平移位器，其中，所述N阱结构被配置为与所述Si衬底结合以产生能够耐受等于或大于所述第一开关电压的电压降的反向偏置的N阱二极管。
23.一种包括根据权利要求1所述的电平移位器的高压开关器件。
24.根据权利要求23所述的高压开关器件，还包括：高压晶体管器件，其被配置为在操作期间能够耐受第一电压，其中，所述高压晶体管器件的操作通过所述电平移位器控制。
25.根据权利要求24所述的高压开关器件，其中，所述高压晶体管器件的操作包括控制所述高压晶体管器件以在以下两种操作模式中之一下操作：提供至所述第一电压的传导路径的ON模式，以及移除所述传导路径的OFF模式。
26.根据权利要求25所述的高压开关器件，其中，所述传导路径是所述高压晶体管器件的漏极端子和源极端子之间的传导路径。
27.根据权利要求26所述的高压开关器件，其中，经由所述高压晶体管器件的栅极端子与所述电平移位器的输出端子的连接来提供对所述器件的控制。
28.根据权利要求27所述的高压开关器件，其中，所述电平移位器的第一电源端子连接到所述高压晶体管器件的源极端子。
29.根据权利要求28所述的高压开关器件，其中，在所述ON模式操作期间，所述高压晶体管器件的源极端子处的信号电压等于所述第一电压，并且在所述OFF模式操作期间，所述高压晶体管器件的源极端子处的信号电压等于所述参考电压。
30.根据权利要求29所述的高压开关器件，其中，所述电平移位器的输出端子处的被提供给所述高压晶体管器件的栅极端子的定时控制信号被配置为基于所述高压晶体管器件的源极端子处的信号的占空比来控制平均电压。
31.根据权利要求30所述的高压开关器件，其中，所述电平移位器的输入端子处的第一输入定时控制信号和第二输入定时控制信号基于所述平均电压。
32.一种用于将高DC电压转换为低DC电压的DC/DC转换器，所述DC/DC转换器包括根据权利要求31所述的高压开关器件。
33.一种用于利用低压器件控制高压器件的方法，所述高压器件能够耐受高于第一电压(VIN)的电压，并且所述低压器件能够耐受第二电压(Vdd2)，所述第一电压高于所述第二电压，所述方法包括：
提供被配置为耐受所述第二电压的多个低压器件；
在第一开关电压(SW)和第二开关电压(Vdd2+SW)之间操作所述多个低压器件，所述第一开关电压在参考电压(GND)和所述第一电压之间进行切换，并且所述第二开关电压对应于所述第一开关电压与所述第二电压之和；
基于输入信号生成两个互补信号，所述两个互补信号包括第一输入定时控制信号和第二输入定时控制信号，所述第二输入定时控制信号是所述第一输入定时控制信号的反相版本；
经由相应的第一电容耦合和第二电容耦合将所述第一输入定时控制信号和所述第二输入定时控制信号耦合至所述多个低压器件，所述相应的第一输入定时控制信号和第二输入定时控制信号被配置为检测所述第一输入定时控制信号和所述第二输入定时控制信号的转变，所述第一电容耦合和所述第二电容耦合各自包括两个串联连接的电容器和在所述串联连接的电容器之间的公共节点，其中，所述公共节点被配置为接收所述第一输入定时控制信号和所述第二输入定时控制信号中的相应的一个，并且其中，所述两个串联连接的电容器的远离所述公共节点的端子分别耦合至所述第一开关电压和所述第二开关电压；
基于所述操作和所述耦合，经由所述多个低压器件在高于所述第一开关电压的电压下生成输出定时控制信号；以及
基于所述生成，控制所述高压器件。
34.根据权利要求33所述的方法，其中，
所述第一输入定时控制信号和所述第二输入定时控制信号中的每一个包括由以下限定的脉冲信号：第一电压电平；第二电压电平；从所述第一电压电平至所述第二电压电平的第一转变；以及从所述第二电压电平返回至所述第一电压电平的第二转变，并且
所述第一电容耦合和所述第二电容耦合中的每一个被配置为分别检测所述第一输入定时控制信号和所述第二输入定时控制信号的第一转变和第二转变。
35.根据权利要求34所述的方法，其中，所述输出定时控制信号在电压电平等于所述第一开关电压的低状态和电压电平等于所述第二开关电压的高状态之间转变。
36.根据权利要求35所述的方法，其中，所述生成还包括：
基于所述耦合：
检测第一输入定时控制信号的上升沿并且生成对应的第一正脉冲信号；以及
检测第二输入定时控制信号的下降沿并且生成对应的第一负脉冲信号，其中，从所述输出定时控制信号的高状态向低状态的转变基于同时检测到所述第一输入定时控制信号的上升沿和所述第二输入控制信号的下降沿。
37.根据权利要求36所述的方法，其中，所述生成还包括：
基于所述耦合：
检测所述第二输入定时控制信号的上升沿并且生成对应的第二正脉冲信号；以及
检测所述第一输入定时控制信号的下降沿并且生成对应的第二负脉冲信号，
其中，从所述输出定时控制信号的低状态向高状态的转变还基于同时检测到所述第二输入定时控制信号的上升沿和所述第一输入控制信号的下降沿。
38.根据权利要求37所述的方法，其中，所述同时检测基于所述第一正脉冲信号和所述第一负脉冲信号的有效区域的交叠、或者所述第二正脉冲信号和所述第二负脉冲信号的有效区域的交叠。
39.根据权利要求37所述的方法，其中，所述第一正/负脉冲信号和所述第二正/负脉冲信号的生成包括将所述脉冲信号的瞬时电压值箝制在所述第一开关电压和所述第二开关电压之间。
40.一种用于将第一电压(VIN)转换为较低电压输出的DC/DC转换器，所述DC/DC转换器包括：
包括串联连接的高侧晶体管和低侧晶体管的晶体管堆叠体，所述高侧晶体管和所述低侧晶体管能够耐受高于所述第一电压的电压；
连接到所述高侧晶体管的漏极的电源端子，所述电源端子被配置为在操作期间接收所述第一电压；
连接到所述低侧晶体管的源极的参考端子，所述参考端子被配置为在操作期间接收参考电势(GND)；
连接到所述高侧晶体管的源极和所述低侧晶体管的漏极的输出开关端子，所述输出开关端子被配置为在操作期间提供在所述第一电压和所述参考电势之间进行切换的第一开关电压(SW)；以及
耦接至所述晶体管堆叠体的高侧电平移位器，所述高侧电平移位器被配置为在所述第一开关电压和第二开关电压(Vdd2+SW)之间操作，所述高侧电平移位器包括：
i)能够耐受低于所述第一电压的第二电压(Vdd2)的多个低压晶体管；
ii)连接到所述输出开关端子以提供所述第一开关电压的高侧参考端子；
iii)被配置为在操作期间提供所述第二开关电压的高侧电源端子，所述第二开关电压等于所述第一开关电压与所述第二电压之和；
iv)被配置为在操作期间接收第一输入定时控制信号和第二输入定时控制信号的高侧输入端子，所述第一输入定时控制信号和所述第二输入定时控制信号用于控制所述高侧晶体管；
v)耦合至所述高侧输入端子的第一电容耦合和第二电容耦合，
所述第一电容耦合和所述第二电容耦合被配置为在操作期间检测用作定时控制信息的第一输入定时控制信号和第二输入定时控制信号的转变，所述第一电容耦合和所述第二电容耦合中的每一个包括两个串联连接的电容器和在所述串联连接的电容器之间的公共节点，所述公共节点被配置为接收所述第一输入定时控制信号和所述第二输入定时控制信号中的相应的一个；以及
vi)耦接至所述高侧晶体管的栅极的多个低压晶体管中的高侧输出晶体管，所述高侧输出晶体管被配置为在操作期间基于检测到的定时控制信息在高于所述第一开关电压的电压下提供高侧控制信号，
其中，所述高侧控制信号控制所述输出开关端子处的第一开关电压的占空比。
41.根据权利要求40所述的DC/DC转换器，其中，所述较低电压输出与所述第一开关电压的平均值成比例。
42.根据权利要求40所述的DC/DC转换器，还包括：低侧电平移位器，其被配置为在操作期间基于所述第一输入定时控制信号和所述第二输入定时控制信号为所述低侧晶体管提供低侧控制信号。
43.根据权利要求42所述的DC/DC转换器，其中，所述高侧控制信号和所述低侧控制信号被配置为在操作期间使所述高侧晶体管的导通和所述低侧晶体管的导通交替进行。
44.根据权利要求43所述的DC/DC转换器，其中，通过所述高侧电平移位器的第一输入定时控制信号和第二输入定时控制信号的传播延迟等于通过所述低侧电平移位器的第一输入定时控制信号和第二输入定时控制信号的传播延迟。
45.根据权利要求44所述的DC/DC转换器，其中，通过所述高侧电平移位器的第一输入定时控制信号和第二输入定时控制信号的信号衰减等于通过所述低侧电平移位器的第一输入定时控制信号和第二输入定时控制信号的信号衰减。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613918B1 (en) * 2013-01-14 2017-04-04 Microsemi Corporation RF power multi-chip module package
US10028342B2 (en) * 2014-08-01 2018-07-17 Philips Lighting Holding B.V. Circuit for driving a load
US9647476B2 (en) 2014-09-16 2017-05-09 Navitas Semiconductor Inc. Integrated bias supply, reference and bias current circuits for GaN devices
US9571093B2 (en) * 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9484897B2 (en) 2015-03-18 2016-11-01 Peregrine Semiconductor Corporation Level shifter
US9912327B2 (en) * 2015-03-18 2018-03-06 Peregrine Semiconductor Corporation Dead time control circuit for a level shifter
US11152857B2 (en) * 2015-05-06 2021-10-19 Flextronics Ap, Llc Gate driver circuit for half bridge MOSFET switches providing protection of the switch devices
KR102531460B1 (ko) * 2016-03-24 2023-05-12 삼성전자주식회사 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치
DE102016109118A1 (de) 2016-05-18 2017-11-23 Infineon Technologies Ag Schaltkreisarchitektur für eine Messanordnung, einen Pegelwandler-Schaltkreis, eine Ladungspumpstufe und eine Ladungspumpe sowie Verfahren zum Betreiben dieser
DE102016109114A1 (de) * 2016-05-18 2017-11-23 Infineon Technologies Ag Schaltkreisarchitektur für eine Messanordnung, einen Pegelwandler-Schaltkreis, eine Ladungspumpstufe und eine Ladungspumpe sowie Verfahren zum Betreiben dieser
US9847348B1 (en) 2016-12-20 2017-12-19 Peregrine Semiconductor Corporation Systems, methods and apparatus for enabling high voltage circuits
US10276371B2 (en) 2017-05-19 2019-04-30 Psemi Corporation Managed substrate effects for stabilized SOI FETs
US10672726B2 (en) 2017-05-19 2020-06-02 Psemi Corporation Transient stabilized SOI FETs
US10608624B2 (en) * 2017-05-25 2020-03-31 Solaredge Technologies Ltd. Efficient switching circuit
US10348293B2 (en) 2017-06-19 2019-07-09 Psemi Corporation Timing controller for dead-time control
US10116297B1 (en) 2017-06-19 2018-10-30 Psemi Corporation DC-coupled high-voltage level shifter
CN108199708B (zh) * 2017-12-21 2021-06-11 大唐恩智浦半导体有限公司 一种门驱动电路、方法和装置
US10103261B1 (en) * 2017-12-28 2018-10-16 Texas Instruments Incorporated Transient-insensitive level shifter
CN108768145B (zh) * 2018-05-25 2019-07-02 电子科技大学 适用于GaN功率开关器件的高速半桥栅驱动电路
JP6843799B2 (ja) * 2018-06-11 2021-03-17 三菱電機株式会社 半導体装置及び電力変換システム
US10651832B2 (en) * 2018-08-10 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter
US10727834B2 (en) 2018-10-17 2020-07-28 Efficient Power Conversion Corporation Level shifter in half bridge GaN driver applications
CN109194126B (zh) * 2018-10-23 2024-05-03 珠海一微半导体股份有限公司 一种电源切换电路
US20200153427A1 (en) 2018-11-09 2020-05-14 Psemi Corporation Driving D-Mode FETS in Half-Bridge Driver Configuration
CN109543260B (zh) * 2018-11-09 2021-02-02 珠海格力电器股份有限公司 一种记录芯片版本号的电路、方法及存储介质
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备
CN112585864A (zh) * 2019-03-14 2021-03-30 富士电机株式会社 功率模块及其电平转换电路
CN110768659B (zh) * 2019-10-29 2023-10-31 湖南国科微电子股份有限公司 高压驱动电路
KR20210100478A (ko) 2020-02-06 2021-08-17 삼성전자주식회사 레벨 시프터를 포함하는 전자 장치
US11005460B1 (en) * 2020-07-21 2021-05-11 Psemi Corporation Flying level shifter for narrow pulses
US11121713B1 (en) 2020-08-14 2021-09-14 Analog Devices, Inc. Boosted switch drivers for high-speed signal switching
CN112671206B (zh) * 2020-12-04 2022-09-20 杰华特微电子股份有限公司 开关电源及其制作方法
CN115242241A (zh) * 2022-07-29 2022-10-25 普源精电科技股份有限公司 一种高低电平转换电路
US20240113620A1 (en) * 2022-09-29 2024-04-04 Texas Instruments Incorporated Reverse recovery protection in a switching voltage converter
CN117254797B (zh) * 2023-09-11 2024-05-14 芯北电子科技(南京)有限公司 一种用于dc-dc驱动的宽工作电压幅度快速响应的电平移位电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1440120A (zh) * 2002-02-20 2003-09-03 三菱电机株式会社 低消耗电流的驱动电路
CN101040189A (zh) * 2004-10-19 2007-09-19 国际整流器公司 通过容性耦合的高电平位移
CN103840808A (zh) * 2012-11-26 2014-06-04 快捷韩国半导体有限公司 欠压锁定电路及开关控制电路、电源装置
CN104104381A (zh) * 2013-04-03 2014-10-15 Nxp股份有限公司 电容型电平移位设备、方法和系统

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416043A (en) 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
TWI227963B (en) 2004-01-15 2005-02-11 Via Tech Inc Voltage shifter circuit
TW200525869A (en) * 2004-01-28 2005-08-01 Renesas Tech Corp Switching power supply and semiconductor IC
US8169108B2 (en) 2004-06-03 2012-05-01 Silicon Laboratories Inc. Capacitive isolator
US7199617B1 (en) 2004-11-12 2007-04-03 Intel Corporation Level shifter
JP4289410B2 (ja) 2007-03-12 2009-07-01 セイコーエプソン株式会社 レベルシフト回路、電気光学装置、およびレベルシフト方法
US7741896B2 (en) 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage drive circuit employing capacitive signal coupling and associated devices and methods
US8212536B2 (en) * 2009-12-23 2012-07-03 R2 Semiconductor, Inc. Stacked NMOS DC-to-DC power conversion
DE102010018997B4 (de) 2010-05-03 2013-04-04 Semikron Elektronik Gmbh & Co. Kg Ansteuerschaltung mit Übertragungsschaltung zur kapazitiven Übertragung eines Signals und zugeordnetes Verfahren
US8049532B1 (en) 2010-06-25 2011-11-01 Altera Corporation Level shifter circuit with a thin gate oxide transistor
CN103425170A (zh) * 2012-05-22 2013-12-04 联合聚晶股份有限公司 自适应负载变化的电源供应电路
DE102012220213B3 (de) 2012-11-07 2014-05-22 Semikron Elektronik Gmbh & Co. Kg Ansteuerschaltung mit Übertragungsschaltung und Verfahren zum Betrieb
US9698728B2 (en) 2012-12-13 2017-07-04 Texas Instruments Incorporated Digital isolator
US9246476B2 (en) 2013-05-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit
US9680380B2 (en) * 2013-08-01 2017-06-13 Hitachi, Ltd. Semiconductor device and power conversion device
US9136845B2 (en) 2014-02-13 2015-09-15 Freescale Semiconductor, Inc. Level shifter with improved operation
US9912327B2 (en) 2015-03-18 2018-03-06 Peregrine Semiconductor Corporation Dead time control circuit for a level shifter
US9484897B2 (en) 2015-03-18 2016-11-01 Peregrine Semiconductor Corporation Level shifter
WO2017123269A1 (en) 2016-01-11 2017-07-20 Peregrine Semiconductor Corporation Dead time control

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1440120A (zh) * 2002-02-20 2003-09-03 三菱电机株式会社 低消耗电流的驱动电路
CN101040189A (zh) * 2004-10-19 2007-09-19 国际整流器公司 通过容性耦合的高电平位移
CN103840808A (zh) * 2012-11-26 2014-06-04 快捷韩国半导体有限公司 欠压锁定电路及开关控制电路、电源装置
CN104104381A (zh) * 2013-04-03 2014-10-15 Nxp股份有限公司 电容型电平移位设备、方法和系统

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