KR101548171B1

KR101548171B1 - 회로 장치 및 전자 기기

Info

Publication number: KR101548171B1
Application number: KR1020140030699A
Authority: KR
Inventors: 카츠미 이노우에
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2013-03-25
Filing date: 2014-03-17
Publication date: 2015-08-28
Also published as: TWI506945B; JP6171451B2; US9154063B2; CN104079286B; KR20140116804A; JP2014187829A; TW201438393A; US20140285130A1; CN104079286A

Abstract

스위칭 소자의 드레인에 유도성 부하에 의해 발생한 역(逆)기전력이 인가된 경우, 스위칭 소자의 게이트가 드레인-게이트 간 용량의 용량 결합에 의해 게이트 전위를 본래의 전위와 반대 방향으로 끌어 당겨 오동작하는 경우가 있다. 이 대책으로서 역방향으로 끌어 당기는 스위치 소자를 형성하고, 역기 전력이 가해지는 타이밍에서 그 스위치 소자가 ON하도록 제어한다.

Description

회로 장치 및 전자 기기{CIRCUIT DEVICE AND ELECTRONIC APPARATUS}

본 발명은, 회로 장치 및 전자 기기 등에 관한 것이다.

직류 모터를 구동하는 모터 드라이버로서, 쵸핑(chopping) 전류를 제어함으로써 모터의 회전수를 제어하는 수법이 알려져 있다. 이 수법에서는, H 브리지 회로에 흐르는 전류를 센스 저항에 의해 전류/전압 변환하고, 그 전압을 기준 전압과 비교함으로써 쵸핑 전류를 검출한다. 그리고, 그 검출 결과를 제어 회로에 피드백하여, 브리지 회로의 구동 신호를 PWM 제어함으로써 모터를 일정한 속도로 회전시킨다. 이러한 모터 드라이버의 종래 기술로서는 특허문헌 1, 2에 개시되는 기술이 알려져 있다.

이 모터 드라이버의 H 브리지 회로는, 구동용의 제1∼제4 트랜지스터(스위치 소자)를 갖고, 제1, 제4 트랜지스터와 제2, 제3 트랜지스터는, 모터에 대하여 전기적으로 대각으로(diagonally) 접속된다. 그리고 차지(charge) 기간에서는, 제1, 제4 트랜지스터가 온(ON)이 된다. 이에 따라 모터의 정극측(＋) 단자가 고(高)전위의 전압으로 설정되고, 부극측(―) 단자가 저(低)전위의 전압으로 설정된다. 한편, 디케이(decay) 기간에서는, 제2, 제3 트랜지스터가 온이 된다. 이에 따라 모터의 정극측 단자가 저전위의 전압으로 설정되고, 부극측 단자가 고전위의 전압으로 설정된다.

일본공개특허공보 2003-189683호 일본공개특허공보 2008-042975호

이와 같이 차지 기간으로부터 디케이 기간으로 전환된 경우에, 모터의 단자의 노드에 있어서 급격한 전압 변동이 발생한다. 이 경우에, 구동용의 트랜지스터에는 게이트 용량(게이트·드레인 간 용량)이 존재한다. 이 때문에, 모터의 단자의 노드에 급격한 전압 변동이 발생하면, 이 전압 변동이 게이트 용량을 통하여 구동용의 트랜지스터의 게이트 노드에 전해지고, 소위 셀프 턴온이 발생하여 관통 전류가 흐르는 등의 이상(異常) 상태가 발생하는 것이 판명되었다.

본 발명의 몇 가지의 실시 형태에 의하면, 브리지 회로의 트랜지스터의 셀프 턴온 등에 의한 이상 상태의 발생을 억제할 수 있는 회로 장치 및 전자 기기 등을 제공할 수 있다.

본 발명의 일 실시 형태는, 고전위측 전원의 노드와 제1 노드와의 사이에 형성되는 P형의 제1 트랜지스터와, 상기 제1 노드와 저전위측 전원의 노드와의 사이에 형성되는 N형의 제2 트랜지스터를 갖는 H 브리지형 또는 하프 브리지형의 브리지 회로와, 상기 제1 트랜지스터의 제1 게이트 노드, 상기 제2 트랜지스터의 제2 게이트 노드에 대하여, 각각, 제1 구동 신호, 제2 구동 신호를 출력하는 프리 드라이버 회로(pre-driver circuit)와, 상기 고전위측 전원의 노드와 상기 제1 트랜지스터의 상기 제1 게이트 노드와의 사이에 형성되는 제1 스위치 회로와, 상기 제1 스위치 회로의 온·오프 제어를 행하는 제어 회로를 포함하고, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제1 트랜지스터의 상기 제1 게이트 노드에 대하여 로우 레벨의 상기 제1 구동 신호를 출력하고 있는 기간에서는, 상기 제1 스위치 회로를 오프로 하고, 상기 프리 드라이버 회로가 상기 제1 구동 신호를 로우 레벨로부터 하이 레벨로 변화시킨 경우에, 상기 제1 스위치 회로를 오프로부터 온으로 하는 회로 장치에 관계된 것이다.

본 발명의 일 실시 형태에서는, 고전위측 전원의 노드와 제1 트랜지스터의 제1 게이트 노드와의 사이에 제1 스위치 회로가 형성된다. 그리고, P형의 제1 트랜지스터의 제1 게이트 노드에 대하여 로우 레벨의 제1 구동 신호가 출력되고 있는 기간에서는, 제1 스위치 회로는 오프가 된다. 이에 따라, 쓸데없이 소비 전류가 제1 스위치 회로를 통하여 흘러 버리는 사태를 억제할 수 있다. 그리고, 제1 구동 신호가 로우 레벨로부터 하이 레벨로 변화하면, 제1 스위치 회로가 오프로부터 온이 된다. 이와 같이 하면, 예를 들면 제1 트랜지스터의 드레인 노드인 제1 노드에 있어서 큰 전압 변동이 있었던 경우에도, 제1 스위치 회로에 의해 제1 게이트 노드가 고전위측 전원의 전압 레벨로 설정되게 되기 때문에, 제1 트랜지스터가 셀프 턴온되어 버리는 이상 사태의 발생을 억제할 수 있다.

또한 본 발명의 일 실시 형태에서는, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제1 구동 신호를 로우 레벨로부터 하이 레벨로 변화시킨 타이밍으로부터 소여(所與)의 기간이 경과한 타이밍에서, 상기 제1 스위치 회로를 오프로부터 온으로 해도 좋다.

또한 본 발명의 일 실시 형태에서는, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제1 구동 신호를 하이 레벨로부터 로우 레벨로 변화시키는 타이밍보다도 소여의 기간만큼 전의 타이밍에서, 상기 제1 스위치 회로를 온으로부터 오프로 해도 좋다.

이상과 같이 하면, 프리 드라이버 회로를 구성하는 트랜지스터의 온 기간과 제1 스위치 회로의 온 기간이 겹쳐 관통 전류가 흐르는 사태 등을 억제할 수 있다.

또한 본 발명의 일 실시 형태에서는, 레벨 시프터를 추가로 포함하고, 상기 프리 드라이버 회로는, 상기 제1 트랜지스터의 상기 제1 게이트 노드에 대하여 상기 제1 구동 신호를 출력하는 제1 프리 드라이버를 갖고, 상기 고전위측 전원의 전압을 VBB로 하고, 상기 저전위측 전원의 전압을 VSS로 하고, 상기 고전위측 전원과 상기 저전위측 전원과의 사이의 제2 저전위측 전원의 전압을 VSS2(VBB＞VSS2＞VSS)로 한 경우에, 상기 제1 프리 드라이버는, VBB∼VSS2의 진폭 범위의 상기 제1 구동 신호를 상기 제1 트랜지스터의 상기 제1 게이트 노드에 대하여 출력하고, 상기 레벨 시프터는, 상기 제1 스위치 회로를 온·오프하는 제어 신호의 진폭 범위를, VBB∼VSS2의 진폭 범위로 레벨 시프트해도 좋다.

이와 같이, 제1 스위치 회로의 온·오프의 제어 신호의 진폭 범위를, 레벨 시프터에 의해 VBB∼VSS2의 진폭 범위로 레벨 시프트하도록 하면, 제1 스위치 회로를 구성하는 트랜지스터가 예를 들면 저내압의 트랜지스터인 경우에도, 트랜지스터 파괴 등이 발생하는 것을 억제할 수 있게 된다.

또한 본 발명의 일 실시 형태에서는, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 고내압 트랜지스터이고, 상기 프리 드라이버 회로 및 상기 제1 스위치 회로를 구성하는 트랜지스터는, 저내압 트랜지스터라도 좋다.

이와 같이 고내압 트랜지스터를 제1, 제2 트랜지스터로 한정하여, 그 외의 회로를 저내압 트랜지스터로 구성하면, 회로 장치의 소규모화 등을 도모할 수 있게 된다.

또한 본 발명의 일 실시 형태에서는, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, DMOS 구조의 트랜지스터라도 좋다.

이러한 DMOS 구조를 이용하면, 제1, 제2 트랜지스터의 내압을, 보다 높은 내압으로 하는 것이 가능해진다.

또한 본 발명의 일 실시 형태에서는, 상기 저전위측 전원의 노드와 상기 제2 트랜지스터의 상기 제2 게이트 노드와의 사이에 형성되는 제2 스위치 회로를 포함하고, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제2 트랜지스터의 상기 제2 게이트 노드에 대하여 하이 레벨의 상기 제2 구동 신호를 출력하고 있는 기간에서는, 상기 제2 스위치 회로를 오프로 하고, 상기 프리 드라이버 회로가 상기 제2 구동 신호를 하이 레벨로부터 로우 레벨로 변화시킨 경우에, 상기 제2 스위치 회로를 오프로부터 온으로 해도 좋다.

이와 같이, 제2 트랜지스터의 제2 게이트 노드에 대하여 하이 레벨의 제2 구동 신호가 출력되고 있는 기간에 있어서, 제1 스위치 회로를 오프로 하면, 쓸데없이 소비 전류가 제2 스위치 회로를 통하여 흘러 버리는 사태를 억제할 수 있다. 그리고, 제2 구동 신호가 하이 레벨로부터 로우 레벨로 변화한 경우에, 제2 스위치 회로를 온으로 하면, 제2 트랜지스터가 셀프 턴온되어 버리는 이상 사태의 발생을 억제할 수 있다.

또한 본 발명의 일 실시 형태에서는, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제2 구동 신호를 하이 레벨로부터 로우 레벨로 변화시킨 타이밍으로부터 소여의 기간이 경과한 타이밍에서, 상기 제2 스위치 회로를 오프로부터 온으로 해도 좋다.

또한 본 발명의 일 실시 형태에서는, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제2 구동 신호를 로우 레벨로부터 하이 레벨로 변화시키는 타이밍보다도 소여의 기간만큼 전의 타이밍에서, 상기 제2 스위치 회로를 온으로부터 오프로 해도 좋다.

이상과 같이 하면, 프리 드라이버 회로를 구성하는 트랜지스터의 온 기간과 제2 스위치 회로의 온 기간이 겹쳐 관통 전류가 흐르는 사태 등을 억제할 수 있다.

또한 본 발명의 일 실시 형태에서는, 상기 제1 트랜지스터의 상기 제1 게이트 노드의 전압 레벨의 변화를 검출하는 검출 회로를 포함하고, 상기 제어 회로는, 상기 검출 회로에서의 검출 결과에 기초하여, 상기 제1 스위치 회로를 온·오프하는 제어 신호를 생성해도 좋다.

이와 같이 하면, 제1 트랜지스터의 제1 게이트 노드의 전압 레벨의 변화를 검출하고, 그 검출 결과에 기초하여 제1 스위치 회로의 온·오프를 제어할 수 있기 때문에, 제1 트랜지스터가 셀프 턴온되어 버리는 사태를, 보다 확실하게 억제할 수 있게 된다.

또한 본 발명의 일 실시 형태에서는, 상기 브리지 회로는, 상기 고전위측 전원의 노드와 제2 노드와의 사이에 형성되는 P형의 제3 트랜지스터와, 상기 제2 노드와 상기 저전위측 전원의 노드와의 사이에 형성되는 N형의 제4 트랜지스터를 추가로 갖는 H 브리지형의 브리지 회로이고, 상기 고전위측 전원의 노드와 상기 제3 트랜지스터의 제3 게이트 노드와의 사이에 형성되는 제3 스위치 회로와, 상기 저전위측 전원의 노드와 상기 제4 트랜지스터의 제4 게이트 노드와의 사이에 형성되는 제4 스위치 회로를 추가로 포함하고, 상기 제어 회로는, 상기 프리 드라이버 회로가 상기 제3 트랜지스터의 상기 제3 게이트 노드에 대하여 로우 레벨의 상기 제3 구동 신호를 출력하고 있는 기간에서는, 상기 제3 스위치 회로를 오프로 하고, 상기 프리 드라이버 회로가 상기 제3 구동 신호를 로우 레벨로부터 하이 레벨로 변화시킨 경우에, 상기 제3 스위치 회로를 오프로부터 온으로 하고, 상기 프리 드라이버 회로가 상기 제4 트랜지스터의 상기 제4 게이트 노드에 대하여 하이 레벨의 상기 제4 구동 신호를 출력하고 있는 기간에서는, 상기 제4 스위치 회로를 오프로 하고, 상기 프리 드라이버 회로가 상기 제4 구동 신호를 하이 레벨로부터 로우 레벨로 변화시킨 경우에, 상기 제4 스위치 회로를 오프로부터 온으로 해도 좋다.

이와 같이 하면, 제2 노드에 대하여 급격한 전압 변동이 있었던 경우에도, 제3, 제4 스위치 회로가 온이 됨으로써, 제3, 제4 트랜지스터가 셀프 턴온되어 버리는 이상 사태의 발생을 억제할 수 있게 된다.

또한 본 발명의 다른 실시형태는, 상기 중 어느 것에 기재된 회로 장치를 포함하는 전자 기기에 관계된 것이다.

도 1(A), 도 1(B)는 브리지 회로의 동작 설명도이다.
도 2는 센스 저항을 이용한 쵸핑 동작의 제어 수법의 설명도이다.
도 3은 센스 저항을 이용한 쵸핑 동작의 제어 수법의 설명도이다.
도 4는 브리지 회로를 구성하는 트랜지스터의 게이트 용량에 대한 설명도이다.
도 5는 본 실시 형태의 비교예의 회로 장치의 구성예이다.
도 6(A), 도 6(B)는 비교예의 회로 장치의 문제점의 설명도이다.
도 7은 본 실시 형태의 회로 장치의 구성예이다.
도 8은 본 실시 형태의 회로 장치의 상세한 구성예이다.
도 9는 본 실시 형태의 회로 장치의 동작을 설명하는 신호 파형예이다.
도 10(A), 도 10(B)는 제어 회로의 구성·동작의 설명도이다.
도 11은 레벨 시프터를 형성하는 수법의 설명도이다.
도 12는 본 실시 형태의 회로 장치의 제1 변형예이다.
도 13은 제1 변형예의 동작 설명도이다.
도 14는 본 실시 형태의 회로 장치의 제2 변형예이다.
도 15는 DMOS 구조의 회로 장치의 제1 예이다.
도 16은 DMOS 구조의 회로 장치의 제2 예이다.
도 17은 전자 기기의 구성예이다.

(발명을 실시하기 위한 형태)

이하, 본 발명의 적합한 실시 형태에 대해서 상세하게 설명한다. 또한 이하에 설명하는 본 실시 형태는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것이 아니며, 본 실시 형태에서 설명되는 구성의 전부가 본 발명의 해결 수단으로서 필수라고는 한정할 수 없다.

1. 브리지 회로

우선 도 1(A), 도 1(B)를 이용하여 브리지 회로(10)의 기본적인 동작에 대해서 설명한다. 브리지 회로(10)는 모터(100)의 구동용의 트랜지스터(Q1, Q2, Q3, Q4)를 갖는다. 이들 트랜지스터(Q1∼Q4)의 게이트 노드(NG1∼NG4)는, 프리 드라이버(PR1∼PR4)로부터의 구동 신호(DG1∼DG4)에 의해 구동된다.

그리고 차지 기간에서는, 도 1(A)에 나타내는 바와 같이, 트랜지스터(Q1, Q4)가 온이 된다. 이에 따라, 고전위측의 전원(VBB)으로부터 트랜지스터(Q1), 모터(100)(모터 코일), 트랜지스터(Q4)를 통하여 저전위측의 전원(VSS)(GND)에, 차지 전류(IC)가 흐른다. 한편, 디케이 기간에서는, 도 1(B)에 나타내는 바와 같이, 트랜지스터(Q2, Q3)가 온이 되고, 전원(VSS)으로부터 트랜지스터(Q2), 모터(100), 트랜지스터(Q3)를 통하여 전원(VBB)으로, 디케이 전류(ID)가 흐른다. 이들 차지 전류(IC), 디케이 전류(ID)는, 모두 모터(100)의 정극측 단자로부터 부극측 단자로 흐르게 된다.

그리고 도 2에 나타내는 바와 같이, 트랜지스터(Q2, Q4)의 소스가 접속되는 노드(N3)와 전원(VSS)의 노드와의 사이에는 센스 저항(RS)이 형성되어 있고, 비교 회로(콤퍼레이터)(CP)가, 노드(N3)의 전압(VS)과 기준 전압(VR)을 비교한다. 그리고 도 3에 나타내는 바와 같이, 브리지 회로(10)에 흐르는 쵸핑 전류(ICP)를 일정하게 유지하는 쵸핑 동작의 제어를 행한다. 구체적으로는 쵸핑 전류(ICP)가 일정해지도록 PWM 신호의 펄스폭을 제어하고, 그 PWM 신호에 기초하여, 트랜지스터(Q1∼Q4)의 온·오프 제어 신호가 생성된다.

예를 들면 도 3의 타이밍(t0)에서 모터(100)의 구동이 개시되면, 도 1(A)에 나타내는 차지 기간이 되어, 트랜지스터(Q1, Q4)가 온이 되고, 트랜지스터(Q2, Q3)가 오프가 된다. 이에 따라, 전원(VBB)으로부터 트랜지스터(Q1), 모터(100), 트랜지스터(Q4)를 통하여 전원(VSS)으로, 구동 전류(차지 전류(IC))가 흐른다. 그리고 타이밍(t1)에서, 모터(100)의 구동 전류가 쵸핑 전류(ICP)에 도달하면, 디케이 기간(TD1)으로 전환된다. 구체적으로는, 구동 전류가 커지고, 노드(N3)의 전압(VS)이 기준 전압(VR)을 초과하면, 비교 회로(CP)의 출력이 로우 레벨로부터 하이 레벨이 되어, 타이밍(t1)에서 디케이 기간(TD1)으로 전환된다. 이 타이밍(t1)에서의 모터(100)의 구동 전류가 쵸핑 전류(ICP)이고, 전압(VS)의 검출에 의해 쵸핑 전류(ICP)가 검출된 것이 된다.

디케이 기간(TD1)으로 전환되면, 도 1(B)에 나타내는 바와 같이, 트랜지스터(Q2, Q3)가 온이 되고, 트랜지스터(Q1, Q4)가 오프가 된다. 이에 따라, 전원(VSS)으로부터 트랜지스터(Q2), 모터(100), 트랜지스터(Q3)를 통하여 전원(VBB)으로, 구동 전류(디케이 전류(ID))가 흐른다. 이 디케이 기간(TD1)에서는, 도 3에 나타내는 바와 같이 모터(100)의 구동 전류는 시간 경과와 함께 감소해 간다.

그리고 회로 장치(제어 회로)는, 예를 들면 타이머(카운터 회로) 등을 이용하여, 디케이 기간(TD1)의 개시로부터 소정 시간이 경과한 것을 검출하고, 디케이 기간(TD1)으로부터 차지 기간(TC1)으로 전환한다. 차지 기간(TC1)에서는, 모터(100)의 구동 전류가 증가하고, 쵸핑 전류(ICP)에 도달하면, 재차 디케이 기간(TD2)으로 전환된다. 이후, 이것을 반복함으로써, 구동 전류의 피크 전류인 쵸핑 전류(ICP)가 일정하게 되는 바와 같은 제어가 행해져, 모터(100)의 회전 속도가 일정하게 유지된다.

여기에서, 트랜지스터(Q1, Q2)의 드레인 및 모터(100)의 정극측 단자가 접속되는 노드(N1)의 전압을 V1로 한다. 또한 트랜지스터(Q3, Q4)의 드레인 및 모터(100)의 부극측 단자가 접속되는 노드(N2)의 전압을 V2로 한다. 또한 트랜지스터(Q1, Q2, Q3, Q4)의 온 저항을 RON1, RON2, RON3, RON4로 한다. 또한 고전위측 전원의 전압을 VBB로 하고, 저전위측 전원의 전압을 VSS＝0V로 한다.

그렇게 하면, 차지 전류(IC)가 흐르는 도 1(A)의 차지 기간에서는, 전압(V1, V2)은 하기식(1), (2)와 같이 나타난다.

V1＝VBB―IC×RON1 (1)

V2＝IC×RON4 (2)

한편, 디케이 전류(ID)가 흐르는 도 1(B)의 디케이 기간에서는, 전압(V1, V2)은 하기식(3), (4)와 같이 나타난다.

V1＝―ID×RON2 (3)

V2＝VBB＋ID×RON3 (4)

여기에서, 모터(100)에 대한 구동 능력을 크게 하기 위해, 트랜지스터(Q1∼Q4)의 사이즈는 매우 커져 있고, 그 온 저항(RON1∼RON4)은 매우 작아져 있다. 따라서, 식 (1)의 차지 기간에서의 V1은 VBB에 가까운 전압(예를 들면 42V 부근)이 되고, 식 (3)의 디케이 기간에서의 V1은 VSS에 가까운 전압(예를 들면 0V 부근)이 된다. 따라서, 차지 기간으로부터 디케이 기간으로의 전환시에, 모터(100)의 정극측 단자의 노드(N1)에 급격한 전압 변동(예를 들면 42V 부근으로부터 0V부근으로의 전압 변동)이 발생한다.

한편, 도 4에 나타내는 바와 같이 트랜지스터(Q1∼Q4)에는 게이트 용량이 존재하고 있다. 트랜지스터(Q1)를 예로 들면, 그 게이트·드레인 간, 게이트·소스 간에 게이트 용량(CD1, CS1)이 존재한다. 그리고 전술과 같이 트랜지스터(Q1) 등의 사이즈는 크기 때문에, CD1 등도 큰 기생 용량이 된다.

따라서, 전술한 바와 같이 노드(N1)의 전압(V1)에 급격한 전압 변동이 발생하면, 게이트·드레인 간 용량(CD1)을 통하여, 이 급격한 전압 변동이, 트랜지스터(Q1)의 게이트 노드(NG1)에 전해지고, 게이트 노드(NG1)의 전압이 변동되어 버린다.

예를 들면, 디케이 기간에 있어서는, 트랜지스터(Q1)를 오프하기 위해, 게이트 노드(NG1)의 전압은 하이 레벨로 되어 있다. 그런데, 노드(N1)의 전압 변동(42V 부근으로부터 0V 부근)이 게이트·드레인 간 용량(CD1)을 통하여 전해지고, 게이트 노드(NG1)의 전압이 로우 레벨측에 끌어 당겨져 버린다. 이 결과, 오프여야 할 트랜지스터(Q1)가 일순간만 온이 되는 셀프 턴온의 현상이 발생한다. 그리고, 이러한 셀프 턴온이 발생하면, 트랜지스터(Q1, Q2)의 양쪽이 온이 되어 버려, 전원(VBB)으로부터 트랜지스터(Q1, Q2)를 통하여 전원(VSS)으로 관통 전류가 흐른다는 이상 상태가 발생한다.

마찬가지로 디케이 기간으로부터 차지 기간으로의 전환시에도, 노드(N1)에 급격한 전압 변동(예를 들면 0V 부근으로부터 42V부근)이 발생한다. 그리고 차지 기간에 있어서는, 트랜지스터(Q2)를 오프하기 위해, 게이트 노드(NG2)의 전압은 로우 레벨로 되어 있지만, 노드(N1)의 전압 변동이 게이트·드레인 간 용량(CD2)을 통하여 전해지고, 게이트 노드(NG2)의 전압이 하이 레벨측으로 끌어 당겨져 버린다. 이 결과, 트랜지스터(Q2)의 셀프 턴온의 현상이 발생하고, 트랜지스터(Q1, Q2)에 관통 전류 등이 흐른다는 이상 상태가 발생한다. 동일한 이상 상태는 트랜지스터(Q3, Q4)에 있어서도 발생한다. 그리고, 이러한 이상 상태의 발생은, 신뢰성을 저하시키거나, 소비 전류를 증가시키는 등의 문제를 일으킨다.

도 5에 본 실시 형태의 비교예가 되는 회로 장치의 예를 나타낸다. 이 비교예의 회로 장치에서는, 전술한 바와 같은 이상 상태의 발생을 방지하기 위해, 전원(VBB)과 트랜지스터(Q1)의 게이트 노드(NG1)와의 사이에 저항(R1)을 형성하고 있다. 이러한 저항(R1)을 형성하면, 노드(N1)의 급격한 전압 변동이 있었던 경우에도, 트랜지스터(Q1)의 게이트 노드(NG1)가 저항(R1)에 의해 풀업되기 때문에, 트랜지스터(Q1)의 셀프 턴온의 발생을 억제할 수 있다.

그러나, 이러한 저항(R1)을 형성하면, 예를 들면 프리 드라이버(PR1)의 입력 신호(IN1)가 하이 레벨이고, 프리 드라이버(PR1)를 구성하는 N형의 트랜지스터(T12)가 온되어 있는 상태일 때에, 도 5에 나타내는 바와 같은 전류(IP1)가 저항(R1) 및 트랜지스터(T12)를 통하여 흘러 버린다. 이와 같이 계속 흐르는 전류(IP1)는, 단순하게 계속 로스되는 소비 전류이기 때문에, 회로 장치의 소비 전력이 증가해 버린다.

예를 들면 도 6(A), 도 6(B)에, 도 5의 회로 장치에 있어서의 입력 신호(IN1), 구동 신호(DG1), 전류(IP1)의 파형예를 나타낸다.

노드(N1)의 급격한 전압 변동에 의해, 도 6(A)의 A1에 나타내는 바와 같이, 구동 신호(DG1)의 전압은 로우 레벨측으로 끌어 당겨지지만, A2에 나타내는 바와 같이, 저항(R1)에 의한 풀업에 의해 하이 레벨측으로 되돌려지고, 트랜지스터(Q1)의 셀프 턴온의 발생이 억제된다.

이때, 도 6(A)에 나타내는 바와 같이 저항(R1)의 저항값이 작은 경우에는, 전류(IP1)가 커져 버려, 소비 전력이 크게 증가해 버린다. 한편, 도 6(B)에 나타내는 바와 같이 저항(R1)의 저항값을 크게 하면, 전류(IP1)가 작아지기 때문에, 소비 전력의 증가를 어느 정도 억제할 수 있다. 그러나, A3에 나타내는 바와 같이 구동 신호(DG1)의 전압이 하이 레벨로 되돌아올 때까지 시간을 필요로 해버려, 트랜지스터(Q1) 등의 온·오프 제어의 타이밍이 어긋나 버린다는 문제나 관통 전류가 흐른다는 문제가 발생한다.

2. 회로 장치의 구성

이상과 같은 문제를 해결하는 본 실시 형태의 회로 장치의 구성예를 도 7에 나타낸다. 이 회로 장치(모터 드라이버)는, 브리지 회로(10)와 프리 드라이버 회로(20)와 제어 회로(30)와 제1∼제4 스위치 회로(SW1∼SW4)를 포함한다.

또한, 본 실시 형태의 회로 장치의 구성은 도 7로 한정되지 않고, 그 구성 요소의 일부를 생략하거나, 다른 구성 요소를 추가하는 등의 여러 가지의 변형 실시가 가능하다. 예를 들면 쵸핑 제어를 행하는 경우에는 도 2에서 설명한 센스 저항(RS)이나 비교 회로(CP)를 형성할 수 있다. 이 경우에 센스 저항(RS)은 예를 들면 회로 장치의 외장 부품으로서 형성할 수 있고, 비교 회로(CP)나 기준 전압(VR)을 생성하는 회로 등은 회로 장치의 내장 회로로서 형성할 수 있다.

또한 도 7은, 브리지 회로(10)가 H 브리지형인 경우의 예이지만, 본 실시 형태는 이것에 한정되지 않고, 후술하는 도 14에 나타내는 바와 같은 하프 브리지형이라도 좋다. 또한, 이하에서는, 모터(100)를 구동하는 경우를 예로 들어 설명하지만, 본 실시 형태의 회로 장치의 구동 대상은 모터(100)에 한정되지 않고, 인덕터(코일)를 갖는 여러 가지의 소자, 디바이스를 구동 대상으로 할 수 있다.

브리지 회로(10)는, 제1∼제4 트랜지스터(Q1, Q2, Q3, Q4)를 포함한다. 제1 트랜지스터(Q1)는, 고전위측의 전원(VBB)의 노드와 제1 노드(N1)와의 사이에 형성되는 P형의 트랜지스터이다. 제2 트랜지스터(Q2)는, 제1 노드(N1)와 저전위측의 전원(VSS)의 노드와의 사이에 형성되는 N형의 트랜지스터이다. 제3 트랜지스터(Q3)는, 전원(VBB)의 노드와 제2 노드(N2)와의 사이에 형성되는 P형의 트랜지스터이다. 제4 트랜지스터(Q4)는, 제2 노드(N2)와 전원(VSS)의 노드와의 사이에 형성되는 N형의 트랜지스터이다. 제1 노드(N1)는, 모터(100)(광의로는 인덕터)의 정극측 단자(광의로는 제1 단자)에 접속되는 노드이고, 제2 노드(N2)는, 모터(100)의 부극측 단자(광의로는 제2 단자)에 접속되는 노드이다.

프리 드라이버 회로(20)는, 브리지 회로(10)를 구동하는 회로이다. 구체적으로는 프리 드라이버 회로(20)는, 브리지 회로(10)의 제1 트랜지스터(Q1)의 제1 게이트 노드(NG1), 제2 트랜지스터(Q2)의 제2 게이트 노드(NG2)에 대하여, 각각, 제1 구동 신호(DG1), 제2 구동 신호(DG2)를 출력한다. 또한 프리 드라이버 회로(20)는, 브리지 회로(10)의 제3 트랜지스터(Q3)의 제3 게이트 노드(NG3), 제4 트랜지스터(Q4)의 제4 게이트 노드(NG4)에 대하여, 각각, 제3 구동 신호(DG3), 제4 구동 신호(DG4)를 출력한다.

제1 스위치 회로(SW1)는, 고전위측의 전원(VBB)의 노드와 제1 트랜지스터(Q1)의 제1 게이트 노드(NG1)와의 사이에 형성된다. 제2 스위치 회로(SW2)는, 저전위측의 전원(VSS)의 노드와 제2 트랜지스터(Q2)의 제2 게이트 노드(NG2)와의 사이에 형성된다. 제3 스위치 회로(SW3)는, 전원(VBB)의 노드와 제3 트랜지스터(Q3)의 제3 게이트 노드(NG3)와의 사이에 형성된다. 제4 스위치 회로(SW4)는, 전원(VSS)의 노드와 제4 트랜지스터(Q4)의 제4 게이트 노드(NG4)와의 사이에 형성된다. 또한, 하이 사이드측의 스위치 회로(SW1, SW3)만을 형성하고, 로우 사이드측의 스위치 회로(SW2, SW4)를 형성하지 않도록 하는 변형 실시도 가능하다.

제어 회로(30)는, 여러 가지의 제어 처리를 행하는 회로이다. 예를 들면 제어 회로(30)는, 스위치 회로(SW1∼SW4)의 온·오프의 제어를 행한다. 구체적으로는, 온·오프의 제어 신호(SC1∼SC4)를 스위치 회로(SW1∼SW4)에 출력하고, 그 온·오프 제어를 행한다. 또한 제어 회로(30)는, 프리 드라이버 회로(20)에 대하여 온·오프의 제어 신호를 출력하고, 트랜지스터(Q1∼Q4)의 온·오프 제어도 행한다. 예를 들면 도 2와 같은 쵸핑 제어를 행하는 경우에는, 제어 회로(30)는, 비교 회로(CP)로부터의 비교 결과 신호나 타이머로부터의 신호를 받아, 브리지 회로(10)에 흐르는 쵸핑 전류(ICP)가 일정해지도록 PWM 신호의 펄스폭을 제어하고, 그 PWM 신호에 기초하여, 트랜지스터(Q1∼Q4)의 온·오프의 제어 신호를 생성하고, 프리 드라이버 회로(20)에 출력한다. 프리 드라이버 회로(20)는, 이들 제어 신호를 받아, 구동 신호(DG1∼DG4)를 트랜지스터(Q1∼Q4)에 대하여 출력한다.

그리고 본 실시 형태에서는 제어 회로(30)는, 프리 드라이버 회로(20)가 트랜지스터(Q1)의 게이트 노드(NG1)에 대하여 로우 레벨(논리 「0」의 전압 레벨)의 구동 신호(DG1)를 출력하고 있는 기간에서는, 스위치 회로(SW1)를 오프로 한다. 즉, 구동 신호(DG1)가 로우 레벨이 되어, P형의 트랜지스터(Q1)가 온이 되어 있는 기간에 있어서는, 스위치 회로(SW1)를 오프로 한다.

이렇게 함으로써, 도 5의 비교예와 같이 전류(IP1)가 계속 흘러 쓸데없이 전력이 소비되어 버린다는 사태를 억제할 수 있다. 또한 도 5의 비교예와 같이 저항(R1)을 이용하는 수법에서는, 저항(R1)의 레이아웃 면적이 크기 때문에, 회로 장치의 칩의 레이아웃 면적도 커진다는 과제가 있다. 이 점에서, 트랜지스터 등으로 구성되는 스위치 회로(SW1)를 이용하는 본 실시 형태의 수법에 의하면, 회로 장치의 레이아웃 면적도 축소 가능해진다.

그리고 제어 회로(30)는, 프리 드라이버 회로(20)가 구동 신호(DG1)를 로우 레벨로부터 하이 레벨(논리 「1」의 전압 레벨)로 변화시킨 경우에, 스위치 회로(SW1)를 오프로부터 온으로 한다. 예를 들면 구동 신호(DG1)가 로우 레벨로부터 하이 레벨로 변화한 후에, 스위치 회로(SW1)를 오프로부터 온으로 한다.

이렇게 함으로써, 스위치 회로(SW1)에 의해, 게이트 노드(NG1)가 전원(VBB)의 전압 레벨인 하이 레벨로 설정되게 된다. 따라서, 예를 들면 차지 기간(광의로는 제1 기간)으로부터 디케이 기간(광의로는 제2 기간)으로 전환되었을 때에, 노드(N1)에 있어서 급격한 전압 변동이 발생한 경우에도, 이 전압 변동에 기인하는 셀프 턴온의 발생을 억제할 수 있게 된다. 즉, 게이트 노드(NG1)의 전압이, 온이 된 스위치 회로(SW1)에 의해 하이 레벨로 설정되기 때문에, 노드(N1)의 급격한 전압 변동이 트랜지스터(Q1)의 게이트·드레인 간 용량(CD1)을 통하여 게이트 노드(NG1)에 전달되어 버리는 사태를 억제할 수 있어, 셀프 턴온의 문제를 해소할 수 있다.

이 경우에 제어 회로(30)는, 프리 드라이버 회로(20)가 구동 신호(DG1)를 로우 레벨로부터 하이 레벨로 변화시킨 타이밍으로부터 소여의 기간이 경과한 타이밍에서, 스위치 회로(SW1)를 오프로부터 온으로 한다. 즉, 소여의 기간이 경과하는 것을 기다리고 나서, 스위치 회로(SW1)를 오프로부터 온으로 한다. 또한 제어 회로(30)는, 프리 드라이버 회로(20)가 구동 신호(DG1)를 하이 레벨로부터 로우 레벨로 변화시키는 타이밍보다도 소여의 기간만큼 전의 타이밍에서, 스위치 회로(SW1)를 온으로부터 오프로 한다. 이렇게 함으로써, 트랜지스터(Q1)를 구동하는 프리 드라이버 회로(20)의 N형 트랜지스터(도 8의 T12)의 온 기간과, 스위치 회로(SW1)의 온 기간이 시간적으로 겹쳐, 전원(VBB)으로부터 스위치 회로(SW1) 및 당해 N형 트랜지스터를 통하여 전원(VSS)에 관통 전류가 흘러 버리는 사태를, 효과적으로 억제할 수 있게 된다.

또한 제어 회로(30)는, 프리 드라이버 회로(20)가 트랜지스터(Q2)의 게이트 노드(NG2)에 대하여 하이 레벨의 구동 신호(DG2)를 출력하고 있는 기간에서는, 스위치 회로(SW2)를 오프로 한다. 즉, 구동 신호(DG2)가 하이 레벨이 되어, N형의 트랜지스터(Q2)가 온이 되어 있는 기간에 있어서는, 스위치 회로(SW2)를 오프로 한다. 이렇게 함으로써 도 5의 비교예에서 문제가 되고 있었던 쓸데없는 소비 전류의 발생을 방지할 수 있다.

그리고 제어 회로(30)는, 프리 드라이버 회로(20)가 구동 신호(DG2)를 하이 레벨로부터 로우 레벨로 변화시킨 경우에, 스위치 회로(SW2)를 오프로부터 온으로 한다. 이렇게 함으로써, 스위치 회로(SW2)에 의해, 게이트 노드(NG2)가 로우 레벨의 전압으로 설정되게 된다. 따라서, 예를 들면 디케이 기간(제2 기간)으로부터 차지 기간(제1 기간)으로 전환되었을 때에, 노드(N1)에 있어서 급격한 전압 변동이 발생한 경우에도, 이 전압 변동에 기인하는 셀프 턴온의 발생을 억제할 수 있게 된다.

또한 제어 회로(30)는, 프리 드라이버 회로(20)가 구동 신호(DG2)를 하이 레벨로부터 로우 레벨로 변화시킨 타이밍으로부터 소여의 기간이 경과한 타이밍에서, 스위치 회로(SW2)를 오프로부터 온으로 한다. 또한 제어 회로(30)는, 프리 드라이버 회로(20)가 구동 신호(DG2)를 로우 레벨로부터 하이 레벨로 변화시키는 타이밍보다도 소여의 기간만큼 전의 타이밍에서, 스위치 회로(SW2)를 온으로부터 오프로 한다. 이렇게 함으로써, 트랜지스터(Q2)를 구동하는 프리 드라이버 회로(20)의 P형 트랜지스터(도 8의 T21)의 온 기간과, 스위치 회로(SW2)의 온 기간이 시간적으로 겹쳐, 관통 전류가 흘러 버리는 사태를 억제할 수 있다.

이상과 동일한 스위치 제어 처리를, 제어 회로(30)는, 스위치 회로(SW3, SW4)에 대해서도 행한다. 구체적으로는 제어 회로(30)는, 프리 드라이버 회로(20)가 트랜지스터(Q3)의 게이트 노드(NG3)에 대하여 로우 레벨의 구동 신호(DG3)를 출력하고 있는 기간에서는, 스위치 회로(SW3)를 오프로 하고, 프리 드라이버 회로(20)가 구동 신호(DG3)를 로우 레벨로부터 하이 레벨로 변화시킨 경우에, 스위치 회로(SW3)를 오프로부터 온으로 한다. 또한 프리 드라이버 회로(20)가 트랜지스터(Q4)의 게이트 노드(NG4)에 대하여 하이 레벨의 구동 신호(DG4)를 출력하고 있는 기간에서는, 스위치 회로(SW4)를 오프로 하고, 프리 드라이버 회로(20)가 구동 신호(DG4)를 하이 레벨로부터 로우 레벨로 변화시킨 경우에, 스위치 회로(SW4)를 오프로부터 온으로 한다. 이와 같이 함으로써, 셀프 턴온의 문제의 해소와 저소비 전력화 등을 양립하여 실현할 수 있게 된다.

3. 회로 장치, 제어 회로의 상세한 구성 및 동작

도 8에 본 실시 형태의 회로 장치의 상세한 구성예를 나타낸다. 도 8에서는, 도 7의 프리 드라이버 회로(20)가 제1∼제4 프리 드라이버(PR1∼PR4)에 의해 구성되어 있다. PR1∼PR4의 각 프리 드라이버는, P형의 트랜지스터와 N형의 트랜지스터로 이루어지는 인버터 회로에 의해 구성되어 있다. 예를 들면 제1 프리 드라이버(PR1)는 P형의 트랜지스터(T11)와 N형의 트랜지스터(T12)에 의해 구성되고, 제2 프리 드라이버(PR2)는 P형의 트랜지스터(T21)와 N형의 트랜지스터(T22)에 의해 구성된다. 제3, 제4 프리 드라이버(PR3, PR4)도 동일하다. 이들 제1∼제4 프리 드라이버(PR1∼PR4)에 대해서는, 제어 회로(30)로부터의 온·오프 제어 신호가 입력 신호(IN1∼IN4)로서 입력된다.

또한 도 8에서는, 도 7의 스위치 회로(SW1∼SW4)가 트랜지스터(TS1∼TS4)에 의해 구성되어 있다. 예를 들면 스위치 회로(SW1)는, 전원(VBB)의 노드와 게이트 노드(NG1)와의 사이에 형성되고, 그 게이트에 제어 회로(30)로부터의 제어 신호(SC1)가 입력되는 P형의 트랜지스터(TS1)에 의해 구성된다. 스위치 회로(SW2)는, 게이트 노드(NG2)와 전원(VSS)의 노드와의 사이에 형성되고, 그 게이트에 제어 회로(30)로부터의 제어 신호(SC2)가 입력되는 N형의 트랜지스터(TS2)에 의해 구성된다. 트랜지스터(TS3, TS4)에 의해 구성되는 스위치 회로(SW3, SW4)도 동일하다.

도 9는 본 실시 형태의 회로 장치의 동작을 설명하는 신호 파형예이다. 우선, 트랜지스터(Q1, Q4)의 동작에 대해서 설명한다.

예를 들면 도 9의 B1에 나타내는 바와 같이, 차지 기간(도 1(A))에 있어서는, 제어 회로(30)로부터의 입력 신호(IN1)가 하이 레벨이 되고, 프리 드라이버(PR1)의 구동 신호(DG1)가 로우 레벨(VSS2)이 되기 때문에, 브리지 회로(10)의 P형의 트랜지스터(Q1)는 온이 된다. 이때, 제어 회로(30)로부터의 제어 신호(SC1)는 하이 레벨이 되고, 스위치 회로(SW1)의 P형의 트랜지스터(TS1)는 오프가 된다. 이에 따라, 도 5의 비교예와 같은 쓸데없는 소비 전류의 발생이 억제되게 된다.

마찬가지로 도 9의 B2에 나타내는 바와 같이, 차지 기간에 있어서는, 입력 신호(IN4)가 로우 레벨이 되고, 프리 드라이버(PR4)의 구동 신호(DG4)가 하이 레벨이 되기 때문에, 브리지 회로(10)의 N형의 트랜지스터(Q4)는 온이 된다. 이때, 제어 신호(SC4)는 로우 레벨이 되고, 스위치 회로(SW4)의 N형의 트랜지스터(TS4)는 오프가 되기 때문에, 쓸데없는 소비 전류의 발생이 억제된다.

다음으로 타이밍(t1)에서, 차지 기간으로부터 디케이 기간(도 1(B))으로 전환되면, B3에 나타내는 바와 같이 입력 신호(IN1)가 로우 레벨이 되고, 구동 신호(DG1)가 하이 레벨이 되기 때문에, 브리지 회로(10)의 P형의 트랜지스터(Q1)는 오프가 된다. 이때, 제어 신호(SC1)가 로우 레벨이 되기 때문에, 스위치 회로(SW1)의 P형의 트랜지스터(TS1)는 온이 된다. 이에 따라 게이트 노드(NG1)가, 전원(VBB)의 전압 레벨인 하이 레벨로 설정되기 때문에, 노드(N1)의 급격한 전압 변동에 기인하는 트랜지스터(Q1)의 셀프 턴온의 발생이 억제된다.

이 경우에 B4에 나타내는 바와 같이, 구동 신호(DG1)가 로우 레벨로부터 하이 레벨로 변화한 타이밍(t1)으로부터, 소여의 기간이 경과한 타이밍(t2)에 있어서, 제어 신호(SC1)가 하이 레벨로부터 로우 레벨로 변화하여, 스위치 회로(SW1)의 트랜지스터(TS1)가 온이 된다. 또한 B5에 나타내는 바와 같이, 구동 신호(DG1)가 하이 레벨로부터 로우 레벨로 변화하는 타이밍(t4)보다도 소여의 기간만큼 전의 타이밍(t3)에서, 제어 신호(SC1)가 로우 레벨로부터 하이 레벨로 변화하여, 스위치 회로(SW1)의 트랜지스터(TS1)가 오프가 된다. 따라서, 스위치 회로(SW1)의 트랜지스터(TS1)의 온 기간과 프리 드라이버(PR1)의 N형의 트랜지스터(T12)의 온 기간이 겹쳐 관통 전류가 흘러 버리는 사태를, 억제할 수 있게 된다.

또한, 디케이 기간으로 전환되면, B6에 나타내는 바와 같이 입력 신호(IN4)가 하이 레벨이 되고, 구동 신호(DG4)가 로우 레벨이 되기 때문에, 브리지 회로(10)의 N형의 트랜지스터(Q4)는 오프가 된다. 이때, 제어 신호(SC4)가 하이 레벨이 되기 때문에, 스위치 회로(SW4)의 N형의 트랜지스터(TS4)는 온이 된다. 이에 따라 게이트 노드(NG4)가, 전원(VSS)의 전압 레벨인 로우 레벨로 설정되고, 노드(N2)의 급격한 전압 변동에 기인하는 트랜지스터(Q4)의 셀프 턴온의 발생이 억제된다.

이 경우에 B7에 나타내는 바와 같이, 구동 신호(DG4)가 하이 레벨로부터 로우 레벨로 변화한 타이밍(t1)으로부터, 소여의 기간이 경과한 타이밍(t2)에 있어서, 제어 신호(SC4)가 로우 레벨로부터 하이 레벨로 변화하여, 스위치 회로(SW4)의 트랜지스터(TS4)가 온이 된다. 또한 B8에 나타내는 바와 같이, 구동 신호(DG4)가 로우 레벨로부터 하이 레벨로 변화하는 타이밍(t4)보다도 소여의 기간만큼 전의 타이밍(t3)에서, 제어 신호(SC4)가 하이 레벨로부터 로우 레벨로 변화하여, 스위치 회로(SW4)의 트랜지스터(TS4)가 오프가 된다. 따라서, 스위치 회로(SW4)의 트랜지스터(TS4)의 온 기간과 프리 드라이버(PR4)의 P형의 트랜지스터(T41)의 온 기간이 겹쳐 관통 전류가 흘러 버리는 사태를, 억제할 수 있게 된다.

다음으로, 트랜지스터(Q2, Q3)의 동작에 대해서 설명한다. 도 9의 C1에 나타내는 바와 같이, 디케이 기간에 있어서는, 입력 신호(IN2)가 로우 레벨이 되고, 프리 드라이버(PR2)의 구동 신호(DG2)가 하이 레벨이 되기 때문에, 브리지 회로(10)의 N형의 트랜지스터(Q2)는 온이 된다. 이때, 제어 신호(SC2)는 로우 레벨이 되고, 스위치 회로(SW2)의 N형의 트랜지스터(TS2)는 오프가 된다. 이에 따라, 쓸데없는 소비 전류의 발생이 억제된다.

마찬가지로 C2에 나타내는 바와 같이, 디케이 기간에 있어서는, 입력 신호(IN3)가 하이 레벨이 되고, 프리 드라이버(PR3)의 구동 신호(DG3)가 로우 레벨이 되기 때문에, 브리지 회로(10)의 P형의 트랜지스터(Q3)는 온이 된다. 이때, 제어 신호(SC3)는 하이 레벨이 되고, 스위치 회로(SW3)의 P형의 트랜지스터(TS3)는 오프가 되기 때문에, 쓸데없는 소비 전류의 발생이 억제된다.

다음으로 타이밍(t3)에서, 디케이 기간으로부터 차지 기간으로 전환되면, C3에 나타내는 바와 같이 입력 신호(IN2)가 하이 레벨이 되고, 구동 신호(DG2)가 로우 레벨이 되기 때문에, 브리지 회로(10)의 N형의 트랜지스터(Q2)는 오프가 된다. 이때, 제어 신호(SC2)가 하이 레벨이 되기 때문에, 스위치 회로(SW2)의 N형의 트랜지스터(TS2)는 온이 된다. 이에 따라 게이트 노드(NG2)가 로우 레벨로 설정되기 때문에, 노드(N1)의 급격한 전압 변동에 기인하는 트랜지스터(Q2)의 셀프 턴온의 발생이 억제된다.

이 경우에 C4에 나타내는 바와 같이, 구동 신호(DG2)가 하이 레벨로부터 로우 레벨로 변화한 타이밍(t3)으로부터, 소여의 기간이 경과한 타이밍(t4)에 있어서, 제어 신호(SC2)가 로우 레벨로부터 하이 레벨로 변화하여, 스위치 회로(SW2)의 트랜지스터(TS2)가 온이 된다. 또한 C5에 나타내는 바와 같이 구동 신호(DG2)가 로우 레벨로부터 하이 레벨로 변화하는 타이밍(t6)보다도 소여의 기간만큼 전의 타이밍(t5)에서, 제어 신호(SC2)가 하이 레벨로부터 로우 레벨로 변화하여, 스위치 회로(SW2)의 트랜지스터(TS2)가 오프가 된다. 따라서, 스위치 회로(SW2)의 트랜지스터(TS2)의 온 기간과 프리 드라이버(PR2)의 P형의 트랜지스터(T21)의 온 기간이 겹쳐 관통 전류가 흘러 버리는 사태를, 억제할 수 있게 된다.

또한, 차지 기간으로 전환되면, C6에 나타내는 바와 같이 입력 신호(IN3)가 로우 레벨이 되고, 구동 신호(DG3)가 하이 레벨이 되기 때문에, 브리지 회로(10)의 P형의 트랜지스터(Q3)는 오프가 된다. 이때, 제어 신호(SC3)가 로우 레벨이 되기 때문에, 스위치 회로(SW3)의 P형의 트랜지스터(TS3)는 온이 된다. 이에 따라 게이트 노드(NG3)가 하이 레벨로 설정되기 때문에, 노드(N2)의 급격한 전압 변동에 기인하는 트랜지스터(Q3)의 셀프 턴온의 발생이 억제된다.

이 경우에 C7에 나타내는 바와 같이, 구동 신호(DG3)가 로우 레벨로부터 하이 레벨로 변화한 타이밍(t3)으로부터, 소여의 기간이 경과한 타이밍(t4)에 있어서, 제어 신호(SC3)가 하이 레벨로부터 로우 레벨로 변화하여, 스위치 회로(SW3)의 트랜지스터(TS3)가 온이 된다. 또한 C8에 나타내는 바와 같이, 구동 신호(DG3)가 하이 레벨로부터 로우 레벨로 변화하는 타이밍(t6)보다도 소여의 기간만큼 전의 타이밍(t5)에서, 제어 신호(SC3)가 로우 레벨로부터 하이 레벨로 변화하여, 스위치 회로(SW3)의 트랜지스터(TS3)가 오프가 된다. 따라서, 스위치 회로(SW3)의 트랜지스터(TS3)의 온 기간과 프리 드라이버(PR3)의 트랜지스터(T32)의 온 기간이 겹쳐 관통 전류가 흘러 버리는 사태를, 억제할 수 있게 된다.

이상과 같이 본 실시 형태의 스위치 제어 수법에 의하면, 노드(N1이나 N2)에서의 급격한 전압 변동에 기인하는 셀프 턴온의 발생을 억제할 수 있음과 함께, 쓸데없는 소비 전류의 발생이나 프리 드라이버에서의 관통 전류의 발생에 대해서도 효과적으로 억제하는 것이 가능해진다.

도 10(A), 도 10(B)는, 제어 회로(30)의 상세한 구성 및 동작을 설명하는 도면이다. 도 10(A)는, 제어 회로(30) 중, 프리 드라이버(PR1)로의 입력 신호(IN1)를 생성하는 회로의 구성을 나타내고 있다. 다른 프리 드라이버(PR2∼PR4)로의 입력 신호(IN2∼IN4)를 생성하는 회로에 대해서도 동일한 구성이 된다.

신호(IN)가 지연 회로(110)에 입력되고, 지연 후의 신호(MQ1)가, 카운터(120)의 리셋 단자에 입력된다. 그리고 신호(MQ1)와 카운터(120)의 출력 신호(MQ2)가, 논리합 회로(OR1)에 입력되고, 도 10(B)에 나타내는 바와 같은 제어 신호(SC1)가 생성된다. 또한 카운터(120)의 출력 신호(MQ2)는, 그 리셋 단자에 신호(IN)가 입력되는 지연 회로(130)에 입력된다. 그리고 지연 회로(130)로부터의 지연 후의 신호(MQ3)와 신호(IN)가, 논리합 회로(OR2)에 입력되고, 도 10(B)에 나타내는 바와 같은 프리 드라이버(PR1)로의 입력 신호(IN1)가 생성된다. 이와 같이 함으로써, 도 9의 각 신호를 생성할 수 있게 된다.

4. 레벨 시프터

도 11에 나타내는 바와 같이 본 실시 형태에서는 트랜지스터(Q1, Q2)는 고내압 트랜지스터(예를 들면 42V 이상의 내압)로 되어 있다. 예를 들면 후술하는 바와 같은 DMOS(Double-diffused Metal Oxide Semiconductor) 구조의 트랜지스터로 되어 있다. 한편, 프리 드라이버(PR1, PR2)(프리 드라이버 회로(20))나 스위치 회로(SW1, SW2) 등을 구성하는 트랜지스터는, 저내압 트랜지스터(예를 들면 6∼10V 정도의 내압)로 되어 있다. 구체적으로는 도 7, 도 8에 있어서, 트랜지스터(Q1∼Q4)는 고내압의 트랜지스터로 되어 있고, DMOS 구조의 트랜지스터로 되어 있다. 한편, 스위치 회로(SW1∼SW4), 프리 드라이버 회로(20), 제어 회로(30)를 구성하는 트랜지스터는, 저내압의 트랜지스터로 되어 있다.

이와 같이, 모터(100)의 구동용의 트랜지스터(Q1∼Q4)만을 고내압 트랜지스터로 하고, 다른 회로를 구성하는 트랜지스터를 저내압 트랜지스터로 함으로써, 회로 장치의 칩의 레이아웃 면적을 축소할 수 있다. 즉, 고내압 트랜지스터는, 그 레이아웃 면적이 커지지만, 이와 같이 레이아웃 면적이 커지는 트랜지스터를 Q1∼Q4로 한정함으로써, 회로 장치의 전체의 칩 면적을 축소할 수 있다. 또한 트랜지스터(Q1∼Q4)가 DMOS 구조이고, 또한 저(低)온(on) 저항을 실현시키는 Tr 사이즈인 경우에는, 그 게이트·드레인 간 용량이 CMOS 구조에 비해 커져 셀프 턴온의 문제가 발생하기 쉬워질 우려도 있지만, 전술한 본 실시 형태의 스위치 제어 수법에 의하면 이러한 문제를 해소할 수 있다.

그리고 본 실시 형태에서는 각 트랜지스터를 적절하게 온·오프하기 위해, 도 11에 나타내는 바와 같은 레벨 시프터(50, 52)를 형성하고 있다.

예를 들면 도 11에 있어서, 프리 드라이버(PR1, PR2)는, 각각, 트랜지스터(Q1, Q2)의 게이트 노드(NG1, NG2)에 대하여 구동 신호(DG1, DG2)를 출력하고 있다. 그리고, 고전위측 전원의 전압을 VBB로 하고, 저전위측 전원의 전압을 VSS로 하고, 고전위측 전원과 저전위측 전원과의 사이의 제2 저전위측 전원의 전압을 VSS2로 한다. 여기에서, 이들 전원의 전압 관계에 대해서, VBB＞VSS2＞VSS의 관계가 성립되어 있다.

이 경우, 프리 드라이버(PR1)는, VBB∼VSS2의 진폭 범위의 구동 신호(DG1)를 트랜지스터(Q1)의 게이트 노드(NG1)에 대하여 출력한다. 즉, 프리 드라이버(PR1)는, 그 소스가 전원(VBB)에 접속된 P형의 트랜지스터(T11)와, 그 소스가 전원(VSS2)에 접속된 N형 트랜지스터(T12)가 직렬 접속된 인버터 회로로 되어 있고, 프리 드라이버(PR1)는 VBB∼VSS2의 진폭 범위의 구동 신호(DG1)를 출력한다. 예를 들면 VBB＝42V, VSS2＝38V인 경우에는, 하이 레벨(논리 「1」)이 42V가 되고, 로우 레벨(논리 「0」)이 38V가 되는 구동 신호(DG1)를, 트랜지스터(Q1)에 출력한다. 이렇게 함으로써 트랜지스터(Q1)를 적절히 온·오프할 수 있게 된다.

그리고 레벨 시프터(50)는, 스위치 회로(SW1)를 온·오프하는 제어 신호(SC1)의 진폭 범위(전압 범위)를, VBB∼VSS2의 진폭 범위로 레벨 시프트한다. 예를 들면 제어 회로(30)로부터의 제어 신호(SC1')의 진폭 범위는 VDD∼VSS(예를 들면 5V∼0V, 혹은 3.3V∼0V)로 되어 있고, 레벨 시프터(50)는, 이 제어 신호(SC1')를 받아, 진폭 범위의 레벨 시프트를 행하고, VBB∼VSS2의 진폭 범위의 제어 신호(SC1)를, 스위치 회로(SW1)의 트랜지스터(TS1)의 게이트에 출력한다. 이렇게 함으로써, 예를 들면 스위치 회로(SW1)의 트랜지스터(TS1)로서 저내압 트랜지스터를 사용할 수 있게 된다. 즉, 트랜지스터(TS1)의 소스에는, 고전압의 전원(VBB)으로부터의 전압(42V)이 공급되고 있기 때문에, 트랜지스터(TS1)의 게이트에 대하여, 낮은 진폭 범위(VDD∼VSS)의 제어 신호(SC1')가 입력되면, 저내압의 트랜지스터(TS1)가 파괴되는 사태가 발생할 우려가 있다. 이 점에서, 레벨 시프터(50)가, 진폭 범위가 VBB∼VSS2로 변환된 제어 신호(SC1)를 트랜지스터(TS1)의 게이트에 출력함으로써, 이러한 사태의 발생을 방지할 수 있다.

또한, 레벨 시프터(52)는, 제어 회로(30)로부터의 VDD∼VSS의 진폭 범위의 입력 신호(IN1')를 받아, 진폭 범위의 레벨 시프트를 행하고, VBB∼VSS2의 진폭 범위의 입력 신호(IN1)를 프리 드라이버(PR1)에 출력하고 있다. 또한 도 11에서는, 프리 드라이버(PR1), 스위치 회로(SW1), 트랜지스터(Q1)에 대한 레벨 시프터(50, 52)의 예를 나타내고 있지만, 프리 드라이버(PR3), 스위치 회로(SW3), 트랜지스터(Q3) 등에 대해서도, 도 11과 동일한 레벨 시프터를 형성하여, 진폭 범위의 레벨 시프트를 행하게 된다.

5. 변형예

다음으로 본 실시 형태의 변형예에 대해서 설명한다.

도 12의 제1 변형예에서는, 도 7, 도 8의 구성에 더하여, 검출 회로(60)가 추가로 형성되어 있다. 이 검출 회로(60)(전압 하락 검출기)는, 트랜지스터(Q1)의 게이트 노드(NG1)의 전압 레벨의 변화를 검출한다. 예를 들면 게이트(NG1)의 전압 레벨이 기준 전압(VRF1)을 하회했는지 아닌지를 검출한다. 그리고 제어 회로(30)는, 검출 회로(60)에서의 검출 결과에 기초하여, 스위치 회로(SW1)를 온·오프하는 제어 신호(SC1)를 생성한다. 즉 제어 회로(30)는, 검출 회로(60)로부터의 검출 신호(DET)에 기초하여 제어 신호(SC1)를 생성하고, 스위치 회로(SW1)에 출력한다.

도 13은, 도 12의 제1 변형예의 동작을 설명하는 신호 파형예이다. 예를 들면 타이밍(t1)에서 입력 신호(IN1)가 하이 레벨로부터 로우 레벨로 변화하여, 차지 기간으로부터 디케이 기간으로 전환되면, D1에 나타내는 바와 같이 노드(N1)의 전압이 VBB 부근으로부터 0V 부근으로 급격하게 변동한다. 그렇게 되면, 전술한 바와 같이 노드(N1)의 전압 변동이 게이트·드레인 용량을 통하여 게이트 노드(N1)에 전해지고, 하이 레벨측의 전압(VBB)으로 변화하려고 하고 있는 구동 신호(DG1)의 전압이, D2에 나타내는 바와 같이 로우 레벨측으로 끌어 당겨져 내려가려고 한다.

이때, 검출 회로(60)는, 구동 신호(DG1)의 전압이 예를 들면 기준 전압(VRF1)을 하회한 것을 검출하고, D3에 나타내는 바와 같이 검출 신호(DET)를 로우 레벨로부터 하이 레벨로 변화시켜, 제어 회로(30)에 출력한다. 검출 신호(DET)를 받은 제어 회로(30)는, D4에 나타내는 바와 같이 제어 신호(SC1)를 하이 레벨로부터 로우 레벨로 변화시킨다. 이에 따라 스위치 회로(SW1)의 트랜지스터(TS1)가 온이 되고, D5에 나타내는 바와 같이, 구동 신호(DG1)의 전압 레벨이 하이 레벨측으로 끌어 당겨져 상승하게 된다.

이와 같이 도 12의 제1 변형예에서는, 노드(N1)의 전압 변동에 의해 게이트 노드(NG1)의 전압 레벨이 로우 레벨측으로 끌어 당겨진 경우에, 그것을 검출하여 스위치 회로(SW1)를 온으로 하고 있기 때문에, 트랜지스터(Q1)의 셀프 턴온을, 보다 확실하게 억지하는 것이 가능해진다.

또한, 도 12에서는, 검출 회로(60)에 의해 게이트 노드(NG1)의 전압 변화를 검출하는 경우에 대해서 나타내고 있지만, 검출 회로(60)에 의해, 다른 게이트 노드(NG2, NG3, NG4)의 전압 변화를 검출하여, 스위치 회로의 제어 신호를 생성하도록 해도 좋다.

도 14에 본 실시 형태의 제2 변형예를 나타낸다. 도 7, 도 8에서는, 브리지 회로(10)가 H 브리지형인 경우에 대해서 설명했지만, 도 14의 제2 변형예에서는 브리지 회로(10)는 하프 브리지형으로 되어 있다. 즉, 도 7, 도 8에서는, 브리지 회로(10)가 4개의 트랜지스터(Q1∼Q4)를 갖고 있었지만, 도 14에서는 2개의 트랜지스터(Q1, Q2)만이 형성되어 있다. 또한 예를 들면 도 7, 도 8에서는, 스위치 회로로서 4개의 스위치 회로(SW1∼SW4)가 형성되어 있었지만, 도 14에서는 2개의 스위치 회로(SW1, SW2)만이 형성되고, 프리 드라이버 회로(20)에 있어서도, 2개의 프리 드라이버(PR1, PR2)만이 형성되어 있다. 이 하프 브리지형의 브리지 회로(10)에 의하면, 모터뿐만 아니라 여러 가지의 인덕터(코일) 등의 소자의 구동이 가능해진다. 예를 들면 도 14의 구성에 의하면, 트랜지스터의 스위칭에 의해 인덕터를 구동하여, 소망하는 전압을 발생시키는 스위칭 레귤레이터 등에도 적용할 수 있다.

6. DMOS 구조

도 11에서 설명한 바와 같이, 본 실시 형태에서는, 브리지 회로(10)를 구성하는 트랜지스터로서 DMOS(Double-diffused Metal Oxide Semiconductor) 구조의 트랜지스터를 이용하고 있다. 이 DMOS 구조의 트랜지스터의 상세예에 대해서 설명한다.

도 15는, DMOS 구조의 트랜지스터를 이용한 회로 장치의 제1 예이고, 회로 장치인 반도체 장치의 단면도이다. 또한 이하에서는 설명의 간소화를 위해 DMOS 구조의 N형의 트랜지스터를 예로 들어 설명을 행한다.

도 15에 있어서, 기판에는, 제1 회로가 배치되는 제1 영역(410)과, 제2 회로가 배치되는 제2 영역(420)과, 제1 영역(410)의 한쪽의 단부에 형성되는 경계 영역(431)과, 제1 영역(410)과 제2 영역(420)과의 사이에 형성되는 경계 영역(432)이 형성된다. 제1 회로는, DMOS 구조의 트랜지스터로 구성되는 브리지 회로(10)이다. 제2 회로는, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터로 구성되는 회로이고, 예를 들면 프리 드라이버 회로(20)나 제어 회로(30)나 스위치 회로(SW1∼SW4)나 비교 회로(CP)나 기준 전압 생성 회로 등이다.

제1 영역(410)에는, DMOS 구조의 N형 트랜지스터(이하, N형 DMOS라고 부름)가 형성된다. 구체적으로는, 실리콘 기판인 P형 기판(441) 위에 N형 매입층(451)(NBL: N+ Buried Layer)이 형성되고, N형 매입층(451) 위에는 N형 DMOS의 딥 N형 웰(461)이 형성된다. 딥 N형 웰(Deep NWEL; 461)의 소스측에는 P형 보디(Pbody; 471)(P형 불순물층)가 형성되고, P형 보디(471) 위에 P형층(531)(P형 불순물층)과 N형층(522)(N형 불순물층)이 형성된다. 이 N형층(522)은, N형 DMOS의 소스 영역에 대응한다. 딥 N형 웰(461)의 드레인측에는, N형 DMOS의 드레인 영역에 대응하는 N형층(523)이 형성된다. 딥 N형 웰(461) 위에는, N형층(523)에 접하여 절연층(551)(예를 들면 LOCOS)이 형성되고, P형 보디(471)와 딥 N형 웰(461)과 절연층(551) 위에 게이트층(541)(예를 들면 폴리실리콘층)이 형성된다.

경계 영역(431)에는, N형 매입층(451)에 전위를 공급하기 위한 N형 플러그(Nplug; 481)(N형 불순물층)가 형성된다. 구체적으로는, N형 매입층(451) 위에 N형 플러그(481)가 형성되고, 그 N형 플러그(481)의 양측에 P형층(491, 492)이 형성되고, N형 플러그(481) 위에 N형층(521)이 형성된다. 그리고, N형층(521)에 부여된 전위가, N형 플러그(481)를 통하여 N형 매입층(451)에 공급된다. N형층(521)에는, N형 DMOS의 드레인 전압(N형층(523))과 동일한 전압이 공급된다.

경계 영역(432)의 제1 영역(410)측에는, N형 매입층(451)에 전위를 공급하기 위한 N형 플러그(482)가 형성된다. N형 플러그(482)의 구성은 N형 플러그(481)와 동일하다. 또한 경계 영역(432)의 제2 영역(420)측에는, P형 기판(441)에 전위를 공급하기 위한 P형 매입층(501)(PBL: P+ Buried Layer)이 형성된다. 구체적으로는, P형 기판(441) 위에 P형 매입층(501)이 형성되고, P형 매입층(501) 위에 P형 웰(511)이 형성되고, P형 웰(511) 위에 P형층(532)이 형성된다. 그리고, P형층(532)에 부여된 전위가, P형 웰(511)과 P형 매입층(501)을 통하여 P형 기판(441)에 공급된다. P형층(532)에는 저전위측 전원 전압이 공급된다.

제2 영역(420)에는, CMOS 구조의 N형 트랜지스터(이하, NMOS라고 부름)와 P형 트랜지스터(이하, PMOS라고 부름)가 형성된다. 구체적으로는, P형 기판(441) 위에는 NMOS의 P형 웰(511)(예를 들면 중(中)내압 P형 웰(MV PWELL))이 형성되고, P형 웰(511) 위에 NMOS의 N형 소스 영역으로서 N형층(525)이 형성되고, NMOS의 N형 드레인 영역으로서 N형층(526)이 형성된다. N형층(525)과 N형층(526)의 사이의 P형 웰(511) 위에는 게이트층(542)이 형성된다. P형 웰(511) 위에는, 추가로, P형 웰(511)에 전위를 공급하기 위한 P형층(533)이 형성된다. P형층(533)에는 저전위측 전원 전압이 공급된다.

또한 P형 기판(441) 위에는 PMOS의 N형 웰(512)(예를 들면 중내압 N형 웰(MV NWELL))이 형성되고, N형 웰(512) 위에 PMOS의 P형 소스 영역으로서 P형층(535)이 형성되고, PMOS의 드레인 영역으로서 P형층(534)이 형성된다. P형층(534)과 P형층(535)의 사이의 N형 웰(512) 위에는 게이트층(543)이 형성된다. N형 웰(512) 위에는, 추가로, N형 웰(512)에 전위를 공급하기 위한 N형층(527)이 형성된다. N형층(527)에는, 예를 들면 고전위측 전원 전압이 공급된다.

그리고, DMOS 트랜지스터로 구성되는 브리지 회로(10)가 쵸핑 전류에 의해 모터를 구동할 때, DMOS 트랜지스터의 드레인(N형층(523))에는 대(大)전류가 흐른다. 그 대전류는, 쵸핑 동작에 의해 온/오프하기(혹은 흐르는 방향이 반전하기) 때문에, 드레인의 전압은 크게 변동하게 된다. 이 드레인의 N형층(523)은 딥 N형 웰(461)을 통하여 N형 매입층(451)에 접속되어 있고, N형 매입층(451)과 P형 기판(441)과의 사이에는 PN 접합에 의한 기생 용량(CP)이 발생하고 있다. 그 때문에, 드레인의 전압 변동은, 기생 용량(CP)을 통하여 P형 기판(441)에 전해지고, P형 기판(441)을 통하여 제2 영역(420)까지 전해진다. 제2 영역(420)에서는, P형 기판(441)이 CMOS 트랜지스터의 P형 웰(511)이나 N형 웰(512)에 접하고 있기 때문에, P형 기판(441)의 전압 변동이, CMOS 트랜지스터로 구성되는 회로에 영향을 주어 버린다.

예를 들면 도 2에서는, 비교 회로(CP)가 센스 저항(RS)의 일단측의 전압(VS)을 기준 전압(VR)과 비교함으로써, 브리지 회로(10)에 흐르는 쵸핑 전류를 일정하게 유지한다. 이때, 비교 회로(CP)나, 기준 전압(VR)을 생성하는 회로가, P형 기판(441)의 전압 변동에 의한 영향을 받으면, 기준 전압(VR)이 변동하거나, 비교 회로(CP)의 비교 정밀도가 저하되기 때문에, 쵸핑 전류에 불균일이 발생할 가능성이 있다.

또한, 디케이 기간에서는 전원(VSS)으로부터 전원(VBB)으로 향하여 회생 전류가 흐른다. 그 때문에, 센스 저항(RS)의 전압 강하에 의해 트랜지스터(Q3)의 드레인 전압이 VSS(GND)의 전압보다도 낮아진다. 그렇게 하면, 도 15의 DMOS 구조에 있어서, 드레인에 연결되는 N형 매입층(451)이 VSS의 전압보다도 낮아지고, P형 기판(441)과의 사이에서 순(順)방향 전압을 발생하기 때문에, 흘러드는 전류에 의해 P형 기판(441)의 전압이 흔들려져 버린다. 이와 같이, 기생 용량(CP)을 통하는 이외에도 P형 기판(441)을 흔드는 요인이 있다.

도 16은, DMOS 구조의 트랜지스터를 이용한 회로 장치의 제2 예이다. 도 16의 제2 예는, 도 15의 제1 예의 문제점을 해소하는 것이다.

기판에는, 제1 회로가 배치되는 제1 영역(410)과, 제2 회로가 배치되는 제2 영역(420)과, 제1 영역(410)의 한쪽의 단부에 형성되는 경계 영역(431)과, 제1 영역(410)과 제2 영역(420)과의 사이에 형성되는 경계 영역(432)과, 제2 영역(420)의 한쪽의 단부에 형성되는 경계 영역(433)이 형성된다. 또한, 제1 영역(410) 및 경계 영역(431)의 구성은 도 15와 동일하기 때문에, 설명을 생략한다.

제2 영역(420)에는, CMOS 트랜지스터를 P형 기판(441)으로부터 격리하기 위한 N형 매입층(452)이 형성된다. 구체적으로는, P형 기판(441) 위에 N형 매입층(452)이 형성되고, 그 N형 매입층(452) 위에 P형층(502)이 형성된다. 그리고, 그 P형층(502) 위에 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된다. 이들 트랜지스터의 구성은 도 15와 동일하다. 또한, P형층(502)은 P형 매입층이라도 좋다. 예를 들면, P형층(502) 중 N형 웰(512) 아래의 부분에는 P형 매입층이 형성되고, P형층(502) 중 P형 웰(511) 아래의 부분에는 매입층이 아닌 P형층이 형성되어도 좋다. 혹은, N형 웰(512) 아래의 부분에만 P형층(502)이 형성되고, P형 웰(511)이 N형 매입층(452)에 접하고 있어도 좋다.

경계 영역(432)의 제1 영역(410)측에는, 도 15와 동일하게 N형 플러그(482)가 형성된다. 경계 영역(432)의 제2 영역(420)측에는, N형 매입층(452)에 전위를 공급하기 위한 N형 플러그(483)가 형성된다. 구체적으로는, N형 매입층(451) 위에 N형 플러그(483)가 형성되고, 그 N형 플러그(483)의 양측에 P형층(495, 496)이 형성되고, N형 플러그(483) 위에 N형층(528)이 형성된다. 그리고, N형층(528)에 부여된 전위가, N형 플러그(483)를 통하여 N형 매입층(452)에 공급된다. N형층(528)에는 고전위측 전원 전압이 공급된다.

또한 경계 영역(432)에는, N형 플러그(482)와 N형 플러그(483)의 사이에, P형 기판(441)에 전위를 공급하기 위한 P형 매입층(501)이 형성된다. P형 매입층(501)의 구성은 도 15와 동일하고, P형층(532)에 부여된 저전위측 전원 전압이, P형 웰(999)과 P형 매입층(501)을 통하여 P형 기판(441)에 공급된다.

경계 영역(433)에는, N형 매입층(452)에 전위를 공급하기 위한 N형 플러그(484)가 형성된다. N형 플러그(484)의 구성은 경계 영역(432)의 N형 플러그(483)와 동일하고, N형층(529)에 부여된 고전위측 전원 전압이, N형 플러그(484)를 통하여 N형 매입층(452)에 공급된다.

도 16의 구성으로 하면, 제1 N형 매입층(451)과 분리된 제2 N형 매입층(452)에 의해, CMOS 구조의 트랜지스터에 의해 구성되는 제2 회로를 P형 기판(441)으로부터 격리할 수 있다.

예를 들면 도 15에서 설명한 바와 같이, DMOS 구조의 트랜지스터가 스위칭 동작을 행하면, 그 드레인의 전위의 흔들림이 제1 N형 매입층(451)으로부터 기생 용량(CP) 등을 통하여 P형 기판(441)에 전해진다.

이 점에서, 도 16의 구성에 의하면, 제2 회로가 P형 기판(441)으로부터 격리되어 있기 때문에, P형 기판(441)의 전위가 흔들린 경우라도, 제2 회로가 그 영향을 받기 어려워, 오차가 적은 동작이 가능해진다.

여기에서 매입층이란, 기판 표층의 불순물층(예를 들면 도 16의 P형 보디(471)나 딥 N형 웰(461))보다도 하층에 형성되는 불순물층이다. 구체적으로는, 실리콘 기판에 대하여 N형 불순물 또는 P형 불순물을 도입하고, 그 위에 에피택셜층(실리콘 단결정의 층)을 성장시킴으로서, 에피택셜층 아래에 매입층을 형성한다.

또한 도 16에서는, 제2 회로의 영역(제2 영역(420))은, 제2 N형 매입층(452)의 전위를 설정하는 N형 플러그 영역(평면에서 볼 때 N형 플러그(483, 484)가 형성되는 영역)에 의해 둘러싸여 있다.

이와 같이 하면, 제2 N형 매입층(452)과 그것을 둘러싸는 N형 플러그 영역에 의해 배스터브(bathtub)형의 N형 영역을 형성할 수 있고, 그 N형 영역에 의해 제2 회로의 영역을 P형 기판(441)으로부터 격리할 수 있다. 또한 P형 기판의 전위의 흔들림이 제2 N형 매입층(452)에 전해졌다고 해도 N형 플러그로부터 전위가 설정되어 있기 때문에, 제2 회로 영역을 확실하게 격리할 수 있다. 또한 제2 N형 매입층(452)을 P형 기판(441)보다도 높은 전위(예를 들면 전원 전압)로 설정할 수 있기 때문에, 역(逆)전압의 PN 접합에 의해 격리할 수 있다는 이점이 있다.

7. 전자 기기

도 17에, 본 실시 형태의 회로 장치(200)(모터 드라이버)가 적용된 전자 기기의 구성예를 나타낸다. 전자 기기는, 처리부(300), 기억부(310), 조작부(320), 입출력부(330), 회로 장치(200), 이들 각 부를 접속하는 버스(340), 모터(280)를 포함한다. 이하에서는 모터 구동에 의해 헤드나 종이 이송을 제어하는 프린터를 예로 들어 설명하지만, 본 실시 형태는 이것에 한정되지 않고, 여러 가지의 전자 기기에 적용 가능하다.

입출력부(330)는 예를 들면 USB 커넥터나 무선 LAN 등의 인터페이스로 구성되고, 화상 데이터나 문서 데이터가 입력된다. 입력된 데이터는, 예를 들면 DRAM 등의 내부 기억 장치인 기억부(310)에 기억된다. 조작부(320)에 의해 인쇄 지시를 접수하면, 처리부(300)는, 기억부(310)에 기억된 데이터의 인쇄 동작을 개시한다. 처리부(300)는, 데이터의 인쇄 레이아웃에 맞추어 회로 장치(200)(모터 드라이버)에 지시를 보내고, 회로 장치(200)는, 그 지시에 기초하여 모터(280)를 회전시켜, 헤드의 이동이나 종이 이송을 행한다.

또한, 전술한 바와 같이 본 실시 형태에 대해서 상세하게 설명했지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 모두 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에 있어서, 적어도 한 번, 보다 광의 또는 동의인 상이한 용어와 함께 기재된 용어는, 명세서 또는 도면의 어떠한 개소에 있어서도, 그 상이한 용어로 치환할 수 있다. 또한 본 실시 형태 및 변형예의 모든 조합도, 본 발명의 범위에 포함된다. 또한 회로 장치, 전자 기기의 구성·동작이나 스위치의 제어 수법이나 모터의 구동 수법 등도, 본 실시 형태에서 설명한 것에 한정되지 않고, 여러 가지의 변형 실시가 가능하다.

Q1∼Q4 : 제1∼제4 트랜지스터
SW1∼SW4 : 제1∼4 스위치 회로
PR1∼PR4 : 제1∼제4 프리 드라이버
T11, T12, T21, T22, T31, T32, T41, T42 : 트랜지스터
TS1, TS2, TS3, TS4 : 트랜지스터
DG1∼DG4 : 제1∼제4 구동 신호
NG1∼NG4 : 제1∼제4 게이트 노드
SC1∼SC4 : 제어 신호
IN1∼IN4 : 입력 신호
10 : 브리지 회로
20 : 프리 드라이버 회로
30 : 제어 회로
60 : 검출 회로
100 : 모터
110 : 지연 회로
120 : 카운터
130 : 지연 회로
200 : 회로 장치
280 : 모터
300 : 처리부
310 : 기억부
320 : 조작부
330 : 입출력부
410 : 제1 영역
420 : 제2 영역
431∼433 : 경계 영역
441 : P형 기판
451, 452 : N형 매입층
461 : 딥 N형 웰
471 : P형 보디
481∼484 : N형 플러그
491∼498 : P형층
501 : P형 매입층
502 : P형층
511 : P형 웰
512 : N형 웰
521∼529 : N형층
531∼535 : P형층
541∼543 : 게이트층
551 : 절연층

Claims

고(高)전위측 전원의 노드와 제1 노드와의 사이에 형성되는 P형의 제1 트랜지스터와, 상기 제1 노드와 저(低)전위측 전원의 노드와의 사이에 형성되는 N형의 제2 트랜지스터를 갖는 H 브리지형 또는 하프 브리지형의 브리지 회로와,
상기 제1 트랜지스터의 제1 게이트 노드, 상기 제2 트랜지스터의 제2 게이트 노드에 대하여, 각각, 제1 구동 신호, 제2 구동 신호를 출력하는 프리 드라이버 회로(pre-driver circuit)와,
상기 고전위측 전원의 노드와 상기 제1 트랜지스터의 상기 제1 게이트 노드와의 사이에 형성되는 제1 스위치 회로와,
상기 제1 스위치 회로의 온·오프 제어를 행하는 제어 회로
를 포함하고,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제1 트랜지스터의 상기 제1 게이트 노드에 대하여 로우 레벨의 상기 제1 구동 신호를 출력하고 있는 기간에서는, 상기 제1 스위치 회로를 오프로 하고,
상기 프리 드라이버 회로가 상기 제1 구동 신호를 로우 레벨로부터 하이 레벨로 변화시킨 경우에, 상기 제1 스위치 회로를 오프로부터 온으로 하는 것을 특징으로 하는 회로 장치.
제1항에 있어서,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제1 구동 신호를 로우 레벨로부터 하이 레벨로 변화시킨 타이밍으로부터 소여의 기간이 경과한 타이밍에서, 상기 제1 스위치 회로를 오프로부터 온으로 하는 것을 특징으로 하는 회로 장치.
제2항에 있어서,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제1 구동 신호를 하이 레벨로부터 로우 레벨로 변화시키는 타이밍보다도 소여의 기간만큼 전의 타이밍에서, 상기 제1 스위치 회로를 온으로부터 오프로 하는 것을 특징으로 하는 회로 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
레벨 시프터를 추가로 포함하고,
상기 프리 드라이버 회로는,
상기 제1 트랜지스터의 상기 제1 게이트 노드에 대하여 상기 제1 구동 신호를 출력하는 제1 프리 드라이버를 갖고,
상기 고전위측 전원의 전압을 VBB로 하고, 상기 저전위측 전원의 전압을 VSS로 하고, 상기 고전위측 전원과 상기 저전위측 전원과의 사이의 제2 저전위측 전원의 전압을 VSS2(VBB＞VSS2＞VSS)로 한 경우에,
상기 제1 프리 드라이버는,
VBB∼VSS2의 진폭 범위의 상기 제1 구동 신호를 상기 제1 트랜지스터의 상기 제1 게이트 노드에 대하여 출력하고,
상기 레벨 시프터는,
상기 제1 스위치 회로를 온·오프하는 제어 신호의 진폭 범위를, VBB∼VSS2의 진폭 범위로 레벨 시프트하는 것을 특징으로 하는 회로 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 고내압 트랜지스터이고,
상기 프리 드라이버 회로 및 상기 제1 스위치 회로를 구성하는 트랜지스터는, 저내압 트랜지스터인 것을 특징으로 하는 회로 장치.
제5항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, DMOS 구조의 트랜지스터인 것을 특징으로 하는 회로 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 저전위측 전원의 노드와 상기 제2 트랜지스터의 상기 제2 게이트 노드와의 사이에 형성되는 제2 스위치 회로를 포함하고,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제2 트랜지스터의 상기 제2 게이트 노드에 대하여 하이 레벨의 상기 제2 구동 신호를 출력하고 있는 기간에서는, 상기 제2 스위치 회로를 오프로 하고,
상기 프리 드라이버 회로가 상기 제2 구동 신호를 하이 레벨로부터 로우 레벨로 변화시킨 경우에, 상기 제2 스위치 회로를 오프로부터 온으로 하는 것을 특징으로 하는 회로 장치.
제7항에 있어서,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제2 구동 신호를 하이 레벨로부터 로우 레벨로 변화시킨 타이밍으로부터 소여의 기간이 경과한 타이밍에서, 상기 제2 스위치 회로를 오프로부터 온으로 하는 것을 특징으로 하는 회로 장치.
제8항에 있어서,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제2 구동 신호를 로우 레벨로부터 하이 레벨로 변화시키는 타이밍보다도 소여의 기간만큼 전의 타이밍에서, 상기 제2 스위치 회로를 온으로부터 오프로 하는 것을 특징으로 하는 회로 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 트랜지스터의 상기 제1 게이트 노드의 전압 레벨의 변화를 검출하는 검출 회로를 포함하고,
상기 제어 회로는,
상기 검출 회로에서의 검출 결과에 기초하여, 상기 제1 스위치 회로를 온·오프하는 제어 신호를 생성하는 것을 특징으로 하는 회로 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 브리지 회로는, 상기 고전위측 전원의 노드와 제2 노드와의 사이에 형성되는 P형의 제3 트랜지스터와, 상기 제2 노드와 상기 저전위측 전원의 노드와의 사이에 형성되는 N형의 제4 트랜지스터를 추가로 갖는 H 브리지형의 브리지 회로이고,
상기 고전위측 전원의 노드와 상기 제3 트랜지스터의 제3 게이트 노드와의 사이에 형성되는 제3 스위치 회로와,
상기 저전위측 전원의 노드와 상기 제4 트랜지스터의 제4 게이트 노드와의 사이에 형성되는 제4 스위치 회로를,
추가로 포함하고,
상기 제어 회로는,
상기 프리 드라이버 회로가 상기 제3 트랜지스터의 상기 제3 게이트 노드에 대하여 로우 레벨의 상기 제3 구동 신호를 출력하고 있는 기간에서는, 상기 제3 스위치 회로를 오프로 하고,
상기 프리 드라이버 회로가 상기 제3 구동 신호를 로우 레벨로부터 하이 레벨로 변화시킨 경우에, 상기 제3 스위치 회로를 오프로부터 온으로 하고,
상기 프리 드라이버 회로가 상기 제4 트랜지스터의 상기 제4 게이트 노드에 대하여 하이 레벨의 상기 제4 구동 신호를 출력하고 있는 기간에서는, 상기 제4 스위치 회로를 오프로 하고,
상기 프리 드라이버 회로가 상기 제4 구동 신호를 하이 레벨로부터 로우 레벨로 변화시킨 경우에, 상기 제4 스위치 회로를 오프로부터 온으로 하는 것을 특징으로 하는 회로 장치.
제1항 내지 제3항 중 어느 한 항에 기재된 회로 장치를 포함하는 것을 특징으로 하는 전자 기기.