CN104079286A - 电路装置以及电子设备 - Google Patents

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Abstract

本发明提供一种电路装置以及电子设备。当在开关元件的漏极上施加有因电感性负载而产生的逆电动势时，有时会进行如下的误动作，即，开关元件的栅极通过漏极－栅极间电容的电容耦合而将栅极电位向与原来的电位相反的方向牵拉的误动作。作为其对策，设置了向相反方向牵拉的开关元件，并以在施加有逆电动势的时刻，使该开关元件导通的方式进行控制。

Description

电路装置以及电子设备
技术领域
本发明涉及电路装置以及电子设备等。
背景技术
作为驱动直流电机的电机驱动器，已知一种通过控制截断电流从而对电机的转速进行控制的方法。在该方法中，通过利用检测电阻来对流通于H桥接电路的电流进行电流/电压转换，并将该电压与基准电压进行比较，从而对截断电流进行检测。另外，通过将该检测结果反馈给控制电路，并对桥接电路的驱动信号进行PWM（脉冲宽度调制）控制，从而使电机以固定的速度进行旋转。作为这样的电机驱动器的现有技术，已知专利文献1、2所公开的技术。
该电机驱动器的H桥接电路具有驱动用的第一晶体管～第四晶体管（开关元件），第一、第四晶体管和第二、第三晶体管相对于电机以对角的方式电连接。另外，在充电期间内，第一、第四晶体管处于导通。由此，电机的正极侧（＋）端子被设定为高电位的电压，负极侧（－）端子被设定为低电位的电压。另一方面，在衰减期间内，第二、第三晶体管处于导通。由此，电机的正极侧端子被设定为低电位的电压，负极侧端子被设定为高电位的电压。
在以此方式从充电期间切换到衰减期间时，电机的端子的节点处将产生急剧的电压变动。在这种情况下，在驱动用的晶体管上存在有栅极电容（栅极－漏极间电容）。因此，可以明确，当电机的端子的节点上产生急剧的电压变动时，该电压变动将通过栅极电容而向驱动用的晶体管的栅极节点传递，从而产生所谓的自导通，由此产生流通有贯穿电流等的异常状态。
专利文献1：日本特开2003－189683号公报
专利文献2：日本特开2008－042975号公报
发明内容
根据本发明的几个方式，能够提供一种电路装置以及电子设备，其能够抑制因桥接电路的晶体管的自导通等而引起的异常状态的发生。
本发明的一个方式涉及一种电路装置，其包括：H桥型或半桥型的桥接电路，其具有P型的第一晶体管和N型的第二晶体管，其中，所述P型的第一晶体管被设置在高电位侧电源的节点与第一节点之间，所述N型的第二晶体管被设置在所述第一节点与低电位侧电源的节点之间；前级驱动器电路，其向所述第一晶体管的第一栅极节点输出第一驱动信号，向所述第二晶体管的第二栅极节点输出第二驱动信号；第一开关电路，其被设置在所述高电位侧电源的节点与所述第一晶体管的所述第一栅极节点之间；控制电路，其实施对所述第一开关电路的导通、断开控制，在所述前级驱动器电路向所述第一晶体管的所述第一栅极节点输出低电平的所述第一驱动信号的期间内，所述控制电路将所述第一开关电路设为断开，在所述前级驱动器电路使所述第一驱动信号由低电平变化到高电平时，所述控制电路将所述第一开关电路从断开设为导通。
在本发明的一个方式中，在高电位侧电源的节点与第一晶体管的第一栅极节点之间设置有第一开关电路。另外，在向P型的第一晶体管的第一栅极节点输出低电平的第一驱动信号的期间内，第一开关电路处于断开。由此，能够抑制无谓的消耗电流经由第一开关电路而流通的事态。另外，当第一驱动信号由低电平向高电平变化时，第一开关电路从断开变为导通。如此，即使在例如于第一晶体管的作为漏极节点的第一节点处存在较大的电压变动的情况下，也由于第一栅极节点通过第一开关电路而被设定为高电位侧电源的电压电平，因此能够抑制第一晶体管自导通的异常事态的发生。
另外，在本发明的一个方式中，可以采用如下方式，即，所述控制电路在从所述前级驱动器电路使所述第一驱动信号由低电平变化到高电平的时刻起经过了所给的期间后的时刻，将所述第一开关电路从断开设为导通。
另外，在本发明的一个方式中，可以采用如下方式，即，所述控制电路在与所述前级驱动器电路使所述第一驱动信号由高电平向低电平变化的时刻相比提前了所给的期间的时刻，将所述第一开关电路从导通设为断开。
如此，能够抑制如下的事态等，即，构成前级驱动器电路的晶体管的导通期间与第一开关电路的导通期间重叠，从而流通有贯穿电流的事态等。
另外，在本发明的一个方式中，可以采用如下方式，即，还包括电平转换器，所述前级驱动器电路具有第一前级驱动器，所述第一前级驱动器向所述第一晶体管的所述第一栅极节点输出所述第一驱动信号，在将所述高电位侧电源的电压设为VBB，将所述低电位侧电源的电压设为VSS，并将所述高电位侧电源与所述低电位侧电源之间的第二低电位侧电源的电压设为VSS2时，所述第一前级驱动器向所述第一晶体管的所述第一栅极节点输出VBB～VSS2的振幅范围的所述第一驱动信号，所述电平转换器将使所述第一开关电路导通、断开的控制信号的振幅范围向VBB～VSS2的振幅范围进行电平转换，其中，VBB＞VSS2＞VSS。
如此，如果通过电平转换器而将第一开关电路的导通、断开的控制信号的振幅范围电平转换为VBB～VSS2的振幅范围，则即使在构成第一开关电路的晶体管例如为低耐压的晶体管的情况下，也能够抑制晶体管损坏等的发生。
另外，在本发明的一个方式中，可以采用如下方式，即，所述第一晶体管和所述第二晶体管为高耐压晶体管，构成所述前级驱动器电路和所述第一开关电路的晶体管为低耐压晶体管。
如果像这样采用将高耐压晶体管限定为第一、第二晶体管，并由低耐压晶体管构成其他电路的结构，则能够实现电路装置的小规模化等。
另外，在本发明的一个方式中，可以采用如下方式，即，所述第一晶体管和所述第二晶体管为双扩散金属氧化物半导体结构的晶体管。
如果使用这样的DMOS（双扩散金属氧化物半导体）结构，则能够使第一、第二晶体管的耐压成为更高的耐压。
另外，在本发明的一个方式中，可以采用如下方式，即，还包括第二开关电路，所述第二开关电路被设置在所述低电位侧电源的节点与所述第二晶体管的所述第二栅极节点之间，在所述前级驱动器电路向所述第二晶体管的所述第二栅极节点输出高电平的所述第二驱动信号的期间内，所述控制电路将所述第二开关电路设为断开，在所述前级驱动器电路使所述第二驱动信号由高电平变化到低电平时，所述控制电路将所述第二开关电路从断开设为导通。
如此，如果在向第二晶体管的第二栅极节点输出高电平的第二驱动信号的期间内，将第二开关电路设为断开，则能够抑制无谓的消耗电流经由第二开关电路而流通的事态。另外，如果在第二驱动信号由高电平变化到低电平时，将第二开关电路设为导通，则能够抑制第二晶体管自导通的异常事态的发生。
另外，在本发明的一个方式中，可以采用如下方式，即，所述控制电路在从所述前级驱动器电路使所述第二驱动信号由高电平变化到低电平的时刻起经过了所给的期间后的时刻，将所述第二开关电路从断开设为导通。
另外，在本发明的一个方式中，可以采用如下方式，即，所述控制电路在与所述前级驱动器电路使所述第二驱动信号由低电平向高电平变化的时刻相比提前了所给的期间的时刻，将所述第二开关电路从导通设为断开。
如此，能够抑制如下的事态等，即，构成前级驱动器电路的晶体管的导通期间与第二开关电路的导通期间重叠，从而流通有贯穿电流的事态等。
另外，在本发明的一个方式中，可以采用如下方式，即，还包括检测电路，所述检测电路对所述第一晶体管的所述第一栅极节点的电压电平的变化进行检测，所述控制电路根据由所述检测电路检测到的检测结果，而生成使所述第一开关电路导通、断开的控制信号。
如此，由于能够对第一晶体管的第一栅极节点的电压电平的变化进行检测，并根据其检测结果来对第一开关电路的导通、断开进行控制，因此能够更加可靠地抑制第一晶体管自导通的事态。
另外，在本发明的一个方式中，可以采用如下方式，即，所述桥接电路为H桥型的桥接电路，所述H桥型的桥接电路还具有P型的第三晶体管和N型的第四晶体管，其中，所述P型的第三晶体管被设置在所述高电位侧电源的节点与第二节点之间，所述N型的第四晶体管被设置在所述第二节点与所述低电位侧电源的节点之间，所述电路装置还包括：第三开关电路，其被设置在所述高电位侧电源的节点与所述第三晶体管的第三栅极节点之间；第四开关电路，其被设置在所述低电位侧电源的节点与所述第四晶体管的第四栅极节点之间，在所述前级驱动器电路向所述第三晶体管的所述第三栅极节点输出低电平的第三驱动信号的期间内，所述控制电路将所述第三开关电路设为断开，在所述前级驱动器电路使所述第三驱动信号由低电平变化到高电平时，所述控制电路将所述第三开关电路从断开设为导通，在所述前级驱动器电路向所述第四晶体管的所述第四栅极节点输出高电平的第四驱动信号的期间内，所述控制电路将所述第四开关电路设为断开，在所述前级驱动器电路使所述第四驱动信号由高电平变化到低电平时，所述控制电路将所述第四开关电路从断开设为导通。
如此，即使在第二节点处存在急剧的电压变动的情况下，也能够通过使第三、第四开关电路处于导通，从而抑制第三、第四开关电路自导通的异常事态的发生。
另外，本发明的其他方式涉及一种电子设备，其包括上述任意一个方式所记载的电路装置。
附图说明
图1（A）、图1（B）为桥接电路的动作说明图。
图2为使用了检测电阻的截断动作的控制方法的说明图。
图3为使用了检测电阻的截断动作的控制方法的说明图。
图4为关于构成桥接电路的晶体管的栅极电容的说明图。
图5为本实施方式的比较例的电路装置的结构例。
图6（A）、图6（B）为比较例的电路装置的问题点的说明图。
图7为本实施方式的电路装置的结构例。
图8为本实施方式的电路装置的详细结构例。
图9为对本实施方式的电路装置的动作进行说明的信号波形例。
图10（A）、图10（B）为控制电路的结构和动作的说明图。
图11为设置电平转换器的方法的说明图。
图12为本实施方式的电路装置的第一改变例。
图13为第一改变例的动作说明图。
图14为本实施方式的电路装置的第二改变例。
图15为DMOS结构的电路装置的第一示例。
图16为DMOS结构的电路装置的第二示例。
图17为电子设备的结构例。
具体实施方式
下面，对本发明的优选实施方式进行详细说明。另外，以下所说明的本实施方式并不是对权利要求书中所记载的本发明的内容进行不适当限定的实施方式，本实施方式中所说明的所有结构并不一定都是作为本发明的解决方法所必须的。
1.桥接电路
首先，参照图1（A）、图1（B）对桥接电路10的基本动作进行说明。桥接电路10具有电机100的驱动用的晶体管Q1、Q2、Q3、Q4。这些晶体管Q1～Q4的栅极节点NG1～NG4通过来自前级驱动器PR1～PR4的驱动信号DG1～DG4而被驱动。
另外，在充电期间内，如图1（A）所示，晶体管Q1、Q4处于导通。由此，充电电流IC从高电位侧的电源VBB经由晶体管Q1、电机100（电机线圈）、晶体管Q4而流向低电位侧的电源VSS（GND）。另一方面，在衰减期间内，如图1（B）所示，晶体管Q2、Q3处于导通，从而衰减电流ID从电源VSS经由晶体管Q2、电机100、晶体管Q3而流向电源VBB。上述充电电流IC、衰减电流ID均从电机100的正极侧端子流向负极侧端子。
另外，如图2所示，在连接有晶体管Q2、Q4的源极的节点N3与电源VSS的节点之间设置有检测电阻RS，并且比较电路（比较器）对节点N3的电压VS和基准电压VR进行比较。另外，如图3所示这样，实施将流通于桥接电路10的截断电流ICP保持为固定的截断动作的控制。具体而言，以使截断电流ICP成为固定的方式对PWM信号的脉冲宽度进行控制，并根据该PWM信号而生成晶体管Q1～Q4的导通、断开的控制信号。
当例如在图3的时刻t0开始实施电机100的驱动时，成为图1（A）所示的充电期间，晶体管Q1、Q4处于导通，而晶体管Q2、Q3处于断开。由此，驱动电流（充电电流IC）从电源VBB经由晶体管Q1、电机100、晶体管Q4而流向电源VSS。另外，当在时刻t1，电机100的驱动电流达到截断电流ICP时，切换为衰减期间TD1。具体而言，驱动电流增大，当节点N3的电压VS超过基准电压VR时，比较电路CP的输出将由低电平变为高电平，并且在时刻t1，切换为衰减期间TD1。该时刻t1的电机100的驱动电流为截断电流ICP，并通过电压VS的检测而检测出截断电流ICP。
当切换为衰减期间TD1时，如图1（B）所示，晶体管Q2、Q4处于导通，而晶体管Q1、Q4处于断开。由此，驱动电流（衰减电流ID）从电源VSS经由晶体管Q2、电机100、晶体管Q3而流向电源VBB。如图3所示，在该衰减期间TD1内，电机100的驱动电流随着时间的推移而减小。
另外，电路装置（控制电路）使用例如计时器（计数器电路）等而检测出从衰减期间TD1的开始起经过了预定时间的情况，并从衰减期间TD1切换为充电期间TC1。在充电期间TC1内，当电机100的驱动电流增加，并达到截断电流ICP时，再次切换为衰减期间TD2。之后，通过反复实施上述动作，从而实施使驱动电流的峰值电流即截断电流ICP成为固定的这种控制，由此使电机100的转速保持固定。
这里，将连接有晶体管Q1、Q2的漏极和电机100的正极侧端子的节点N1的电压设为V1。另外，将连接有晶体管Q3、Q4的漏极和电机的负极侧端子的节点N2的电压设为V2。另外，将晶体管Q1、Q2、Q3、Q4的通态电阻设为RON1、RON2、RON3、RON4。另外，将高电位侧电源的电压设为VBB，将低电位侧电源的电压设为VSS＝0V。
于是，在流通有充电电流IC的图1（A）的充电期间内，电压V1、V2如下式（1）、（2）所示。
V1＝VBB－IC×RON1   （1）
V2＝IC×RON4   （2）
另一方面，在流通有衰减电流ID的图1（B）的衰减期间内，电压V1、V2如下式（3）、（4）所示。
V1＝－ID×RON2   （3）
V2＝VBB＋ID×RON3   （4）
这里，为了增大对电机100的驱动能力，而使晶体管Q1～Q4的尺寸变得非常大，并且其通态电阻RON1～RON4变得非常小。因此，上式（1）的充电期间内的V1变为接近VBB的电压（例如42V附近），上式（3）的衰减期间内的V1变为接近VSS的电压（例如0V附近）。因此，在从充电期间向衰减期间切换时，电机100的正极侧端子的节点N1上将产生急剧的电压变动（例如，从42V附近向0V附近的电压变动）。
另一方面，如图4所示，在晶体管Q1～Q4中存在栅极电容。以晶体管Q1为例，其栅极和漏极之间、栅极和源极之间存在有栅极电容CD1、CS1。另外，由于如前文所述，晶体管Q1等的尺寸较大，因此CD1等也成为较大的寄生电容。
因此，当如上文所述，节点N1的电压V1发生急剧的电压变动时，该急剧的电压变动将通过栅极－漏极间电容CD1而传递给晶体管Q1的栅极节点NG1，从而使该栅极节点NG1的电压发生变动。
例如，由于在衰减期间内，将晶体管Q1设为断开，因此栅极节点NG1的电压成为高电平。但是，节点N1的电压变动（从42V附近向0V附近的电压变动）通过栅极－漏极间电容CD1而传递，从而使栅极节点NG1的电压向低电平侧被牵拉。其结果为，产生如下现象，即，应当处于断开的晶体管Q1瞬间处于导通的自导通的现象。另外，当发生这种自导通时，晶体管Q1、Q2双方均处于导通，从而发生贯穿电流从电源VBB经由晶体管Q1、Q2而流向电源VSS的异常状态。
同样地，在从衰减期间向充电期间切换时，节点N1也产生急剧的电压变动（例如从OV附近向42V附近的电压变动）。另外，由于在充电期间内，将晶体管Q2设为断开，因此栅极节点NG2的电压成为低电平，但节点N1的电压变动通过栅极－漏极间电容CD2而传递，从而使栅极节点NG2的电压向高电平侧被牵拉。其结果为，产生晶体管Q2的自导通的现象，从而产生贯穿电流等流通于晶体管Q1、Q2的异常状态。同样的异常状态也会发生在晶体管Q3、Q4中。另外，这种异常状态的产生会引起降低可靠性、或增加消耗电流等的问题。
图5图示了成为本实施方式的比较例的电路装置的示例。在该比较例的电路装置中，为了防止如上述那样的异常状态的产生，而在电源VBB和晶体管Q1的栅极节点NG1之间设置电阻R1。如果设置这种电阻R1，则即使在存在节点N1的急剧的电压变动的情况下，也会由于晶体管Q1的栅极节点NG1通过电阻R1而被上拉，因此能够抑制晶体管Q1的自导通的发生。
但是，如果设置这种电阻R1，则在例如前级驱动器PR1的输入信号IN1为高电平，从而构成前级驱动器PR1的N型的晶体管T12处于导通的状态时，图5所示的这种电流IP1经由电阻R1和晶体管T12而流通。由于以此方式持续流通的电流IP1只是持续损耗的消耗电流，因此会导致电路装置的耗电量的增加。
例如，在图6（A）、图6（B）中图示了图5的电路装置中的输入信号IN1、驱动信号DG1、电流IP1的波形例。
虽然因节点N1的急剧的电压变动，而如图6（A）中的A1所示，驱动信号DG1的电压向低电平侧被牵拉，但是，如A2所示，通过由电阻R1实现的上拉而返回到高电平侧，从而抑制了晶体管Q1的自导通的发生。
此时，图6（A）所示，当电阻R1的电阻值较小时，电流IP1将变大，从而耗电量较大幅增加。另外，如图6（B）所示，由于当增大电阻R1的电阻值时，电流IP1将变小，因此能够在某种程度上抑制耗电量的增加。但是，如A3所示，到驱动信号DG1的电压返回至高电平为止需要花费时间，从而产生晶体管Q1等的导通、断开控制的时刻发生偏差的问题、或流通有贯穿电流的问题。
2.电路装置的结构
在图7中图示了解决上述这种问题的本实施方式的电路装置的结构例。该电路装置（电机驱动器）包括桥接电路10、前级驱动器电路20、控制电路30、第一～第四开关电路SW1～SW4。
另外，本实施方式的电路装置的结构并不局限于图7，而是能够实施省略其结构要素的一部分，或者追加其他结构要素等各种各样的改变。例如，在实施截断控制时，可以设置图2中所说明的检测电阻RS和比较电路CP。在这种情况下，检测电阻RS例如可以作为电路装置的外部部件而设置，比较电路CP和生成基准电压VR的电路等可以作为电路装置的内置电路而设置。
另外，虽然图7图示了桥接电路10为H桥型时的示例，但是，本实施方式并不局限于此，也可以为后文所述的图14所示那样的半桥型。另外，虽然在下文中，以对电机100进行驱动的情况为例进行说明，但是，本实施方式的电路装置的驱动对象并不局限于电机100，可以将具有感应器（线圈）的各种各样的元件、设备作为驱动对象。
桥接电路10包括第一～第四晶体管Q1、Q2、Q3、Q4。第一晶体管Q1为被设置在高电位侧的电源VBB的节点与第一节点N1之间的P型的晶体管。第二晶体管Q2为被设置在第一节点N1与低电位侧的电源VSS的节点之间的N型的晶体管。第三晶体管Q3为被设置在电源VBB的节点与第二节点N2之间的P型的晶体管。第四晶体管Q4为被设置在第二节点N2与电源VSS的节点之间的N型的晶体管。第一节点N1为与电机100（广义上为感应器）的正极侧端子（广义上为第一端子）相连接的节点，第二节点N2为与电机100的负极侧端子（广义上为第二端子）相连接的节点。
前级驱动器电路20为对桥接电路10进行驱动的电路。具体而言，前级驱动器电路20向桥接电路10的第一晶体管Q1的第一栅极节点NG1输出第一驱动信号DG1，向第二晶体管Q2的第二栅极节点NG2输出第二驱动信号DG2。另外，前级驱动器电路20向桥接电路10的第三晶体管Q3的第三栅极节点NG3输出第三驱动信号DG3，向第四晶体管Q4的第四栅极节点NG4输出第四驱动信号DG4。
第一开关电路SW1被设置在高电位侧的电源VBB的节点与第一晶体管Q1的第一栅极节点NG1之间。第二开关电路SW2被设置在低电位侧的电源VSS的节点与第二晶体管Q2的第二栅极节点NG2之间。第三开关电路SW3被设置在电源VBB的节点与第三晶体管Q3的第三栅极节点NG3之间。第四开关电路SW4被设置在电源VSS的节点与第四晶体管Q4的第四栅极节点NG4之间。另外，也可以实施如下变形，即，仅设置高电位侧的开关电路SW1、SW3，而不设置低电位侧的开关电路SW2、SW4。
控制电路30为实施各种控制处理的电路。例如，控制电路30实施对开关电路SW1～SW4的导通、断开控制。具体而言，将导通、断开的控制信号SC1～SC4输出给开关电路SW1～SW4，从而实施导通、断开控制。另外，控制电路30向前级驱动器电路20输出导通、断开的控制信号，从而还实施对晶体管Q1～Q4的导通、断开控制。在例如实施图2所示那样的截断控制时，控制电路30接收来自比较电路CP的比较结果信号和来自计时器的信号，从而以使流通于桥接电路10的截断电流ICP成为固定的方式对PWM信号的脉冲宽度进行控制，并根据该PWM信号，而生成晶体管Q1～Q4的导通、断开的控制信号，且输出给前级驱动器电路20。前级驱动器电路20接收这些控制信号，并向晶体管Q1～Q4输出驱动信号DG1～DG4。
另外，在本实施方式中，在前级驱动器电路20向晶体管Q1的栅极节点NG1输出低电平（逻辑“0”的电压电平）的驱动信号DG1的期间内，控制电路30将开关电路SW1设为断开。也就是说，在驱动信号DG1为低电平，从而P型的晶体管Q1处于导通的期间内，将开关电路SW1设为断开。
通过采用此方式，从而能够抑制如下的事态，即，如图5的比较例所示，电流IP1持续流通从而导致电力被无谓消耗的事态。另外，在如图5的比较例所示那样使用了电阻R1的方法中，存在如下的问题，即，由于电阻R1的布局面积较大，因此电路装置的芯片的布局面积也增大。关于这一点，根据使用由晶体管等构成的开关电路SW1的本实施方式的方法，还能够缩小电路装置的布局面积。
另外，当前级驱动器电路20使驱动信号DG1由低电平变化到高电平（逻辑“1”的电压电平）时，控制电路30将开关电路SW1从断开设为导通。例如在驱动信号DG1由低电平变化到高电平之后，将开关电路SW1从断开设为为导通。
通过采用此方式，从而通过开关电路SW1而将栅极节点NG1设定为电源VBB的电压电平即高电平。因此，即使在例如从充电期间（广义上为第一期间）切换到衰减期间（广义上为第二期间）时，在节点N1上产生了急剧的电压变动的情况下，也能够抑制因该电压变动而引起的自导通的发生。即，由于栅极节点NG1的电压通过处于导通的开关电路SW1而被设定为高电平，因此能够抑制节点N1的急剧的电压变动经由晶体管Q1的栅极－漏极间电容CD1而传递给栅极节点NG1的事态，从而能够消除自导通的问题。
在这种情况下，在从前级驱动器电路20使驱动信号DG1由低电平变化到高电平的时刻起经过了所给的期间后的时刻，控制电路30将开关电路SW1从断开设为导通。即，在等待经过所给的期间后，再将开关电路SW1从断开设为导通。另外，在与前级驱动器电路20使驱动信号DG1由高电平向低电平变化的时刻相比提前了所给的时间的时刻，控制电路30将开关电路SW1从导通设为断开。通过采用此种方式，从而能够有效地抑制如下事态，即，对晶体管Q1进行驱动的前级驱动器电路20的N型晶体管（图8中的T12）的导通期间、和开关电路SW1的导通期间在时间上重叠，从而贯穿电流从电源VBB经由开关电路SW1和该N型晶体管而流向电源VSS的事态。
另外，在前级驱动器电路20向晶体管Q2的栅极节点NG2输出高电平的驱动信号DG2的期间内，控制电路30将开关电路SW2设为断开。也就是说，在驱动信号DG2成为高电平，从而N型的晶体管Q2处于导通的期间内，控制将开关电路SW2设为断开。通过采用此方式，从而能够防止在图5的比较例中成为问题的无谓的消耗电流的产生。
另外，在前级驱动器电路20使驱动信号DG2由高电平变化到低电平时，控制电路30将开关电路SW2从断开设为导通。通过采用此方式，从而能够通过开关电路SW2而将栅极节点NG2设定为低电平的电压。因此，即使在例如从衰减期间（第二期间）切换到充电期间（第一期间）时，在节点N1上产生了急剧的电压变动的情况下，也能够抑制因该电压变动而引起的自导通的发生。
而且，在从前级驱动器电路20使驱动信号DG2由高电平变化到低电平的时刻起经过了所给的期间后的时刻，控制电路30将开关电路SW2从断开设为导通。另外，在与前级驱动器电路20使驱动信号DG2由低电平向高电平变化的时刻相比提前了所给的期间的时刻，控制电路30将开关电路SW2从导通设为断开。通过采用此方式，从而能够抑制如下事态，即，对晶体管Q2进行驱动的前级驱动器电路20的P型晶体管（图8中的T21）的导通期间与开关电路SW2的导通期间在时间上重叠，从而流通有贯穿电流的事态。
控制电路30对开关电路SW3、SW4也实施与上面相同的开关控制处理。具体而言，在前级驱动器电路20向晶体管Q3的栅极节点NG3输出低电平的驱动信号DG3的期间内，控制电路30将开关电路SW3设为断开，而在前级驱动器电路20使驱动信号DG3由低电平变化到高电平时，控制电路30将开关电路SW3从断开设为导通。另外，在前级驱动器电路20向晶体管Q4的栅极节点NG4输出高电平的驱动信号DG4的期间内，控制电路30将开关电路SW4设为断开，而在前级驱动器电路20使驱动信号DG4由高电平变化到低电平时，控制电路30将开关电路SW4从断开设为导通。通过采用此方式，从而能够同时实现自导通的问题的消除和低耗电化等。
3.电路装置、控制电路的详细结构及动作
图8图示了本实施方式的电路装置的详细结构例。在图8中，图7的前级驱动器电路20由第一～第四前级驱动器PR1～PR4构成。各前级驱动器PR1～PR4由逆变器电路构成，所述逆变器电路由P型的晶体管和N型的晶体管构成。例如，第一前级驱动器PR1由P型的晶体管T11和N型的晶体管T12构成，第二前级驱动器PR2由P型的晶体管T21和N型的晶体管T22构成。第三、第四前级驱动器PR3、PR4也同样。来自控制电路30的导通、断开控制信号作为输入信号IN1～IN4而向上述第一～第四前级驱动器PR1～PR4输入。
另外，在图8中，图7的开关电路SW1～SW4由晶体管TS1～TS4构成。例如，开关电路SW1被设置在电源VBB的节点与栅极节点NG1之间，并且由P型的晶体管TS1构成，该P型的晶体管TS1的栅极被输入来自控制电路30的控制信号SC1。开关电路SW2被设置在栅极节点NG2与电源VSS的节点之间，并且由N型的晶体管TS2构成，该N型的晶体管TS2的栅极被输入来自控制电路30的控制信号SC2。由晶体管TS3、TS4构成的开关电路SW3、SW4也同样。
图9为对本实施方式的电路装置的动作进行说明的信号波形例。首先，对晶体管Q1、Q4的动作进行说明。
例如，如图9的B1所示，在充电期间（图1（A））内，来自控制电路30的输入信号IN1成为高电平，前级驱动器PR1的驱动信号DG1成为低电平（VSS2），因此桥接电路10的P型的晶体管Q1处于导通。此时，来自控制电路30的控制信号SC1成为高电平，从而开关电路SW1的P型的晶体管TS1处于断开。由此，抑制了图5的比较例那样的无谓的消耗电流的产生。
同样地，如图9的B2所示，在充电期间内，输入信号IN4成为低电平，前级驱动器PR4的驱动信号DG4成为高电平，因此桥接电路10的N型的晶体管Q4处于导通。此时，控制信号SC4成为低电平，从而开关电路SW4的N型的晶体管TS4处于断开，因此抑制了无谓的消耗电流的产生。
接下来，在时刻t1，当充电期间向衰减期间（图1（B））切换时，如B3所示，输入信号IN1成为低电平，驱动信号DG1成为高电平，因此桥接电路10的P型的晶体管Q1处于断开。此时，由于控制信号SC1成为低电平，因此开关电路SW1的P型的晶体管TS1处于导通。由此，由于栅极节点NG1被设定为电源VBB的电压电平即高电平，因此能够抑制因节点N1的急剧的电压变动而引起的晶体管Q1的自导通的发生。
在这种情况下，如B4所示，在从驱动信号DG1由低电平变化到高电平的时刻t1起经过了所给的期间后的时刻t2，控制信号SC1由高电平向低电平变化，从而开关电路SW1的晶体管TS1处于导通。另外，如B5所示，在与驱动信号DG1由高电平向低电平变化时的时刻t4相比提前了所给的期间的时刻t3，控制信号SC1由低电平向高电平变化，从而开关电路SW1的晶体管TS1处于断开。因此，能够抑制如下的事态，即，开关电路SW1的晶体管TS1的导通期间与前级驱动器PR1的N型的晶体管T12的导通期间重叠，从而流通有贯穿电流的事态。
另外，当向衰减期间切换时，如B6所示，输入信号IN4成为高电平，驱动信号DG4成为低电平，因此桥接电路10的N型的晶体管Q4处于断开。此时，由于控制信号SC4成为高电平，因此开关电路SW4的N型的晶体管TS4处于导通。由此，栅极节点NG4被设定为电源VSS的电压电平即低电平，从而抑制了因节点N2的急剧的电压变动而引起的晶体管Q4的自导通的发生。
在这种情况下，如B7所示，在从驱动信号DG4由高电平变化到低电平的时刻t1起经过了所给的期间后的时刻t2，控制信号SC4由低电平向高电平变化，从而开关电路SW4的晶体管TS4处于导通。另外，如B8所示，在与驱动信号DG4由低电平向高电平变化的时刻t4相比提前了所给的期间的时刻t3，控制信号SC4由高电平向低电平变化，从而开关电路SW4的晶体管TS4处于断开。因此，抑制了如下事态，即，开关电路SW4的晶体管TS4的导通期间与前级驱动器PR4的P型的晶体管T41的导通期间重叠，从而流通有贯穿电流的事态。
接下来，对晶体管Q2、Q3的动作进行说明。如图9的C1所示，在衰减期间内，输入信号IN2成为低电平，前级驱动器PR2的驱动信号DG2成为高电平，因此桥接电路10的N型的晶体管Q2处于导通。此时，控制信号SC2成为低电平，从而开关电路SW2的N型的晶体管TS2处于断开。由此，能够抑制无谓的消耗电流的产生。
同样地，如C2所示，在衰减期间内，输入信号IN3成为高电平，前级驱动器PR3的驱动信号DG3成为低电平，因此桥接电路10的P型的晶体管Q3处于导通。此时，控制信号SC3成为高电平，从而开关电路SW3的P型的晶体管TS3处于断开，因此能够抑制无谓的消耗电流的产生。
接下来，在时刻t3，当从衰减期间向充电期间切换时，如C3所示，输入信号IN2成为高电平，驱动信号DG2成为低电平，因此桥接电路10的N型的晶体管Q2处于断开。此时，由于控制信号SC2成为高电平，因此开关电路SW2的N型的晶体管TS2处于导通。由此，由于栅极节点NG2被设定为低电平，因此抑制了因节点N1的急剧的电压变动而引起的晶体管Q2的自导通的发生。
在这种情况下，如C4所示，在从驱动信号DG2由高电平变化到低电平的时刻t3起经过了所给的期间后的时刻t4，控制信号SC2由低电平向高电平变化，从而开关电路SW2的晶体管TS2处于导通。另外，如C5所示，在与驱动信号DG2由低电平向高电平变化时的时刻t6相比提前了所给的期间的时刻t5，控制信号SC2由高电平向低电平变化，从而开关电路SW2的晶体管TS2处于断开。因此，能够抑制如下事态，即，开关电路SW2的晶体管TS2的导通期间与前级驱动器PR2的P型的晶体管T21的导通期间重叠，从而流通有贯穿电流的事态。
另外，在向充电期间切换时，如C6所示，输入信号IN3成为低电平，驱动信号DG3成为高电平，因此桥接电路10的P型的晶体管Q3处于断开。此时，由于控制信号SC3成为低电平，因此开关电路SW3的P型的晶体管TS3处于导通。由此，由于栅极节点NG3被设定为高电平，因此抑制了因节点N2的急剧的电压变动而引起的晶体管Q3的自导通的发生。
在这种情况下，如C7所示，在从驱动信号DG3由低电平变化到高电平的时刻t3起经过了所给的期间后的时刻t4，控制信号SC3由高电平向低电平变化，从而开关电路SW3的晶体管TS3处于导通。另外，如C8所示，在与驱动信号DG3由高电平向低电平变化的时刻t6相比提前了所给的期间的时刻t5，控制信号SC3由低电平向高电平变化，从而开关电路SW3的晶体管TS3处于断开。因此，能够抑制如下事态，即，开关电路SW3的晶体管TS3的导通期间与前级驱动器PR3的晶体管T32的导通期间重叠，从而流通有贯穿电流的事态。
如上所示，根据本实施方式的开关控制方法，能够抑制因节点N1或节点N2处的急剧的电压变动而引起的自导通的发生，并且能够有效地抑制无谓的消耗电流的发生或前级驱动器中的贯穿电流的产生。
图10（A）、图10（B）为对控制电路30的详细结构及动作进行说明的图。图10（A）图示了控制电路30中生成向前级驱动器PR1输入的输入信号IN1的电路的结构。其他的生成向前级驱动器PR2～PR4输入的输入信号IN2～IN4的电路也采用相同的结构。
信号IN被输入给延迟电路110，延迟后的信号MQ1被输入给计数器120的复位端子。另外，信号MQ1和计数器120的输出信号MQ2被输入给逻辑和电路OR1，并生成图10（B）所示那样的控制信号SC1。另外，计数器120的输出信号MQ2被输入给延迟电路130，所述延迟电路130的复位端子被输入信号IN。另外，来自延迟电路130的延迟后的信号MQ3和信号IN被输入给逻辑和电路OR2，并生成图10（B）所示那样的向前级驱动器PR1输入的输入信号IN1。通过采用此种方式，从而能够生成图9的各个信号。
4.电平转换器
如图11所示，在本实施方式中，晶体管Q1、Q2为高耐压晶体管（例如，42V以上的耐压）。例如成为后文所述那样的DMOS（Double－diffused MetalOxide Semiconductor：双扩散金属氧化物半导体）结构的晶体管。另一方面，构成前级驱动器PR1、PR2（前级驱动器电路20）和开关电路SW1、SW2等的晶体管为低耐压晶体管（例如，6～10V左右的耐压）。具体而言，在图7、图8中，晶体管Q1～Q4为高耐压的晶体管，且成为DMOS结构的晶体管。另一方面，构成开关电路SW1～SW4、前级驱动器电路20、控制电路30的晶体管为低耐压的晶体管。
如此，通过仅将电机100的驱动用的晶体管Q1～Q4设为高耐压晶体管，而将构成其他电路的晶体管设为低耐压晶体管，从而能够缩小电路装置的芯片的布局面积。即，虽然高耐压晶体管的布局面积变大，但是通过以此方式将布局面积变大的晶体管限定为Q1～Q4，从而能够缩小电路装置整体的芯片面积。另外，虽然当晶体管Q1～Q4为DMOS结构，且为实现低通态电阻的Tr尺寸时，与CMOS结构相比，其栅极－漏极间电容增大，从而存在易于产生自导通的不良情况的可能性，但是，根据前文所述的实施方式的开关控制方法，能够消除这样的不良情况。
另外，在本实施方式中，为了适当地将各晶体管导通、断开，而设置了图11所示的电平转换器50、52。
例如，在图11中，前级驱动器PR1、PR2分别向晶体管Q1、Q2的栅极节点NG1、NG2输出驱动信号DG1、DG2。另外，将高电位侧电源的电压设为VBB，将低电位侧电源的电压设为VSS，并将高电位侧电源与低电位侧电源之间的第二低电位侧电源的电压设为VSS2。这里，对于这些电源的电压关系，VBB＞VSS2＞VSS的关系成立。
在这种情况下，前级驱动器PR1向晶体管Q1的栅极节点NG1输出VBB～VSS2的振幅范围的驱动信号DG1。即，前级驱动器PR1为P型的晶体管T11和N型晶体管T12被串连的逆变器电路，其中，所述P型的晶体管T11的源极与电源VBB相连接，所述N型晶体管T12的源极与电源VSS2相连接，前级驱动器PR1输出VBB～VSS2的振幅范围的驱动信号DG1。例如在VBB＝42V，VSS2＝38V的情况下，将高电平（逻辑“1”）成为42V，低电平（逻辑“0”）成为38V的驱动信号DG1向晶体管Q1输出。通过采用此种方式，从而能够适当地将晶体管Q1导通、断开。
另外，电平转换器50将使开关电路SW1导通、断开的控制信号SC1的振幅范围（电压范围）电平转换为VBB～VSS2的振幅范围。例如，来自控制电路30的控制信号SC1’的振幅范围成为VDD～VSS（例如5V～0V，或3.3V～0V），电平转换器50接收该控制信号SC1’，并实施振幅范围的电平转换，从而向开关电路SW1的晶体管TS1的栅极输出VBB～VSS2的振幅范围的控制信号SC1。通过采用此种方式，从而例如能够使用低耐压晶体管，以作为开关电路SW1的晶体管TS1。即，由于在晶体管TS1的源极中，供给有来自高电压的电源VBB的电压（42V），因此当向晶体管TS1的栅极输入较低的振幅范围VDD～VSS的控制信号SC1’时，有可能产生低耐压的晶体管TS1被损坏的事态。关于这一点，通过电平转换器50向晶体管TS1的栅极输出振幅范围被转换成VBB～VSS2的控制信号SC1，从而能够防止这种事态的发生。
另外，电平转换器50接收来自控制电路30的VDD～VSS的振幅范围的输入信号IN1’，并实施振幅范围的电平转换，从而向前级驱动器PR1输出VBB～VSS2的振幅范围的输入信号IN1。另外，虽然在图11中图示了有关前级驱动器PR1、开关电路SW1、晶体管Q1的电平转换器50、52的示例，但是对于前级驱动器PR3、开关电路SW3、晶体管Q3等，也设置与图11相同的电平转换器，以实施振幅范围的电平转换。
5.改变例
接下来，对本实施方式的改变例进行说明。
在图12的第一改变例中，除了图7、图8的结构外，还设置了检测电路60。该检测电路60（电压下降检测器）对晶体管Q1的栅极节点NG1的电压电平的变化进行检测。例如，对栅极节点NG1的电压电平是否低于基准电压VRF1进行检测。另外，控制电路30根据由检测电路60检测到的检测结果，而生成使开关电路SW1导通、断开的控制信号SC1。即，控制电路30根据来自检测电路60的检测信号DET而生成控制信号SC1，并向开关电路SW1输出。
图13为对图12的第一改变例的动作进行说明的信号波形例。当例如在时刻t1，输入信号IN1由高电平向低电平变化，从而从充电期间向衰减期间切换时，如D1所示，节点N1的电压从VBB附近向0V附近急剧地变动。于是，如前文所述，节点N1的电压变动经由栅极－漏极间电容而传递给栅极节点NG1，从而欲向高电平侧的电压（VBB）变化的驱动信号DG1的电压如D2所示那样向低电平侧被牵拉从而将要下降。
此时，检测电路60检测出驱动信号DG1的电压例如低于基准电压VRF1，从而如D3所示，使检测信号DET由低电平向高电平变化，并向控制电路30输出。接收到检测信号DET的控制电路30如D4所示使控制信号SC1由高电平向低电平变化。由此，开关电路SW1的晶体管TS1处于导通，并且如D5所示，驱动信号DG1的电压电平向高电平侧被牵拉从而上升。
如此，在图12的第一改变例中，在因节点N1的电压变动而使栅极节点NG1的电压电平向低电平侧被牵拉时，会检测出该情况，而将开关电路SW1设为导通，因此能够更可靠地抑制晶体管Q1的自导通。
另外，虽然在图12中图示了由检测电路60对栅极节点NG1的电压变动进行检测的情况，但是，也可以采用如下方式，即，由检测电路60对其他栅极节点NG2、NG3、NG4的电压变动进行检测，并生出开关电路的控制信号。
图14图示了本实施方式的第二改变例。虽然在图7、图8中对桥接电路10为H桥型的情况进行了说明，但是在图14的第二改变例中，桥接电路10成为半桥型。即，虽然在图7、图8中，桥接电路10具有四个晶体管Q1～Q4，但是，在图14中，仅设置有两个晶体管Q1、Q2。另外，例如，在图7、图8中，作为开关电路，设置有四个开关电路SW1～SW4，但是，在图14中，仅设置有两个开关电路SW1、SW2，在前级驱动器电路20中也仅设置有两个前级驱动器PR1、PR2。根据该半桥型的桥接电路10，不仅能够驱动电机，还能够驱动各种电感器（线圈）等元件。例如，根据图14的结构，还能够应用于如下的开关调节器等中，所述开关调节器通过晶体管的开关来驱动电感器，以产生所需的电压。
6.DMOS结构
如图11中所说明的那样，在本实施方式中，作为构成桥接电路10的晶体管，使用了DMOS（Double－diffused Metal Oxide Semiconductor）结构的晶体管。对该DMOS结构的晶体管的详细示例进行说明。
图15为使用了DMOS结构的晶体管的电路装置的第一示例，并且为作为电路装置的半导体装置的剖视图。另外，在下文中，为了简化说明，以DMOS结构的N型的晶体管为例进行说明。
在图15中，在基板上设置有：第一区域410，其配置有第一电路；第二区域420，其配置有第二电路；边界区域431，其被设置于第一区域410的一侧端部处；边界区域432，其被设置在第一区域410与第二区域420之间。第一电路为由DMOS结构的晶体管构成的桥接电路10。第二电路为由CMOS（Complementary Metal Oxide Semiconductor：互补金属氧化物半导体）晶体管构成的电路，例如为前级驱动器电路20、控制电路30、开关电路SW1～SW4、比较电路CP、或基准电压生成电路等。
在第一区域410内形成有DMOS结构的N型晶体管（以下，称为N型DMOS）。具体而言，在为硅基板的P型基板（Psub）441之上形成有N型埋入层451（NBL：N＋Buried Layer），在N型埋入层451之上形成有N型DMOS的深N型阱（Deep NWEL）461。在深N型阱461的源极(Source)侧形成有P型体(Pbody)471（P型杂质层），在P形体471之上形成有P型层531（P型杂质层）和N型层522（N型杂质层）。该N型层522对应于N型DMOS的源极区域。在深N型阱461的漏极(Drain)侧，形成有与N型DMOS的漏极区域相对应的N型层523。在深N型阱461之上，以与N型层523相接的方式形成有绝缘层551（例如LOCOS），在P型体471、深N型阱461和绝缘层551之上，形成有栅极层541（例如多晶硅层）。
在边界区域431内设置有用于向N型埋入层451供给电位的N型插塞（Nplug）481（N型杂质层）。具体而言，在N型埋入层451之上形成有N型插塞481，在该N型插塞481的两侧形成有P型层491、492，在N型插塞481之上形成有N型层521。另外，被施加于N型层521的电位通过N型插塞481而被供给至N型埋入层451。在N型层521中，供给有与N型DMOS的漏极电压（N型层523）相同的电压。
在边界区域432的第一区域410侧，设置有用于向N型埋入层451供给电位的N型插塞482。N型插塞482的结构与N型插塞481相同。另外，在边界区域432的第二区域420侧，设置有用于向P型基板441供给电位的P型埋入层501（PBL：P＋Buried Layer）。具体而言，在P型基板441之上形成有P型埋入层501，在P型埋入层501之上形成有P型阱（PWEL）511，在P型阱511之上形成有P型层532。另外，被施加于P型层532的电位通过P型阱511和P型埋入层501而被供给至P型基板441。在P型层532中，供给有低电位侧电源电压。
在第二区域420中，形成有CMOS结构的N型晶体管（以下，称为NMOS）和P型晶体管（以下，称为PMOS）。具体而言，在P型基板441之上形成有NMOS的P型阱511（例如为中耐压P型阱（MV PWELL）），在P型阱511之上，作为NMOS的N型源极区域而形成有N型层525，作为NMOS的N型漏极区域而形成有N型层526。在N型层525和N型层526之间的P型阱511之上，形成有栅极层542。在P型阱511之上还形成有用于向P型阱511供给电位的P型层533。在P型层533中，供给有低电位侧电源电压。
另外，在P型基板441之上形成有PMOS的N型阱（NWEL）512（例如为中耐压N型阱（MV NWELL）），在N型阱512之上，作为PMOS的P型源极区域而形成有P型层535，作为PMOS的漏极区域而形成有P型层534。在P型层534和P型层535之间的N型阱512之上，形成有栅极层543。在N型阱512之上还形成有用于向N型阱512供给电位的N型层527。在N型层527中，例如供给有高电位侧电源电压。
接下来，在由DMOS晶体管构成的桥接电路10通过截断电流而对电机进行驱动时，在DMOS晶体管的漏极（N型层523）中流通有大电流。由于该大电流通过截断动作而开、关（或者流向反转），因此漏极的电压大幅地变动。该漏极的N型层523通过深N型阱461而与N型埋入层451相连接，在N型埋入层451和P型基板441之间产生由PN接合引起的寄生电容CP。因此，漏极的电压变动通过寄生电容CP而传递给P型基板441，并通过P型基板441而传递到第二区域420。在第二区域420中，由于P型基板441与CMOS晶体管的P型阱511或N型阱512相接，因此P型基板441的电压变动对由CMOS晶体管构成的电路造成影响。
例如，在图2中，通过比较电路CP将检测电阻RS的一端侧的电压VS与基准电压VR相比较，从而将流通于桥接电路10的截断电流保持为固定。此时，如果比较电路CP和生成基准电压VR的电路受到P型基板441的电压变动的影响，则基准电压VR将发生变动，或者比较电路CP的比较精度降低，因此存在截断电流产生偏差的可能性。
另外，在衰减期间内，再生电流从电源VSS流向电源VBB。因此，通过检测电阻RS的电压下降而使晶体管Q3的漏极电压低于VSS（GND）的电压。于是，在图15的DMOS结构中，与漏极相连的N型埋入层451变得低于VSS的电压，从而在其与P型基板441之间产生正向电压，因此，因流入的电流而使P型基板441的电压波动。如此，除通过寄生电容CP之外，还存在其他的使P型基板441的电压波动的因素。
图16为使用了DMOS结构的晶体管的电路装置的第二示例。图16的第二示例消除了图15的第一示例的问题点。
在基板上设置有：第一区域410，其配置有第一电路；第二区域420，其配置有第二电路；边界区域431，其被设置于第一区域410的一侧端部处；边界区域432，其被设置在第一区域410和第二区域420之间；边界区域433，其被设置于第二区域420的一侧端部处。另外，由于第一区域410和边界区域431的结构与图15相同，因此省略说明。
在第二区域420内形成有N型埋入层452，所述N型埋入层452用于将CMOS晶体管与P型基板441隔离。具体而言，在P型基板441之上形成有N型埋入层452，在该N型埋入层452之上形成有P型层502。另外，在该P型层502之上形成有NMOS晶体管和PMOS晶体管。这些晶体管的结构与图15相同。另外，P型层502可以为P型埋入层。例如，可以在P型层502中的位于N型阱512之下的部分处形成P型埋入层，并在P型层502中的位于P型阱511之下的部分处形成非埋入层的P型层。或者，可以仅在N型阱512之下的部分处形成P型层502，并且P型阱511与N型埋入层452相接。
在边界区域432的第一区域410侧，与图15相同地，设置有N型插塞482。在边界区域432的第二区域420侧，设置有用于向N型埋入层452供给电位的N型插塞483。具体而言，在N型埋入层452之上形成有N型插塞483，在该N型插塞483的两侧形成有P型层495、496，在N型插塞483之上形成有N型层528。另外，被施加于N型层528的电位通过N型插塞483而被供给至N型埋入层452。在N型层528中，供给有高电位侧电源电压。
另外，在边界区域432中，在N型插塞482和N型插塞483之间设置有用于向P型基板441供给电位的P型埋入层501。P型埋入层501的结构与图15相同，被施加于P型层532的低电位侧电源电压通过P型阱510和P型埋入层501而被供给至P型基板441。
在边界区域433中，设置有用于向N型埋入层452供给电位的N型插塞484。N型插塞484的结构与边界区域432的N型插塞483相同，被施加于N型层529的高电位侧电源电压通过N型插塞484而被供给至N型埋入层452。
根据图16的结构，通过与第一N型埋入层451分离的第二N型埋入层452，从而能够将由CMOS结构的晶体管构成的第二电路与P型基板441隔离。
例如，如图15中所说明的那样，当DMOS结构的晶体管实施开关动作时，其漏极的电位的波动从第一N型埋入层451经由寄生电容CP等而传递给P型基板441。
关于这一点，根据图16的结构，由于第二电路与P型基板441隔离，所以即使在P型基板441的电位出现了波动的情况下，第二电路也不易受到其影响，从而能够实施误差较少的动作。
这里，埋入层是指，与基板表层的杂质层（例如，图16中的P型体471和深N型阱461）相比被形成于下层的杂质层。具体而言，通过将N型杂质和P型杂质导入硅基板，并在其上使外延层（单晶硅的层）生长，从而在该外延层之下形成埋入层。
另外，在图16中，第二电路的区域（第二区域420）被N型插塞区域（在俯视观察时设置有N型插塞483、484的区域）包围，其中，所述N型插塞区域对第二N型埋入层452的电位进行设定。
如果采用此方式，则能够通过第二N型埋入层452和包围该第二N型埋入层452的N型插塞区域来形成浴盆型的N型区域，并且能够通过该N型区域而将第二电路的区域与P型基板441隔离。另外，即使P型基板的电位的变动传递给第二N型埋入层452，由于由N型插塞设定电位，因此也能够可靠地隔离第二电路区域。另外，存在如下优点，即，由于能够将第二N型埋入层452设定为高于P型基板441的电位（例如电源电压），因此能够通过反向电压的PN接合来进行隔离。
7.电子设备
图17图示了应用有本实施方式的电路装置200（电机驱动器）的电子设备的结构例。电子设备包括处理部300、存储部310、操作部320、输入输出部330、电路装置200、对上述各个部分进行连接的总线340、电机280。在下文中，虽然以通过电机驱动来控制头或送纸的打印机为例进行说明，但本实施方式并不局限于此，而是可以应用于各种电子设备中。
输入输出部330例如由USB连接器或无线局域网等接口构成，并被输入图像数据或文档数据。所输入的数据被存储于例如DRAM等作为内部存储装置的存储部310中。当由操作部320受理印刷指示时，处理部300将开始实施被存储于存储部310中的数据的印刷动作。处理部300按照数据的印刷布局而向电路装置20（电机驱动器）发送指示，电路装置200根据该指示，而使电机280进行旋转，以实施头的移动和送纸。
另外，虽然如上文所述对本实施方式进行了详细说明，但是本领域技术人员应当能够理解，本发明可以进行在实质上不脱离本发明的新特征及效果的多种变形。因此，此种改变例也均包含在本发明的范围内。例如，在说明书或者附图中，至少一次与更加广义或者同义的不同用词以及一起记载的用词，在说明书或者附图中的任何位置，均能够替换为该不同的用词。另外，本实施方式以及改变例的所有组合也包含在本发明的范围内。此外，电路装置、电子设备的结构或动作、开关的控制方法、电机的驱动方法等也不限定于本实施方式所说明的内容，而是能够进行各种变形。
符号说明
Q1～Q4…第一～第四晶体管；SW1～SW4…第一～第四开关电路；PR1～PR4…第一～第四前级驱动器；T11、T12、T21、T22、T31、T32、T41、T42…晶体管；TS1、TS2、TS3、TS4…晶体管；DG1～DG4…第一～第四驱动信号；NG1～NG4…第一～第四栅极节点；SC1～SC4…控制信号；IN1～IN4…输入信号；10…桥接电路；20…前级驱动器电路；30…控制电路；60…检测电路；100…电机；110…延迟电路；120…计数器；130…延迟电路；200…电路装置；280…电机；300…处理部；310…存储部；320…操作部；330…输入输出部；410…第一区域；420…第二区域；431～433…边界区域；441…P型基板；451、452…N型埋入层；461…深N型阱；471…P型体；481～484…N型插塞；491～498…P型层；501…P型埋入层；502…P型层；511…P型阱；512…N型阱；521～529…N型层；531～535…P型层；541～543…栅极层；551…绝缘层。

Claims (12)

1.一种电路装置，其特征在于，包括：
H桥型或半桥型的桥接电路，其具有P型的第一晶体管和N型的第二晶体管，其中，所述P型的第一晶体管被设置在高电位侧电源的节点与第一节点之间，所述N型的第二晶体管被设置在所述第一节点与低电位侧电源的节点之间；
前级驱动器电路，其向所述第一晶体管的第一栅极节点输出第一驱动信号，向所述第二晶体管的第二栅极节点输出第二驱动信号；
第一开关电路，其被设置在所述高电位侧电源的节点与所述第一晶体管的所述第一栅极节点之间；
控制电路，其实施对所述第一开关电路的导通、断开控制，
在所述前级驱动器电路向所述第一晶体管的所述第一栅极节点输出低电平的所述第一驱动信号的期间内，所述控制电路将所述第一开关电路设为断开，
在所述前级驱动器电路使所述第一驱动信号由低电平变化到高电平时，所述控制电路将所述第一开关电路从断开设为导通。
2.如权利要求1所述的电路装置，其特征在于，
所述控制电路在从所述前级驱动器电路使所述第一驱动信号由低电平变化到高电平的时刻起经过了所给的期间后的时刻，将所述第一开关电路从断开设为导通。
3.如权利要求2所述的电路装置，其特征在于，
所述控制电路在与所述前级驱动器电路使所述第一驱动信号由高电平向低电平变化的时刻相比提前了所给的期间的时刻，将所述第一开关电路从导通设为断开。
4.如权利要求1至3中任一项所述的电路装置，其特征在于，
还包括电平转换器，
所述前级驱动器电路具有第一前级驱动器，所述第一前级驱动器向所述第一晶体管的所述第一栅极节点输出所述第一驱动信号，
在将所述高电位侧电源的电压设为VBB，将所述低电位侧电源的电压设为VSS，并将所述高电位侧电源与所述低电位侧电源之间的第二低电位侧电源的电压设为VSS2时，
所述第一前级驱动器向所述第一晶体管的所述第一栅极节点输出VBB～VSS2的振幅范围的所述第一驱动信号，
所述电平转换器将使所述第一开关电路导通、断开的控制信号的振幅范围向VBB～VSS2的振幅范围进行电平转换，
其中，VBB＞VSS2＞VSS。
5.如权利要求4所述的电路装置，其特征在于，
所述第一晶体管和所述第二晶体管为高耐压晶体管，
构成所述前级驱动器电路和所述第一开关电路的晶体管为低耐压晶体管。
6.如权利要求5所述的电路装置，其特征在于，
所述第一晶体管和所述第二晶体管为双扩散金属氧化物半导体结构的晶体管。
7.如权利要求6所述的电路装置，其特征在于，
包括第二开关电路，所述第二开关电路被设置在所述低电位侧电源的节点与所述第二晶体管的所述第二栅极节点之间，
在所述前级驱动器电路向所述第二晶体管的所述第二栅极节点输出高电平的所述第二驱动信号的期间内，所述控制电路将所述第二开关电路设为断开，
在所述前级驱动器电路使所述第二驱动信号由高电平变化到低电平时，所述控制电路将所述第二开关电路从断开设为导通。
8.如权利要求7所述的电路装置，其特征在于，
所述控制电路在从所述前级驱动器电路使所述第二驱动信号由高电平变化到低电平的时刻起经过了所给的期间后的时刻，将所述第二开关电路从断开设为导通。
9.如权利要求8所述的电路装置，其特征在于，
所述控制电路在与所述前级驱动器电路使所述第二驱动信号由低电平向高电平变化的时刻相比提前了所给的期间的时刻，将所述第二开关电路从导通设为断开。
10.如权利要求4所述的电路装置，其特征在于，
包括检测电路，所述检测电路对所述第一晶体管的所述第一栅极节点的电压电平的变化进行检测，
所述控制电路根据由所述检测电路检测到的检测结果，而生成使所述第一开关电路导通、断开的控制信号。
11.如权利要求4所述的电路装置，其特征在于，
所述桥接电路为H桥型的桥接电路，所述H桥型的桥接电路还具有P型的第三晶体管和N型的第四晶体管，其中，所述P型的第三晶体管被设置在所述高电位侧电源的节点与第二节点之间，所述N型的第四晶体管被设置在所述第二节点与所述低电位侧电源的节点之间，
所述电路装置还包括：
第三开关电路，其被设置在所述高电位侧电源的节点与所述第三晶体管的第三栅极节点之间；
第四开关电路，其被设置在所述低电位侧电源的节点与所述第四晶体管的第四栅极节点之间，
在所述前级驱动器电路向所述第三晶体管的所述第三栅极节点输出低电平的第三驱动信号的期间内，所述控制电路将所述第三开关电路设为断开，
在所述前级驱动器电路使所述第三驱动信号由低电平变化到高电平时，所述控制电路将所述第三开关电路从断开设为导通，
在所述前级驱动器电路向所述第四晶体管的所述第四栅极节点输出高电平的第四驱动信号的期间内，所述控制电路将所述第四开关电路设为断开，
在所述前级驱动器电路使所述第四驱动信号由高电平变化到低电平时，所述控制电路将所述第四开关电路从断开设为导通。
12.一种电子设备，其特征在于，
包括权利要求1至11中任一项所述的电路装置。
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