CN113615058A - 驱动电路、驱动系统 - Google Patents

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CN113615058A CN202080023904.XA CN202080023904A CN113615058A CN 113615058 A CN113615058 A CN 113615058A CN 202080023904 A CN202080023904 A CN 202080023904A CN 113615058 A CN113615058 A CN 113615058A
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雨贝太郎
池田明子
荒木健吾
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Abstract

提出了一种驱动电路，该驱动电路具有：驱动用NMOS晶体管和驱动用PMOS晶体管，所述驱动用NMOS晶体管和所述驱动用PMOS晶体管彼此共用的漏极与负载连接，所述驱动用NMOS晶体管具有设定为基准电位的源极，所述驱动用PMOS晶体管具有设定为第一电位的源极；第一双极型晶体管，其用于对驱动用PMOS晶体管的导通和截止进行控制；第一开关元件，其使驱动用NMOS晶体管的栅极和源极之间导通或不导通；以及第二开关元件，其使驱动用PMOS晶体管的栅极和源极之间导通或不导通。

Description

驱动电路、驱动系统
技术领域
本发明涉及驱动电路和驱动系统。
背景技术
以往，作为用于驱动马达的逆变器装置，公知有以下装置：设置有专用IC，该专用IC基于来自微控制器的指令，生成控制向马达赋予的电压的针对开关元件的信号(例如，参照专利文献1的图1)。
现有技术文献
专利文献
专利文献1：日本特许第5652240号
发明内容
发明要解决的课题
当在驱动马达等负载的驱动电路中设置有专用IC的情况下，设计的自由度高，因此与不设置专用IC的情况相比，在例如功耗、响应性、能量损耗等特性上有利，但在成本方面不利。
因此，本发明的目的在于，在对负载进行开关驱动的情况下，不使用专用IC地实现性能提高。
用于解决课题的手段
本申请的例示的第一发明是驱动电路，该驱动电路具有：驱动用NMOS晶体管和驱动用PMOS晶体管，所述驱动用NMOS晶体管和所述驱动用PMOS晶体管彼此共用的漏极与负载连接，所述驱动用NMOS晶体管具有设定为基准电位的源极，所述驱动用PMOS晶体管具有设定为第一电位的源极；第一双极型晶体管，其用于对驱动用PMOS晶体管的导通和截止进行控制；第一电阻，其一端与第一双极型晶体管的集电极连接，另一端设定为所述第一电位；第一开关元件，其使驱动用NMOS晶体管的栅极和源极之间导通或不导通；以及第二开关元件，其使驱动用PMOS晶体管的栅极和源极之间导通或不导通，驱动用NMOS晶体管的栅极与第一输入端子连接，该第一输入端子被输入在所述基准电位和比所述第一电位低的第二电位之间变动的第一脉冲信号，第一开关元件在第一脉冲信号为所述基准电位的情况下使驱动用NMOS晶体管的栅极和源极之间导通，在第一脉冲信号为所述第二电位的情况下使驱动用NMOS晶体管的栅极和源极之间不导通，第一双极型晶体管的基极与第二输入端子连接，该第二输入端子被输入在所述基准电位和所述第二电位之间变动的第二脉冲信号，第二开关元件在第二脉冲信号为所述基准电位的情况下使所述驱动用PMOS晶体管的栅极和源极之间导通，在第二脉冲信号为所述第二电位的情况下使驱动用PMOS晶体管的栅极和源极之间不导通。
发明效果
根据本发明，在对负载进行开关驱动的情况下，能够不使用专用IC地实现性能提高。
附图说明
图1是示出第一实施方式的马达驱动系统的系统结构的图。
图2是参照电路的电路图。
图3是第一实施方式的驱动电路的电路图。
图4是示出第一实施方式的驱动电路的动作的时序图。
图5是第二实施方式的驱动电路的电路图。
图6是示出第二实施方式的驱动电路的动作的时序图。
图7是第三实施方式的驱动电路的电路图。
图8是示出第三实施方式的驱动电路的动作的时序图。
图9是第四实施方式的驱动电路的电路图。
图10是第五实施方式的驱动电路的电路图。
图11是第六实施方式的驱动电路的电路图。
图12是第七实施方式的驱动电路的电路图。
图13是示出第七实施方式的驱动电路的动作的时序图。
具体实施方式
以下，对作为本发明的驱动系统的实施方式的马达驱动系统进行说明。
(1)第一实施方式
(1-1)系统结构
以下，参照附图对本发明的马达驱动系统的一个实施方式进行说明。
图1是示出实施方式的马达驱动系统1的系统结构的图。马达驱动系统1具有逆变器装置2、降压电源电路3、CPU(Central Processing Unit：中央处理单元)5以及三相交流马达M。CPU 5是微控制器的一例。
逆变器装置2具有三相电压生成部10和驱动电路组20，产生三相交流电力并提供给三相交流马达M。在三相交流马达M安装有检测转子位置的各相的霍尔传感器100。
在以下的说明中，电路内的节点或端子的电压是指以接地端电位GND(在以下的说明中，设为“GND电位”)为基准的电位。例如，在逆变器装置2中最高的电位是电源电位VM(+24V)，但由于GND电位可以视为0V，因此也适当地称为“电源电压VM”。
降压电源电路3将电源电压VM(+24V)降低到CPU 5动作所需的规定的电压(在本实施方式的例子中为+3.3V)而提供给CPU 5。
CPU 5向驱动电路组20的驱动电路21～23分别提供振幅为3.3V的脉冲信号。各驱动电路将来自CPU 5的脉冲信号转换为能够使三相电压生成部10内的MOS晶体管进行动作的信号电平。
在图1中，驱动电路21～23分别与节点N11～N13对应，分别相当于后述的驱动电路的输出端子。
(1-2)逆变器装置2的结构
以下，对逆变器装置2的结构进行详细说明。
如图1所示，逆变器装置2的三相电压生成部10具有作为低边开关的NMOS晶体管M11、M21、M31和作为高边开关的PMOS晶体管M12、M22、M32。由于三相交流马达M有时也以100％占空比进行动作，因此三相电压生成部10采用PMOS晶体管作为高边开关。
在本实施方式中，对于提供给三相交流马达M的三相交流电力的U相，设置有PMOS晶体管M12和NMOS晶体管M11。通过PMOS晶体管M12和NMOS晶体管M11进行开关动作，生成作为U相的输出电压的U相电压Vu。
同样地，对于提供给三相交流马达M的三相交流电力的V相，设置有PMOS晶体管M22和NMOS晶体管M21。通过PMOS晶体管M22和NMOS晶体管M21进行开关动作，生成作为V相的输出电压的V相电压Vv。对于提供给三相交流马达M的三相交流电力的W相，设置有PMOS晶体管M32和NMOS晶体管M31。通过PMOS晶体管M32和NMOS晶体管M31进行开关动作，生成作为W相的输出电压的W相电压Vw。
NMOS晶体管M11、M21、M31的源极设定为接地端电位GND。PMOS晶体管M12、M22、M32的源极与逆变器装置2的电源电压VM连接。
U相的NMOS晶体管M11和PMOS晶体管M12的共用的漏极(节点N11)与三相交流马达M的U相绕组(未图示)的一端连接。同样地，V相的NMOS晶体管M21和PMOS晶体管M22的共用的漏极(节点N12)与三相交流马达M的V相绕组(未图示)的一端连接。W相的NMOS晶体管M31和PMOS晶体管M32的共用的漏极(节点N13)与三相交流马达M的W相绕组(未图示)的一端连接。
CPU 5根据表示检测三相交流马达M的转子的位置的霍尔传感器100的各相的检测值的信号Hu、Hv、Hw来决定向驱动电路组20的驱动电路21～23提供的脉冲信号的占空比。另外，信号Hu、Hv、Hw是依次具有120度相位差的正弦波信号。CPU 5将所决定的占空比的脉冲信号提供给各驱动电路。提供给各驱动电路的脉冲信号的振幅是与CPU 5的动作电压相同的3.3V。
驱动电路组20的各驱动电路对振幅3.3V的来自CPU 5的脉冲信号进行电平转换，并输入给三相电压生成部10的PMOS晶体管的栅极和NMOS晶体管的栅极。驱动电路21向U相的NMOS晶体管M11和PMOS晶体管M12的各栅极输入电平转换后的脉冲信号。驱动电路22向V相的NMOS晶体管M21和PMOS晶体管M22的各栅极输入电平转换后的脉冲信号。驱动电路23向W相的NMOS晶体管M31和PMOS晶体管M32的各栅极输入电平转换后的脉冲信号。
根据由驱动电路21、22、23进行电平转换后的脉冲信号，对作为低边开关的NMOS晶体管M11、M21、M31和作为高边开关的PMOS晶体管M12、M22、M32的动作进行控制。
(1-3)驱动电路组20的结构
以下，参照图2对驱动电路组20的结构进行进一步详细说明。图2示出了具有驱动电路21以及三相电压生成部10中的与驱动电路21对应的U相的NMOS晶体管M11和PMOS晶体管M12的驱动电路的电路结构。
具有驱动电路22以及对应的V相的NMOS晶体管M21和PMOS晶体管M22的驱动电路、具有驱动电路23以及对应的W相的NMOS晶体管M31和PMOS晶体管M32的驱动电路与U相的情况相同。因此，以下仅对U相的情况进行说明，省略对V相和W相的重复说明。
(1-3-1)参照电路
在对本实施方式的驱动电路21进行说明之前，出于与驱动电路21进行对比的目的，参照图2对作为参照用的驱动电路的参照电路21R进行说明。另外，在图2中记载了三相电压生成部10的U相生成部11。
在U相生成部11中，NMOS晶体管M11(驱动用NMOS晶体管的例子)和PMOS晶体管M12(驱动用PMOS晶体管的例子)的共用的漏极与作为负载的三相交流马达M连接。NMOS晶体管M11的源极设定为接地端电位GND，PMOS晶体管M12的源极设定为电源电位VM。
参照电路21R基于在接地端电位GND(基准电位的例子)和3.3V(第二电位的例子)之间变动的输入端子P1和输入端子P2的电位，进行信号处理，使得NMOS晶体管M11和PMOS晶体管M12的栅极的电位在接地端电位GND和电源电压VM(+24V；第一电位的例子)之间变动。
从CPU 5分别向输入端子P1和输入端子P2输入在接地端电位GND和3.3V之间变动的彼此互补的脉冲信号VinL、脉冲信号VinH。
如图2所示，参照电路21R具有NPN晶体管Q1、电阻R1～R4以及电容器C1。
NPN晶体管Q1(第一双极型晶体管的一例)是为了控制PMOS晶体管M12的导通和截止而设置的。在参照电路21R中，考虑了MOS晶体管的栅极耐压而在高边侧设置有双极型晶体管(即，NPN晶体管Q1)。
电阻R4的一端与输入端子P1连接，电阻R4的另一端与NMOS晶体管M11的栅极连接。电阻R2(第一电阻的一例)的一端与NPN晶体管Q1的集电极连接，另一端设定为电源电压VM。
电阻R1的一端与NPN晶体管Q1的发射极连接，另一端设定为接地端电位GND。电阻R3和电容器C1与电阻R1并联连接。
参照电路21R的动作如下。
在低边，来自CPU 5的在接地端电位GND和3.3V之间变动的脉冲信号VinL经由电阻R4而直接输入到NMOS晶体管M11的栅极。当脉冲信号VinL为3.3V时，NMOS晶体管M11导通。当脉冲信号VinL为接地端电位GND时，NMOS晶体管M11截止。
在高边，当脉冲信号VinH为3.3V时，NPN晶体管Q1导通，由于在电阻R2中流动的集电极电流Ic所引起的压降，PMOS晶体管M12导通。当脉冲信号VinH为接地端电位GND时，NPN晶体管Q1截止，在电阻R2中不流动集电极电流Ic，PMOS晶体管M12也截止。另外，为了加速PMOS晶体管M12导通，利用作为加速电容器的电容器C1而使集电极电流Ic过渡性地增大。
参照电路21R存在以下课题。
(课题1)PMOS晶体管M12处于导通时的消耗电流大
在PMOS晶体管M12恒常导通的期间，NPN晶体管Q1处于导通，因此集电极电流Ic始终流动，因此消耗电流不为零。
(课题2)PMOS晶体管M12截止时的动作迟缓
PMOS晶体管M12截止时的时间由基于PMOS晶体管M12的栅极寄生电容和电阻R2的时间常数决定。因此，为了加速PMOS晶体管M12截止时的时间，需要减小电阻R2。另一方面，因电阻R2引起的压降量需要为PMOS晶体管M12导通时的栅极-源极间电压VGS的阈值电压以上，因此相应于减小电阻R2，需要使集电极电流Ic增大。即，PMOS晶体管M12截止时的时间与消耗电流为此消彼长的关系。
(课题3)NMOS晶体管M11处于导通时的导通电阻高
在参照电路21R中，将从CPU 5提供的3.3V的电压直接输入到NMOS晶体管M11，因此导通电阻高。为了降低导通电阻，需要使NMOS晶体管M11为导通时的脉冲信号VinL的电压增加到3.3V以上。
(课题4)NMOS晶体管M11和PMOS晶体管M12的自导通的裕量小
通过利用电容器C1使集电极电流Ic过渡性地增大，使PMOS晶体管M12的导通高速化，由此PMOS晶体管M12的开关损耗减小。但是，输出电压Vout高速上升，由此通过NMOS晶体管M11的栅极-漏极间电容，NMOS晶体管M11的栅极电位也高速上升，当栅极-源极电压超过阈值电压时，NMOS晶体管M11自导通。
相反，通过减小NMOS晶体管M11的栅极电阻R4，使NMOS晶体管M11的导通高速化，由此NMOS晶体管M11的开关损耗减小。但是，输出电压Vout高速降低，PMOS晶体管M12的栅极电位通过PMOS晶体管M12的栅极-漏极间电容而高速降低，当源极-栅极电压超过阈值电压时，PMOS晶体管M12自导通。
(1-3-2)本实施方式的驱动电路
鉴于参照电路21R的上述课题，本实施方式的驱动电路21是应对上述课题中的课题1、2、4的电路。
以下，参照图3和图4对本实施方式的驱动电路21进行说明。图3是本实施方式的驱动电路21的电路图。图4是示出本实施方式的驱动电路21的动作的时序图。
比较图3和图2可知，本实施方式的驱动电路21追加了NPN晶体管Q2、Q3、PMOS晶体管M3以及电阻R6(第二电阻的一例)，这些点与参照电路21R不同。
驱动电路21基于在接地端电位GND(基准电位的例子)和3.3V(第二电位的例子)之间变动的输入端子P11、P12、P21、P22的电位，进行信号处理，使得NMOS晶体管M11和PMOS晶体管M12的栅极电位在接地端电位GND和电源电压VM(+24V；第一电位的例子)之间变动。
从CPU 5分别向输入端子P11、P12输入在接地端电位GND和3.3V之间变动的彼此互补的脉冲信号VinL、VinLB。脉冲信号VinLB是使脉冲信号VinL(第一脉冲信号的一例)反相而得到的信号。输入端子P11是第一输入端子的一例。
从CPU 5分别向输入端子P21、P22输入在接地端电位GND和3.3V之间变动的彼此互补的脉冲信号VinH、VinHB。脉冲信号VinHB是使脉冲信号VinH(第二脉冲信号的一例)反相而得到的信号。输入端子P21是第二输入端子的一例。
脉冲信号VinL从输入端子P11经由电阻R4而输入到NMOS晶体管M11的栅极。
NPN晶体管Q3(第一开关元件和第二双极型晶体管的一例)是使NMOS晶体管M11的栅极和源极之间导通或不导通的元件。从输入端子P12向NPN晶体管Q3的基极输入脉冲信号VinLB。NPN晶体管Q3的发射极设定为接地端电位GND，NPN晶体管Q3的集电极与NMOS晶体管M11的栅极连接。NPN晶体管Q3在脉冲信号VinL为接地端电位GND的情况下，使NMOS晶体管M11的栅极和源极之间导通，在脉冲信号VinL为3.3V的情况下，使NMOS晶体管M11的栅极和源极之间不导通。
PMOS晶体管M3(第二开关元件的一例)是使PMOS晶体管M12的栅极和源极之间导通或不导通的元件。
PMOS晶体管M3的源极和漏极分别连接于电阻R2的两端。PMOS晶体管M3在脉冲信号VinH为接地端电位GND的情况下，使PMOS晶体管M12的栅极和源极之间导通，在脉冲信号VinH为3.3V的情况下，使PMOS晶体管M12的栅极和源极之间不导通。该导通和不导通的控制由NPN晶体管Q2进行。
从输入端子P21向NPN晶体管Q1的基极输入脉冲信号VinH，从输入端子P22向NPN晶体管Q2的基极输入脉冲信号VinHB。
电阻R5的一端连接于NPN晶体管Q2的发射极，另一端设定为接地端电位GND。电阻R7和电容器C3与电阻R5并联连接。电容器C3作为加速电容器发挥功能，使NPN晶体管Q2的集电极电流过渡性地增大。
NPN晶体管Q2的集电极连接于PMOS晶体管M3的栅极，并且经由负载电阻R6而连接于电源电压VM。
接下来，参照图4对驱动电路21的动作进行说明。
在图4中，示出了伴随着时间经过的脉冲信号VinH、VinHB、VinL、VinLB的波形、晶体管Q1～Q3、M11、M12、M3的动作状态(导通或截止)以及输出电压Vout的波形。
在图4的时序图中，在初始的时刻t1～t2的期间，脉冲信号VinL为接地端电位GND(以下，称为“低电平”)，脉冲信号VinLB为3.3V(以下，称为“高电平”)，脉冲信号VinH为低电平，脉冲信号VinHB为高电平。因此，在低边，NPN晶体管Q3导通，因此NMOS晶体管M11截止。在高边，NPN晶体管Q2导通，PMOS晶体管M3由于集电极电流在电阻R6上的压降量而导通。由于PMOS晶体管M3导通，从而PMOS晶体管M12的栅极-源极间电压不超过阈值，PMOS晶体管M12截止。
即，NMOS晶体管M11和PMOS晶体管M12均为截止，因此输出电压Vout为浮动状态(不稳定)。
当到达时刻t2时，脉冲信号VinL成为高电平，脉冲信号VinLB成为低电平。因此，NPN晶体管Q3截止，NMOS晶体管M11导通。由此，输出电压Vout从浮动状态降低到接地端电位GND。
另外，在高边，脉冲信号VinH、VinHB没有变化，因此PMOS晶体管M12保持截止。
当到达时刻t3时，脉冲信号VinL成为低电平，脉冲信号VinLB成为高电平。因此，NPN晶体管Q3导通，NMOS晶体管M11截止。另一方面，在高边，脉冲信号VinH、VinHB没有变化，因此PMOS晶体管M12保持截止。由此，输出电压Vout保持为接地端电位GND。
当到达时刻t4时，脉冲信号VinH成为高电平，脉冲信号VinHB成为低电平。因此，NPN晶体管Q1导通，NPN晶体管Q2截止。由于NPN晶体管Q2截止，从而在负载电阻R6中不再流动集电极电流，因此PMOS晶体管M3截止。通过NPN晶体管Q1的集电极电流在负载电阻R2中流动，由于电阻R2上的压降而导致PMOS晶体管M12的栅极-源极电压超过阈值。PMOS晶体管M12导通。
另一方面，在低边，脉冲信号VinL、VinLB没有变化，因此NMOS晶体管M11保持截止。
由此，PMOS晶体管M12导通，NMOS晶体管M11截止，因此输出电压Vout上升到电源电压VM。
当到达时刻t5时，各脉冲信号的电平成为与时刻t1相同的状态。即，NMOS晶体管M11和PMOS晶体管M12均为截止，因此输出电压Vout保持为电源电压VM。
时刻t6及以后，重复进行与时刻t2及以后相同的动作。
本实施方式的驱动电路21通过在高边设置有PMOS晶体管M3，能够在PMOS晶体管M12截止时使PMOS晶体管M12的栅极-源极电压迅速降低。即，即使在电阻R1和电阻R2采用了大值的情况下，也能够使PMOS晶体管M12截止时的动作高速化。即，即使在为了低功耗化而增大电阻R1和电阻R2的情况下，也能够维持PMOS晶体管M12截止时的动作的高速化。由此，通过本实施方式的驱动电路21，能够解决参照电路21R的课题1和课题2。
另外，通过在低边设置有NPN晶体管Q3，在NMOS晶体管M11截止时，能够使NMOS晶体管M11的栅极-源极间电压迅速降低，因此NMOS晶体管M11截止时的动作也能够高速化。
本实施方式的驱动电路21通过在低边设置有NPN晶体管Q3并在高边设置有PMOS晶体管M3，能够使NMOS晶体管M11和PMOS晶体管M12的自导通的裕量增加。
即，在输出电压Vout高速上升的情况下(例如，图4的时刻t4)，在本实施方式的驱动电路21中，NPN晶体管Q3处于导通，NMOS晶体管M11的栅极-源极间的阻抗低，因此NMOS晶体管M11的栅极电位难以通过栅极-漏极间电容而上升，因此NMOS晶体管M11的自导通的裕量增加。
相反，在输出电压Vout高速降低的情况下(例如，图4的时刻t6)，在本实施方式的驱动电路21中，PMOS晶体管M3处于导通，PMOS晶体管M12的栅极和源极之间的阻抗低，因此PMOS晶体管M12的栅极电位难以通过栅极-漏极电容而降低，因此PMOS晶体管M12的自导通的裕量增加。
由此，能够解决参照电路21R的课题4。
像以上所说明的那样，在本实施方式的马达驱动系统1中，驱动电路21～23对从CPU 5直接提供的脉冲信号进行电平转换，对三相电压生成部10的NMOS晶体管M11、M21、M31、PMOS晶体管M12、M22、M32进行驱动。因此，在对三相交流马达M进行开关驱动的情况下，不使用专用IC就能够实现性能提高。而且，通过使用本实施方式的驱动电路，具有能够解决参照电路21R的课题1、2、4的优点。
(2)第二实施方式
第二实施方式及以后的各实施方式的马达驱动系统与第一实施方式相比，仅驱动电路的结构不同，因此对驱动电路的不同点进行说明。
以下，参照图5和图6对第二实施方式的驱动电路21A进行说明。图5是第二实施方式的驱动电路21A的电路图。图6是示出第二实施方式的驱动电路21A的动作的时序图。
比较图5和图3可知，本实施方式的驱动电路21A追加了PMOS晶体管M4(第二PMOS晶体管的一例)，该点与第一实施方式的驱动电路21不同。PMOS晶体管M4的源极与PMOS晶体管M3的源极共同设定为电源电压VM。PMOS晶体管M4的漏极连接于PMOS晶体管M3的栅极。PMOS晶体管M4的栅极连接于PMOS晶体管M12的栅极。
在图6的时序图中，相对于图4的时序图，追加了PMOS晶体管M4的动作状态(导通或截止)。如图6所示，PMOS晶体管M4以在PMOS晶体管M3导通的情况下截止，在PMOS晶体管M3截止的情况下导通的方式进行动作。PMOS晶体管M4是为了使PMOS晶体管M3更高速地截止而设置的。
在图6中，在时刻t1，如上所述，NPN晶体管Q2导通，PMOS晶体管M3导通，因此PMOS晶体管M12为截止。由于PMOS晶体管M3为导通，因此PMOS晶体管M4的栅极-源极间电压不会超过阈值，PMOS晶体管M4截止。
在时刻t1～t4，脉冲信号VinH、VinHB没有变化，因此PMOS晶体管M4保持截止。
当达到时刻t4时，脉冲信号VinH成为高电平，脉冲信号VinHB成为低电平。于是，NPN晶体管Q1导通，NPN晶体管Q2截止。通过NPN晶体管Q1导通，集电极电流在电阻R2中流动，由于电阻R2的压降，从而PMOS晶体管M4导通，由此，PMOS晶体管M3迅速截止。即，PMOS晶体管M4进行动作，使得PMOS晶体管M3高速截止。通过PMOS晶体管M3高速截止，PMOS晶体管M12高速导通。
当到达时刻t5时，脉冲信号VinH成为低电平，脉冲信号VinHB成为高电平。于是，NPN晶体管Q1截止，NPN晶体管Q2导通。在电阻R2中没有电流流动，PMOS晶体管M12截止。NPN晶体管Q2的集电极电流在电阻R6中流动，由此PMOS晶体管M3导通，PMOS晶体管M4截止。
像以上所说明的那样，通过设置PMOS晶体管M4，能够比第一实施方式的驱动电路更迅速地使PMOS晶体管M12导通、截止。
(3)第三实施方式
以下，参照图7和图8对第三实施方式的驱动电路21B进行说明。图7是第三实施方式的驱动电路21B的电路图。图8是示出第三实施方式的驱动电路21B的动作的时序图。
比较图7和图3可知，本实施方式的驱动电路21B在NPN晶体管Q1的集电极与PMOS晶体管M12的栅极之间设置有由NPN晶体管Q5和PNP晶体管Q6构成的推挽电路，该点与第一实施方式的驱动电路21不同。另外，在驱动电路21B中，相对于驱动电路21，删除了电阻R3、R7和电容器C1、C7。
更具体而言，NPN晶体管Q5和PNP晶体管Q6的基极彼此连接于NPN晶体管Q1的集电极。NPN晶体管Q5和PNP晶体管Q6的发射极彼此经由电阻R41而连接于PMOS晶体管M12的栅极。NPN晶体管Q5的集电极设定为电源电压VM，PNP晶体管Q6的集电极设定为接地端电位GND。
在图8中，在时刻t1，NPN晶体管Q1为截止，NPN晶体管Q2导通。PMOS晶体管M3导通，因此PMOS晶体管M12为截止。此时，由于从电阻R2向NPN晶体管Q5的基极流动的电流，NPN晶体管Q5导通，PNP晶体管Q6为截止。
当到达时刻t4时，NPN晶体管Q1导通，NPN晶体管Q2截止。此时，在从PNP晶体管Q6的基极朝向NPN晶体管Q1的集电极的方向上基极电流流动，PMOS晶体管M12的栅极电位降低，PMOS晶体管M12导通。
当到达时刻t5时，NPN晶体管Q1为截止，NPN晶体管Q2导通。在该情况下，与时刻t1～t2的期间同样地，NPN晶体管Q5导通，PNP晶体管Q6为截止。在时刻t5～t6的期间，NMOS晶体管M11和PMOS晶体管M12均为截止，输出电压Vout维持电源电压VM，这一点与第一实施方式相同。
根据本实施方式的驱动电路21B，与第一实施方式的驱动电路21同样地，能够增大电阻R2、R6而实现低功耗，并且能够使PMOS晶体管M12截止时的动作高速。
(4)第四实施方式
以下，参照图9对第四实施方式的驱动电路21C进行说明。图9是第四实施方式的驱动电路21C的电路图。
比较图9和图5可知，本实施方式的驱动电路21C在低边设置有E部和F部，该点与第二实施方式的驱动电路21A不同。
E部具有PMOS晶体管M7(第三开关元件的一例)和电阻R18、R19。
F部为与相对于E部的PMOS晶体管M7而言的高边相同的电路结构。即，F部的电阻R12、R13、R14、R15、R16、R17、电容器C11、C4、NPN晶体管Q4、Q5以及PMOS晶体管M5、M6分别满足相当于高边的电阻R1、R2、R3、R5、R6、R7、电容器C1、C3、NPN晶体管Q1、Q2以及PMOS晶体管M3、M4。
在E部中，PMOS晶体管M7的源极设定为电源电压VM，PMOS晶体管M7的栅极连接于NPN晶体管Q4的集电极。在PMOS晶体管M7的漏极与接地端电位GND之间串联连接有电阻R18、R19，电阻R18和电阻R19的中间的节点连接于NMOS晶体管M11的栅极。PMOS晶体管M7是设置在NMOS晶体管M11的栅极与电源电压VM的节点之间的第三开关元件的一例。
在本实施方式的驱动电路21C中，低边的E部和F部是为了降低NMOS晶体管M11处于导通时的导通电阻而设置的。
与其他实施方式同样地，当脉冲信号VinL为高电平，脉冲信号VinLB为低电平时，NMOS晶体管M11导通。即，当脉冲信号VinL为高电平，脉冲信号VinLB为低电平时，NPN晶体管Q3、Q5为截止，NPN晶体管Q4为导通。此时，由于NPN晶体管Q4的集电极电流在电阻R13上的压降，从而PMOS晶体管M7导通，NMOS晶体管M11的栅极电位成为接地端电位GND与电源电压VM的中间电位。即，在脉冲信号VinL为高电平的情况下，作为开关元件的PMOS晶体管M7导通，将NMOS晶体管M11的栅极设定为接地端电位GND与电源电压VM的中间电位。
NMOS晶体管M11的栅极连接于电阻R18与电阻R19的中间的节点，因此上述中间电位是利用电阻R18和电阻R19对电位GND和电源电压VM进行分压而得到的值。例如，在电阻R1、R19的值相等的情况下，NMOS晶体管M11处于导通时的栅极-源极间电压成为VM/2(＝12V)，为比来自CPU 5的脉冲信号的高电平(3.3V)高的值，因此能够降低NMOS晶体管M11的导通电阻。
另一方面，在脉冲信号VinL为低电平，脉冲信号VinLB为高电平时，NPN晶体管Q3、Q5为导通，NPN晶体管Q4为截止。此时，PMOS晶体管M5导通，因此PMOS晶体管M7成为截止。即，在脉冲信号VinL为接地端电位GND的情况下，作为开关元件的PMOS晶体管M7不导通。NMOS晶体管M11的栅极电位降低，NMOS晶体管M11截止。
如上所述，根据本实施方式的驱动电路21C，能够提高NMOS晶体管M11处于导通时的栅极-源极间电压，因此能够降低NMOS晶体管M11的导通电阻。即，能够解决参照电路21R的课题3。
另外，图9的电路结构仅是例示，并不意味着需要全部的元件。
例如，在图9的电路结构中，在高边设置有PMOS晶体管M4，但也可以与第一实施方式的驱动电路21(参照图3)同样地，不要PMOS晶体管M4。
另外，在低边的F部，最低限度需要电阻R13、电阻R12以及NPN晶体管Q4，其他元件不是必须的。
(5)第五实施方式
以下，参照图10对第五实施方式的驱动电路21D进行说明。图10是第五实施方式的驱动电路21D的电路图。
比较图10和图7可知，本实施方式的驱动电路21D与第三实施方式的驱动电路21B相比，低边的电路结构不同。在本实施方式中，在低边具有特征，可以在高边采用在其他实施方式的任意实施方式中提示过的电路结构。因此，图10所示的高边的电路结构仅是例示。
本实施方式的驱动电路21D示出了能够使用例如5V电源的情况下的电路结构例。5V电源例如可以由降压电源电路3(参照图1)来生成。
如图10所示，驱动电路21D的低边电路包含有电阻R7、R4、R42以及由NMOS晶体管M10、PMOS晶体管M8、NMOS晶体管M9构成的CMOS逆变器。
向NMOS晶体管M10的栅极输入脉冲信号VinL。通过NMOS晶体管M10和电阻R7对脉冲信号VinL进行电平转换而输入给CMOS逆变器。CMOS逆变器的输出经由电阻R4、R42而输入到NMOS晶体管M11的栅极。
例如，在脉冲信号VinL为高电平时，NMOS晶体管M10导通，PMOS晶体管M8导通，经由电阻R4而向NMOS晶体管M11的栅极输入5V。另一方面，在脉冲信号VinL为低电平时，NMOS晶体管M10截止，NMOS晶体管M9导通。此时，经由电阻R42从NMOS晶体管M11的栅极提取电荷，该栅极的电位降低，NMOS晶体管M11截止。
根据本实施例的驱动电路21D，在NMOS晶体管M11处于导通时，栅极被输入5V，因此与被输入来自CPU 5的3.3V的情况相比，能够提高NMOS晶体管M11的栅极-源极间电压。因此，能够降低NMOS晶体管M11的导通电阻。
另外，通过设置电阻R4，R42，具有能够将NMOS晶体管M11的导通特性和截止特性设定为期望的特性的优点。例如，通过减小电阻R42，能够降低NMOS晶体管M11截止时的栅极的阻抗，能够增加自导通的裕量。
(6)第六实施方式
以下，参照图11对第六实施方式的驱动电路21E进行说明。图11是第六实施方式的驱动电路21E的电路图。
比较图11的本实施方式的驱动电路21E和第五实施方式的驱动电路21D(图10)可知，不同点在于，与电阻R4并联设置二极管D1来代替电阻R42。
在本实施例的驱动电路21E中，在NMOS晶体管M11要截止时，经由二极管D1提取NMOS晶体管M11的栅极电容中的电荷，使NMOS晶体管M11的栅极电位降低。
在上述的参照电路21R中，在使PMOS晶体管M12的导通高速化后的情况下，输出电压Vout高速上升，由此通过NMOS晶体管M11的栅极-漏极间电容，NMOS晶体管M11的栅极电位也高速上升，当栅极-源极间电压超过阈值电压时，NMOS晶体管M11自导通。
与此相对，在本实施方式的驱动电路21E中，NMOS晶体管M11的栅极-源极间电压被二极管D1钳位在0.7V左右，因此不会超过阈值电压，不会达到自导通。
(7)第七实施方式
以下，参照图12和图13对第七实施方式的驱动电路21F进行说明。图12是第七实施方式的驱动电路21F的电路图。图13是示出第七实施方式的驱动电路21F的动作的时序图。
本实施方式的驱动电路21F是第三实施方式的驱动电路21B(参照图7)的变形例。如图12所示，驱动电路21F在以下点与驱动电路21B不同。
(i)在低边，设置有NMOS晶体管M9来代替NPN晶体管Q3。
(ii)在NPN晶体管Q1、Q2的发射极与接地端电位GND之间设置有共用的电阻R1。
(iii)使输入端子P11、P22共用化，输入脉冲信号VinL。
(iv)使输入端子P12、P21共用化，输入脉冲信号VinH。
在本实施方式的驱动电路21F中，低边的NMOS晶体管M9和高边的PMOS晶体管M3是用于防止自导通的元件。
例如，当在时刻t2，NMOS晶体管M11导通，输出电压Vout降低至接地端电位GND的情况下，PMOS晶体管M3导通。因此，PMOS晶体管M12的栅极和源极之间的阻抗降低，因此能够防止PMOS晶体管M12的自导通。
例如，当在时刻t4，PMOS晶体管M12导通，输出电压Vout从接地端电位GND上升至电源电压VM的情况下，NMOS晶体管M9导通。因此，NMOS晶体管M11的栅极和源极之间的阻抗降低，因此能够防止NMOS晶体管M11自导通。
以上，对本发明的驱动电路和驱动系统的实施方式进行了详细说明，但本发明的范围不限于上述的实施方式。另外，上述的实施方式能够在不脱离本发明的主旨的范围内进行各种改良、变更。在多个实施方式中分别叙述的技术事项能够适当组合。例如，能够将特定实施方式的驱动电路的高边的电路结构与其他实施方式的驱动电路的低边的电路结构组合。
例如，在上述实施方式中，对通过基于霍尔传感器的位置信息的120度通电来进行三相电压生成部10的各驱动用MOS晶体管的导通和截止控制的情况进行了说明，但不限于此。各驱动用MOS晶体管的导通和截止控制方法也可以应用180度通电等其他通电控制方法。
标号说明
1：马达驱动系统；2：逆变器装置；3：降压电源电路；5：CPU；10：三相电压生成部；20：驱动电路组；21R：参照电路；21～23、21A、21B、21C、21D、21E、21F：驱动电路；N11～N13：节点；Vu：U相电压；Vv：V相电压；Vw：W相电压；M：三相交流马达；100：霍尔传感器。

Claims (6)

1.一种驱动电路，其具有：
驱动用NMOS晶体管和驱动用PMOS晶体管，所述驱动用NMOS晶体管和所述驱动用PMOS晶体管彼此共用的漏极与负载连接，所述驱动用NMOS晶体管具有设定为基准电位的源极，所述驱动用PMOS晶体管具有设定为第一电位的源极；
第一双极型晶体管，其用于对驱动用PMOS晶体管的导通和截止进行控制；
第一电阻，其一端与第一双极型晶体管的集电极连接，另一端设定为所述第一电位；
第一开关元件，其使驱动用NMOS晶体管的栅极和源极之间导通或不导通；以及
第二开关元件，其使驱动用PMOS晶体管的栅极和源极之间导通或不导通，
驱动用NMOS晶体管的栅极与第一输入端子连接，该第一输入端子被输入在所述基准电位和比所述第一电位低的第二电位之间变动的第一脉冲信号，
第一开关元件在第一脉冲信号为所述基准电位的情况下使驱动用NMOS晶体管的栅极和源极之间导通，在第一脉冲信号为所述第二电位的情况下使驱动用NMOS晶体管的栅极和源极之间不导通，
第一双极型晶体管的基极与第二输入端子连接，该第二输入端子被输入在所述基准电位和所述第二电位之间变动的第二脉冲信号，
第二开关元件在第二脉冲信号为所述基准电位的情况下使所述驱动用PMOS晶体管的栅极和源极之间导通，在第二脉冲信号为所述第二电位的情况下使驱动用PMOS晶体管的栅极和源极之间不导通。
2.根据权利要求1所述的驱动电路，其中，
第二开关元件是具有设定为所述第一电位的源极和与驱动用PMOS晶体管的栅极连接的漏极的PMOS晶体管，
所述驱动电路还具有：
第二双极型晶体管，其具有被输入第二脉冲信号的反相信号的基极、与所述PMOS晶体管的栅极连接的集电极以及连接于所述基准电位的发射极；以及
第二电阻，其一端与第二双极型晶体管的集电极连接，另一端设定为所述第一电位。
3.根据权利要求2所述的驱动电路，其中，
所述驱动电路还具有第二PMOS晶体管，该第二PMOS晶体管具有与所述PMOS晶体管的源极共同设定为所述第一电位的源极、与所述PMOS晶体管的栅极连接的漏极以及与驱动用PMOS晶体管的栅极连接的栅极。
4.根据权利要求1至3中的任意一项所述的驱动电路，其中，
所述驱动电路还具有由NPN晶体管和PNP晶体管构成的推挽电路，
所述NPN晶体管和所述PNP晶体管的基极彼此与所述第一双极型晶体管的集电极连接，
所述NPN晶体管和所述PNP晶体管的发射极彼此与驱动用PMOS晶体管的栅极连接，
所述NPN晶体管的集电极设定为所述第一电位，所述PNP晶体管的集电极设定为所述基准电位。
5.根据权利要求1至4中的任意一项所述的驱动电路，其中，
所述驱动电路具有第三开关元件，该第三开关元件设置在驱动用NMOS晶体管的栅极与所述第一电位的节点之间，
在第一脉冲信号为所述第二电位的情况下，第三开关元件导通，将驱动用NMOS晶体管的栅极设定为所述基准电位与所述第一电位的中间电位，
在第一脉冲信号为所述基准电位的情况下，第三开关元件不导通。
6.一种驱动系统，其具有：
权利要求1至5中的任意一项所述的驱动电路；以及
微控制器，
所述第一输入端子和所述第二输入端子的电位由所述微控制器设定。
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09200020A (ja) * 1996-01-17 1997-07-31 Fuji Electric Co Ltd レベルシフト回路
JP2006041571A (ja) * 2004-07-22 2006-02-09 Daiwa Industries Ltd Ｐｗｍモータ駆動回路
JP4768476B2 (ja) * 2006-03-03 2011-09-07 川崎重工業株式会社 自己消弧型半導体素子の駆動装置
WO2010023805A1 (ja) * 2008-08-26 2010-03-04 三菱電機株式会社 放電灯点灯装置
JP5537270B2 (ja) * 2009-07-13 2014-07-02 ローム株式会社 出力回路
JP6171451B2 (ja) * 2013-03-25 2017-08-02 セイコーエプソン株式会社 回路装置及び電子機器

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