WO2020195035A1 - 駆動回路、駆動システム - Google Patents

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WO2020195035A1
WO2020195035A1 PCT/JP2020/001295 JP2020001295W WO2020195035A1 WO 2020195035 A1 WO2020195035 A1 WO 2020195035A1 JP 2020001295 W JP2020001295 W JP 2020001295W WO 2020195035 A1 WO2020195035 A1 WO 2020195035A1
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gate
drive circuit
potential
nmos transistor
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眞樹 吉永
太郎 雨貝
明子 池田
健吾 荒木
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日本電産株式会社
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Definitions

  • the present invention relates to a drive circuit and a drive system.
  • an inverter device for driving a motor a device provided with a dedicated IC for generating a signal to a switch element that controls a voltage applied to the motor based on a command from a microcontroller is known (for example, a patent). See FIG. 1 in Document 1).
  • a dedicated IC When a dedicated IC is provided in a drive circuit that drives a load such as a motor, the degree of freedom in design is high, so that it is more advantageous in terms of characteristics such as power consumption, responsiveness, and energy loss than when a dedicated IC is not provided. However, it is disadvantageous in terms of cost.
  • an object of the present invention is to improve the performance without using a dedicated IC when the load is switched and driven.
  • An exemplary first invention of the present application is a driving NMOS transistor having a source set to a reference potential and a driving MOSFET transistor having a source set to a first potential, in which drains common to each other are connected to a load.
  • the gate of the driving NMOS transistor is connected to the first input terminal for inputting the first pulse signal fluctuating between the reference potential and the second potential lower than the first potential, and is connected to the first switch.
  • the element conducts conduction between the gate and source of the driving NMOS transistor when the first pulse signal is the reference potential, and between the gate and source of the driving NMOS transistor when the first pulse signal is the second potential.
  • the base of the first bipolar transistor is connected to a second input terminal for inputting a second pulse signal that fluctuates between the reference potential and the second potential, and the second switch element is connected to a second input terminal.
  • the gate and source of the driving MOSFET transistor are made conductive, and when the second pulse signal is the second potential, the gate and source of the driving MOSFET transistor are not connected. It is a drive circuit that makes it conductive.
  • FIG. 1 is a diagram showing a system configuration of the motor drive system 1 of the embodiment.
  • the motor drive system 1 includes an inverter device 2, a step-down power supply circuit 3, a CPU (Central Processing Unit) 5, and a three-phase AC motor M.
  • the CPU 5 is an example of a microcontroller.
  • the inverter device 2 includes a three-phase voltage generation unit 10 and a drive circuit group 20, generates three-phase AC power, and supplies the three-phase AC power to the three-phase AC motor M.
  • the three-phase AC motor M is equipped with a Hall sensor 100 for each phase that detects the position of the rotor.
  • the voltage of a node or terminal in the circuit means a potential based on the ground potential GND (in the following description, it is referred to as “GND potential”).
  • GND potential the highest potential in the inverter device 2
  • the GND potential can be regarded as 0V, it is also appropriately referred to as “power supply voltage VM”.
  • the step-down power supply circuit 3 reduces the power supply voltage VM (+ 24V) to a predetermined voltage required for the CPU 5 to operate (+ 3.3V in the example of the present embodiment) and supplies the power supply to the CPU 5.
  • the CPU 5 supplies a pulse signal having an amplitude of 3.3 V to each of the drive circuits 21 to 23 of the drive circuit group 20.
  • Each drive circuit converts the pulse signal from the CPU 5 into a signal level at which the MOS transistor in the three-phase voltage generator 10 can operate.
  • the drive circuits 21 to 23 correspond to the nodes N11 to N13, respectively, and correspond to the output terminals of the drive circuit described later.
  • the three-phase voltage generation unit 10 of the inverter device 2 includes NMOS transistors M11, M21, M31 as low-side switches, and NMOS transistors M12, M22, M32 as high-side switches. Since the three-phase AC motor M may operate with 100% duty, the three-phase voltage generator 10 uses a high-side switch as a NMOS transistor.
  • the MOSFET transistor M12 and the NMOS transistor M11 are provided for the U phase of the three-phase AC power supplied to the three-phase AC motor M.
  • the U-phase voltage Vu which is the U-phase output voltage, is generated by the switching operation between the MOSFET transistor M12 and the NMOS transistor M11.
  • the MPLS transistor M22 and the NMOS transistor M21 are provided for the V phase of the three-phase AC power supplied to the three-phase AC motor M.
  • a V-phase voltage Vv which is a V-phase output voltage, is generated by performing a switching operation between the NMOS transistor M22 and the NMOS transistor M21.
  • the MOSFET transistor M32 and the NMOS transistor M31 are provided for the W phase of the three-phase AC power supplied to the three-phase AC motor M.
  • a W-phase voltage Vw which is a W-phase output voltage, is generated by the switching operation between the MOSFET transistor M32 and the NMOS transistor M31.
  • the sources of the NMOS transistors M11, M21, and M31 are set to the ground potential GND.
  • the sources of the MOSFET transistors M12, M22, and M32 are connected to the power supply voltage VM of the inverter device 2.
  • the common drain (node N11) of the U-phase NMOS transistor M11 and the NMOS transistor M12 is connected to one end of the U-phase winding (not shown) of the three-phase AC motor M.
  • the common drain (node N12) of the V-phase NMOS transistor M21 and the NMOS transistor M22 is connected to one end of the V-phase winding (not shown) of the 3-phase AC motor M, and is a W-phase NMOS transistor.
  • a common drain (node N13) of the M31 and the MOSFET transistor M32 is connected to one end of a W-phase winding (not shown) of the 3-phase AC motor M.
  • the CPU 5 supplies the drive circuits 21 to 23 of the drive circuit group 20 based on the signals Hu, Hv, and Hw indicating the detection values of each phase of the Hall sensor 100 that detects the position of the rotor of the three-phase AC motor M. Determine the duty ratio of the pulse signal.
  • the signals Hu, Hv, and Hw are sinusoidal signals having a phase difference of 120 degrees in order.
  • the CPU 5 supplies a pulse signal having a determined duty ratio to each drive circuit.
  • the amplitude of the pulse signal supplied to each drive circuit is 3.3 V, which is the same as the operating voltage of the CPU 5.
  • Each drive circuit of the drive circuit group 20 converts the level of the pulse signal from the CPU 5 having an amplitude of 3.3 V and inputs it to the gate of the NMOS transistor and the gate of the MMOS transistor of the three-phase voltage generator 10.
  • the drive circuit 21 inputs a level-converted pulse signal to each gate of the U-phase NMOS transistor M11 and the MOSFET transistor M12.
  • the drive circuit 22 inputs a level-converted pulse signal to each gate of the V-phase NMOS transistor M21 and the MOSFET transistor M22.
  • the drive circuit 23 inputs a level-converted pulse signal to each gate of the W-phase NMOS transistor M31 and the MOSFET transistor M32.
  • the operation of the low-side switches M11, M21, and M31 and the high-side switches MOSFET transistors M12, M22, and M32 is controlled by the pulse signals level-converted by the drive circuits 21, 22, and 23.
  • FIG. 2 shows a circuit configuration of a drive circuit including a drive circuit 21 and a U-phase NMOS transistor M11 and a MOSFET transistor M12 corresponding to the drive circuit 21 in the three-phase voltage generation unit 10.
  • a drive circuit including a drive circuit 22, a corresponding V-phase NMOS transistor M21 and a MOSFET transistor M22, and a drive circuit 23, and a corresponding W-phase MOSFET transistor M31 and a MOSFET transistor M32.
  • the circuit is the same as for the U phase. Therefore, in the following, only the case of the U phase will be described, and the duplicate description of the V phase and the W phase will be omitted.
  • the reference circuit 21R which is a drive circuit for reference, will be described with reference to FIG. 2 for the purpose of comparing with the drive circuit 21. ..
  • the U-phase generation unit 11 of the three-phase voltage generation unit 10 is shown.
  • the common drain of the NMOS transistor M11 (example of the driving NMOS transistor) and the MPa transistor M12 (example of the driving MOSFET transistor) is connected to the three-phase AC motor M as a load.
  • the source of the NMOS transistor M11 is set to the ground potential GND and the source of the MOSFET transistor M12 is set to the power potential VM.
  • the reference circuit 21R is based on the potentials of the input terminal P1 and the input terminal P2 that fluctuate between the ground potential GND (example of the reference potential) and 3.3V (example of the second potential), and the NMOS transistor M11 and the MPa transistor Signal processing is performed so that the potential of the gate of M12 fluctuates between the ground potential GND and the power supply voltage VM (+ 24V; an example of the first potential).
  • the input terminals P1 and the input terminals P2 are input with the pulse signals VinL and the pulse signals VinH, which are complementary to each other and fluctuate between the ground potential GND and 3.3V, respectively, from the CPU 5.
  • the reference circuit 21R has an NPN transistor Q1, resistors R1 to R4, and a capacitor C1.
  • the NPN transistor Q1 (an example of the first bipolar transistor) is provided to control the on / off of the NMOS transistor M12.
  • a bipolar transistor (that is, an NPN transistor Q1) is provided on the high side in consideration of the gate withstand voltage of the MOS transistor.
  • One end of the resistor R4 is connected to the input terminal P1, and the other end of the resistor R4 is connected to the gate of the NMOS transistor M11.
  • One end of the resistor R2 (an example of the first resistor) is connected to the collector of the NPN transistor Q1, and the other end is set to the power supply voltage VM.
  • One end of the resistor R1 is connected to the emitter of the NPN transistor Q1 and the other end is set to the ground potential GND.
  • the resistor R3 and the capacitor C1 are connected in parallel with the resistor R1.
  • the operation of the reference circuit 21R is as follows.
  • a pulse signal VinL that fluctuates between the ground potential GND and 3.3V from the CPU 5 is directly input to the gate of the NMOS transistor M11 via the resistor R4.
  • the NMOS transistor M11 is turned on when the pulse signal VinL is 3.3V.
  • the NMOS transistor M11 is turned off.
  • the NPN transistor Q1 is turned on when the pulse signal VinH is 3.3 V
  • the MOSFET transistor M12 is turned on by the voltage drop due to the collector current Ic flowing through the resistor R2.
  • the NPN transistor Q1 When the pulse signal VinH is at the ground potential GND, the NPN transistor Q1 is turned off, the collector current Ic does not flow through the resistor R2, and the NMOS transistor M12 is also turned off.
  • the collector current Ic is transiently increased by the capacitor C1 which is a speed-up capacitor in order to accelerate the turn-on of the MOSFET transistor M12.
  • the reference circuit 21R has the following problems.
  • (Problem 1) Large current consumption when the MOSFET transistor M12 is on Since the NPN transistor Q1 is on during the period when the MOSFET transistor M12 is constantly on, the collector current Ic always flows, which consumes the current. The current does not go to zero.
  • the voltage drop due to the resistor R2 from the PMOS transistor M12 is required to be more than the threshold voltage of the gate-source voltage V GS at the ON time, minutes of reduced resistance R2, to increase the collector current Ic There is a need. That is, there is a trade-off relationship between the time when the MOSFET transistor M12 is turned off and the current consumption. (Problem 3) High on-resistance when the NMOS transistor M11 is on In the reference circuit 21R, the on-resistance is high because the 3.3 V voltage supplied from the CPU 5 is directly input to the NMOS transistor M11.
  • the gate potential of the NMOS transistor M11 also rises at high speed via the gate-drain capacitance of the NMOS transistor M11, and when the gate-source voltage exceeds the threshold voltage, the NMOS transistor M11 self-turns on.
  • the switching loss of the NMOS transistor M11 is reduced by reducing the gate resistance R4 of the NMOS transistor M11 and speeding up the turn-on of the NMOS transistor M11.
  • the gate potential of the epitaxial transistor M12 drops at high speed via the gate-drain capacitance of the epitaxial transistor M12, and the source-gate voltage exceeds the threshold voltage, the NMOS transistor M12 moves. Self-turn on.
  • FIG. 3 is a circuit diagram of the drive circuit 21 of the present embodiment.
  • FIG. 4 is a timing chart showing the operation of the drive circuit 21 of the present embodiment.
  • the drive circuit 21 of the present embodiment has the NPN transistors Q2 and Q3, the NMOS transistors M3, and the resistor R6 (an example of the second resistor) with respect to the reference circuit 21R. The difference is that and is added.
  • the drive circuit 21 is based on the potentials of the input terminals P11, P12, P21, P22 that fluctuate between the ground potential GND (example of reference potential) and 3.3V (example of second potential), and the NMOS transistor M11 and Signal processing is performed so that the potential of the gate of the epitaxial transistor M12 fluctuates between the ground potential GND and the power supply voltage VM (+ 24V; an example of the first potential).
  • the input terminals P11 and P12 are input from the CPU 5 with mutually complementary pulse signals VinL and VinLB that fluctuate between the ground potential GND and 3.3V, respectively.
  • the pulse signal VinLB is a signal inverted with respect to the pulse signal VinL (an example of the first pulse signal).
  • the input terminal P11 is an example of the first input terminal.
  • the input terminals P21 and P22 are input from the CPU 5 with mutually complementary pulse signals VinH and VinHB that fluctuate between the ground potential GND and 3.3V, respectively.
  • the pulse signal VinHB is a signal inverted with respect to the pulse signal VinH (an example of the second pulse signal).
  • the input terminal P21 is an example of the second input terminal.
  • a pulse signal VinL is input from the input terminal P11 to the gate of the NMOS transistor M11 via the resistor R4.
  • the NPN transistor Q3 (an example of a first switch element and a second bipolar transistor) is an element that conducts or does not conduct between the gate and source of the NMOS transistor M11.
  • a pulse signal VinLB is input from the input terminal P12 to the base of the NPN transistor Q3.
  • the emitter of the NPN transistor Q3 is set to the ground potential GND, and the collector of the NPN transistor Q3 is connected to the gate of the NMOS transistor M11.
  • the NPN transistor Q3 conducts between the gate and source of the NMOS transistor M11 when the pulse signal VinL has a ground potential GND, and does not conduct between the gate and source of the NMOS transistor M11 when the pulse signal VinL is 3.3V. And.
  • the MOSFET transistor M3 (an example of the second switch element) is an element that conducts or does not conduct between the gate and the source of the MOSFET transistor M12.
  • the source and drain of the MOSFET transistor M3 are connected to both ends of the resistor R2, respectively.
  • the MOSFET transistor M3 conducts between the gate and source of the NMOS transistor M12 when the pulse signal VinH has a ground potential GND, and does not conduct between the gate and source of the MOSFET transistor M12 when the pulse signal VinH is 3.3V. And. This conduction / non-conduction control is performed by the NPN transistor Q2.
  • the pulse signal VinH is input from the input terminal P21 to the base of the NPN transistor Q1, and the pulse signal VinHB is input to the base of the NPN transistor Q2 from the input terminal P22.
  • One end of the resistor R5 is connected to the emitter of the NPN transistor Q2, and the other end is set to the ground potential GND.
  • the resistor R7 and the capacitor C3 are connected in parallel with the resistor R5.
  • the capacitor C3 functions as a speed-up capacitor that transiently increases the collector current of the NPN transistor Q2.
  • the collector of the NPN transistor Q2 is connected to the gate of the NMOS transistor M3 and is connected to the power supply voltage VM via the load resistor R6.
  • the waveforms of the pulse signals VinH, VinHB, VinL, and VinLB according to the passage of time, the operating states (ON or OFF) of the transistors Q1 to Q3, M11, M12, and M3, and the waveform of the output voltage Vout are shown. Is shown.
  • the pulse signal VinL is referred to as a ground potential GND (hereinafter referred to as “L level”)
  • the pulse signal VinLB is referred to as 3.3V (hereinafter referred to as “H level”).
  • the pulse signal VinH is the L level
  • the pulse signal VinHB is the H level.
  • the NPN transistor Q3 is turned on, and the NMOS transistor M11 is turned off.
  • the NPN transistor Q2 is turned on, and the MOSFET transistor M3 is turned on by the voltage drop in the resistor R6 of the collector current.
  • the MOSFET transistor M3 is turned on, the gate-source voltage of the MOSFET transistor M12 does not exceed the threshold value, and the MOSFET transistor M12 is turned off. That is, since both the NMOS transistor M11 and the MOSFET transistor M12 are off, the output voltage Vout is in a floating state (indefinite).
  • the pulse signal VinL becomes the H level and the pulse signal VinLB becomes the L level. Therefore, the NPN transistor Q3 is turned off and the NMOS transistor M11 is turned on. As a result, the output voltage Vout drops from the floating state to the ground potential GND. Since there is no change in the pulse signals VinH and VinHB on the high side, the MOSFET transistor M12 remains off.
  • the pulse signal VinL becomes the L level and the pulse signal VinLB becomes the H level. Therefore, the NPN transistor Q3 is turned on and the NMOS transistor M11 is turned off. On the other hand, on the high side, the MOSFET transistors M12 remain off because there is no change in the pulse signals VinH, VinHB. Therefore, the output voltage Vout remains at the ground potential GND.
  • the pulse signal VinH becomes the H level and the pulse signal VinHB becomes the L level. Therefore, the NPN transistor Q1 is turned on and the NPN transistor Q2 is turned off.
  • the collector current does not flow through the load resistor R6, so that the epitaxial transistor M3 is turned off.
  • the voltage drop in the resistor R2 causes the gate-source voltage of the MOSFET transistor M12 to exceed the threshold value, and the MOSFET transistor M12 is turned on.
  • the NMOS transistors M11 remain off because there is no change in the pulse signals VinL, VinLB. Therefore, since the MOSFET transistor M12 is turned on and the NMOS transistor M11 is turned off, the output voltage Vout rises to the power supply voltage VM.
  • the level of each pulse signal is in the same state as time t1. That is, since both the NMOS transistor M11 and the NMOS transistor M12 are off, the output voltage Vout remains the power supply voltage VM. After time t6, the same operation as after time t2 is repeated.
  • the gate-source voltage of the MOSFET transistor M12 can be rapidly reduced when the MOSFET transistor M12 turns off. That is, even when the resistors R1 and R2 are set to large values, the operation when the MOSFET transistor M12 is turned off can be speeded up. That is, even when the resistors R1 and R2 are increased in order to reduce the power consumption, the high speed of operation when the MOSFET transistor M12 is turned off can be maintained. Therefore, the drive circuit 21 of the present embodiment can solve the problems 1 and 2 of the reference circuit 21R.
  • the gate-source voltage of the NMOS transistor M11 can be quickly reduced when the NMOS transistor M11 is turned off, so that the operation when the NMOS transistor M11 is turned off is also high speed. Can be converted.
  • the drive circuit 21 of the present embodiment is provided with the NPN transistor Q3 on the low side and the epitaxial transistor M3 on the high side, so that the self-turn-on margin of the NMOS transistor M11 and the NMOS transistor M12 can be increased. That is, when the output voltage Vout rises at a high speed (for example, at time t4 in FIG. 4), the NPN transistor Q3 is turned on in the drive circuit 21 of the present embodiment, and the impedance between the gate and source of the NMOS transistor M11 is low. Therefore, it is difficult for the gate potential of the NMOS transistor M11 to rise via the gate-drain capacitance. Therefore, the self-turn-on margin of the NMOS transistor M11 is increased.
  • the MOSFET transistor M3 is turned on in the drive circuit 21 of the present embodiment, and the impedance between the gate and the source of the MOSFET transistor M12 is increased. Since it is low, it is difficult for the gate potential of the NMOS transistor M12 to drop through the capacitance between the gate and drain. Therefore, the self-turn-on margin of the NMOS transistor M12 is increased. Therefore, the problem 4 of the reference circuit 21R can be solved.
  • the drive circuits 21 to 23 perform level conversion of the pulse signal directly supplied from the CPU 5, and the NMOS transistors M11, M21 of the three-phase voltage generation unit 10 Drives M31 and MOSFET transistors M12, M22, and M32. Therefore, when the three-phase AC motor M is switched and driven, performance improvement can be realized without using a dedicated IC. Further, by using the drive circuit of the present embodiment, there is an advantage that problems 1, 2 and 4 of the reference circuit 21R can be solved.
  • FIG. 5 is a circuit diagram of the drive circuit 21A of the second embodiment.
  • FIG. 6 is a timing chart showing the operation of the drive circuit 21A of the second embodiment.
  • a MOSFET transistor M4 an example of a second polyclonal transistor
  • the source of the MOSFET transistor M4 is set to the power supply voltage VM in common with the source of the MOSFET transistor M3.
  • the drain of the MOSFET transistor M4 is connected to the gate of the MOSFET transistor M3.
  • the gate of the MOSFET transistor M4 is connected to the gate of the MOSFET transistor M12.
  • the operating state (ON or OFF) of the MOSFET transistor M4 is added to the timing chart of FIG. As shown in FIG. 6, the MOSFET transistor M4 operates so as to be turned off when the MOSFET transistor M3 is on and turned on when the MOSFET transistor M3 is off. The MOSFET transistor M4 is provided to turn off the MOSFET transistor M3 at a higher speed.
  • the NPN transistor Q2 is turned on and the NMOS transistor M3 is turned on, so that the MOSFET transistor M12 is turned off. Since the MOSFET transistor M3 is on, the gate-source voltage of the MOSFET transistor M4 does not exceed the threshold value, and the MOSFET transistor M4 is off. Since there is no change in the pulse signals VinH and VinHB at times t1 to t4, the MOSFET transistor M4 remains off.
  • the pulse signal VinH becomes the H level and the pulse signal VinHB becomes the L level.
  • the NPN transistor Q1 is turned on and the NPN transistor Q2 is turned off.
  • the collector current flows through the resistor R2, and the voltage drop of the resistor R2 causes the MOSFET transistor M4 to be turned on, thereby promptly turning off the MOSFET transistor M3. That is, the MOSFET transistor M4 operates so as to turn off the MOSFET transistor M3 at high speed.
  • the MOSFET transistor M3 is turned off at high speed
  • the MOSFET transistor M12 is turned on at high speed.
  • the pulse signal VinH becomes the L level and the pulse signal VinHB becomes the H level.
  • the NPN transistor Q1 is turned off and the NPN transistor Q2 is turned on.
  • the collector current of the NPN transistor Q2 flows through the resistor R6, which turns on the MOSFET transistor M3 and turns off the MOSFET transistor M4.
  • the MOSFET transistor M12 can be turned on and off more quickly than the drive circuit of the first embodiment.
  • FIG. 7 is a circuit diagram of the drive circuit 21B of the third embodiment.
  • FIG. 8 is a timing chart showing the operation of the drive circuit 21B of the third embodiment.
  • the drive circuit 21B of the present embodiment has the drive circuit 21 of the first embodiment between the collector of the NPN transistor Q1 and the gate of the epitaxial transistor M12. The difference is that a push-pull circuit composed of an NPN transistor Q5 and a PNP transistor Q6 is provided. Further, in the drive circuit 21B, the resistors R3 and R7 and the capacitors C1 and C7 are deleted from the drive circuit 21.
  • the bases of the NPN transistor Q5 and the PNP transistor Q6 are connected to the collector of the NPN transistor Q1.
  • the emitters of the NPN transistor Q5 and the PNP transistor Q6 are connected to the gate of the NMOS transistor M12 via the resistor R41.
  • the collector of the NPN transistor Q5 is set to the power supply voltage VM, and the collector of the PNP transistor Q6 is set to the ground potential GND.
  • the NPN transistor Q1 is off and the NPN transistor Q2 is on. Since the MOSFET transistor M3 is on, the MOSFET transistor M12 is off. At this time, the NPN transistor Q5 is turned on by the current flowing from the resistor R2 to the base of the NPN transistor Q5, and the PNP transistor Q6 is turned off. At time t4, the NPN transistor Q1 is turned on and the NPN transistor Q2 is turned off. At this time, a base current flows from the base of the PNP transistor Q6 toward the collector of the NPN transistor Q1, the gate potential of the MOSFET transistor M12 drops, and the MOSFET transistor M12 turns on.
  • the NPN transistor Q1 is off and the NPN transistor Q2 is on.
  • the NPN transistor Q5 is on and the PNP transistor Q6 is off, as in the period t1 to t2. Since both the NMOS transistor M11 and the NMOS transistor M12 are turned off during the period from time t5 to t6, the output voltage Vout maintains the power supply voltage VM as in the first embodiment.
  • the resistors R2 and R6 are increased to realize low power consumption, and the operation when the MOSFET transistor M12 is turned off is performed. Can be fast.
  • FIG. 9 is a circuit diagram of the drive circuit 21C of the fourth embodiment.
  • the drive circuit 21C of the present embodiment is different from the drive circuit 21A of the second embodiment in that the E portion and the F portion are provided on the low side.
  • the E part has a NMOS transistor M7 (an example of a third switch element) and resistors R18 and R19.
  • the F section has the same circuit configuration as the high side with respect to the MOSFET transistor M7 of the E section.
  • the resistors R12, R13, R14, R15, R16, R17, the capacitors C11, C4, the NPN transistors Q4 and Q5, and the MIMO transistors M5 and M6 of the F section are the high-side resistors R1, R2, R3, respectively.
  • the source of the MOSFET transistor M7 is set to the power supply voltage VM, and the gate of the MOSFET transistor M7 is connected to the collector of the NPN transistor Q4.
  • Resistors R18 and R19 are connected in series between the drain of the MOSFET transistor M7 and the ground potential GND, and a node between the resistors R18 and R19 is connected to the gate of the NMOS transistor M11.
  • the MPLS transistor M7 is an example of a third switch element provided between the gate of the NMOS transistor M11 and the node of the power supply voltage VM.
  • the E portion and the F portion on the low side are provided to reduce the on-resistance when the NMOS transistor M11 is on.
  • the NMOS transistor M11 when the pulse signal VinL is at H level and the pulse signal VinLB is at L level, the NMOS transistor M11 is turned on. That is, when the pulse signal VinL is at H level and the pulse signal VinLB is at L level, the NPN transistors Q3 and Q5 are off and the NPN transistor Q4 is on.
  • the MOSFET transistor M7 is turned on by the voltage drop in the resistor R13 of the collector current of the NPN transistor Q4, and the gate potential of the NMOS transistor M11 becomes an intermediate potential between the ground potential GND and the power supply voltage VM. That is, when the pulse signal VinL is at H level, the NMOS transistor M7 as a switch element conducts, and the gate of the NMOS transistor M11 is set to the intermediate potential between the ground potential GND and the power supply voltage VM.
  • the intermediate potential is a value obtained by dividing the ground potential GND and the power supply voltage VM by the resistor R18 and the resistor R19.
  • the NPN transistors Q3 and Q5 are on and the NPN transistor Q4 is off.
  • the MOSFET transistor M5 since the MOSFET transistor M5 is turned on, the MOSFET transistor M7 is turned off. That is, when the pulse signal VinL has a ground potential GND, the MOSFET transistor M7 as a switch element becomes non-conducting. The gate potential of the NMOS transistor M11 drops and the NMOS transistor M11 turns off.
  • the gate-source voltage when the NMOS transistor M11 is on can be increased, so that the on-resistance of the NMOS transistor M11 can be reduced. it can. That is, the problem 3 of the reference circuit 21R can be solved.
  • the circuit configuration of FIG. 9 is merely an example, and is not intended to require all the elements.
  • the NMOS transistor M4 is provided on the high side, but the MOSFET transistor M4 may not be provided as in the drive circuit 21 (see FIG. 3) of the first embodiment.
  • the resistor R13, the resistor R12, and the NPN transistor Q4 are required at a minimum, and other elements are not necessarily required.
  • FIG. 10 is a circuit diagram of the drive circuit 21D of the fifth embodiment.
  • the drive circuit 21D of the present embodiment has a different low-side circuit configuration as compared with the drive circuit 21B of the third embodiment.
  • the present embodiment is characterized by the low side, and the high side can adopt the circuit configuration presented in any of the other embodiments. Therefore, the high-side circuit configuration shown in FIG. 10 is merely an example.
  • the drive circuit 21D of the present embodiment shows a circuit configuration example when, for example, a 5V power supply can be used.
  • the 5V power supply may be generated, for example, by the step-down power supply circuit 3 (see FIG. 1).
  • the low-side circuit of the drive circuit 21D includes a CMOS inverter composed of an NMOS transistor M10, a MPa transistor M8 and an NMOS transistor M9, and resistors R7, R4, R42.
  • a pulse signal VinL is input to the gate of the NMOS transistor M10.
  • the pulse signal VinL is level-shifted by the NMOS transistor M10 and the resistor R7 and input to the CMOS inverter.
  • the output of the CMOS inverter is input to the gate of the NMOS transistor M11 via the resistors R4 and R42.
  • the NMOS transistor M10 when the pulse signal VinL is at H level, the NMOS transistor M10 is turned on, the NMOS transistor M8 is turned on, and 5V is input to the gate of the NMOS transistor M11 via the resistor R4.
  • the NMOS transistor M10 when the pulse signal VinL is at the L level, the NMOS transistor M10 is turned off and the NMOS transistor M9 is turned on. At this time, an electric charge is drawn from the gate of the NMOS transistor M11 via the resistor R42, the potential of the gate is lowered, and the NMOS transistor M11 is turned off.
  • the drive circuit 21D of the present embodiment 5V is input to the gate when the NMOS transistor M11 is on, so that the gate source of the NMOS transistor M11 is higher than when 3.3V from the CPU 5 is input.
  • the inter-voltage can be increased. Therefore, the on-resistance of the NMOS transistor M11 can be reduced.
  • the resistors R4 and R42 there is an advantage that the on characteristic and the off characteristic of the NMOS transistor M11 can be set to desired characteristics. For example, by reducing the resistor R42, the impedance of the gate when the NMOS transistor M11 is off can be lowered, and the self-turn-on margin can be increased.
  • FIG. 11 is a circuit diagram of the drive circuit 21E of the sixth embodiment.
  • the drive circuit 21E of the present embodiment of FIG. 11 is provided with a diode D1 in parallel with the resistor R4 instead of the resistor R42. Is different.
  • the drive circuit 21E of the present embodiment when the NMOS transistor M11 is turned off, the electric charge in the gate capacitance of the NMOS transistor M11 is drawn out through the diode D1 to lower the gate potential of the NMOS transistor M11.
  • the output voltage Vout rises at a high speed, so that the gate potential of the NMOS transistor M11 also becomes faster via the gate-drain capacitance of the NMOS transistor M11.
  • the NMOS transistor M11 self-turns on.
  • the drive circuit 21E of the present embodiment since the gate-source voltage of the NMOS transistor M11 is clamped to about 0.7V by the diode D1, the threshold voltage is not exceeded and self-turn-on does not occur.
  • FIG. 12 is a circuit diagram of the drive circuit 21F of the seventh embodiment.
  • FIG. 13 is a timing chart showing the operation of the drive circuit 21F of the seventh embodiment.
  • the drive circuit 21F of the present embodiment is a modification of the drive circuit 21B (see FIG. 7) of the third embodiment. As shown in FIG. 12, the drive circuit 21F differs from the drive circuit 21B in the following points.
  • a common resistor R1 is provided between the emitters of the NPN transistors Q1 and Q2 and the ground potential GND.
  • Input terminals P11 and P22 are shared to input the pulse signal VinL.
  • Input terminals P12 and P21 are shared, and the pulse signal VinH is input.
  • the low-side NMOS transistor M9 and the high-side MOSFET transistor M3 are elements for preventing self-turn-on.
  • the NMOS transistor M11 is turned on at time t2 and the output voltage Vout drops to the ground potential GND, the NMOS transistor M3 is turned on. Therefore, the impedance between the gate and the source of the MOSFET transistor M12 is lowered, so that the self-turn-on of the MOSFET transistor M12 can be prevented.
  • the NMOS transistor M9 is turned on. Therefore, the impedance between the gate and the source of the NMOS transistor M11 is lowered, so that the self-turn-on of the NMOS transistor M11 can be prevented.
  • each drive MOS transistor of the three-phase voltage generation unit 10 is performed by 120-degree energization based on the position information of the Hall sensor has been described, but this is not the case. ..
  • another energization control method such as 180 degree energization may be applied.

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Abstract

互いに共通のドレインが負荷に接続され、基準電位に設定されるソースを有する駆動用ＮＭＯＳトランジスタ、および、第１電位に設定されるソースを有する駆動用ＰＭＯＳトランジスタと、駆動用ＰＭＯＳトランジスタのオン／オフを制御するための第１のバイポーラトランジスタと、駆動用ＮＭＯＳトランジスタのゲート・ソース間を導通又は非導通とする第１のスイッチ素子と、駆動用ＰＭＯＳトランジスタのゲート・ソース間を導通又は非導通とする第２のスイッチ素子と、を備える駆動回路が提案される。

Description

駆動回路、駆動システム
　本発明は、駆動回路および駆動システムに関する。
　従来、モータを駆動するためのインバータ装置として、マイクロコントローラからの指令に基づき、モータに与える電圧を制御するスイッチ素子に対する信号を生成する専用ＩＣが設けられたものが知られている（例えば、特許文献１の図１を参照）。
特許第５６５２２４０号
　モータ等の負荷を駆動する駆動回路において専用ＩＣを設ける場合には、設計の自由度が高いため、専用ＩＣを設けない場合よりも、例えば消費電力、応答性、エネルギー損失等の特性上で有利であるが、コスト面では不利である。
　そこで、本発明は、負荷をスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現することを目的とする。
　本願の例示的な第１発明は、互いに共通のドレインが負荷に接続され、基準電位に設定されるソースを有する駆動用ＮＭＯＳトランジスタ、および、第１電位に設定されるソースを有する駆動用ＰＭＯＳトランジスタと、駆動用ＰＭＯＳトランジスタのオン／オフを制御するための第１のバイポーラトランジスタと、一端が第１のバイポーラトランジスタのコレクタに接続され、他端が前記第１電位に設定される第１の抵抗と、駆動用ＮＭＯＳトランジスタのゲート・ソース間を導通又は非導通とする第１のスイッチ素子と、駆動用ＰＭＯＳトランジスタのゲート・ソース間を導通又は非導通とする第２のスイッチ素子と、を備え、駆動用ＮＭＯＳトランジスタのゲートは、前記基準電位と、前記第１電位よりも低い第２電位と、の間で変動する第１パルス信号を入力する第１入力端子に接続され、第１のスイッチ素子は、第１パルス信号が前記基準電位である場合に駆動用ＮＭＯＳトランジスタのゲート・ソース間を導通とし、第１パルス信号が前記第２電位である場合に駆動用ＮＭＯＳトランジスタのゲート・ソース間を非導通とし、第１のバイポーラトランジスタのベースは、前記基準電位と前記第２電位との間で変動する第２パルス信号を入力する第２入力端子に接続され、第２のスイッチ素子は、第２パルス信号が前記基準電位である場合に前記駆動用ＰＭＯＳトランジスタのゲート・ソース間を導通とし、第２パルス信号が前記第２電位である場合に駆動用ＰＭＯＳトランジスタのゲート・ソース間を非導通とする、駆動回路である。
　本発明によれば、負荷をスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現することができる。
第１の実施形態のモータ駆動システムのシステム構成を示す図である。 参照回路の回路図である。 第１の実施形態の駆動回路の回路図である。 第１の実施形態の駆動回路の動作を示すタイミングチャートである。 第２の実施形態の駆動回路の回路図である。 第２の実施形態の駆動回路の動作を示すタイミングチャートである。 第３の実施形態の駆動回路の回路図である。 第３の実施形態の駆動回路の動作を示すタイミングチャートである。 第４の実施形態の駆動回路の回路図である。 第５の実施形態の駆動回路の回路図である。 第６の実施形態の駆動回路の回路図である。 第７の実施形態の駆動回路の回路図である。 第７の実施形態の駆動回路の動作を示すタイミングチャートである。
　以下、本発明の駆動システムの実施形態であるモータ駆動システムについて説明する。
　（１）第１の実施形態
　（１－１）システム構成
　以下、本発明のモータ駆動システムの一実施形態について図面を参照して説明する。
　 図１は、実施形態のモータ駆動システム１のシステム構成を示す図である。モータ駆動システム１は、インバータ装置２、降圧電源回路３、ＣＰＵ（Central Processing Unit）５、および、３相交流モータＭを備える。ＣＰＵ５は、マイクロコントローラの例である。
　インバータ装置２は、３相電圧生成部１０および駆動回路群２０を備え、３相交流電力を発生させて３相交流モータＭに供給する。３相交流モータＭには、回転子の位置を検出する相ごとのホールセンサ１００が取り付けられている。
　以下の説明において、回路内のノードまたは端子の電圧は、グランド電位ＧＮＤ（以下の説明では、「ＧＮＤ電位」とする。）を基準とした電位を意味している。例えば、インバータ装置２において最も高い電位は電源電位ＶＭ（＋２４Ｖ）であるが、ＧＮＤ電位は０Ｖとみなしてよいため、適宜、「電源電圧ＶＭ」ともいう。
　降圧電源回路３は、電源電圧ＶＭ（＋２４Ｖ）をＣＰＵ５が動作するのに必要となる所定の電圧（本実施形態の例では、＋３．３Ｖ）まで低下させてＣＰＵ５に供給する。
　ＣＰＵ５は、駆動回路群２０の駆動回路２１～２３の各々に対して、振幅が３．３Ｖのパルス信号を供給する。各駆動回路は、ＣＰＵ５からのパルス信号を、３相電圧生成部１０内のＭＯＳトランジスタを動作可能となる信号レベルに変換する。
　図１では、駆動回路２１～２３がそれぞれ、ノードＮ１１～Ｎ１３に対応しており、それぞれ後述する駆動回路の出力端子に相当する。
　（１－２）インバータ装置２の構成
　以下、インバータ装置２の構成を詳細に説明する。
　図１に示すように、インバータ装置２の３相電圧生成部１０は、ローサイドスイッチとしてのＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１、および、ハイサイドスイッチとしてのＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２を備える。３相交流モータＭは１００％デューティで動作する場合もあるため、３相電圧生成部１０は、ハイサイドスイッチをＰＭＯＳトランジスタとしている。
　本実施形態では、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１は、３相交流モータＭに供給される３相交流電力のＵ相に対して設けられる。ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１とがスイッチング動作を行うことによりＵ相の出力電圧であるＵ相電圧Ｖｕが生成される。
　同様に、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２１は、３相交流モータＭに供給される３相交流電力のＶ相に対して設けられる。ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２１とがスイッチング動作を行うことによりＶ相の出力電圧であるＶ相電圧Ｖｖが生成される。ＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３１は、３相交流モータＭに供給される３相交流電力のＷ相に対して設けられる。ＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３１とがスイッチング動作を行うことによりＷ相の出力電圧であるＷ相電圧Ｖｗが生成される。
　ＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１のソースは、グランド電位ＧＮＤに設定されている。ＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２のソースは、インバータ装置２の電源電圧ＶＭに接続されている。
　Ｕ相のＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２の共通のドレイン（ノードＮ１１）は、３相交流モータＭのＵ相の巻線（図示せず）の一端に接続される。同様に、Ｖ相のＮＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２の共通のドレイン（ノードＮ１２）は、３相交流モータＭのＶ相の巻線（図示せず）の一端に接続され、Ｗ相のＮＭＯＳトランジスタＭ３１とＰＭＯＳトランジスタＭ３２の共通のドレイン（ノードＮ１３）は、３相交流モータＭのＷ相の巻線（図示せず）の一端に接続される。
　ＣＰＵ５は、３相交流モータＭの回転子の位置を検出するホールセンサ１００の各相の検出値を示す信号Ｈｕ，Ｈｖ，Ｈｗに基づいて、駆動回路群２０の駆動回路２１～２３に供給するパルス信号のデューティ比を決定する。なお、信号Ｈｕ，Ｈｖ，Ｈｗは、順に１２０度ずつ位相差がある正弦波信号である。ＣＰＵ５は、決定したデューティ比のパルス信号を各駆動回路に供給する。各駆動回路に供給されるパルス信号の振幅は、ＣＰＵ５の動作電圧と同一の３．３Ｖである。
　駆動回路群２０の各駆動回路は、振幅３．３ＶのＣＰＵ５からのパルス信号をレベル変換し、３相電圧生成部１０のＰＭＯＳトランジスタのゲートとＭＭＯＳトランジスタのゲートに入力する。駆動回路２１は、Ｕ相のＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２の各ゲートに対してレベル変換したパルス信号を入力する。駆動回路２２は、Ｖ相のＮＭＯＳトランジスタＭ２１およびＰＭＯＳトランジスタＭ２２の各ゲートに対してレベル変換したパルス信号を入力する。駆動回路２３は、Ｗ相のＮＭＯＳトランジスタＭ３１およびＰＭＯＳトランジスタＭ３２の各ゲートに対してレベル変換したパルス信号を入力する。
　駆動回路２１，２２，２３によってレベル変換されたパルス信号によって、ローサイドスイッチであるＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１およびハイサイドスイッチであるＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２の動作が制御される。
　（１－３）駆動回路群２０の構成
　以下、駆動回路群２０の構成について、図２を参照してさらに詳しく説明する。図２は、駆動回路２１と、３相電圧生成部１０において駆動回路２１に対応するＵ相のＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２と、を備えた駆動回路の回路構成を示している。
　駆動回路２２と、対応するＶ相のＮＭＯＳトランジスタＭ２１およびＰＭＯＳトランジスタＭ２２と、を備えた駆動回路、および、駆動回路２３と、対応するＷ相のＮＭＯＳトランジスタＭ３１およびＰＭＯＳトランジスタＭ３２と、を備えた駆動回路は、Ｕ相の場合と同じである。そのため、以下ではＵ相の場合についてのみ説明し、Ｖ相およびＷ相についての重複説明は省略する。
　（１－３－１）参照回路
　本実施形態の駆動回路２１について説明する前に駆動回路２１と対比する目的で、参照用の駆動回路である参照回路２１Ｒについて、図２を参照して説明する。なお、図２において、３相電圧生成部１０のＵ相生成部１１を記載してある。
　Ｕ相生成部１１では、ＮＭＯＳトランジスタＭ１１（駆動用ＮＭＯＳトランジスタの例）およびＰＭＯＳトランジスタＭ１２（駆動用ＰＭＯＳトランジスタの例）の共通のドレインが、負荷としての３相交流モータＭに接続される。ＮＭＯＳトランジスタＭ１１のソースがグランド電位ＧＮＤに設定され、ＰＭＯＳトランジスタＭ１２のソースが電源電位ＶＭに設定される。
　参照回路２１Ｒは、グランド電位ＧＮＤ（基準電位の例）と３．３Ｖ（第２電位の例）との間で変動する入力端子Ｐ１および入力端子Ｐ２の電位に基づいて、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２のゲートの電位が、グランド電位ＧＮＤと電源電圧ＶＭ（＋２４Ｖ；第１電位の例）との間で変動するように信号処理する。
　入力端子Ｐ１と入力端子Ｐ２にはそれぞれＣＰＵ５から、グランド電位ＧＮＤと３．３Ｖの間で変動する互いに相補的なパルス信号ＶｉｎＬ，パルス信号ＶｉｎＨが入力される。
　図２に示すように、参照回路２１Ｒは、ＮＰＮトランジスタＱ１と、抵抗Ｒ１～Ｒ４と、キャパシタＣ１とを有する。
　ＮＰＮトランジスタＱ１（第１のバイポーラトランジスタの一例）は、ＰＭＯＳトランジスタＭ１２のオン／オフを制御するために設けられる。参照回路２１Ｒでは、ＭＯＳトランジスタのゲート耐圧を考慮して、ハイサイド側でバイポーラトランジスタ（つまり、ＮＰＮトランジスタＱ１）を設けている。
　抵抗Ｒ４の一端が入力端子Ｐ１に接続され、抵抗Ｒ４の他端がＮＭＯＳトランジスタＭ１１のゲートに接続される。抵抗Ｒ２（第１の抵抗の一例）の一端がＮＰＮトランジスタＱ１のコレクタに接続され、他端が電源電圧ＶＭに設定される。
　抵抗Ｒ１の一端がＮＰＮトランジスタＱ１のエミッタに接続され、他端がグランド電位ＧＮＤに設定される。抵抗Ｒ１に並列に、抵抗Ｒ３とキャパシタＣ１が接続される。
　参照回路２１Ｒの動作は以下のとおりである。
　ローサイドでは、抵抗Ｒ４を介してＣＰＵ５からのグランド電位ＧＮＤと３．３Ｖの間で変動するパルス信号ＶｉｎＬがＮＭＯＳトランジスタＭ１１のゲートに直接入力される。パルス信号ＶｉｎＬが３．３ＶのときにＮＭＯＳトランジスタＭ１１がオンする。パルス信号ＶｉｎＬがグランド電位ＧＮＤのときはＮＭＯＳトランジスタＭ１１がオフする。
　ハイサイドでは、パルス信号ＶｉｎＨが３．３ＶのときにＮＰＮトランジスタＱ１がオンし、抵抗Ｒ２に流れるコレクタ電流Ｉｃによる電圧降下によってＰＭＯＳトランジスタＭ１２がオンする。パルス信号ＶｉｎＨがグランド電位ＧＮＤのときにはＮＰＮトランジスタＱ１がオフして抵抗Ｒ２にコレクタ電流Ｉｃが流れず、ＰＭＯＳトランジスタＭ１２もオフする。なお、ＰＭＯＳトランジスタＭ１２のターンオンを速めるため、スピードアップコンデンサであるキャパシタＣ１によってコレクタ電流Ｉｃを過渡的に増大させている。
　参照回路２１Ｒは、以下の課題がある。
　（課題１）ＰＭＯＳトランジスタＭ１２がオンしているときの消費電流が大きい
　ＰＭＯＳトランジスタＭ１２が定常的にオンしている期間ではＮＰＮトランジスタＱ１がオンしているため、コレクタ電流Ｉｃが常に流れることから消費電流がゼロにはならない。
　（課題２）ＰＭＯＳトランジスタＭ１２がオフするときの動作が遅い
　ＰＭＯＳトランジスタＭ１２がオフするときの時間は、ＰＭＯＳトランジスタＭ１２のゲート寄生容量と抵抗Ｒ２による時定数によって定まる。そのため、ＰＭＯＳトランジスタＭ１２がオフするときの時間を速めるためには抵抗Ｒ２を小さくする必要がある。その一方で、抵抗Ｒ２による電圧降下分はＰＭＯＳトランジスタＭ１２がオン時のゲート・ソース間電圧ＶＧＳの閾値電圧以上とする必要があることから、抵抗Ｒ２を小さくした分、コレクタ電流Ｉｃを増大させる必要がある。すなわち、ＰＭＯＳトランジスタＭ１２がオフするときの時間と、消費電流とはトレードオフの関係にある。
　（課題３）ＮＭＯＳトランジスタＭ１１がオンしているときのオン抵抗が高い
　参照回路２１Ｒでは、ＣＰＵ５から供給される３．３Ｖの電圧を直接ＮＭＯＳトランジスタＭ１１に入力しているため、オン抵抗が高い。オン抵抗を下げるためには、ＮＭＯＳトランジスタＭ１１がオンしているときのパルス信号ＶｉｎＬの電圧を３．３Ｖよりも増加させる必要がある。
　（課題４）ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２のセルフターンオンのマージンが小さい
　キャパシタＣ１によってコレクタ電流Ｉｃを過渡的に増大させてＰＭＯＳトランジスタＭ１２のターンオンを高速化することで、ＰＭＯＳトランジスタＭ１２のスイッチング損失は低減する。しかし、出力電圧Ｖｏｕｔが高速に上昇することで、ＮＭＯＳトランジスタＭ１１のゲート・ドレイン間容量を介してＮＭＯＳトランジスタＭ１１のゲート電位も高速に上昇し、ゲート・ソース間電圧が閾値電圧を超えるとＮＭＯＳトランジスタＭ１１がセルフターンオンする。
　逆に、ＮＭＯＳトランジスタＭ１１のゲート抵抗Ｒ４を小さくし、ＮＭＯＳトランジスタＭ１１のターンオンを高速化することで、ＮＭＯＳトランジスタＭ１１のスイッチング損失は低減する。しかし、出力電圧Ｖｏｕｔが高速に下降し、ＰＭＯＳトランジスタＭ１２のゲート・ドレイン間容量を介してＰＭＯＳトランジスタＭ１２のゲート電位が高速に下降し、ソース・ゲート間電圧が閾値電圧を超えるとＰＭＯＳトランジスタＭ１２がセルフターンオンする。
　（１－３－２）本実施形態の駆動回路
　参照回路２１Ｒの上述した課題に鑑み、本実施形態の駆動回路２１は、上述した課題のうち、課題１，２および４に対処した回路である。
　以下、本実施形態の駆動回路２１について、図３および図４を参照して説明する。図３は、本実施形態の駆動回路２１の回路図である。図４は、本実施形態の駆動回路２１の動作を示すタイミングチャートである。
　図３を図２と比較してわかるように、本実施形態の駆動回路２１は参照回路２１Ｒに対して、ＮＰＮトランジスタＱ２，Ｑ３と、ＰＭＯＳトランジスタＭ３と、抵抗Ｒ６（第２の抵抗の一例）とが追加された点が異なる。
　駆動回路２１は、グランド電位ＧＮＤ（基準電位の例）と３．３Ｖ（第２電位の例）との間で変動する入力端子Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２の電位に基づいて、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２のゲートの電位が、グランド電位ＧＮＤと電源電圧ＶＭ（＋２４Ｖ；第１電位の例）との間で変動するように信号処理する。
　入力端子Ｐ１１，Ｐ１２にはそれぞれＣＰＵ５から、グランド電位ＧＮＤと３．３Ｖの間で変動する互いに相補的なパルス信号ＶｉｎＬ，ＶｉｎＬＢが入力される。パルス信号ＶｉｎＬＢは、パルス信号ＶｉｎＬ（第１パルス信号の一例）に対して反転した信号である。入力端子Ｐ１１は、第１入力端子の一例である。
　入力端子Ｐ２１，Ｐ２２にはそれぞれＣＰＵ５から、グランド電位ＧＮＤと３．３Ｖの間で変動する互いに相補的なパルス信号ＶｉｎＨ，ＶｉｎＨＢが入力される。パルス信号ＶｉｎＨＢは、パルス信号ＶｉｎＨ（第２パルス信号の一例）に対して反転した信号である。入力端子Ｐ２１は、第２入力端子の一例である。
　ＮＭＯＳトランジスタＭ１１のゲートには、抵抗Ｒ４を介して入力端子Ｐ１１からパルス信号ＶｉｎＬが入力される。
　ＮＰＮトランジスタＱ３（第１のスイッチ素子および第２のバイポーラトランジスタの一例）は、ＮＭＯＳトランジスタＭ１１のゲート・ソース間を導通又は非導通とする素子である。ＮＰＮトランジスタＱ３のベースには、入力端子Ｐ１２からパルス信号ＶｉｎＬＢが入力される。ＮＰＮトランジスタＱ３のエミッタはグランド電位ＧＮＤに設定され、ＮＰＮトランジスタＱ３のコレクタはＮＭＯＳトランジスタＭ１１のゲートに接続される。ＮＰＮトランジスタＱ３は、パルス信号ＶｉｎＬがグランド電位ＧＮＤである場合にＮＭＯＳトランジスタＭ１１のゲート・ソース間を導通とし、パルス信号ＶｉｎＬが３．３Ｖである場合にＮＭＯＳトランジスタＭ１１のゲート・ソース間を非導通とする。
　ＰＭＯＳトランジスタＭ３（第２のスイッチ素子の一例）は、ＰＭＯＳトランジスタＭ１２のゲート・ソース間を導通又は非導通とする素子である。
　ＰＭＯＳトランジスタＭ３のソースおよびドレインは、それぞれ抵抗Ｒ２の両端に接続される。ＰＭＯＳトランジスタＭ３は、パルス信号ＶｉｎＨがグランド電位ＧＮＤである場合にＰＭＯＳトランジスタＭ１２のゲート・ソース間を導通とし、パルス信号ＶｉｎＨが３．３Ｖである場合にＰＭＯＳトランジスタＭ１２のゲート・ソース間を非導通とする。この導通／非導通の制御は、ＮＰＮトランジスタＱ２によって行われる。
　ＮＰＮトランジスタＱ１のベースには入力端子Ｐ２１からパルス信号ＶｉｎＨが入力され、ＮＰＮトランジスタＱ２のベースには入力端子Ｐ２２からパルス信号ＶｉｎＨＢが入力される。
　抵抗Ｒ５の一端がＮＰＮトランジスタＱ２のエミッタに接続され、他端がグランド電位ＧＮＤに設定される。抵抗Ｒ５に並列に、抵抗Ｒ７とキャパシタＣ３が接続される。キャパシタＣ３は、過渡的にＮＰＮトランジスタＱ２のコレクタ電流を増大させるスピードアップコンデンサとして機能する。
　ＮＰＮトランジスタＱ２のコレクタは、ＰＭＯＳトランジスタＭ３のゲートに接続されるとともに、負荷抵抗Ｒ６を介して電源電圧ＶＭに接続される。
　次に、図４を参照して駆動回路２１の動作を説明する。
　図４では、時間の経過に応じた、パルス信号ＶｉｎＨ，ＶｉｎＨＢ，ＶｉｎＬ，ＶｉｎＬＢの波形と、トランジスタＱ１～Ｑ３，Ｍ１１，Ｍ１２，Ｍ３の動作状態（ＯＮ又はＯＦＦ）と、出力電圧Ｖｏｕｔの波形とが示される。
　図４のタイミングチャートにおいて初期の時刻ｔ１～ｔ２の期間では、パルス信号ＶｉｎＬがグランド電位ＧＮＤ（以下、「Ｌレベル」という。）、パルス信号ＶｉｎＬＢが３．３Ｖ（以下、「Ｈレベル」という。）、パルス信号ＶｉｎＨがＬレベル、パルス信号ＶｉｎＨＢがＨレベルである。そのため、ローサイドでは、ＮＰＮトランジスタＱ３がオンするため、ＮＭＯＳトランジスタＭ１１がオフする。ハイサイドでは、ＮＰＮトランジスタＱ２がオンし、コレクタ電流の抵抗Ｒ６における電圧降下分によってＰＭＯＳトランジスタＭ３がオンする。ＰＭＯＳトランジスタＭ３がオンすることで、ＰＭＯＳトランジスタＭ１２のゲート・ソース間電圧が閾値を超えず、ＰＭＯＳトランジスタＭ１２はオフである。
　すなわち、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２はともにオフであるため、出力電圧Ｖｏｕｔはフローティング状態（不定）となる。
　時刻ｔ２になると、パルス信号ＶｉｎＬがＨレベルとなり、パルス信号ＶｉｎＬＢがＬレベルとなる。そのため、ＮＰＮトランジスタＱ３がオフし、ＮＭＯＳトランジスタＭ１１がオンする。それによって、出力電圧Ｖｏｕｔがフローティング状態からグランド電位ＧＮＤに下降する。
　なお、ハイサイドでは、パルス信号ＶｉｎＨ，ＶｉｎＨＢの変化がないため、ＰＭＯＳトランジスタＭ１２はオフのままである。
　時刻ｔ３になると、パルス信号ＶｉｎＬがＬレベルとなり、パルス信号ＶｉｎＬＢがＨレベルとなる。そのため、ＮＰＮトランジスタＱ３がオンし、ＮＭＯＳトランジスタＭ１１がオフする。他方、ハイサイドでは、パルス信号ＶｉｎＨ，ＶｉｎＨＢの変化がないため、ＰＭＯＳトランジスタＭ１２はオフのままである。よって、出力電圧Ｖｏｕｔはグランド電位ＧＮＤのままである。
　時刻ｔ４になると、パルス信号ＶｉｎＨがＨレベルとなり、パルス信号ＶｉｎＨＢがＬレベルとなる。そのため、ＮＰＮトランジスタＱ１がオンし、ＮＰＮトランジスタＱ２がオフする。ＮＰＮトランジスタＱ２がオフすることで負荷抵抗Ｒ６にコレクタ電流が流れなくなるため、ＰＭＯＳトランジスタＭ３がオフする。ＮＰＮトランジスタＱ１のコレクタ電流が負荷抵抗Ｒ２を流れることで、抵抗Ｒ２における電圧降下によってＰＭＯＳトランジスタＭ１２のゲート・ソース間電圧が閾値を超え、ＰＭＯＳトランジスタＭ１２がオンする。
　他方、ローサイドでは、パルス信号ＶｉｎＬ，ＶｉｎＬＢの変化がないため、ＮＭＯＳトランジスタＭ１１はオフのままである。
　よって、ＰＭＯＳトランジスタＭ１２がオンし、ＮＭＯＳトランジスタＭ１１がオフであるため、出力電圧Ｖｏｕｔは電源電圧ＶＭまで上昇する。
　時刻ｔ５になると、各パルス信号のレベルは時刻ｔ１と同じ状態となる。すなわち、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２はともにオフであるため、出力電圧Ｖｏｕｔは電源電圧ＶＭのままである。
　時刻ｔ６以降は、時刻ｔ２以降と同じ動作が繰り返される。
　本実施形態の駆動回路２１は、ハイサイドにおいてＰＭＯＳトランジスタＭ３を設けることで、ＰＭＯＳトランジスタＭ１２がターンオフするときにＰＭＯＳトランジスタＭ１２のゲート・ソース間電圧を速やかに低下させることができる。すなわち、抵抗Ｒ１および抵抗Ｒ２を大きな値とした場合でもＰＭＯＳトランジスタＭ１２がオフするときの動作を高速化できる。すなわち、低消費電力化のために抵抗Ｒ１および抵抗Ｒ２を大きくする場合でも、ＰＭＯＳトランジスタＭ１２がオフするときの動作の高速化が維持できる。よって、本実施形態の駆動回路２１によって、参照回路２１Ｒの課題１と課題２を解決することができる。
　また、ローサイドにおいてＮＰＮトランジスタＱ３を設けることで、ＮＭＯＳトランジスタＭ１１がターンオフするときにＮＭＯＳトランジスタＭ１１のゲート・ソース間電圧を速やかに低下させることができるため、ＮＭＯＳトランジスタＭ１１がオフするときの動作も高速化できる。
　本実施形態の駆動回路２１は、ローサイドにおいてＮＰＮトランジスタＱ３を設け、ハイサイドにおいてＰＭＯＳトランジスタＭ３を設けることで、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２のセルフターンオンのマージンを増加させることができる。
　すなわち、出力電圧Ｖｏｕｔが高速に上昇する場合（例えば、図４の時刻ｔ４）、本実施形態の駆動回路２１ではＮＰＮトランジスタＱ３がオンしており、ＮＭＯＳトランジスタＭ１１のゲート・ソース間のインピーダンスが低いことから、ゲート・ドレイン間容量を介してＮＭＯＳトランジスタＭ１１のゲート電位が上昇し難い。そのため、ＮＭＯＳトランジスタＭ１１のセルフターンオンのマージンが増加している。
　逆に、出力電圧Ｖｏｕｔが高速に下降する場合（例えば、図４の時刻ｔ６）、本実施形態の駆動回路２１ではＰＭＯＳトランジスタＭ３がオンしており、ＰＭＯＳトランジスタＭ１２のゲート・ソース間のインピーダンスが低いことから、ゲート・ドレイン間容量を介してＰＭＯＳトランジスタＭ１２のゲート電位が下降し難い。そのため、ＰＭＯＳトランジスタＭ１２のセルフターンオンのマージンが増加している。
　よって、参照回路２１Ｒの課題４を解決することができる。
　以上説明したように、本実施形態のモータ駆動システム１において、駆動回路２１～２３は、ＣＰＵ５から直接供給されるパルス信号をレベル変換して、３相電圧生成部１０のＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１、ＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２を駆動する。そのため、３相交流モータＭをスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現することができる。さらに、本実施形態の駆動回路を用いることで、参照回路２１Ｒの課題１，２および４を解決することができるという利点がある。
　（２）第２の実施形態
　第２の実施形態以降の各実施形態に係るモータ駆動システムは、第１の実施形態と比較して駆動回路の構成が異なるのみであるため、駆動回路の相違点について説明する。
　以下、第２の実施形態の駆動回路２１Ａについて、図５および図６を参照して説明する。図５は、第２の実施形態の駆動回路２１Ａの回路図である。図６は、第２の実施形態の駆動回路２１Ａの動作を示すタイミングチャートである。
　図５を図３と比較してわかるように、本実施形態の駆動回路２１Ａは第１の実施形態の駆動回路２１に対して、ＰＭＯＳトランジスタＭ４（第２のＰＭＯＳトランジスタの一例）が追加された点が異なる。ＰＭＯＳトランジスタＭ４のソースは、ＰＭＯＳトランジスタＭ３のソースと共通に電源電圧ＶＭに設定される。ＰＭＯＳトランジスタＭ４のドレインは、ＰＭＯＳトランジスタＭ３のゲートに接続される。ＰＭＯＳトランジスタＭ４のゲートは、ＰＭＯＳトランジスタＭ１２のゲートに接続される。
　図６のタイミングチャートでは、図４のタイミングチャートに対してＰＭＯＳトランジスタＭ４の動作状態（ＯＮ又はＯＦＦ）が追加されている。図６に示すように、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３がオンの場合にオフとなり、ＰＭＯＳトランジスタＭ３がオフの場合にオンとなるように動作する。ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３をより高速にオフさせるために設けられている。
　図６において時刻ｔ１では、前述したように、ＮＰＮトランジスタＱ２がオンし、ＰＭＯＳトランジスタＭ３がオンするため、ＰＭＯＳトランジスタＭ１２はオフである。ＰＭＯＳトランジスタＭ３がオンであるため、ＰＭＯＳトランジスタＭ４のゲート・ソース間電圧が閾値を超えることはなく、ＰＭＯＳトランジスタＭ４はオフである。
　時刻ｔ１～ｔ４では、パルス信号ＶｉｎＨ，ＶｉｎＨＢに変化がないため、ＰＭＯＳトランジスタＭ４はオフのままである。
　時刻ｔ４になると、パルス信号ＶｉｎＨがＨレベルとなり、パルス信号ＶｉｎＨＢがＬレベルとなる。すると、ＮＰＮトランジスタＱ１がオンし、ＮＰＮトランジスタＱ２がオフする。ＮＰＮトランジスタＱ１がオンすることでコレクタ電流が抵抗Ｒ２を流れ、抵抗Ｒ２の電圧降下によってＰＭＯＳトランジスタＭ４がオンし、それによってＰＭＯＳトランジスタＭ３が速やかにオフすることになる。つまり、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３を高速にオフさせるように動作する。ＰＭＯＳトランジスタＭ３が高速にオフすることで、ＰＭＯＳトランジスタＭ１２が高速にターンオンする。
　時刻ｔ５になると、パルス信号ＶｉｎＨがＬレベルとなり、パルス信号ＶｉｎＨＢがＨレベルとなる。すると、ＮＰＮトランジスタＱ１がオフし、ＮＰＮトランジスタＱ２がオンする。抵抗Ｒ２に電流が流れずにＰＭＯＳトランジスタＭ１２がオフする。ＮＰＮトランジスタＱ２のコレクタ電流が抵抗Ｒ６を流れ、それによってＰＭＯＳトランジスタＭ３がオンし、ＰＭＯＳトランジスタＭ４はオフする。
　以上説明したように、ＰＭＯＳトランジスタＭ４を設けることで、第１の実施形態の駆動回路よりも速やかにＰＭＯＳトランジスタＭ１２をオン・オフさせることができるようになる。
　（３）第３の実施形態
　以下、第３の実施形態の駆動回路２１Ｂについて、図７および図８を参照して説明する。図７は、第３の実施形態の駆動回路２１Ｂの回路図である。図８は、第３の実施形態の駆動回路２１Ｂの動作を示すタイミングチャートである。
　図７を図３と比較してわかるように、本実施形態の駆動回路２１Ｂは第１の実施形態の駆動回路２１に対して、ＮＰＮトランジスタＱ１のコレクタとＰＭＯＳトランジスタＭ１２のゲートとの間に、ＮＰＮトランジスタＱ５とＰＮＰトランジスタＱ６からなるプッシュプル回路を設けた点が異なる。また、駆動回路２１Ｂでは駆動回路２１に対して、抵抗Ｒ３，Ｒ７およびキャパシタＣ１，Ｃ７が削除されている。
　より具体的には、ＮＰＮトランジスタＱ５とＰＮＰトランジスタＱ６のベース同士がＮＰＮトランジスタＱ１のコレクタに接続される。ＮＰＮトランジスタＱ５とＰＮＰトランジスタＱ６のエミッタ同士が抵抗Ｒ４１を介してＰＭＯＳトランジスタＭ１２のゲートに接続される。ＮＰＮトランジスタＱ５のコレクタが電源電圧ＶＭに設定され、ＰＮＰトランジスタＱ６のコレクタがグランド電位ＧＮＤに設定される。
　図８において時刻ｔ１では、ＮＰＮトランジスタＱ１がオフであり、ＮＰＮトランジスタＱ２がオンする。ＰＭＯＳトランジスタＭ３がオンするため、ＰＭＯＳトランジスタＭ１２はオフである。このとき、抵抗Ｒ２からＮＰＮトランジスタＱ５のベースに流れる電流によってＮＰＮトランジスタＱ５がオンし、ＰＮＰトランジスタＱ６はオフである。
　時刻ｔ４になると、ＮＰＮトランジスタＱ１がオンし、ＮＰＮトランジスタＱ２がオフする。このとき、ＰＮＰトランジスタＱ６のベースからＮＰＮトランジスタＱ１のコレクタに向かう方向にベース電流が流れ、ＰＭＯＳトランジスタＭ１２のゲート電位が低下してＰＭＯＳトランジスタＭ１２がオンする。
　時刻ｔ５になると、ＮＰＮトランジスタＱ１がオフであり、ＮＰＮトランジスタＱ２がオンする。この場合、時刻ｔ１～ｔ２の期間と同様に、ＮＰＮトランジスタＱ５がオンし、ＰＮＰトランジスタＱ６はオフである。時刻ｔ５～ｔ６の期間は、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２がともにオフになるため、出力電圧Ｖｏｕｔが電源電圧ＶＭを維持するのは、第１の実施形態と同様である。
　本実施形態の駆動回路２１Ｂによれば、第１の実施形態の駆動回路２１と同様に、抵抗Ｒ２，Ｒ６を大きくして低消費電力を実現しつつ、ＰＭＯＳトランジスタＭ１２がオフするときの動作を高速にすることができる。
　（４）第４の実施形態
　以下、第４の実施形態の駆動回路２１Ｃについて、図９を参照して説明する。図９は、第４の実施形態の駆動回路２１Ｃの回路図である。
　図９を図５と比較してわかるように、本実施形態の駆動回路２１Ｃは、第２の実施形態の駆動回路２１Ａと比較して、ローサイドにおいてＥ部およびＦ部を設けた点が異なる。
　Ｅ部は、ＰＭＯＳトランジスタＭ７（第３のスイッチ素子の一例）および抵抗Ｒ１８，Ｒ１９を有する。
　Ｆ部は、Ｅ部のＰＭＯＳトランジスタＭ７に対して、ハイサイドと同じ回路構成となっている。すなわち、Ｆ部の抵抗Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１７、キャパシタＣ１１，Ｃ４、ＮＰＮトランジスタＱ４，Ｑ５、および、ＰＭＯＳトランジスタＭ５，Ｍ６は、それぞれ、ハイサイドの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ５，Ｒ６，Ｒ７、キャパシタＣ１，Ｃ３、ＮＰＮトランジスタＱ１，Ｑ２、および、ＰＭＯＳトランジスタＭ３，Ｍ４に相当する。
　Ｅ部において、ＰＭＯＳトランジスタＭ７のソースは電源電圧ＶＭに設定され、ＰＭＯＳトランジスタＭ７のゲートはＮＰＮトランジスタＱ４のコレクタに接続される。ＰＭＯＳトランジスタＭ７のドレインとグランド電位ＧＮＤの間には抵抗Ｒ１８，Ｒ１９が直列に接続され、抵抗Ｒ１８と抵抗Ｒ１９の中間のノードがＮＭＯＳトランジスタＭ１１のゲートに接続される。ＰＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ１１のゲートと電源電圧ＶＭのノードとの間に設けられる第３のスイッチ素子の一例である。
　本実施形態の駆動回路２１ＣにおいてローサイドにおけるＥ部およびＦ部は、ＮＭＯＳトランジスタＭ１１がオンしているときのオン抵抗を低下させるために設けられる。
　他の実施形態と同様に、パルス信号ＶｉｎＬがＨレベルであり、パルス信号ＶｉｎＬＢがＬレベルのときに、ＮＭＯＳトランジスタＭ１１がオンする。すなわち、パルス信号ＶｉｎＬがＨレベルであり、パルス信号ＶｉｎＬＢがＬレベルのときには、ＮＰＮトランジスタＱ３，Ｑ５がオフであり、ＮＰＮトランジスタＱ４がオンである。このとき、ＮＰＮトランジスタＱ４のコレクタ電流の抵抗Ｒ１３における電圧降下によってＰＭＯＳトランジスタＭ７がオンし、ＮＭＯＳトランジスタＭ１１のゲート電位は、グランド電位ＧＮＤと電源電圧ＶＭの中間電位となる。つまり、パルス信号ＶｉｎＬがＨレベルである場合にスイッチ素子としてのＰＭＯＳトランジスタＭ７が導通して、ＮＭＯＳトランジスタＭ１１のゲートを、グランド電位ＧＮＤと電源電圧ＶＭの中間電位に設定する。
　ＮＭＯＳトランジスタＭ１１のゲートは、抵抗Ｒ１８と抵抗Ｒ１９の中間のノードに接続されているため、上記中間電位は、グランド電位ＧＮＤと電源電圧ＶＭを抵抗Ｒ１８と抵抗Ｒ１９で分圧した値となる。例えば抵抗Ｒ１８，Ｒ１９の値が等しい場合、ＮＭＯＳトランジスタＭ１１がオンしているときのゲート・ソース間電圧はＶＭ／２（＝１２Ｖ）となり、ＣＰＵ５からのパルス信号のＨレベル（３．３Ｖ）と比較して高い値となることから、ＮＭＯＳトランジスタＭ１１のオン抵抗を低下させることができる。
　他方、パルス信号ＶｉｎＬがＬレベルであり、パルス信号ＶｉｎＬＢがＨレベルのときに、ＮＰＮトランジスタＱ３，Ｑ５がオンであり、ＮＰＮトランジスタＱ４がオフである。このとき、ＰＭＯＳトランジスタＭ５がオンするためＰＭＯＳトランジスタＭ７がオフとなる。つまり、パルス信号ＶｉｎＬがグランド電位ＧＮＤである場合にスイッチ素子としてのＰＭＯＳトランジスタＭ７が非導通となる。ＮＭＯＳトランジスタＭ１１のゲート電位が低下してＮＭＯＳトランジスタＭ１１がオフする。
　上述したように、本実施形態の駆動回路２１Ｃによれば、ＮＭＯＳトランジスタＭ１１がオンしているときのゲート・ソース間電圧を高くすることができるため、ＮＭＯＳトランジスタＭ１１のオン抵抗を低下させることができる。すなわち、参照回路２１Ｒの課題３を解決することができる。
　なお、図９の回路構成は例示に過ぎず、すべての素子を必要とすることを意図していない。
　例えば、図９の回路構成では、ハイサイドにおいてＰＭＯＳトランジスタＭ４を設けているが、第１の実施形態の駆動回路２１（図３参照）と同様に、ＰＭＯＳトランジスタＭ４は無くてもよい。
　また、ローサイドのＦ部では、抵抗Ｒ１３と抵抗Ｒ１２とＮＰＮトランジスタＱ４が最低限必要であり、その他の素子は必ずしも必要としない。
　（５）第５の実施形態
　以下、第５の実施形態の駆動回路２１Ｄについて、図１０を参照して説明する。図１０は、第５の実施形態の駆動回路２１Ｄの回路図である。
　図１０を図７と比較してわかるように、本実施形態の駆動回路２１Ｄは、第３の実施形態の駆動回路２１Ｂと比較して、ローサイドの回路構成が異なる。本実施形態ではローサイドに特徴があり、ハイサイドでは他の実施形態のいずれかで提示された回路構成を採ることができる。したがって、図１０に示すハイサイドの回路構成は例示に過ぎない。
　本実施形態の駆動回路２１Ｄは、例えば５Ｖ電源を利用できる場合の回路構成例を示している。５Ｖ電源は、例えば、降圧電源回路３（図１参照）によって生成されてもよい。
　図１０に示すように、駆動回路２１Ｄのローサイドの回路は、ＮＭＯＳトランジスタＭ１０、ＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９からなるＣＭＯＳインバータ、および、抵抗Ｒ７，Ｒ４，Ｒ４２を含む。
　ＮＭＯＳトランジスタＭ１０のゲートにはパルス信号ＶｉｎＬが入力される。ＮＭＯＳトランジスタＭ１０と抵抗Ｒ７によってパルス信号ＶｉｎＬがレベルシフトされてＣＭＯＳインバータに入力される。ＣＭＯＳインバータの出力は、抵抗Ｒ４，Ｒ４２を介してＮＭＯＳトランジスタＭ１１のゲートに入力される。
　例えばパルス信号ＶｉｎＬがＨレベルのときには、ＮＭＯＳトランジスタＭ１０がオンし、ＰＭＯＳトランジスタＭ８がオンし、抵抗Ｒ４を介してＮＭＯＳトランジスタＭ１１のゲートに５Ｖが入力される。
　他方、パルス信号ＶｉｎＬがＬレベルのときには、ＮＭＯＳトランジスタＭ１０がオフし、ＮＭＯＳトランジスタＭ９がオンする。このとき、ＮＭＯＳトランジスタＭ１１のゲートから抵抗Ｒ４２を介して電荷が引き抜かれ、当該ゲートの電位が低下し、ＮＭＯＳトランジスタＭ１１がオフする。
　本実施形態の駆動回路２１Ｄによれば、ＮＭＯＳトランジスタＭ１１がオンしているときにゲートに５Ｖが入力されるため、ＣＰＵ５からの３．３Ｖが入力される場合よりもＮＭＯＳトランジスタＭ１１のゲート・ソース間電圧を高くすることができる。そのため、ＮＭＯＳトランジスタＭ１１のオン抵抗を低下させることができる。
　また、抵抗Ｒ４，Ｒ４２を設けたことで、ＮＭＯＳトランジスタＭ１１のオン特性とオフ特性を所望の特性に設定できるという利点がある。例えば、抵抗Ｒ４２を小さくすることで、ＮＭＯＳトランジスタＭ１１がオフ時のゲートのインピーダンスを低下させることができ、セルフターンオンのマージンを増加させることができる。
　（６）第６の実施形態
　以下、第６の実施形態の駆動回路２１Ｅについて、図１１を参照して説明する。図１１は、第６の実施形態の駆動回路２１Ｅの回路図である。
　図１１の本実施形態の駆動回路２１Ｅは、第５の実施形態の駆動回路２１Ｄ（図１０）と比較してわかるように、抵抗Ｒ４２の代わりに、抵抗Ｒ４と並列にダイオードＤ１を設けた点が異なる。
　本実施形態の駆動回路２１Ｅでは、ＮＭＯＳトランジスタＭ１１がオフとなるときに、ＮＭＯＳトランジスタＭ１１のゲート容量にある電荷を、ダイオードＤ１を介して引き抜き、ＮＭＯＳトランジスタＭ１１のゲート電位を低下させる。
　上述した参照回路２１Ｒでは、ＰＭＯＳトランジスタＭ１２のターンオンを高速化させた場合、出力電圧Ｖｏｕｔが高速に上昇することで、ＮＭＯＳトランジスタＭ１１のゲート・ドレイン間容量を介してＮＭＯＳトランジスタＭ１１のゲート電位も高速に上昇し、ゲート・ソース間電圧が閾値電圧を超えるとＮＭＯＳトランジスタＭ１１がセルフターンオンする。
　それに対して、本実施形態の駆動回路２１Ｅでは、ダイオードＤ１によってＮＭＯＳトランジスタＭ１１のゲート・ソース間電圧が０．７Ｖ程度にクランプされるために閾値電圧を超えず、セルフターンオンには至らない。
　（７）第７の実施形態
　以下、第７の実施形態の駆動回路２１Ｆについて、図１２および図１３を参照して説明する。図１２は、第７の実施形態の駆動回路２１Ｆの回路図である。図１３は、第７の実施形態の駆動回路２１Ｆの動作を示すタイミングチャートである。
　本実施形態の駆動回路２１Ｆは、第３の実施形態の駆動回路２１Ｂ（図７参照）の変形例である。図１２に示すように、駆動回路２１Ｆは、駆動回路２１Ｂに対して以下の点が異なる。
　(i) ローサイドにおいて、ＮＰＮトランジスタＱ３に代えてＮＭＯＳトランジスタＭ９を設ける。
　(ii) ＮＰＮトランジスタＱ１，Ｑ２のエミッタとグランド電位ＧＮＤの間に共通の抵抗Ｒ１を設ける。
　(iii) 入力端子Ｐ１１，Ｐ２２を共通化して、パルス信号ＶｉｎＬを入力する。
　(iv) 入力端子Ｐ１２，Ｐ２１を共通化して、パルス信号ＶｉｎＨを入力する。
　本実施形態の駆動回路２１Ｆでは、ローサイドのＮＭＯＳトランジスタＭ９およびハイサイドのＰＭＯＳトランジスタＭ３はセルフターンオンを防止するための素子である。
　例えば、時刻ｔ２においてＮＭＯＳトランジスタＭ１１がオンして出力電圧Ｖｏｕｔがグランド電位ＧＮＤに低下する場合に、ＰＭＯＳトランジスタＭ３がオンする。そのため、ＰＭＯＳトランジスタＭ１２のゲート・ソース間のインピーダンスが低下するため、ＰＭＯＳトランジスタＭ１２のセルフターンオンを防止できる。
　例えば時刻ｔ４においてＰＭＯＳトランジスタＭ１２がオンして出力電圧Ｖｏｕｔがグランド電位ＧＮＤから電源電圧ＶＭまで上昇する場合に、ＮＭＯＳトランジスタＭ９がオンする。そのため、ＮＭＯＳトランジスタＭ１１のゲート・ソース間のインピーダンスが低下するため、ＮＭＯＳトランジスタＭ１１のセルフターンオンを防止できる。
　以上、本発明の駆動回路および駆動システムの実施形態について詳細に説明したが、本発明の範囲は上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。複数の実施形態の各々で述べた技術的事項は、適宜組み合わせることが可能である。例えば、特定の実施形態の駆動回路のハイサイドの回路構成と、他の実施形態の駆動回路のローサイドの回路構成とを組み合わせることが可能である。
　例えば、上述した実施形態では、３相電圧生成部１０の各駆動用ＭＯＳトランジスタのオン・オフ制御が、ホールセンサの位置情報に基づく１２０度通電によって行われる場合について説明したが、その限りではない。各駆動用ＭＯＳトランジスタのオン・オフ制御方法は、１８０度通電等の他の通電制御方法を適用してもよい。
　１…モータ駆動システム、２…インバータ装置、３…降圧電源回路、５…ＣＰＵ、１０…３相電圧生成部、２０…駆動回路群、２１Ｒ…参照回路、２１～２３，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ…駆動回路、Ｎ１１～Ｎ１３…ノード、Ｖｕ…Ｕ相電圧、Ｖｖ…Ｖ相電圧、Ｖｗ…Ｗ相電圧、Ｍ…３相交流モータ、１００…ホールセンサ

Claims (6)

  1. 　互いに共通のドレインが負荷に接続され、基準電位に設定されるソースを有する駆動用ＮＭＯＳトランジスタ、および、第１電位に設定されるソースを有する駆動用ＰＭＯＳトランジスタと、
    　駆動用ＰＭＯＳトランジスタのオン／オフを制御するための第１のバイポーラトランジスタと、
    　一端が第１のバイポーラトランジスタのコレクタに接続され、他端が前記第１電位に設定される第１の抵抗と、
    　駆動用ＮＭＯＳトランジスタのゲート・ソース間を導通又は非導通とする第１のスイッチ素子と、
    　駆動用ＰＭＯＳトランジスタのゲート・ソース間を導通又は非導通とする第２のスイッチ素子と、
    　を備え、
    　駆動用ＮＭＯＳトランジスタのゲートは、前記基準電位と、前記第１電位よりも低い第２電位と、の間で変動する第１パルス信号を入力する第１入力端子に接続され、
    　第１のスイッチ素子は、第１パルス信号が前記基準電位である場合に駆動用ＮＭＯＳトランジスタのゲート・ソース間を導通とし、第１パルス信号が前記第２電位である場合に駆動用ＮＭＯＳトランジスタのゲート・ソース間を非導通とし、
    　第１のバイポーラトランジスタのベースは、前記基準電位と前記第２電位との間で変動する第２パルス信号を入力する第２入力端子に接続され、
    　第２のスイッチ素子は、第２パルス信号が前記基準電位である場合に前記駆動用ＰＭＯＳトランジスタのゲート・ソース間を導通とし、第２パルス信号が前記第２電位である場合に駆動用ＰＭＯＳトランジスタのゲート・ソース間を非導通とする、
    　駆動回路。
  2. 　第２のスイッチ素子は、前記第１電位に設定されるソースと、駆動用ＰＭＯＳトランジスタのゲートに接続されるドレインと、を有するＰＭＯＳトランジスタであって、
    　前記駆動回路は、
    　第２パルス信号の反転信号が入力されるベースと、前記ＰＭＯＳトランジスタのゲートに接続されるコレクタと、前記基準電位に接続されるエミッタと、を有する第２のバイポーラトランジスタと、
    　一端が第２のバイポーラトランジスタのコレクタに接続され、他端が前記第１電位に設定される第２の抵抗と、をさらに備えた、
    　請求項１に記載された駆動回路。
  3. 　前記ＰＭＯＳトランジスタのソースと共通に前記第１電位に設定されるソースと、前記ＰＭＯＳトランジスタのゲートに接続されるドレインと、駆動用ＰＭＯＳトランジスタのゲートに接続されるゲートと、を有する第２のＰＭＯＳトランジスタをさらに備えた、
    　請求項２に記載された駆動回路。
  4. 　ＮＰＮトランジスタとＰＮＰトランジスタからなるプッシュプル回路をさらに備え、
    　前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのベース同士が前記第１のバイポーラトランジスタのコレクタに接続され、
    　前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのエミッタ同士が駆動用ＰＭＯＳトランジスタのゲートに接続され、
    　前記ＮＰＮトランジスタのコレクタが前記第１電位に設定され、前記ＰＮＰトランジスタのコレクタが前記基準電位に設定される、
    　請求項１から３のいずれか一項に記載された駆動回路。
  5. 　駆動用ＮＭＯＳトランジスタのゲートと前記第１電位のノードとの間に設けられる第３のスイッチ素子を備え、
    　第１パルス信号が前記第２電位である場合に第３のスイッチ素子が導通して、駆動用ＮＭＯＳトランジスタのゲートを、前記基準電位と前記第１電位の中間電位に設定し、
    　第１パルス信号が前記基準電位である場合に第３のスイッチ素子が非導通となる、
    　請求項１から４のいずれか一項に記載された駆動回路。
  6. 　請求項１から５のいずれか一項に記載された駆動回路と、
    　マイクロコントローラと、を備え、
    　前記マイクロコントローラによって前記第１入力端子および前記第２入力端子の電位が設定される、駆動システム。
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