CN104852646A - 电路装置以及电子设备 - Google Patents

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Abstract

本发明提供一种电路装置以及电子设备。为了抑制由基板电位的变动造成的对电路动作的恶劣影响，电路装置包括：电桥电路，其具有高压侧的晶体管和低压侧的晶体管；检测电路，其对流至所述电桥电路的电流进行检测；控制电路，其实施电桥电路的导通或断开控制；保护区域，其被设置于高压侧的晶体管以及低压侧的晶体管与检测电路之间，并用于将电路装置的基板PSB设定为基板电位。

Description

电路装置以及电子设备
技术领域
本发明涉及一种电路装置以及电子设备等。
背景技术
作为对直流电机进行驱动的电机驱动，已知有通过控制截断电流而对电机的驱动进行控制的方法。在该方法中，通过由检测电阻对流至H电桥电路的电流进行电流/电压转换并对所得到的电压与基准电压进行比较，从而对截断电流进行检测。而且，通过将该检测结果反馈至控制电路并对电桥电路的驱动信号进行PWM控制，从而使电机以固定的速度旋转。作为这种电机驱动的现有技术，已知有专利文献1、2所公开的技术。
该电机驱动的电桥电路具有驱动用的第一晶体管～第四晶体管(开关元件)，第一晶体管、第四晶体管与第二晶体管、第三晶体管相对于电机而被对角电连接。而且，在充电期间内，第一晶体管、第四晶体管导通。由此，电机的正极侧端子(+端子)被设定为高电位的电压，负极侧端子(-端子)被设定为低电位的电压。另一方面，在衰减期间内，第二晶体管、第三晶体管导通。由此，电机的正极侧端子被设定为低电位的电压，负极侧端子被设定为高电位的电压。
在这种电机驱动等的电路装置中，由于通过电桥电路中的开关动作而使电流的导通或断开被反复进行，因此存在基板电位发生变动的课题。该基板电位的变动可能给被构成于该基板上的其他电路的动作带来恶劣影响。
例如，在电机驱动中，由于在为了驱动电机而需要大电流的基础上，通过截断动作而使电流的导通或断开被反复进行，因此基板电位将发生变动。由此，由于被形成于基板上的检测电路受到了基板电位发生的变动的恶劣影响，因此将发生截断电流的检测结果产生不均匀，以固定方式进行控制的电机的转速的精度等下降的问题。
专利文献1：日本特开2003-189683号公报
专利文献2：日本特开2008-042975号公报
发明内容
根据本发明的几个方式，本发明能够提供一种能够对由基板电位的变动造成的对电路动作的恶劣影响进行抑制的电路装置以及电子设备等。
本发明的一个方式涉及一种电路装置，其包括：电桥电路，其具有高压侧的晶体管和低压侧的晶体管；检测电路，其对流至所述电桥电路的电流进行检测；控制电路，其根据所述检测电路中的检测结果，来实施所述高压侧的晶体管以及所述低压侧的晶体管的导通或断开控制；保护区域，其被设置于所述高压侧的晶体管以及所述低压侧的晶体管与所述检测电路之间，并用于将电路装置的基板设定为基板电位。
在本发明的一个方式中，通过检测电路来检测流至电桥电路的电流，并根据该检测结果，而通过控制电路来对电桥电路的高压侧的晶体管以及低压侧的晶体管实施导通或断开控制。而且，在高压侧的晶体管以及低压侧的晶体管与检测电路之间，设置有用于将基板设定为基板电位的保护区域。因此，在高压侧的晶体管或低压侧的晶体管的区域中，通过对这些晶体管实施导通或断开控制，从而在产生了使基板电位变动的噪声的情况下，能够抑制该噪声传递至检测电路的区域而使恶劣影响波及到检测电路的电路动作的情况。因此，能够提供一种可抑制由基板电位的变动造成的对电路动作的恶劣影响的电路装置等。
另外，在本发明的一个方式中，可以为，所述保护区域具有：第一导电型的埋入层，其被形成于第一导电型的所述基板上；第一导电型的阱，其被形成于第一导电型的所述埋入层之上；第一导电型的杂质层，其被形成于第一导电型的所述阱之上。
如果采用这种方式，则通过在离开基板表面的深度方向上形成的第一导电型的阱和第一导电型的埋入层，而能够将基板设定为基板电位。因此，能够实现离基板表面较深的位置处的基板电位的稳定化，并能够提高保护区域的噪声吸收或阻断功能。
此外，在本发明的一个方式中，可以为，第一导电型的所述阱为对外延层导入有第一导电型的杂质而形成的层。
如果采用这种方式，则例如通过在第一导电型的埋入层上使外延层生长并将第一导电型的杂质导入该外延层中，从而能够形成第一导电型的阱。而且，经由第一导电型的杂质层和第一导电型的阱，能够向第一导电型的埋入层供给基板电位。
另外，在本发明的一个方式中，可以为，所述高压侧的晶体管和所述低压侧的晶体管为DMOS结构的晶体管。
如此，作为高压侧的晶体管和低压侧的晶体管，通过使用DMOS结构的晶体管，从而能够提高晶体管的耐压，并能够进行由电桥电路实施的高电压下的驱动对象的驱动。而且，虽然如此在驱动电压升高了的情况下，有可能使因高压侧、低压侧的晶体管的高电压下的导通或断开动作而产生的噪声的电位变动变大，但通过设置保护区域也能够有效地抑制这种较大的电位变动的噪声。
另外，在本发明的一个方式中，可以为，所述DMOS结构的晶体管被形成于第二导电型的埋入层之上，所述第二导电型的埋入层被形成于第一导电型的所述基板上。
如此，通过在第一导电型的基板上形成第二导电型的埋入层，并在其上形成DMOS结构的晶体管，从而能够实现高耐压的DMOS结构的晶体管。
另外，在本发明的一个方式中，可以为，所述保护区域具有第一导电型的埋入层。
如果采用这种方式，则能够使DMOS结构的晶体管的与第二导电型的埋入层相对应的第一导电型的埋入层形成为保护区域。由此，例如能够使离基板表面的保护区域的深度距离与DMOS结构的深度距离相等，从而能够提高保护区域的噪声吸收或阻断功能。
此外，在本发明的一个方式中，可以为，所述DMOS结构的晶体管被形成于第二导电型的深阱上，所述第二导电型的深阱在第二导电型的埋入层之上通过外延层而形成。
如果采用这种方式，则通过在第二导电型的埋入层上形成外延层并向该外延层导入第二导电型的杂质，从而能够实现用于形成DMOS结构的晶体管的第二导电型的深阱。
此外，在本发明的一个方式中，可以为，所述保护区域具有：第一导电型的埋入层；第一导电型的阱，其在第一导电型的所述埋入层之上通过外延层而形成；第一导电型的杂质层，其被形成于第一导电型的所述阱上。
如果采用这种方式，则能够与DMOS结构的晶体管的第二导电型的埋入层、第二导电型的深阱相对应，在保护区域中形成第一导电型的埋入层、第一导电型的阱。因此，通过有效的制造工艺而能够形成离基板表面的深度距离较深的保护区域。
此外，在本发明的一个方式中，可以为，具有第二保护区域，所述第二保护区域被设置于所述高压侧的晶体管与所述低压侧的晶体管之间，并用于将所述基板设定为所述基板电位。
如果采用这种方式，则例如在低压侧的晶体管中产生了噪声的情况下，能够通过在与保护区域相比离低压侧的晶体管较近的位置上形成的第二保护区域，来有效地吸收或阻断该噪声。
此外，在本发明的一个方式中，可以为，所述电桥电路的所述低压侧的晶体管和所述高压侧的晶体管为，在P型的所述基板上的第一N型埋入层之上形成的DMOS结构的晶体管，所述检测电路通过在与所述第一N型埋入层分离的第二N型埋入层之上形成的CMOS结构的晶体管而被构成。
如果采用这种方式，在与第一N型埋入层分离的第二N型埋入层之上形成有由CMOS结构的晶体管构成的检测电路，并且检测电路通过第二N型埋入层而与P型的基板隔离。由此，能够进一步切实地抑制通过低压侧晶体管或高压侧晶体管而产生的噪声被传递至检测电路从而使恶劣影响波及到电路动作的情况。
此外，本发明其他方式涉及一种包含上述的任一方式所述的电路装置的电子设备。
附图说明
图1为本实施方式的电路装置的电路结构例。
图2(A)、图2(B)为电桥电路的动作说明图。
图3为使用了检测电阻的截断动作的控制方法的说明图。
图4为本实施方式的电路装置的配置结构以及装置结构例。
图5为保护区域的详细的说明图。
图6为构成检测电路的CMOS晶体管的装置结构的其他示例。
图7为由保护区域实施的抑制噪声的原理的说明图。
图8为由保护区域实施的抑制噪声的原理的说明图。
图9为本实施方式的电路装置的配置结构的其他示例。
图10(A)～图10(E)为DMOS结构的晶体管以及保护区域的制造工艺流程。
图11(A)～图11(D)为DMOS结构的晶体管以及保护区域的制造工艺流程。
图12(A)～图12(C)为DMOS结构的晶体管以及保护区域的制造工艺流程。
图13(A)～图13(C)为DMOS结构的晶体管以及保护区域的制造工艺流程。
图14为电子设备的结构例。
具体实施方式
以下，对本发明的优选的实施方式进行详细说明。另外，在下文中进行说明的本实施方式并非对权利要求中所记载的本发明的内容进行不当限定，并且本实施方式中所说明的全部结构作为本发明的解决方法也不一定是必须的。
1.电路装置的电路结构
在图1中图示了本实施方式的电路装置的电路结构例。本实施方式的电路装置包括：电桥电路10、控制电路20、检测电路30。此外，还能够包括预驱动器18。另外，本实施方式的电路装置并不限定于图1的结构，也能够省略该结构要素的一部分，或者实施追加其他的结构要素等的各种变形。
电桥电路10具有高压侧的晶体管Q1、Q3和低压侧的晶体管Q2、Q4。电桥电路10为输出向电机100(例如直流电机)的驱动电流的电路，且在图1中成为H电桥的电路结构。高压侧的晶体管Q1、Q3例如为P型(广义而言为第一导电型)的晶体管，低压侧的晶体管Q2、Q4例如为N型(广义而言为第二导电型)的晶体管。高压侧的晶体管为，与低压侧的晶体管相比而被连接于高电位电源侧的晶体管。低压侧的晶体管为，与高压侧的晶体管相比而被连接于低电位电源侧的晶体管。另外，也可以晶体管Q1、Q2、Q3、Q4全部为N型的晶体管。此外，在Q1、Q2、Q3、Q4的源极与漏极间，存在未图示的体二极管(寄生二极管)。
高压侧的晶体管Q1、Q3的源极与高压侧的电源VBB(第一电源)的节点连接。低压侧的晶体管Q2、Q4的源极与连接了检测电阻RS的一端的节点N3连接。节点N3经由电路装置的端子TMC而与作为外部配件的检测电阻RS的一端连接。
晶体管Q1的漏极和晶体管Q2的漏极与连接了外部的电机100(广义而言为驱动对象)的一端的节点N1连接。节点N1经由电路装置的端子TMA而与电机100的一端连接。
晶体管Q3的漏极和晶体管Q4的漏极与连接了电机100的另一端的节点N2连接。节点N2经由电路装置的端子TMB而与电机100的另一端连接。
检测电路30对向电桥电路10流动的电流进行检测。例如，通过对检测电阻RS的一端的电压VS进行检测，从而对充电期间内的充电电流进行检测。例如，通过对电压VS与低电位侧的电源VSS(例如GND)的电压的电压差(检测电阻RS的一端的电压与另一端的电压的电压差)进行检测，从而对充电电流进行检测。另外，作为检测电路30，可以采用设置对电压VS和VSS的电压之间的电压差进行检测的第一检测电路、与对电压VS进行检测的第二检测电路的结构。
检测电路30包括：基准电压生成电路32、D/A转换电路DAC和比较电路CP(比较器)。基准电压生成电路32生成恒压的基准电压VRF。D/A转换电路DAC接受基准电压VRF，并根据设定数据而生成以可变的方式发生变化的基准电压VR。在比较电路CP中，基准电压VR被输入其第一输入端子(非反转输入端子)中，作为检测电阻RS的一端的电压的电压VS被输入其第二输入端子(反转输入端子)中，并输出检测结果信号RQ。例如，如后文所述，由于截断电流由被输入至比较电路CP中的基准电压VR来决定，因此通过利用D/A转换电路DAC而使基准电压VR发生变化，从而能够对电机100的转矩进行控制。
控制电路20根据检测电路30中的检测结果，来实施高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4的导通与断开控制。具体而言，根据来自检测电路30的检测结果信号RQ而生成作为PWM信号的控制信号IN1、IN2、IN3、IN4。通过这些控制信号IN1、IN2、IN3、IN4来控制充电期间的长度。
预驱动器18对来自控制电路20的控制信号IN1、IN2、IN3、IN4进行缓冲，并将驱动信号DG1、DG2、DG3、DG4输出至晶体管Q1、Q2、Q3、Q4的栅极。预驱动器18具有驱动电路PR1、PR2、PR3、PR4，所述驱动电路PR1、PR2、PR3、PR4对控制信号IN1、IN2、IN3、IN4进行缓冲并输出驱动信号DG1、DG2、DG3、DG4。
另外，图1的电路装置例如由IC芯片构成，端子TMA、TMB、TMC、TMD相当于IC芯片的封装件的端子或半导体基板上的衬垫。此外，在该情况下，作为IC芯片的电路装置被安装于电路基板(印刷基板等)上，作为外设的电路部件的检测电阻RS也被安装于电路基板上。而且，检测电阻RS和端子TMC、TMD通过电路基板上的配线而被电连接。
接下来，使用图2(A)、图2(B)来对本实施方式的电路装置的电桥电路10的动作进行说明。
如图2(A)所示，在充电期间内，晶体管Q1、Q4成为导通。由此，充电电流IC从高电位侧的电源VBB经由晶体管Q1、电机100(电机线圈)、晶体管Q4而流至低电位侧的电源VSS(GND)。
另一方面，在衰减期间内，如图2(B)所示，晶体管Q2、Q3成为导通，衰减电流ID从电源VSS经由晶体管Q2、电机100、晶体管Q3而流至电源VBB。这些充电电流IC、衰减电流ID均从电机100的正极侧端子流向负极侧端子。
而且，如图1所示，在连接有晶体管Q2、Q4的源极的节点N3与电源VSS的节点之间设置有检测电阻RS，比较电路CP对节点N3的电压VS与基准电压VR进行比较。而且，如图3所示，控制电路20实施用于固定保持流至电桥电路10的截断电流ICP的截断动作的控制。具体而言，控制电路20以使截断电流ICP成为固定的方式对PWM信号(IN1～IN4)的脉冲宽度进行控制，并根据该PWM信号来控制晶体管Q1～Q4的导通或断开。
例如，当在图3的时刻t0开始电机100的驱动时，则处于图2(A)所示的充电期间，晶体管Q1、Q4导通，晶体管Q2、Q3断开。由此，驱动电流(充电电流IC)从电源VBB经由晶体管Q1、电机100、晶体管Q4而流向电源VSS。而且，当在时刻t1电机100的驱动电流达到截断电流ICP时，则切换为衰减期间TD1。具体而言，当驱动电流变大且节点N3的电压VS超过基准电压VR时，比较电路CP的比较结果信号RQ将从低电平变为高电平，并在时刻t1被切换为衰减期间TD1。该时刻t1下的电机100的驱动电流为截断电流ICP，通过电压VS的检测而能够检测出截断电流ICP。
当切换为衰减期间TD1时，如图2(B)所示，晶体管Q2、Q3导通，晶体管Q1、Q4断开。由此，驱动电流(衰减电流ID)从电源VSS经由晶体管Q2、电机100、晶体管Q3而流向电源VBB。如图3所示，在该衰减期间TD1内，电机100的驱动电流随着时间的经过而减少。
而且，控制电路20例如使用计时器(计数器电路)等，对从衰减期间TD1的开始而经过的预定时间的情况进行检测，并从衰减期间TD1切换为充电期间TC1。在充电期间TC1内，当电机100的驱动电流增加并达到截断电流ICP时，将再次切换为衰减期间TD2。以后，通过反复进行该动作，来实施像使作为驱动电流的峰值电流的截断电流ICP成为固定那样的控制，从而固定保持电机100的转速。
另外，虽然在上文中对电桥电路10为H电桥型的情况进行了说明，但本实施方式并不限定于此，电桥电路10也可以为半电桥型。在该情况下，作为电桥电路10晶体管Q3、Q4将不被设置，而设置有晶体管Q1、Q2。此外，虽然在上文中，以对电机100进行驱动的电机驱动的情况为例而对电路装置进行了说明，但本实施方式的电路装置的驱动对象并不限定于电机100，能够将具有电感元件(线圈)的各种的元件、装置设为驱动对象。此外，虽然在图1中，以通过对检测电阻RS的一端的电压VS进行检测而实施电桥电路10的晶体管Q1～Q4的导通或断开控制为示例进行了说明，但本实施方式并不限定于此。例如也可以采用如下方式，即，在不使用检测电阻RS的情况下对流向电桥电路10的电流进行检测，从而实施晶体管Q1～Q4的导通或断开控制。
2.电路装置的配置结构
在图1的电路装置中，在电桥电路10通过截断电流来驱动电机100时，在构成电桥电路10的晶体管Q1～Q4的漏极中有大电流流过。由于该大电流通过截断动作而导通或断开或者其流向反转，因此电桥电路10的晶体管Q1～Q4的漏极电压产生较大的电位变动。当产生这种电位变动时，该电位变动将成为噪声，从而使检测电路30等的模拟电路受到恶劣影响，由此例如在检测电路30的检测动作中产生不良状况。
例如，在图2(B)的衰减期间内，衰减电流ID从低电位侧的电源VSS经由晶体管Q2、电机100、晶体管Q3而流至高电位侧的电源VBB。因此，对低压侧的晶体管Q2的漏极(节点N1)施加相对于电源VSS(GND)而成为负侧的电位的负电压。因此，被形成于N型的晶体管Q2的区域中的寄生二极管成为正向偏压状态，从而产生基板的电位较大变动的噪声。电路装置的模拟电路因该噪声而受到恶劣影响，从而存在妨碍正确的电路动作的课题。例如，虽然作为模拟电路的检测电路30如前文所述实施了对检测电阻RS的电压VS与基准电压VR进行比较的电路动作，但在该电路动作中产生了不良状况，并产生截断电流的误检测等。
图4表示能够解决以上的课题的本实施方式的电路装置的配置结构例。图4的右侧的图为从上方观察电路装置的半导体芯片的俯视图，图4的左侧的图为模式化地表示电路装置的半导体芯片的截面的剖视图。
如前文所述，本实施方式的电路装置具有：电桥电路10，其具有高压侧的晶体管Q1、Q3和低压侧的晶体管Q2、Q4；检测电路30，其对流至电桥电路10的电流进行检测；控制电路20，其根据检测电路30中的检测结果而实施晶体管Q1～Q4的导通或断开控制。
而且，如图4的右侧的俯视观察的图(电路配置布局图)所示，本实施方式的电路装置具有保护区域2，所述保护区域2被设置于高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4与检测电路30之间，并用于将电路装置的基板PSB设定为基板电位(例如VSS＝GND)。
例如，将电路装置的半导体芯片的第一边设为SD1，将与边SD1对置的第二边设为SD2，将与边SD1、SD2正交(交叉)的边设为第三边SD3，将与边SD3对置的边设为第四边SD4。而且，将从边SD1朝向边SD2的方向设为第一方向DR1，将方向DR1的相反方向设为第二方向DR2，将与方向DR1、DR2正交的方向设为第三方向DR3，将方向DR3的相反方向设为第四方向DR4。在该情况下，在高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4的方向DR1侧设置有保护区域2，在保护区域2的方向DR1侧设置有检测电路30(广义而言为模拟电路)。此外，在检测电路30的方向DR1侧设置有控制电路20。此外，低压侧的晶体管Q2、Q4被设置于高压侧的晶体管Q1、Q3的方向DR2侧。而且，保护区域2在高压侧的晶体管Q1、Q3与检测电路30之间的区域内，例如沿着方向DR3而被形成。即，保护区域2以其长边方向沿着方向DR3的方式被形成。
此外，在图4中，电路装置具有保护区域4(第二保护区域)，所述保护区域4被设置于高压侧的晶体管Q1、Q3与低压侧的晶体管Q2、Q4之间，并用于将基板PSB设定为基板电位。即，在高压侧的晶体管Q1、Q3的方向DR2侧设置有保护区域4，在保护区域4的方向DR2侧设置有低压侧的晶体管Q2、Q4。并且，也能够变形实施为仅设置保护区域2而不设置保护区域4。
保护区域2、4具有噪声吸收以及噪声阻断的功能，并被称为“保护区”。保护区域2由与衬垫PD1、PD2电连接的金属配线(铝配线等)、和被形成于基板PSB上并且经由连接器等而与该金属配线电连接的杂质层构成。保护区域4由与衬垫PD3、PD4电连接的金属配线(铝配线等)、和被形成于基板PSB上并且经由连接器等而与该金属配线电连接的杂质层构成。
在基板PSB为P型(第一导电型)的情况下，杂质层也成为P型。杂质层例如为杂质的扩散层。衬垫PD1、PD2、PD3、PD4相当于图1的端子TMD，在衬垫PD1～PD4中被供给有电源VSS(GND)。衬垫PD1～PD4为被形成于半导体基板上的电极，且既可以为引线接合用的衬垫，也可以为凸块用的衬垫(Bump on Pad)。衬垫PD1～PD4例如被形成于电路装置的I/O区域内。I/O区域为用于实施与外部之间的信号或电压的输入输出的区域，例如为设置有衬垫或静电保护元件(I/O单元)的区域。
另外，虽然在图4中保护区域2、4在俯视观察时成为沿着方向DR3的长方形的形状，但保护区域2、4的形状并不限定于此。例如，也可以为向方向DR1侧或方向DR2侧弯曲的形状。
如前文所述，在具有电桥电路10的电路装置中，通过截断动作等而产生因电桥电路10的晶体管Q1～Q4的漏极电压发生较大电位变动而引起的噪声，并且由该电位变动引起的噪声将给检测电路30等造成恶劣影响。例如，在衰减期间内，由于低压侧的晶体管Q2的漏极上被施加有负电压，因此由P型基板(PSB)和晶体管Q2的N型埋入层(NB2)以及N型深阱(DNW2)构成的寄生二极管成为正向偏压状态，从而产生基板的电位较大变动的噪声。检测电路30等因该噪声而受到恶劣影响，从而产生截断电流的误检测等。
针对这一点，在图4中，在高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4与检测电路30之间，设置有保护区域2。此外，在高压侧的晶体管Q1、Q3和低压侧的晶体管Q2、Q4之间设置有保护区域4。因此，即使产生了因电桥电路10的截断动作而引起的上述的噪声，通过保护区域2、4也能够吸收并阻断该噪声，从而能够抑制电路装置的电路动作的不良状况的产生。
3.装置结构
接下来，使用图4的左侧的剖视图来对本实施方式的电路装置的晶体管的装置结构的详细情况进行说明。在本实施方式中，如图4的剖视图所示，作为构成电桥电路10的晶体管Q1～Q4而使用了DMOS(Double-diffusedMetal Oxide Semiconductor：双扩散金属氧化物半导体)结构的晶体管。另一方面，作为构成检测电路30或逻辑电路20等的晶体管而使用了CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)结构的晶体管。
首先，对低压侧的N型的晶体管Q2、Q4(以下，适当称为N型DMOS)的装置结构进行说明。
另外，虽然在下文中对第一导电型为P型的情况进行说明，但第一导电型也可以为N型。例如，虽然在图4中基板PSB为P型的基板，但作为基板PSB也可以使用N型的基板。此外，将与电路装置的基板PSB的平面垂直的方向(厚度方向)中的、相对于基板PSB而形成有电路的一侧(通过半导体工艺而层压有各层的一侧)的方向称为“上”，将其相反方向称为“下”。
在作为硅基板的P型(第一导电型)的基板PSB上，形成有N型(第二导电型)的埋入层NB2(N+Buried Layer)。在N型埋入层NB2之上，形成有N型DMOS的N型深阱DNW2。在N型深阱DNW2的源极SC2侧形成有P型体区PBD(P型杂质层)。而且，在P型体区PBD之上，形成有与N型DMOS的源极SC2相对应的N型杂质层60。此外，在N型深阱DNW2的漏极DN2侧形成有与N型DMOS的漏极DN2相对应的N型杂质层62。这些N型杂质层60、62例如为N型杂质的扩散层。
在N型深阱DNW2之上，以与对应于漏极DN2的N型杂质层62相接的方式形成有绝缘层63(例如SiO2)。绝缘层63为所谓的LOCOS(Local OxidationOf Silicon：硅的局部氧化)。而且，在P型体区PBD、N型深阱DNW2和绝缘层63之上，形成有栅极层GT2(例如聚硅层)。另外，在图4或后文所述的图中，将绝缘层记载为SO。
在N型DMOS的方向DR1侧(保护区域4侧)的边界区域40内，设置有用于向N型埋入层NB2供给电位的N型插头NP2(N型杂质层)。具体而言，在N型埋入层NB2之上形成有N型插头NP2，在N型插头NP2之上形成有N型杂质层64。另外，在N型插头NP2的两侧能够形成未图示的P型杂质层。而且，在N型杂质层64上，例如供给有与漏极DN2的电压相同的电压，并且被施加在N型杂质层64上的该电压经由N型插头NP2而向N型埋入层NB2被供给。
另外，优选为，在N型DMOS的方向DR2侧的边界区域内也设置N型插头。此外，埋入层是指，被形成于与基板表层的杂质层(例如N型深阱或P型体区)相比靠下层的杂质层。具体而言，如后文所述的图10(A)～图10(E)所示，通过向硅基板导入N型杂质或者P型杂质并在其上使外延层(单硅晶层)生长，从而在外延层下方形成埋入层。
接下来，对高压侧的P型的晶体管Q1、Q3(以下，适当称为P型DMOS)的装置结构进行说明。
在P型的基板PSB上形成有N型埋入层NB1，在N型埋入层NB1之上形成有N型深阱DNW1。在N型深阱DNW1之上形成有P型杂质层HPF(HPOF)，在P型杂质层HPF之上形成有与P型DMOS的漏极DN1相对应的P型杂质层66(扩散层)。在N型深阱DNW1之上形成有N型阱NW1(低耐压N型阱)。在N型NW1阱上形成有N型杂质层68、和与P型DMOS的源极SC1相对应的P型杂质层70。以与对应于漏极DN1的P型杂质层66相接的方式形成有绝缘层67，在N型阱NW1、P型杂质层HPF、绝缘层67上形成有栅极层GT1(例如聚硅层)。
在P型DMOS的方向DR2侧(保护区域4侧)的边界区域42内，设置有用于向N型埋入层NB1供给电压的N型插头NP12(N型杂质层)。具体而言，在N型埋入层NB1上形成有N型插头NP12，在N型插头NP12上形成有N型杂质层72。另外，在N型插头NP12的方向DR1侧能够形成未图示的P型杂质层。而且，在N型杂质层72中例如被供给有高压侧电源(VBB)的电压，并且该高压侧电源的电压经由N型插头NP12而向N型埋入层NB1被供给。
在P型DMOS的方向DR1侧(保护区域2侧)的边界区域44内，设置有用于向N型埋入层NB1供给电压的N型插头NP11(N型杂质层)。具体而言，在N型埋入层NB1上形成有N型插头NP11，在N型插头NP11上形成有N型杂质层74。另外，在N型插头NP11的方向DR2侧能够形成未图示的P型杂质层。而且，在N型杂质层74中例如被供给有高压侧电源(VBB)的电压，并且该高压侧电源的电压经由N型插头NP11而向N型埋入层NB1被供给。
接下来，对CMOS结构的P型晶体管(以下，适当称为PMOS)的装置结构进行说明。该PMOS为构成检测电路30的晶体管。检测电路30由PMOS、和在图4中未图示的CMOS结构的N型晶体管(以下，适当称为NMOS)构成。
在检测电路30的区域内，形成有用于使作为CMOS结构的晶体管的PMOS、NMOS从基板PSB隔离的N型埋入层NB3。具体而言，在P型的基板PSB上形成有N型埋入层NB3，在N型埋入层NB3上形成有P型埋入层PB3。而且，在P型埋入层PB3上形成有作为CMOS结构的晶体管的PMOS或NMOS。
例如，在P型埋入层PB3之上形成有PMOS的N型阱NW3(例如中耐压N型阱)，在N型阱NW3上形成有与PMOS的源极SC3相对应的P型杂质层76。此外，在N型阱NW3之上形成有与PMOS的漏极DN4相对应的P型杂质层78。在P型杂质层76与P型杂质层78之间的N型阱NW3之上形成有栅极层GT3。在N型阱NW3之上，还形成有用于向N型阱NW3供给电压的N型杂质层80。在N型杂质层80中例如被供给有高压侧电源的电压。
在PMOS的方向DR2侧(保护区域2侧)的边界区域46内，设置有用于向N型埋入层NB3供给电位的N型插头NP3。具体而言，在N型埋入层NB3之上形成有N型插头NP3，在N型插头NP3之上形成有N型杂质层82。另外，在N型插头NP3的方向DR1侧形成有P型杂质层84。此外，在N型插头NP3的方向DR2侧也能够形成未图示的P型杂质层。而且，被施加于N型杂质层82上的高压侧电源的电压经由N型插头NP3而向N型埋入层NB3被供给。
另外，在形成构成检测电路30的CMOS结构的NMOS的情况下，在P型埋入层PB3之上形成P型阱(例如中耐压P型阱)。而且，在该P型阱上，通过形成成为NMOS的漏极的N型杂质层、成为NMOS的源极的N型杂质层和用于向P型阱供给低压侧电源(VSS)的电压的P型杂质层，从而能够形成CMOS结构的NMOS。
4.保护区域
接下来，使用图5来对保护区域2的详细情况进行说明。另外，由于保护区域4为与保护区域2同样的结构，因此省略详细说明。
如图5所示，保护区域2具有：P型(第一导电型。以下相同)的埋入层PB1(P+Buried Layer)、P型阱PW1(低耐压P型阱)和P型杂质层90(P型扩散层)。P型埋入层PB1被形成于P型基板PSB上。P型阱PW1被形成于P型埋入层PB1之上。P型杂质层90被形成于P型阱PW1之上。P型杂质层90经由连接器而与金属层ML(铝层)电连接。该金属层ML为形成供给低压侧的电源VSS的金属配线的金属层，且与图4的衬垫PD1、PD2电连接。例如，在衬垫PD1与PD2之间通过由金属层ML形成的金属配线而被电连接。通过采用这种方式，而使经由衬垫PD1、PD2、金属层ML而被施加于P型杂质层90上的VSS的电压(接地电压)经由P型埋入层PB1、P型阱PW1而向基板PSB被供给，从而能够实现基板PSB的电位的稳定化。
另外，保护区域4与保护区域2相同均具有如图4所示的P型埋入层PB2、P型阱PW2和P型杂质层91。而且，图4的衬垫PD3与PD4之间通过由保护区域4的金属层ML形成的金属配线而被电连接。
此外，如后文所述的图12(B)、图12(C)中说明的那样，P型阱PW1(PW2)成为向外延层导入了P型杂质而形成的层。如果采用这种方式，则在形成P型埋入层PB1之后，通过使外延层生长并将P型杂质导入该外延层，从而能够形成P型阱PW1。而且，通过形成这种P型阱PW1，从而能够将被施加于P型杂质层90上的电源VSS的电压经由P型阱PW1而传递至P型埋入层PB1。
此外，如前文所述，高压侧的晶体管Q1(Q3)和低压侧晶体管Q2(Q4)成为DMOS结构的晶体管。如果采用这种DMOS结构的晶体管，则即使在作为电机驱动的电源而采用高电压的电源VBB(例如40～50V)的情况下，也能够确保晶体管的足够的耐压，并能够适当地驱动电机100。
而且，如图5所示，这些DMOS结构的晶体管Q1、Q2被形成于P型基板PSB上所形成的N型埋入层NB1、NB2上。例如，高压侧的晶体管Q1被形成于基板PSB上所形成的N型埋入层NB1之上，低压侧的晶体管Q2被形成于基板PSB上所形成的N型埋入层NB2之上。晶体管Q1的N型埋入层NB1和晶体管Q2的N型埋入层NB2经由P型基板PSB而被分离。通过采用这种方式，从而能够利用N型埋入层NB1、NB2而使DMOS结构的晶体管Q1、Q2从P型基板PSB分离，由此能够在N型埋入层NB1、NB2之上形成这些晶体管Q1、Q2。
而且，在本实施方式中，利用使DMOS结构的晶体管Q1、Q2被形成于N型埋入层NB1、NB2之上的方式，从而在保护区域4内也设置P型埋入层PB1。即，根据后文所述的图10(C)、图10(D)而明确可知，在P型基板PSB上形成N型埋入层NB1、NB2之后(或形成之前)，形成P型埋入层PB1(PB2)较容易。因此，能够使保护区域4从P型基板PSB的表面(电路形成侧的面)延伸形成至处于较深位置的P型埋入层PB1为止。通过使保护区域4形成至这种较深的位置为止，从而如后文详细叙述的那样，能够进一步提高保护区域2的噪声吸收或阻断的功能。
而且，DMOS结构的晶体管Q1、Q2在N型埋入层NB1、NB2之上，被形成于外延层上所形成的N型深阱DNW1、DNW2(第二导电型深阱)之上。例如，如后文所述的图10(E)、图11(A)所示，通过在N型埋入层NB1、NB2之上形成外延层(PEPI)并将N型的杂质导入该外延层，从而形成了N型深阱DNW1、DNW2。而且，在N型深阱DNW1上形成高压侧的晶体管Q1，在N型深阱DNW2上形成低压侧的晶体管Q2。通过这种方式，从而能够形成DMOS结构的晶体管Q1、Q2。
而且，在该情况下，保护区域2具有：P型埋入层PB1、在埋入层PB1之上由外延层形成的P型阱PW1、被形成于P型阱PW1上的P型杂质层90。
即，如图10(E)、图11(A)所示，在晶体管Q1、Q2的区域中，使外延层在N型埋入层NB1、NB2之上生长，并通过将N型杂质导入该外延层，从而形成了N型深阱DNW1、DNW2。与此相同，即使在保护区域2(保护区域4)中，也使外延层在P型埋入层PB1(PB2)之上生长，并通过将P型杂质导入该外延层，从而形成P型阱PW1(PW2)。
如果采用这种方式，则能够有效利用在埋入层NB1、NB2、PB1之上形成的外延层而在晶体管Q1、Q2的区域中形成N型深阱DNW1、DNW2，另一方面，能够在保护区域2中形成P型阱PW1。因此，通过有效利用晶体管Q1、Q2的制造工艺的一部分而能够形成由P型埋入层PB1、P型阱PW1、P型杂质层90构成的保护区域2，从而能够实现电路装置的高效的制造工艺。
接下来，对由保护区域2实施的噪声的吸收或阻断功能进行详细说明。如图5所示，在低压侧晶体管Q2的N型埋入层NB2以及N型深阱DNW2与P型基板PSB之间，形成有寄生二极管DI。该寄生二极管DI为，以从P型基板PSB朝向N型埋入层NB2的方向为正向的二极管。
另一方面，在本实施方式的电路装置的电桥电路10中，在图2(B)的衰减期间内，衰减电流ID从低压侧的电源VSS经由晶体管Q2、电机100、晶体管Q3而流至高压侧的电源VBB。因此，有负电压被施加于成为低压侧的晶体管Q2的漏极的N型杂质层62，且有负电压被施加于N型埋入层NB2、N型深阱DNW2。其结果为，寄生二极管DI成为正向偏压状态，从而产生被设定为VSS的P型基板PSB的电位发生较大变动的噪声。
另外，即使在高压侧晶体管Q1的区域中，在P型基板PSB与N型埋入层NB1之间也存在寄生电容CP。而且，在电桥电路10通过截断电流而驱动电机时，在晶体管Q1的漏极DN1(P型杂质层66)中有大电流流动。由于该大电流通过截断动作而导通或断开或者其流向反转，因此漏极DN1的电压将较大地变动。而且，漏极DN1的电压变动经由寄生电容CP而被传递至P型基板PSB，从而产生基板电位发生较大变动的噪声。
当产生如上的噪声时，检测电路30等的模拟电路将受到恶劣影响，从而产生电路的误动作等。例如，在图1的电路装置中，通过检测电路30来对检测电阻RS的一端侧的电压VS与基准电压VR进行比较，从而固定保持流向电桥电路10的截断电流。此时，当检测电路30的比较电路CP或基准电压生成电路32或D/A转换电路DAC受到经由P型基板PSB而被传递至检测电路30的噪声的影响时，有可能在检测电路30的检测动作中产生不良状况。例如，当比较电路CP的比较精度降低或基准电压VR发生变动时，将产生截断电流的误检测等。
针对这一点，在本实施方式中，由于在电桥电路10的晶体管Q1～Q4与检测电路30之间设置了具有噪声的吸收或阻断功能的保护区域2，因此能够有效抑制上述噪声被传递至检测电路30的现象。即，电源VSS经由衬垫PD1、PD2、金属层ML、P型杂质层90而被供给至保护区域2的P型阱PW1或P型埋入层PB1。因此，能够通过P型阱PW1或P型埋入层PB1来吸收来自电桥电路10的晶体管Q1～Q4的噪声。此外，如图5所示，P型阱PW1或P型埋入层PB1被延伸形成至离P型基板PSB的表面的深度方向上的距离DG。因此，P型阱PW1或P型埋入层PB1成为阻挡层，从而能够阻断上述噪声。
特别是，在图5中，以与电桥电路10的晶体管Q1、Q2的N型埋入层NB1、NB2相对应的方式形成有保护区域2的P型埋入层PB1。此外，以与通过将杂质导入N型埋入层NB1、NB2上的外延层而被形成的N型深阱DNW1、DNW2相对应的方式，在保护区域2中，通过将杂质导入P型埋入层PB1上的外延层中从而形成P型阱PW1。因此，能够将距离保护区域2的基板表面的深度距离DG设定为，与晶体管Q1、Q2的深度距离D1、D2相等的距离。因此，通过在深度方向上延伸形成至深度距离DG为止的保护区域2，从而能够有效地吸收或阻断来自DMOS结构的晶体管Q1、Q2的噪声。
即，在被称为“保护环”的一般的保护区域中，仅形成P型杂质的扩散层(图6的90)。在这种保护区域中，存在如下的课题，即，无法增长距基板表面的深度距离，无法有效地吸收或阻断来自DMOS结构的晶体管Q1、Q2的噪声。
针对这一点，在本实施方式中，利用DMOS结构的晶体管Q1、Q2的制造工艺的一部分，而形成了保护区域2的P型埋入层PB1或P型阱PW1。因此，由于能够使保护区域2的深度距离DG与晶体管Q1、Q2的深度距离D1、D2相等，因此能够有效吸收或阻断来自晶体管Q1、Q2的噪声。此外，在检测电路30的CMOS晶体管为被形成于N型埋入层NB3上的结构的情况下，能够使保护区域2的深度距离DG与该CMOS晶体管的深度距离D3相等。因此，能够有效地抑制噪声侵入检测电路30的CMOS晶体管的情况。
此外，在本实施方式中，如图4所示，设置有保护区域4，所述保护区域4被设置于高压侧的晶体管Q1、Q3和低压侧的晶体管Q2、Q4之间，并用于将P型基板PS设定为基板电位(VSS)。如果设置了这种保护区域4，则能够有效地吸收因晶体管Q2、Q4的区域的寄生二极管DI通过衰减期间的负电压而成为正向偏压状态从而产生的噪声。即，保护区域4与保护区域2相比，被形成于离低压型的晶体管Q2、Q4较近的位置上。因此，与保护区域2与寄生二极管DI之间的路径的寄生电阻相比，保护区域4与寄生二极管DI之间的路径的寄生电阻的阻抗变低。因此，通过设置保护区域4，从而能够以较高的吸收效果来抑制因寄生二极管DI成为正向偏压状态而产生的噪声。
此外，在本实施方式中，如图5所示，电桥电路10的晶体管Q1、Q2成为在P型基板PSB上的N型埋入层NB1、NB2(第一N型埋入层)之上所形成的DMOS结构的晶体管。另一方面，检测电路30由在与N型埋入层NB1、NB2分离的N型埋入层NB3(第二N型埋入层)上形成的CMOS结构的晶体管而被构成。
具体而言，如图4、图5所示，在构成检测电路30的CMOS结构的晶体管的区域中，形成有用于与P型基板PSB隔离的N型埋入层NB3。具体而言，在P型基板PSB上形成有N型埋入层NB3，在该N型埋入层NB3之上形成有P型埋入层PB3。而且，在P型埋入层PB3之上形成有构成检测电路30的CMOS晶体管。在图4、图5中，作为CMOS结构的晶体管而例示了PMOS晶体管。
如果采用这种方式，则利用电桥电路10的晶体管Q1、Q2的、与N型埋入层NB1、NB2分离的N型埋入层NB3，而能够使由CMOS结构的晶体管构成的检测电路30与P型基板PSB隔离。因此，能够更切实地抑制来自晶体管Q1、Q2的噪声传递。即，虽然来自晶体管Q1、Q2的噪声传递能够通过保护区域2来抑制，但通过在检测电路30的区域内形成N型埋入层NB3，从而能够更加切实地抑制该噪声的传递。
例如，在本实施方式中，优选为，检测电路30的电路区域被对N型埋入层NB3的电位进行设定的N型插头NP3的区域(以下，适当地称为N型插头区域)包围。如果采用这种方式，则能够通过N型埋入层NB3和包围该N型埋入层NB3的N型插头区域来形成浴盆型的N型区域，并能够通过该N型区域而使检测电路30的区域与P型基板PSB隔离。此外，即使P型基板PSB的电位的振荡传到了N型埋入层NB3中，也将由于由N型插头NP3设定了电位(高压侧电源)，而能够切实地隔离检测电路30。此外，由于能够将N型埋入层NB3设定为高于P型基板PSB的电位，因此能够通过逆电压的PN接合来隔离。
在此，电路区域是指，在对基板进行俯视观察时配置有电路的区域。例如，在电路布局中，在电路由一个或多个电路块构成的情况下，电路区域为配置有该电路块的区域。例如，构成检测电路30的电路块(比较电路CP、D/A转换电路DAC、基准电压生成电路32)的配置区域成为检测电路30的电路区域。
而且，当以包围检测电路30的电路区域的整周的方式设置N型插头区域时，有可能使检测电路30的布局面积变得过大从而导致电路装置的大规模化。因此，在优先缩小布局面积的情况下，在图4中，有时在检测电路30的边SE1～SE4中，例如在与保护区域2对置的边SE1的区域内形成N型插头区域，另一方面，在边SE2、SE3、SE4的区域内则不形成N型插头区域。另外，边SE2为与边SE1对置的边，边SE3、SE4为与边SE1以及SE2正交(交叉)的边。
如此，在边SE2、SE3、SE4的区域内未形成N型插头区域的情况下，来自电桥电路10的晶体管Q1～Q4的噪声有可能经由边SE2、SE3、SE4的区域而传递至检测电路30的电路区域的内部。
针对这一点，在本实施方式中，在电桥电路10的晶体管Q1～Q4与检测电路30之间设置有保护区域2。因此，利用由该保护区域2实施的噪声吸收或阻断功能，从而能够有效地抑制噪声经由边SE2、SE3、SE4的区域而传递至检测电路30的电路区域的内部的情况。因此，能够同时实现布局面积的缩小和噪声的抑制。
此外，在本实施方式中，如图6的改变例所示，作为构成检测电路30的晶体管，可以使用未形成N型埋入层的通常结构的CMOS晶体管。在图6的通常结构的CMOS晶体管中，在P型基板PSB上形成有P型阱PW4和N型阱NW4。而且，在P型阱PW4上形成有NMOS，所述NMOS由源极SC4、成为漏极DN4的N型杂质层92、94和栅极GT4构成。此外，在N型阱NW4上形成有PMOS，所述PMOS由源极SC5、成为漏极DN5的N型杂质层96、98和栅极GT5构成。
通过采用这种通常结构的CMOS晶体管，从而与设置了如图4那样的N型埋入层的结构的CMOS晶体管相比，能够缩小检测电路30的布局面积。
但是，在采用了通常结构的CMOS晶体管的情况下，来自电桥电路10的晶体管Q1～Q4的噪声有可能经由P型基板PSB而依然传递至检测电路30的NMOS、PMOS，从而在检测电路30的电路动作中产生不良状况。
针对这一点，在本实施方式中，在晶体管Q1～Q4与检测电路30之间设置了保护区域2。因此，即使在采用了这种通常结构的CMOS晶体管的情况下，也能够有效地抑制来自晶体管Q1～Q4的噪声被传递至构成检测电路30的通常结构的NMOS、PMOS的情况。因此，能够同时实现布局面积的缩小和噪声的抑制。
图7为模式化地对由保护区域2实施的噪声抑制的原理进行说明的图。如图7所示，在P型基板PSB与N型埋入层NB2之间形成有寄生二极管DI。寄生二极管DI的阴极由N型深阱DNW2以及N型杂质层62(Q2的漏极DN2)构成。通过在衰减期间内向N型杂质层62施加负电压，从而使寄生二极管DI成为正向偏压状态，由此晶体管Q2的附近(下方)的P型基板PSB在负侧电位振动，其成为噪声。
虽然图7中用空心圆表示的噪声被VSS的衬垫PD吸收了，但作为此时的路径而存在路径RTA和路径RTB。另外，RA1～RA4表示P型基板PSB或配线的寄生电阻。在图7中，由于噪声(空心圆)通过与路径RTB相比阻抗较低的路径RTA而被吸收，因此噪声几乎均未到达作为模拟电路的检测电路30。通过保护区域2来吸收如此在晶体管Q2中产生的噪声，从而防止了噪声的向检测电路30的传递，并使检测电路30不受噪声的影响而进行正确的动作。
图8为模式化地对在设置保护区域2的基础上还设置保护区域4的情况下的噪声抑制的原理进行说明的图。
虽然在图8中用空心圆表示的噪声被VSS的衬垫PD吸收了，但作为该情况下的路径而存在路径RTC、路径RTD和路径RTE。另外，RB1～RB5表示P型基板PSB或配线的寄生电阻。在图8中，由于噪声(空心圆)通过与路径RTE相比阻抗较低的路径RTC、RTD而被吸收，因此噪声几乎均未到达检测电路30。尤其是，通过设置保护区域4，从而能够在靠近噪声(空心圆)的发生源的位置处形成阻抗较低的路径RTC。因此，能够有效地吸收由低压侧的晶体管Q2、Q4的寄生二极管DI产生的噪声，并能够更有效地抑制噪声传递。
图9为本实施方式的电路装置的配置结构的其他示例。在图9中，作为高压侧、低压侧晶体管而设置有两个沟道1、2的晶体管。此外，与这些晶体管相同，设置有由高耐压工艺形成的P型晶体管。该P型晶体管例如作为开关调节器的开关晶体管而被使用，该开关晶体管使电桥电路10中所使用的高电位电源(例如40～50V)的电压降压，从而生成中电位的电源(例如5V)的电压。
而且，在图9中，在沟道1、2的高压侧、低压侧的晶体管以及P型晶体管(开关调节器)与检测电路30之间，设置有保护区域2。虽然在图4中保护区域2为直线形状，但在图9中成为中途弯曲的形状。此外，在沟道1、2的高压侧晶体管与沟道1、2的低压侧晶体管之间，设置有保护区域4。如此，对于本实施方式的电路装置的配置结构(布局配置)而言，能够实施各种各样的变形。
5.制造工艺
使用图10(A)～图13(C)来对DMOS结构的晶体管以及保护区域的制造工艺流程进行说明。另外，附图左侧表示低压侧的N型的晶体管(Q2、Q4)，附图右侧表示高压侧的P型的晶体管(Q1、Q3)。此外，附图中央表示保护区域。虽然在此表示了保护区域4的制造工艺流程，但对于保护区域2而言，也能够以相同的制造工艺流程来形成。
如图10(A)所示，实施在P型基板(PSB)上形成氧化膜(SO：SiO2)的工序。接下来，如图10(B)所示，实施光刻工序，并实施对未被抗蚀剂覆盖的区域的氧化膜(SO)进行蚀刻的工序。而且，如图10(C)所示，通过将N型离子导入P型基板(PSB)的工序，而在未被氧化膜(SO)覆盖的区域上形成N型埋入层(NB1、NB2)。
接下来，如图10(D)所示，通过蚀刻工序去除氧化膜(SO)，并实施光刻工序。接下来，通过将P型离子导入P型基板(PSB)的工序，而在未被抗蚀剂覆盖的区域内形成P型埋入层(PB2)。而且，如图10(E)所示，实施在P型基板(PSB)以及埋入层(NB1、NB2、PB2)上形成P型外延层(PEPI)的工序。
通过实施以上的方式，在P型外延层(PEPI)的下方形成有N型埋入层(NB1、NB2)以及P型埋入层(PB2)。即，能够形成高压侧、低压侧的晶体管的N型埋入层和保护区域的P型埋入层。
接下来，如图11(A)所示，通过光刻工序以及将N型离子导入P型外延层(PEPI)的工序，而在未被抗蚀剂覆盖的区域内形成N型深阱(DNW1、DNW2)。而且，如图11(B)所示，通过光刻工序以及将N型离子导入P型外延层(PEPI)的工序，而在未被抗蚀剂覆盖的区域内形成N型插头(NP11、NP12、NP21、NP22)。
接下来，如图11(C)所示，通过实施硅氮化膜的光刻工序以及蚀刻工序并实施氧化膜形成工序，从而形成LOCOS(SO)。而且，如图11(D)所示，通过光刻工序以及将P型离子导入N型深阱(DNW2)的工序，而在未被抗蚀剂覆盖的区域内形成P型体区(PBD)。
接下来，如图12(A)所示，通过光刻工序以及将P型离子导入N型深阱(DNW1)的工序，而在未被抗蚀剂覆盖的区域内形成P型杂质层(HPF)。接下来，如图12(B)所示，通过光刻工序以及将N型离子导入的N型深阱(DNW1)的工序，而在未被抗蚀剂覆盖的区域上形成低耐压的N型阱NW11、NW12。而且，如图12(C)所示，通过光刻工序以及将P型离子导入P型外延层(PEPI)的工序，而在未被抗蚀剂覆盖的区域内形成低耐压的P型阱(PW2)。即，形成了构成保护区域的P型阱。
如上所述，在本实施方式中，通过将杂质的离子导入N型埋入层(NB1、NB2)、P型埋入层(PB2)上所形成的外延层(PEPI)中，从而形成了电桥电路10的晶体管的N型深阱(DNW1、DNW2)和保护区域的P型阱(PW2、PW1)。
接下来，如图13(A)所示，通过实施形成聚硅层的工序，并实施光刻工序以及蚀刻工序，从而形成栅极层(GT1、GT2)。接下来，如图13(B)所示，通过光刻工序以及导入N型离子的工序，而在基板表层上形成N型杂质层(N+)。该N型杂质层(N+)成为电桥电路10的N型晶体管的源极或漏极等。而且，如图13(C)所示，通过光刻工序以及导入P型离子的工序，而在基板表层上形成P型杂质层(P+)。该P型杂质层(P+)成为电桥电路10的P型晶体管的源极以及漏极、或保护区域的P型杂质层等。
通过实施以上方式，而形成构成电桥电路10的DMOS结构的N型晶体管(纸面左侧)、DMOS结构的P型晶体管(纸面右侧)、保护区域(纸面中央)。
另外，虽然对CMOS结构的晶体管的制造工艺省略了说明，但对于与DMOS结构的晶体管共同的层而言，只要共用工序、用一个制造流程来形成混有CMOS结构以及DMOS结构的半导体基板即可。
6.电子设备
在图14中，图示了应用有本实施方式的电路装置200(电机驱动)的电子设备的结构例。电子设备包括：处理部300、存储部310、操作部320、输入输出部330、电路装置200、将这些各个部连接在一起的总线340、电机280。虽然在下文中以通过电机驱动而对头或馈纸进行控制的打印机为例进行说明，但本实施方式并不限定于此，其能够应用于各种的电子设备中。
输入输出部330例如由USB连接器或无线LAN等的接口构成，并被输入有图像数据或文件数据。所输入的数据例如被存储于DRAM等的作为内部存储装置的存储部310中。当通过操作部320接受到印刷指示时，处理部300将开始存储于存储部310中的数据的印刷动作。处理部300以与数据的印刷布局相一致的方式向电路装置200(电机驱动)传送指示，电路装置200根据该指示而使电机280旋转，从而实施头的移动或馈纸。
另外，虽然如上所示对本实施方式进行了详细说明，但对于本领域技术人员而言是能够容易理解到如下情况，即，能够实施实质上未脱离本发明的新事项以及效果的多种变形。因此，这种改变例全部包含于本发明的范围内。例如，在说明书或附图中，至少一次与更加广义或同义的不同用语(第一导电型、第二导电型等)共同记载的用语(P型、N型等)，在说明书或附图的任何地方均能够置换为该不同的用语。此外，本实施方式以及改变例的全部组合均被包含在本发明的范围内。此外，电路装置的结构、动作以及配置结构、或晶体管与保护区域的结构等也并不限定于本实施方式中所说明的内容，能够实施各种变形。
符号说明
Q1、Q3高压侧晶体管；Q2、Q4低压侧晶体管；PR1～PR4驱动电路；TMA～TMD端子；DAC D/A转换电路；CP比较电路；DG1～DG4驱动信号；IN1～IN4控制信号；RS检测电阻；DI寄生二极管；CP寄生电容；PD1～PD4衬垫；SC1～SC5源极；DN1～DN5漏极；PSB P型基板；NB1、NB2、NB3N型埋入层；PB1、PB2P型埋入层；PW1、PW2、PW4P型阱；DNW1、DNW2N型深阱；NW1、NW3、NW4N型阱；PBD P型体区；HPF P型杂质层；NP11、NP12、NP2、NP3、NP21、NP22N型插头；GT1、GT2、GT3栅极层；SO绝缘层(氧化膜)；ML金属层；2、4保护区域；10电桥电路；18预驱动器；20控制电路；30检测电路；32基准电压生成电路；40、42、44边界区域；60、62、64、68、72、74、80、82、92、94、N型杂质层；66、70、76、78、84、90、91、96、98P型杂质层；63、67绝缘膜；100电机；200电路装置；300处理部；310存储部；320操作部；330输入输出部。

Claims (11)

1.一种电路装置，其特征在于，包括：
电桥电路，其具有高压侧的晶体管和低压侧的晶体管；
检测电路，其对流至所述电桥电路的电流进行检测；
控制电路，其根据所述检测电路中的检测结果，来实施所述高压侧的晶体管以及所述低压侧的晶体管的导通或断开控制；
保护区域，其被设置于所述高压侧的晶体管以及所述低压侧的晶体管与所述检测电路之间，并用于将电路装置的基板设定为基板电位。
2.如权利要求1所述的电路装置，其特征在于，
所述保护区域具有：
第一导电型的埋入层，其被形成于第一导电型的所述基板上；
第一导电型的阱，其被形成于第一导电型的所述埋入层之上；
第一导电型的杂质层，其被形成于第一导电型的所述阱之上。
3.如权利要求2所述的电路装置，其特征在于，
第一导电型的所述阱为对外延层导入有第一导电型的杂质而形成的层。
4.如权利要求1所述的电路装置，其特征在于，
所述高压侧的晶体管和所述低压侧的晶体管为DMOS结构的晶体管。
5.如权利要求4所述的电路装置，其特征在于，
所述DMOS结构的晶体管被形成于第二导电型的埋入层之上，所述第二导电型的埋入层被形成于第一导电型的所述基板上。
6.如权利要求5所述的电路装置，其特征在于，
所述保护区域具有第一导电型的埋入层。
7.如权利要求4所述的电路装置，其特征在于，
所述DMOS结构的晶体管被形成于第二导电型的深阱上，所述第二导电型的深阱在第二导电型的埋入层上通过外延层而形成。
8.如权利要求7所述的电路装置，其特征在于，
所述保护区域具有：
第一导电型的埋入层；
第一导电型的阱，其在第一导电型的所述埋入层之上通过外延层而形成；
第一导电型的杂质层，其被形成于第一导电型的所述阱上。
9.如权利要求1至8中的任一项所述的电路装置，其特征在于，
具有第二保护区域，所述第二保护区域被设置于所述高压侧的晶体管与所述低压侧的晶体管之间，并用于将所述基板设定为所述基板电位。
10.如权利要求1所述的电路装置，其特征在于，
所述电桥电路的所述低压侧的晶体管和所述高压侧的晶体管为，在P型的所述基板上的第一N型埋入层之上形成的DMOS结构的晶体管，
所述检测电路通过在与所述第一N型埋入层分离的第二N型埋入层之上形成的CMOS结构的晶体管而构成。
11.一种电子设备，其特征在于，
包含权利要求1至10中的任一项所述的电路装置。
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