CN105390489B - 集成电路装置以及电子设备 - Google Patents

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Abstract

本发明提供一种集成电路装置以及电子设备。在本发明中，H桥接的预驱动器以符合H桥接的驱动器Tr的宽度的方式而被构成为两个块，并隔着偏压电路而以成为线对象的方式配置。一个预驱动器块以成为在一个方向上较长而在与该方向正交的方向上较短的矩形的方式进行布局。通过如此配置，从而能够使预驱动器的布局面积变小，并能够使(IC)低成本化。而且，通过对称配置，从而能够取得从预驱动器至驱动器的配线阻抗的匹配，并能够实现特性的稳定化。

Description

集成电路装置以及电子设备
技术领域
本发明涉及一种集成电路装置以及电子设备等。
背景技术
作为对直流电机或步进电机进行驱动的电机驱动器，已知一种使用H桥接电路的装置。H桥接电路具有驱动用的第一晶体管～第四晶体管(开关元件)，第一、第四晶体管与第二、第三晶体管相对于电机而以呈对角的方式电连接。该第一晶体管～第四晶体管通过来自预驱动器的PWM信号而被实施导通或断开控制，并对应于该PWM信号的脉冲宽度而使桥接电路所输出的驱动电流发生变化。
在对步进电机进行驱动的情况下，例如使用双沟道的H桥接电路。在第一H桥接电路中输入有来自第一预驱动器的PWM信号，在第二H桥接电路中输入有来自第二预驱动器的PWM信号。而且，第一H桥接电路在步进电机的第一端子与第二端子之间使第一驱动电流流通，第二桥接电路在步进电机的第三端子与第四端子之间使第二驱动电流流通。通过在各步中将第一驱动电流与第二驱动电流切换为预定的电流值，从而使步进电机每一步仅旋转预定的角度。
作为与上述双沟道的H桥接电路和预驱动器这样的两个功能块和控制电路相关的技术，而存在专利文献1所公开的技术。在该技术中，将两个功能块上下配置，并在其左右配置两个控制电路。虽然在本申请中对各个H桥接电路分别用一个预驱动器进行驱动，但在专利文献1的技术中各个控制电路均与两个功能块连接。
如上所述，在对双沟道的H桥接电路进行集成的情况下，在布局中，预驱动器与H桥接电路的配置成为一个课题。
例如，在将第一预驱动器和第二预驱动器统一配置于一个配置区域中的情况下，从第一预驱动器至第一H桥接电路的信号线的长度和从第二预驱动器至第二H桥接电路的信号线的长度有可能差异较大。在该情况下，由于信号线的阻抗的不同，有可能使得导通或断开的正时在各H桥接电路中不同。或者，有可能因预驱动器和H桥接电路的配置关系而使布局效率变差，并由于死区而使芯片面积增加。
专利文献1：日本特开平02-50459号公报
发明内容
根据本发明的几个方式，能够提供一种可使驱动信号的信号线的阻抗均等化或者缩小芯片面积的集成电路装置以及电子设备等。
本发明的一个方式涉及一种集成电路装置，包括：第一桥接电路，其在对集成电路装置的基板进行俯视观察时，相对于基准线而被配置于第一方向侧的第一区域中；第二桥接电路，其在所述俯视观察时，相对于所述基准线而被配置于与所述第一方向相反的第二方向侧的第二区域中；第一预驱动器，其对所述第一桥接电路进行驱动；第二预驱动器，其对所述第二桥接电路进行驱动，所述第一预驱动器被配置于所述第一区域中，所述第二预驱动器被配置于所述第二区域中。
根据本发明的一个方式，相对于基准线而在第一方向侧配置有对第一桥接电路进行驱动的第一预驱动器和第一桥接电路，并且相对于基准线而在第二方向侧配置有对第二桥接电路进行驱动的第二预驱动器和第二桥接电路。例如，能够使第一桥接电路以及第一预驱动器和第二桥接电路以及第二预驱动器相对于基准线而对称配置。由此，能够使驱动信号的信号线的阻抗均等化或者缩小芯片面积。
此外，在本发明的一个方式中，也可以为，在将与所述第一方向以及所述第二方向交叉的方向设为第三方向的情况下，所述第一预驱动器被配置于所述第一桥接电路的所述第三方向侧，所述第二预驱动器被配置于所述第二桥接电路的所述第三方向侧，在所述第一预驱动器与所述第一桥接电路之间设置有第一配线区域，在所述第一配线区域中配线有所述第一预驱动器与所述第一桥接电路之间的信号线，在所述第二预驱动器与所述第二桥接电路之间设置有第二配线区域，在所述第二配线区域中配线有所述第二预驱动器与所述第二桥接电路之间的信号线。
根据本发明的一个方式，相对于第一桥接电路、第二桥接电路而能够在同一方向的第三方向侧分别对第一预驱动器、第二预驱动器进行配置。由此，能够缩短第一预驱动器和第一桥接电路之间的距离、第二预驱动器和第二桥接电路之间的距离。此外，能够减少预驱动器与桥接电路之间的信号线的向第一方向或第二方向的引线。例如，能够将第一预驱动器与第一桥接电路之间的信号线和第二预驱动器与第二桥接电路的间的信号线的长度设为相同程度。
此外，在本发明的一个方式中，也可以为，所述第一桥接电路具有：高压侧的第一晶体管；低压侧的第二晶体管；高压侧的第三晶体管；低压侧的第四晶体管，所述第一预驱动器具有对所述第一晶体管至第四晶体管进行驱动的第一驱动器电路至第四驱动器电路，在所述第一区域中，于所述第二驱动器电路以及所述第四驱动器电路的所述第一方向侧配置有所述第一驱动器电路以及所述第三驱动器电路，所述第二桥接电路具有：高压侧的第五晶体管；低压侧的第六晶体管；高压侧的第七晶体管；低压侧的第八晶体管，所述第二预驱动器具有对所述第五晶体管至第八晶体管进行驱动的第五驱动器电路至第八驱动器电路，在所述第二区域中，于所述第六驱动器电路以及所述第八驱动器电路的所述第二方向侧配置有所述第五驱动器电路以及所述第七驱动器电路。
如果采用这种方式，则能够在第一方向或第二方向上依次排列对低压侧的晶体管进行驱动的驱动器电路、对高压侧的晶体管进行驱动的驱动器电路。由此，能够将对低压侧的晶体管进行驱动的驱动器电路配置在两个高压侧的晶体管之间的附近处，并易于配置从驱动器电路至低压侧的晶体管的信号线。
此外，在本发明的一个方式中，也可以为，从所述第二驱动器电路向所述第二晶体管的信号线、以及从所述第四驱动器电路向所述第四晶体管的信号线被配线在所述第一晶体管与所述第三晶体管之间的区域中，从所述第六驱动器电路向所述第六晶体管的信号线、以及从所述第八驱动器电路向所述第八晶体管的信号线被配线在所述第五晶体管与所述第七晶体管之间的区域中。
如此，从驱动器电路向低压侧的晶体管的信号线被配置在高压侧的晶体管之间。根据本发明的一个方式，通过进行上述这样的驱动器电路的配置，从而能够易于配置从驱动器电路至低压侧的晶体管的信号线。
此外，在本发明的一个方式中，也可以为，构成所述第一驱动器电路以及所述第三驱动器电路的晶体管中的第一耐压的晶体管和高于所述第一耐压的第二耐压的晶体管，在所述第一区域内沿着所述第一方向而配置，构成所述第五驱动器电路以及所述第七驱动器电路的晶体管中的所述第一耐压的晶体管和所述第二耐压的晶体管，在所述第二区域内沿着所述第二方向而配置。
例如，在耐压的不同处理之间存在相隔预定的距离等的规则，使处理不同的晶体管混在一起效率较低。在这一点上，根据本发明的一个方式，能够将以同一耐压的处理的规则进行布局的晶体管统一，并能够实施有效的布局。
另外，在本发明的一个方式中，也可以为，包括偏压电路，所述偏压电路被配置在所述第一预驱动器与所述第二预驱动器之间，并向所述第一预驱动器与所述第二预驱动器供给偏压。
由于预驱动器与检测电路等的模拟电路相比对噪声不敏感，因此能够配置在与模拟电路相比靠桥接电路的附近。因此，能够在第一预驱动器与第二预驱动器之间配置偏压电路，从而能够实施有效的布局。
另外，在本发明的一个方式中，也可以为，包括保护区域，所述保护区域被设置在所述第一桥接电路以及所述第二桥接电路与所述第一预驱动器以及所述第二预驱动器之间，并用于将集成电路装置的基板设定为基板电位，所述第一预驱动器与所述第一桥接电路之间的信号线和所述第二预驱动器与所述第二桥接电路之间的信号线被配线于所述保护区域之上。
虽然桥接电路通过斩波动作而对驱动对象进行驱动，但此时构成桥接电路的晶体管进行导通或断开。例如，在上电期间内上电电流流至第一晶体管和第四晶体管，在衰减期间内衰减电流流至第二晶体管和第三晶体管。通过该电流的开关而有噪声向基板供给并传播至模拟电路等，从而成为动作异常的原因。在这一点上，根据本发明的一个方式，通过在桥接电路与预驱动器之间设置有保护区域，从而能够对上述噪声进行吸收或屏蔽。此外，通过在保护区域之上配置信号线，从而能够实施有效的布局。
另外，在本发明的一个方式中，也可以为，所述第一桥接电路和所述第二桥接电路具有作为DMOS结构的晶体管的高压侧的晶体管和低压侧的晶体管，所述保护区域具有：第一导电型的埋入层，其被形成在第一导电型的所述基板上；第一导电型的阱，其被形成于第一导电型的所述埋入层之上；第一导电型的杂质层，其被形成于第一导电型的所述阱之上。
构成桥接电路的DMOS结构的晶体管具有第二导电型的埋入层。由于保护区域具有第一导电型的埋入层，从而能够将保护区域设置为以与DMOS结构的晶体管的第二导电型的埋入层同等程度的深度。由于经由第一导电型的基板与第二导电型的埋入层之间的寄生二极管或寄生电容而产生噪声，因此通过在与其同等程度的深度处设置保护区域，从而能够有效地对噪声进行吸收或屏蔽。
另外，在本发明的一个方式中，也可以为，构成所述第一桥接电路以及所述第二桥接电路的晶体管与端子之间的端子节点通过作为衬垫配线的最上层的配线层而形成，所述第一预驱动器与所述第一桥接电路之间的信号线和所述第二预驱动器与所述第二桥接电路之间的信号线通过与所述最上层的配线层相比而靠下层的配线层而形成。
通过在桥接电路的晶体管之上设置作为端子的衬垫，并通过利用作为该衬垫配线的最上层的配线层来形成晶体管与端子之间的节点，从而能够减小晶体管与端子之间的寄生电阻。由于桥接电路中流过较大的驱动电流，因此通过减小寄生电阻，从而在电压降或电力效率的观点上较为有利。如此，由于桥接电路的晶体管之上被最上层的配线层所覆盖，因此通过利用下层的配线层来形成预驱动器至桥接电路之间的信号线，从而能够实现预驱动器至桥接电路之间的配线。
此外，在本发明的一个方式中，也可以为，通过所述第一桥接电路所输出的第一驱动电流和所述第二桥接电路所输出的第二驱动电流而对步进电机进行驱动。
此外，在本发明的一个方式中，也可以为，包括控制电路，所述控制电路对所述第一桥接电路和所述第二桥接电路进行控制，所述控制电路在于第一期间至第N期间中所述步进电机旋转一周的情况下，在所述第一期间至第N期间的各个期间的切换中使所述第一驱动电流和所述第二驱动电流变化，并通过将所述第一期间至第N期间作为一周期而使所述第一驱动电流和所述第二驱动电流进行周期性变化从而对所述步进电机进行驱动控制。
如此，在通过第一桥接电路和第二桥接电路而对步进电机进行驱动的情况下，如果在第一预驱动器与第一桥接电路之间的信号线和第二预驱动器与第二桥接电路之间的信号线中寄生电阻不同，则晶体管的导通或断开的正时有可能在第一桥接电路和第二桥接电路中不同。而且，由于该正时的不同，而有可能使步进电机的驱动产生不良现象。在这一点上，根据本发明的一个方式，能够相对于基准线而进行对称的配置，从而能够在将两信号线的寄生电阻设为同等程度。由此，能够降低在步进电机的驱动中产生不良现象的可能性。
另外，本发明的其他方式涉及一种电子设备，其包括上述任一种方式所述的集成电路装置
附图说明
图1表示本实施方式的集成电路装置的比较例的布局结构。
图2表示本实施方式的集成电路装置的布局结构示例。
图3表示本实施方式的集成电路装置的第一详细布局结构示例。
图4表示本实施方式的集成电路装置的第二详细布局结构示例。
图5为模式化表示本实施方式的集成电路装置的第三详细布局结构示例、和半导体芯片的截面的断面的剖视图。
图6为保护区域的说明图。
图7表示本实施方式的集成电路装置的电路结构示例。
图8(A)为上电期间的工作说明图。图8(B)为衰减期间的工作说明图。
图9为斩波动作的说明图。
图10为步进电机的驱动方法的说明图。
图11表示对高压侧晶体管进行驱动的驱动器电路的详细的结构示例。
图12表示对低压侧晶体管进行驱动的驱动器电路的详细的结构示例。
图13表示电子设备的结构示例。
具体实施方式
以下，对本发明的优选的实施方式进行详细说明。另外，在下文中进行说明的本实施方式并非对权利要求所记载的本发明的内容进行不当限定，在本实施方式中所说明的全部结构不一定是作为本发明的解决方法而必须的。
1.比较例
在图1中图示了本实施方式的集成电路装置的比较例的布局结构。图1为，在从表面(形成有电路的面)沿着基板的厚度方向俯视观察集成电路装置的基板的情况下的布局结构。
在该比较例中，在基板上设置有：逻辑电路的配置区域LOGA、模拟电路的配置区域ANAA、开关调节器的驱动晶体管(P型晶体管)的配置区域PCHA、偏压电路的配置区域BSA、预驱动器的配置区域PRA、第一(第一沟道)的桥接电路的配置区域HA1、第二(第二沟道)的桥接电路的配置区域HA2、从预驱动器至第一桥接电路以及第二桥接电路的信号线的配置区域WRA。
第一桥接电路的配置区域HA1与第二桥接电路的配置区域HA2被设置为大致左右对称。另一方面，对第一桥接电路进行驱动的第一预驱动器和对第二桥接电路进行驱动的第二预驱动器被配置于配置区域PRA中。该配置区域PRA相对于第一桥接电路的配置区域HA1和第二桥接电路的配置区域HA2并不对称配置，而是被设置为偏向第一桥接电路侧(第一方向D1侧)。
通过以此方式将两个预驱动器配置于一处，从而具有能够统一配置同种类的电路这一便利性。但是，由于预驱动器相对于桥接电路并未对称配置，因此也产生了不利因素。
具体而言，由于预驱动器的配置区域PRA偏向第一桥接电路的配置区域HA1一侧，因此需要引出对预驱动器和第二桥接电路进行连接的信号线。为了对电机进行驱动在桥接电路中需要流通大电流，从而使得栅极尺寸非常大。因此，需要增粗信号线的宽度从而使寄生电阻下降(减小信号的延迟)，并且由于引出信号线的配置区域WRA变大，因此其成为了芯片面积增加的原因。
此外，由于桥接电路使较大栅极尺寸的晶体管进行导通或关断，因此使得集成电路装置的基板产生非常大的开关噪声。因此，需要使对噪声敏感的模拟电路的配置区域ANAA从桥接电路的配置区域HA1、HA2分离。虽然由于在第一桥接电路的配置区域HA1与模拟电路的配置区域ANAA之间设置有预驱动器而使距离变远，但在第二桥接电路的配置区域HA1和模拟电路的配置区域ANAA之间出现空间的可能性较高，从而难以进行有效的配置。
此外，由于从第一预驱动器至第一桥接电路的信号线和从第二预驱动器至第二桥接电路的信号线的长度不等，因此配线的寄生电阻(阻抗)不同。由于桥接电路的晶体管的栅极尺寸较大，因此栅极电容较大，从而当信号线的寄生电阻不同时，有可能使晶体管的导通或断开的正时差异较大。如通过图10所进行的后述那样，在对步进电机进行驱动的情况下，由于要使两个沟道的桥接电路协调，因此当导通或断开的正时发生偏差时，将有可能在电机控制中产生不良现象。例如，有可能容易产生电机无法顺畅旋转(振动变大)、未产生假设的转矩、失步(旋转未追随驱动脉冲)等的不良现象。
2.布局结构示例
在图2中图示了能够解决上述课题的本实施方式的集成电路装置(广义而言，为电路装置)的布局结构示例。图2为，从表面(形成有电路的面)沿着基板的厚度方向俯视观察集成电路装置的基板的情况下的布局结构示例。
在该集成电路装置的基板上，设置有逻辑电路的配置区域LOGB、模拟电路的配置区域ANAB、开关调节器的驱动晶体管(P型晶体管)的配置区域PCHB、偏压电路的配置区域BSB、第一预驱动器的配置区域PRB1、第二预驱动器的配置区域PRB2、第一(第一沟道)的桥接电路的配置区域HB1、第二(第二沟道)的桥接电路的配置区域HB2、从第一预驱动器至第一桥接电路的信号线的配置区域WRB1(第一配线区域)、从第二预驱动器至第二桥接电路的信号线的配置区域WRB2(第二配线区域)。
集成电路装置的基板具有第一边至第四边SD1～SD4。第一边SD1和第二边SD2为对置的边。第三边SD3和第四边SD4为对置的边，且为与第一边SD1和第二边SD2交叉(例如正交)的边。此外，第一边至第四边SD1～SD4为，从基板的中央观察时第一方向至第四方向D1～D4侧的边。第一方向D1和第二方向D2为相反(所成的角度为180度)的方向。第三方向D3和第四方向D4为相反(所成的角度为180度)的方向，且为与第一方向D1和第二方向D2交叉(例如正交)的方向。
在逻辑电路的配置区域LOGB中，配置有后文所述的图7的控制电路20和寄存部50。该区域LOGB沿着第三边SD3设置。
在模拟电路的配置区域ANAB中，配置有图7的第一检测电路30和第二检测电路32。该区域ANAB被设置在逻辑电路的配置区域LOGB与第一预驱动器的配置区域PRB1以及第二预驱动器的配置区域PRB2之间。
开关调节器(在图7中未图示)例如为向外部的处理部(微型计算机)供给电源的电路。被设置于区域PCHB中的驱动晶体管为，向外置的线圈输出驱动电流的晶体管。开关调节器中的除驱动晶体管之外的结构要素例如被配置于模拟电路的配置区域ANAB中。区域PCHB在模拟电路的配置区域ANAB的第二方向D2侧沿着第二边SD2而设置。
在第一预驱动器的配置区域PRB1中，配置有图7的第一预驱动器40。该区域PRB1被设置在模拟电路的配置区域ANAB与第一桥接电路的配置区域HB1之间。
在偏压电路的配置区域BSB中，设置有向预驱动器供给用于对桥接电路的晶体管进行驱动的偏压的偏压电路(在图7中未图示)。偏压为，高压侧的偏压(图11的VBH＝37V)和低压侧的偏压(图12的VBL＝5V)。
在第一桥接电路的配置区域HB1中，设置有图7的第一桥接电路10。该区域HB1沿着第一边SD1和第四边SD4而设置。更具体而言，区域HB1包括高压侧晶体管(Q1、Q3)的配置区域HSB1和低压侧晶体管(Q2、Q4)的配置区域LSB1。高压侧晶体管的配置区域HSB1被设置在低压侧晶体管的配置区域LSB1与第一预驱动器的配置区域PRB1之间。
在第二桥接电路的配置区域HB2中，设置有图7的第二桥接电路12。该区域HB2沿着第二边SD1和第四边SD4而设置。更具体而言，区域HB2包括高压侧晶体管(Q5、Q7)的配置区域HSB2和低压侧晶体管(Q6、Q8)的配置区域LSB2。高压侧晶体管的配置区域HSB2被设置在低压侧晶体管的配置区域LSB2和第二预驱动器的配置区域PRB2之间。
在以上的实施方式中，第一桥接电路(区域HB1)在对集成电路装置的基板的俯视观察时相对于基准线L1而被配置于第一方向D1侧的第一区域R1中。第二桥接电路(区域HB2)在对集成电路装置的基板的俯视观察时相对于基准线L1而被配置于第二方向D2侧的第二区域R2中。而且，对第一桥接电路进行驱动的第一预驱动器(区域PRB1)被配置于第一区域R1中。对第二桥接电路进行驱动的第二预驱动器(区域PRB2)被配置于第二区域R2中。
如果采用这种方式，则第一预驱动器被配置于与第一桥接电路相同的第一区域R1中，第二预驱动器被配置于与第二桥接电路相同的第二区域R2中。由此，能够将两个沟道的桥接电路和预驱动器相对于基准线L1而对称(包括大致对称)配置。通过对称配置，从而由于不存在如比较例所说明的那样的预驱动器的配置偏向，因此能够有效地进行配置。例如，能够使第三边SD3和第四边SD4靠近一个如图2所示的可删除区域的量，从而与比较例相比而能够节约布局面积。此外，通过对称配置也能够使预驱动器和桥接电路之间的信号线对称，进而能够使信号线的寄生电阻相同(包括大致相同)。寄生电阻相同，则能够使开关的正时在两个沟道中一致，从而能够减少比较例所说明的步进电机的控制中的不良现象。
另外，基准线L1为，将基板的平面分割成第一区域R1和第二区域R2的线。基准线L1为沿着第三方向D3(或第四方向D4)的线，且为与第三边SD3和第四边SD4交叉的线。例如，基准线L1与第一边SD1(或第二边SD2)平行、且在第三边SD3的中点处与第三边SD3交叉并在第四边SD4的中点处与第四边SD4交叉。
此外，在本实施方式中，第一预驱动器(区域PRB1)被配置于第一桥接电路(区域HB1)的第三方向D3侧。第二预驱动器(区域PRB2)被配置于第二桥接电路(区域HB2)的第三方向D3侧。而且，在第一预驱动器与第一桥接电路之间设置有第一配线区域WRB1，在所述第一配线区域WRB1中配线有第一预驱动器与第一桥接电路之间的信号线。在第二预驱动器与第二桥接电路之间设置有第二配线区域WRB2，在所述第二配线区域WRB2中配线有第二预驱动器与第二桥接电路之间的信号线。
更具体而言，在第一预驱动器和第一桥接电路之间未设置配线以外的电路，它们是邻接配置。同样地，第二预驱动器和第二桥接电路之间也未设置配线以外的电路，它们也是邻接配置。
如果采用这种方式，则以与各个沟道的桥接电路的第三方向D3侧邻接的方式而配置有对该桥接电路进行驱动的预驱动器。由于与比较例相比，预驱动器与桥接电路之间的距离(特别是第二预驱动器与第二桥接电路之间的距离)变近，因此能够缩短信号线的长度。虽然如比较例所说明的那样，为了减小寄生电阻信号线的宽度较大，但是由于在本实施方式中减少了引线，因此能够减小配线区域WRB1、WRB2。特别是，由于能够减少从第二预驱动器向第二桥接电路的横向(D1、D2)的引线，因此能够在纵向(D3、D4)上减小配线区域，从而能够更加节约布局面积。
此外，在本实施方式中，向第一预驱动器和第二预驱动器供给偏压的偏压电路(区域RSB)被配置于第一预驱动器(区域PRB1)与第二预驱动器(区域PRB2)之间。
由于偏压为桥接电路的开关中所使用的电压，因此偏压电路与模拟电路(图7中的检测电路30等)相比，对噪声不敏感，从而能够将偏压电路配置在与模拟电路相比而更靠近桥接电路的位置处。由于采用将第一预驱动器和第二预驱动器分割成第一区域R1和第二区域R2的方式进行配置，因此在二者之间隔开了空间，通过在该空间中配置偏压电路，从而能够进行有效的布局。此外，由于在模拟电路与桥接电路之间设置了偏压电路(以及预驱动器)，因此能够使模拟电路从桥接电路中分离，并使模拟电路远离噪声源(桥接电路)。
3.第一详细布局结构示例
在图3中图示了本实施方式的集成电路装置的第一详细布局结构示例。图3为桥接电路和预驱动器的布局结构示例。
第一桥接电路具有高压侧的第一晶体管(图7的Q1)、低压侧的第二晶体管(Q2)、高压侧的第三晶体管(Q3)、低压侧的第四晶体管(Q4)。第一桥接电路的配置区域HB1包括区域HQ1、LQ2、HQ3、LQ4，第一晶体管至第四晶体管分别被配置于区域HQ1、LQ2、HQ3、LQ4中。区域HQ3被配置于区域HQ1的第一方向D1侧。另外，区域LQ2、LQ4分别被配置于区域HQ1、HQ3的第四方向D4侧。
第一预驱动器具有对第一晶体管至第四晶体管(Q1～Q4)进行驱动的第一驱动器电路至第四驱动器电路(图7中的PR1～PR4)。第一预驱动器的配置区域PRB1包括区域HVT1、NTHS1、NTLS1。在区域HVT1、NTHS1中，配置有对高压侧晶体管(Q1、Q3)进行驱动的第一驱动器电路以及第三驱动器电路(PR1、PR3)，在区域NTLS1中，配置有对低压侧晶体管(Q2、Q4)进行驱动的第二驱动器电路以及第四驱动器电路(PR2、PR4)。区域NTHS1、HVT1被配置于区域NTLS1的第一方向D1侧。即，沿着第一方向D1而以NTLS1、NTHS1、HVT1的顺序进行配置。对低压侧晶体管进行驱动的第二驱动器电路以及第四驱动器电路和对高压侧晶体管进行驱动的第一驱动器电路以及第三驱动器电路，在第一区域R1中沿着第一方向D1而配置。
此外，为了减小寄生电阻，桥接电路的晶体管被配线层的金属所覆盖，特别是，限制了能够对低压侧晶体管配线来自驱动器电路的信号线的空间。因此，易于加长该信号线的引线。在这一点上，在实施方式中，沿着第一方向D1而以低压侧、高压侧的顺序配置驱动器电路。由此，能够将对低压侧晶体管进行驱动的驱动器电路(区域NTLS1)配置在两个高压侧晶体管的配置区域HQ1、HQ3之间的附近处。由此，能够减少信号线的引线。
具体而言，从第二驱动器电路(PR2)向第二晶体管(Q2、区域LQ2)的信号线、以及从第四驱动器电路(PR4)向第四晶体管(Q4、区域LQ4)的信号线被配线于第一晶体管(Q1、区域HQ1)与第三晶体管(Q3、区域HQ3)之间的区域中。在图3中，用WLS1来模式化地表示这些信号线。
如此，在两个高压侧晶体管(Q1、Q3)之间，能够使向低压侧晶体管的信号线通过。在本实施方式的布局结构示例中，由于从对低压侧晶体管进行驱动的驱动器电路(区域NTLS1)至两个高压侧晶体管(Q1、Q3)之间为止的距离较近，因此无需多余的配线引线，从而能够减小配线区域(图2的WRB1)。
对于第二桥接电路和第二预驱动器而言，也同样。即，第二桥接电路具有高压侧的第五晶体管(图7的Q5)、低压侧的第六晶体管(Q6)、高压侧的第七晶体管(Q7)、低压侧的第八晶体管(Q8)。第二桥接电路的配置区域HB2包括区域HQ5、LQ6、HQ7、LQ8，第五晶体管至第八晶体管分别被配置于区域HQ5、LQ6、HQ7、LQ8中。区域HQ7被配置于区域HQ7的第一方向D1侧。此外，区域LQ6、LQ8分别被配置于区域HQ5、HQ7的第四方向D4侧。
第二预驱动器具有对第五晶体管至第八晶体管(Q5～Q8)进行驱动的第五驱动器电路至第八驱动器电路(图7的PR5～PR8)。第二预驱动器的配置区域PRB2包括区域HVT2、NTHS2、NTLS2。在区域HVT2、NTHS2中，配置有对高压侧晶体管(Q5、Q7)进行驱动的第五驱动器电路以及第七驱动器电路(PR5、PR7)，在区域NTLS2中，配置有对低压侧晶体管(Q6、Q8)进行驱动的第六驱动器电路以及第八驱动器电路(PR6、PR8)。区域NTHS2、HVT2被配置于区域NTLS2的第二方向D2侧。即，沿着第二方向D1而以NTLS2、NTHS2、HVT2的顺序配置。对低压侧晶体管进行驱动的第六驱动器电路以及第八驱动器电路和对高压侧晶体管进行驱动的第五驱动器电路以及第七驱动器电路在第二区域R2中沿着第二方向D2而配置。
从第六驱动器电路(PR6)向第六晶体管(Q6、区域LQ6)的信号线、以及从第八驱动器电路(PR8)向第八晶体管(Q8、区域LQ8)的信号线被配线于第五晶体管(Q5、区域HQ5)与第七晶体管(Q7、区域HQ7)之间的区域中。在图3中，用WLS2来模式化地表示这些信号线。
根据本布局结构示例，由于从对低压侧晶体管进行驱动的驱动器电路(区域NTLS2)至两个高压侧晶体管(Q5、Q7)之间为止的距离较近，因此无需多余的配线引线，从而能够减小配线区域(图2中的WRB2)。
如上所述，第一驱动器电路以及第三驱动器电路为，对第一桥接电路的高压侧晶体管进行驱动的驱动器电路。这些驱动器电路具有例如通过图11而后述的电平转换器部LSH和缓冲器部DRH。在构成该电平转换器部LSH的晶体管中的TPHA1、TPHA2、TNHA1、TNHA2为第二耐压(高耐压)的晶体管，且被配置于区域HVT1中。其他电平转换器部LSH的晶体管TPA1、TPA2和缓冲器部DRH的晶体管TPA3～TPA5、TNA1～TNA3为第一耐压(通常耐压)的晶体管，且被配置于区域NTHS1中。另外，构成被配置于区域NTLS1中的第二驱动器电路以及第四驱动器电路的晶体管为通常耐压。
在此，第一耐压为通常处理的晶体管的耐压，例如为与模拟电路的电源电压(5V)相对应的耐压。此外，第二耐压为高于第一耐压的体压，且为高耐压处理的晶体管的耐压。例如，为与桥接电路电源VBB的电压(42V)相对应的耐压。
区域HVT1、NTHS1、NTLS1沿着第一方向D1而以NTLS1、NTHS1、HVT1的顺序配置。即，构成第一驱动器电路以及第三驱动器电路的晶体管中的第一耐压的晶体管(区域NTHS1)、和高于第一耐压的第二耐压的晶体管(区域HVT1)在第一区域R1中沿着第一方向D1而配置。
对于第二沟道的高压侧晶体管进行驱动的第五驱动器电路以及第七驱动器电路而言，也同样。即，在区域HVT2中，配置第二耐压(高耐压)的晶体管TPHA1、TPHA2、TNHA1、TNHA2。此外，在区域NTHS2中，配置第一耐压(通常耐压)的晶体管TPA1～TPA5、TNA1～TNA3。
区域HVT2、NTHS2、NTLS2沿着第二方向D2而以NTLS2、NTHS2、HVT2的顺序配置。即，构成第五驱动器电路以及第七驱动器电路的晶体管中的第一耐压的晶体管(区域NTHS2)、和高于第一耐压的第二耐压的晶体管(区域HVT2)在第二区域R2中沿着第二方向D2而配置。
如果采用这种方式，则能够将按照与通常处理不同的规则布局的高耐压处理的晶体管统一配置于一处。此外，由于高耐压处理的晶体管占据较大的面积，因此横向排列(第一方向D1、第二方向D2)高耐压晶体管和通常耐压晶体管则能够实施横向较长的布局，从而能够沿着桥接电路的配置区域HB1的上边而有效地配置。即，能够减小纵向尺寸，从而节约芯片面积。
4.第二详细布局结构示例
在图4中图示了本实施方式的集成电路装置的第二详细布局结构示例。图4为桥接电路和预驱动器的布局结构示例。
如图4所示，构成第一桥接电路以及第二桥接电路的晶体管(区域HSB1、LSB1、HSB2、LSB2)与端子之间的端子节点通过作为衬垫配线的最上层的配线层MB1～MB4而被形成。而且，第一预驱动器(区域PRB1)与第一桥接电路之间的信号线WHS1、WLS1和第二预驱动器(区域PRB2)与第二桥接电路之间的信号线WHS2、WLS2通过与最上层的配线层MB1～MB4相比而靠下层的配线层而被形成。最上层的配线层与其下层的配线层为由金属层(例如铝层)形成的层，且为用于使电路元件之间电连接的层。各个配线层之间例如通过支柱或接头(例如钨)而被连接。
以第一桥接电路为例进行详细说明。配线层MB1与高压侧晶体管(图7的Q1、Q3)的源极节点相对应，并以覆盖高压侧晶体管(区域HSB1)的方式而设置。在配线层MB1上，设置有与封装件的电源VBB的端子接合的衬垫PDB 1、PDB2。衬垫PDB1、PDB2为最上层的配线层MB1本身，且表示衬垫的四角用于表示设计上的位置。
此外，配线层MB2与低压侧晶体管(图7的Q2、Q4)的源极节点相对应，并以覆盖低压侧晶体管(区域LSB1)的上方的方式而设置。在配线层MB2上设置有衬垫PDB3、PDB4，所述衬垫PDB3、PDB4与连接了检测电阻的一端的端子(图7的TMC)相对应。衬垫PDB3、PDB4为最上层的配线层MB2本身，且表示衬垫的四角用来表示设计上的位置。
另外，虽然在图4中未图示，但还设置了与连接电机的端子(图7的TMA、TMB)相对应的衬垫、和作为该衬垫配线的最上层的配线层。
如上所述，作为衬垫配线的最上层的配线层被覆盖在桥接电路的晶体管上。这是为了尽可能减小从衬垫至晶体管的配线电阻，并降低由寄生电阻造成的电力损失。而且，通过使来自预驱动器的信号线WHS1、WLS1被形成在下层的配线层上，从而能够在降低电力损失的同时使信号线通过衬垫配线的下方。由于该衬垫配线与各个晶体管通过下层的配线层而被连接，因此即使是下层的配线层，也难以使信号线从晶体管的上方通过。在这一点上，如图3中所述那样，由于低压侧的预驱动器被配置在高压侧晶体管的间的附近，因此能够有效地对信号线WLS1进行配线。
5.第三详细布局结构示例
此外，如通过图7等而后述的那样，在桥接电路10通过斩波电流而对电机100进行驱动时，在构成桥接电路10的晶体管Q1～Q4的漏极中有大电流流动。由于该大电流通过斩波动作而被导通或断开使其流向反转，因此桥接电路10的晶体管Q1～Q4的漏极电压将产生较大的电位变动。如果产生这种电位变动，则该电位变动将成为噪声，从而使检测电路30等的模拟电路受到不良影响，例如在检测电路30的检测工作中产生不良现象。
例如，在图8(B)的衰减期间内，衰减电流ID从低电位侧的电源VSS经由晶体管Q2、电机100、晶体管Q3而流向高电位侧的电源VBB。因此，将相对于低压侧的晶体管Q2的漏极(节点N1)而施加有负电压，所述负电压为相对于电源VSS(GND)而成为负侧的电位的电压。因此，形成在N型的晶体管Q2的区域中的寄生二极管成为顺偏压状态，从而产生使基板的电位较大变动的噪声。存在如下的课题，即，因该噪声而使电路装置的模拟电路受到不良影响，从而妨碍了正确的电路工作。例如，虽然作为模拟电路的检测电路30实施了对检测电阻RS1的电压VS1和基准电压VR1进行比较的电路工作，但在该电路动作中产生不良现象，从而产生了斩波电流的误检测等。
在图5中图示了能够解决上述课题的本实施方式的集成电路装置的第三详细布局结构示例。图5的右侧的图为，从上方向俯视观察集成电路装置的半导体芯片时的图，图5的左侧的图为，模式化表示集成电路装置的半导体芯片的截面的剖视图。在俯视观察时的图中，以第一桥接电路为例进行了图示。
如图5的右侧的俯视观察时的图(电路配置布局图)所示，具有保护区域2，所述保护区域2被设置于高压侧的晶体管Q1、Q3(区域HSP1)以及低压侧的晶体管Q2、Q4(区域LSB1)与预驱动器(区域PRB1)之间，且用于将集成电路装置的基板PSB设定为基板电位(例如VSS＝GND)。
例如，将半导体芯片的第一边设为SD1、将与边SD1对置的第二边设为SD2、将与边SD1、SD2正交(交叉)的边设为第三边SD3、将与边SD3对置的边设为第四边SD4。第一方向D1成为从边SD2朝向边SD1的方向。在该情况下，在高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4的方向D3侧设置有保护区域2，在保护区域2的方向D3侧设置有预驱动器。而且，保护区域2是在高压侧的晶体管Q1、Q3与预驱动器之间的区域内，例如沿着方向D1而被形成的。即，保护区域2以其长边方向沿着方向D1的方式而被形成。
此外，在图5中，集成电路装置具有保护区域4(第二保护区域)，所述保护区域4被设置于高压侧的晶体管Q1、Q3与低压侧的晶体管Q2、Q4之间，并用于将基板PSB设定为基板电位。即，在高压侧的晶体管Q1、Q3的方向D4侧设置有保护区域4，在保护区域4的方向D4侧设置有低压侧的晶体管Q2、Q4。另外，也可以变形实施为，仅设置保护区域2而不设置保护区域4。
保护区域2、4为具有噪声吸收以及噪声屏蔽功能的区域，且被称为保护环。保护区域2能够由与衬垫PD1、PD2电连接的金属配线(铝配线等)和杂质层构成，所述杂质层被形成在基板PSB上并且经由接头等而与该金属配线电连接。保护区域4能够由与衬垫PD3、PD4电连接的金属配线(铝配线等)和杂质层构成，所述杂质层被形成在基板PSB上并且经由接头等而与该金属配线电连接。
在基板PSB为P型(第一导电型)的情况下，杂质层也成为P型。杂质层例如为杂质的扩散层。衬垫PD1～PD4中被供给有电源VSS(GND)。衬垫PD1～PD4为被形成于半导体基板上的电极，且既可以为引线接合用的衬垫，也可以为凸点用的衬垫(Bump on Pad)。衬垫PD1～PD4例如被形成在集成电路装置的I/O区域中。I/O区域为，用于与外部实施信号或电压的输入输出的区域，例如为设置有衬垫或静电保护元件(I/O单元)的区域。
另外，虽然在图5中，保护区域2、4在俯视观察时成为沿着方向D1的长方形的形状，但保护区域2、4的形状并不限定于此。例如，也可以为向方向D3侧或方向D4侧弯曲的形状。
在本实施方式中，图3等所示的第一预驱动器与第一桥接电路之间的信号线WHS1、WLS1和第二预驱动器与第二桥接电路之间的信号线WHS2、WLS2被配线在保护区域2之上。即，图2的配线区域WRB1、WRB2的一部分或全部为与保护区域2重叠的区域。
如果采用这种方式，则能够利用保护区域2来减轻从桥接电路向检测电路的噪声传播，并且能够通过在保护区域2之上设置信号线从而有效地利用配线区域。即，即使产生了因如上所述的桥接电路的斩波动作所引起的噪声，通过设置于配线区域中的保护区域2(或4)，也能够以吸收或屏蔽该噪声的方式而抑制集成电路装置的电路动作的不良现象的产生。
6.装置结构
接下来，使用图5的左侧的剖视图来对本实施方式的集成电路装置的晶体管的装置结构的详细情况进行说明。在本实施方式中，如图5的剖视图所示，作为构成桥接电路的晶体管Q1～Q4而使用了DMOS(Double-diffused Metal Oxide Semiconductor)结构的晶体管。另一方面，作为构成检测电路或逻辑电路等的晶体管而使用了CMOS(ComplementaryMetal Oxide Semiconductor)结构的晶体管。
首先，对低压侧的N型的晶体管Q2、Q4(以下，适当称为N型DMOS)的装置结构进行说明。
另外，虽然在下文中，对第一导电型为P型的情况进行说明，但第一导电型也可以为N型。例如，虽然在图5中，基板PSB为P型的基板，但作为基板PSB也可以使用N型的基板。此外，将与集成电路装置的基板PSB的平面垂直的方向(厚度方向)中的、相对于基板PSB而形成有电路的一侧(通过半导体处理而层叠有各层的一侧)的方向称为“上”，将其相反方向称为“下”。
在作为硅基板的P型(第一导电型)的基板PSB之上，形成有N型(第二导电型)的埋入层NB2(N+Buried Layer)。在N型埋入层NB2之上，形成有N型DMOS的深N型阱DNW2。在深N型阱DNW2的源极SC2侧形成有P型体PBD(P型杂质层)。而且，在P型体PBD之上，形成有与N型DMOS的源极SC2相对应的N型杂质层60。此外，在深N型阱DNW2的漏极DN2侧，形成有与N型DMOS的漏极DN2相对应的N型杂质层62。这些N型杂质层60、62例如为N型杂质的扩散层。
在深N型阱DNW2之上，与对应于漏极DN2的N型杂质层62相接而形成有绝缘层63(例如SiO2)。绝缘层63为所谓的LOCOS(Local Oxidation Of Silicon：硅的局部氧化)。而且，在P型体PBD、深N型阱DNW2和绝缘层63之上，形成有栅极层GT2(例如聚硅层)。另外，在图5或后文所述的图中，将绝缘层记载为SO。
在N型DMOS的方向D3侧(保护区域4侧)的边界区域110中，设置有用于向N型埋入层NB2供给电位的N型插头NP2(N型杂质层)。具体而言，在N型埋入层NB2之上形成有N型插头NP2，在N型插头NP2之上形成有N型杂质层64。另外，在N型插头NP2的两侧能够形成未图示的P型杂质层。而且，在N型杂质层64中被供给有例如与漏极DN2的电压相同的电压，且被施加至N型杂质层64的该电压经由N型插头NP2而向N型埋入层NB2供给。
另外，优选为，N型插头也被设置于N型DMOS的方向D4侧的边界区域中。此外，埋入层是指，被形成于与基板表层的杂质层(例如深N型阱或P型体)相比而靠下层的杂质层。具体而言，将N型杂质或P型杂质导入硅基板，并通过在其上使外延层(单晶硅的层)生长，从而在外延层的下方形成埋入层。
接下来，对高压侧的P型的晶体管Q1、Q3(以下，适当称为P型DMOS)的装置结构进行说明。
在P型的基板PSB之上形成有N型埋入层NB1，在N型埋入层NB1之上形成有深N型阱DNW1。在深N型阱DNW1之上形成有P型杂质层HPF(HPOF)，在P型杂质层HPF之上形成有与P型DMOS的漏极DN1相对应的P型杂质层66(扩散层)。在深N型阱DNW1之上形成有N型阱NW1(低耐压N型阱)。在N型阱NW1上，形成有N型杂质层68和与P型DMOS的源极SC1相对应的P型杂质层70。与对应于漏极DN1的P型杂质层66相接而形成有绝缘层67，并在N型阱NW1、P型杂质层HPF、绝缘层67之上形成有栅极层GT1(例如聚硅层)。
在P型DMOS的方向D4侧(保护区域4侧)的边界区域112中，形成有用于向N型埋入层NB1供给电压的N型插头NP12(N型杂质层)。具体而言，在N型埋入层NB1之上形成有N型插头NP12，在N型插头NP12之上形成有N型杂质层72。另外，在N型插头NP12的方向D3侧，能够形成未图示的P型杂质层。而且，在N型杂质层72中，例如被供给有高电位侧电源(VBB)的电压，且该高电位侧电源的电压经由N型插头NP12而向N型埋入层NB1供给。
在P型DMOS的方向D3侧(保护区域2侧)的边界区域114中，设置有用于向N型埋入层NB1供给电压的N型插头NP11(N型杂质层)。具体而言，在N型埋入层NB1之上形成有N型插头NP11，在N型插头NP11之上形成有N型杂质层74。另外，在N型插头NP11的方向D4侧，能够形成未图示的P型杂质层。而且，在N型杂质层74中，例如被供给有高电位侧电源(VBB)的电压，且该高电位侧电源的电压经由N型插头NP11而向N型埋入层NB1供给。
接下来，对CMOS结构的P型晶体管(以下，适当称为PMOS)的装置结构进行说明。该PMOS为构成检测电路30的晶体管。检测电路30通过PMOS和图5中未图示的CMOS结构的N型晶体管(以下、，适当称为NMOS)而被构成。
在检测电路30的区域中形成有N型埋入层NB3，所述N型埋入层NB3用于使作为CMOS结构的晶体管的PMOS、NMOS从基板PSB中隔离。具体而言，在P型的基板PSB之上形成有N型埋入层NB3，在N型埋入层NB3之上形成有P型埋入层PB3。而且，在P型埋入层PB3之上形成有作为CMOS结构的晶体管的PMOS或NMOS。
例如，在P型埋入层PB3之上形成有PMOS的N型阱NW3(例如中耐压N型阱)，在N型阱NW3中，形成有与PMOS的源极SC3相对应的P型杂质层76。此外，在N型阱NW3之上形成有与PMOS的漏极DN4相对应的P型杂质层78。在P型杂质层76与P型杂质层78之间的N型阱NW3之上形成有栅极层GT3。在N型阱NW3之上还形成有N型杂质层80，所述N型杂质层80用于向N型阱NW3供给电压。在N型杂质层80中，例如被供给有高电位侧电源的电压。
在PMOS的方向D4侧(保护区域2侧)的边界区域116中，设置有用于向N型埋入层NB3供给电位的N型插头NP3。具体而言，在N型埋入层NB3之上形成有N型插头NP3，在N型插头NP3之上形成有N型杂质层82。另外，在N型插头NP3的方向D3侧，形成有P型杂质层84。此外，在N型插头NP3的方向D4侧，也能够形成未图示的P型杂质层。而且，被施加于N型杂质层82中的高电位侧电源的电压经由N型插头NP3而向N型埋入层NB3供给。
另外，在形成构成检测电路30的CMOS结构的NMOS的情况下，在P型埋入层PB3之上形成P型阱(例如中耐压N型阱)。而且，通过在该P型阱上，形成成为NMOS的漏极的N型杂质层、成为NMOS的源极的N型杂质层和用于向P型阱供给低电位侧电源(VSS)的电压的P型杂质层，从而能够形成CMOS结构的NMOS。
7.保护区域
接下来，使用图6来对保护区域2的详细情况进行说明。另外，由于保护区域4的结构与保护区域2相同，因此省略详细的说明。
如图6所示，保护区域2具有P型(第一导电型。以下相同)的埋入层PB1(P+BuriedLayer)、P型阱PW1(低耐压P型阱)和P型杂质层90(P型扩散层)。P型埋入层PB1被形成在P型基板PSB上。P型阱PW1被形成在P型埋入层PB1之上。P型杂质层90被形成在P型阱PW1之上。P型杂质层90经由接头而与金属层ML(铝层)电连接。该金属层ML为，形成供给低电位侧的电源VSS的金属配线的层，且与图5的衬垫PD1、PD2电连接。例如，衬垫PD1与PD2之间通过由金属层ML形成的金属配线而被电连接。通过采用这种方式，从而将经由衬垫PD1、PD2、金属层ML而被施加于P型杂质层90的VSS的电压(接地电压)经由P型埋入层PB1、P型阱PW1而向基板PSB供给，进而实现基板PSB的电位的稳定化。
此外，P型阱PW1(PW2)成为向外延层导入了P型杂质的层。如果采用这种方式，则在形成P型埋入层PB1之后，使外延层生长，并通过将P型杂质导入到该外延层中，从而能够形成P型阱PW1。而且，通过形成这种P型阱PW1，从而能够经由P型阱PW1而将施加于P型杂质层90上的电源VSS的电压向P型埋入层PB1传递。
此外，如前文所述那样，高压侧的晶体管Q1(Q3)和低压侧晶体管Q2(Q4)成为DMOS结构的晶体管。如果使用这种DMOS结构的晶体管，则即使在作为电机驱动器的电源而使用高电压的电源VBB(例如40～50V)的情况下，也能够确保晶体管的足够的耐压，并能够进行电机100的适当的驱动。
在本实施方式中，通过利用在N型埋入层NB1、NB2之上形成DMOS结构的晶体管Q1、Q2，从而在保护区域4上，也设置P型埋入层PB1。即，在P型基板PSB上形成N型埋入层NB1、NB2后(或者形成前)，容易形成P型埋入层PB1(PB2)。因此，从P型基板PSB的表面(电路形成侧的面)至位于较深的位置处的P型埋入层PB1为止，能够延伸形成保护区域2。通过使保护区域2形成至这样深的位置为止，从而能够更加提高保护区域2的噪声吸收或屏蔽的功能。
对由该保护区域2实现的噪声的吸收或屏蔽功能进行详细的说明。如图6所示，在低压侧晶体管Q2的N型埋入层NB2以及深N型阱DNW2与P型基板PSB之间，形成有寄生二极管DI。该寄生二极管DI为，将从P型基板PSB朝向N型埋入层NB2的方向设为正向的二极管。如上所述，在图8(B)的衰减期间内，寄生二极管DI成为顺偏压状态，从而产生了被设定为VSS的P型基板PSB的电位发生较大变动的噪声。
此外，即使在高压侧晶体管Q1的区域内，在P型基板PSB与N型埋入层NB1之间也存在寄生电容CP。而且，在桥接电路通过斩波电流而对电机进行驱动时，在晶体管Q1的漏极DN1(P型杂质层66)中将有大电流流动。由于该大电流通过斩波动作而被导通或断开而使其流向反转，从而使漏极DN1的电压变动较大。而且，漏极DN1的电压变动经由寄生电容CP而传向P型基板PSB，从而产生了使基板电位较大变动的噪声。
如果产生了如上所述的噪声，则检测电路30等的模拟电路将受到不良影响，从而产生电路的误动作等。例如，在图7的集成电路装置中，检测电路30通过对检测电阻RS1的一端侧的电压VS1与基准电压VR1进行比较，而将流向桥接电路10的斩波电流保持为固定。此时，如果检测电路30的比较电路36或基准电压生成电路38或D/A转换电路34受到经由P型基板PSB而传至检测电路30上的噪声的影响，则有可能在检测电路30的检测工作中产生不良现象。例如，当比较电路36的比较精度降低或基准电压VR1发生变动时，将产生斩波电流的误检测等。
在被称为保护环的一般的保护区域中，仅形成有P型杂质的扩散层(图6的90)。在这种保护区域中，存在无法使离基板表面的深度距离变长，无法有效地吸收或屏蔽来自DMOS结构的晶体管Q1、Q2的噪声的课题。
在这一点上，在本实施方式中，与桥接电路10的晶体管Q1、Q2的N型埋入层NB1、NB2相对应而形成有保护区域2的P型埋入层PB1。此外，与通过将杂质导入N型埋入层NB1、NB2之上的外延层而形成的深N型阱DNW1、DNW2相对应，而在保护区域2中，通过将杂质导入P型埋入层PB1之上的外延层而形成有P型阱PW1。因此，能够将保护区域2的离基板表面的深度距离DPG设定为与晶体管Q1、Q2的深度距离DP1、DP2相等的距离。因此，通过在深度方向上延伸形成至深度距离DPG为止的保护区域2，从而能够有效地吸收或屏蔽来自DMOS结构的晶体管Q1、Q2的噪声。
8.电路结构
在图7中图示了本实施方式的集成电路装置的电路结构示例。本实施方式的集成电路装置包括：第一桥接电路10、第二桥接电路12、控制电路20、第一检测电路30、第二检测电路32、第一预驱动器40、第二预驱动器42、寄存部50。
另外，在下文中，以第一桥接电路10、第一检测电路30、第一预驱动器40为例来对电路结构及其动作进行说明。由于第二桥接电路12、第二检测电路32、第二预驱动器42的电路结构及其动作相同，因此省略说明。此外，虽然在图7中，以电机100为步进电机的情况为例进行了图示，但电机100也可以为直流电机。在该情况下，第一桥接电路10和第二桥接电路12分别各连接有一个直流电机。
桥接电路10具有高压侧的晶体管Q1、Q3和低压侧的晶体管Q2、Q4。桥接电路10为输出朝向电机100(例如直流电机或者步进电机等)的驱动电流的电路，且在图7中成为H桥接的电路结构。
高压侧的晶体管Q1、Q3例如为P型(广义而言，为第一导电型)的晶体管，低压侧的晶体管Q2、Q4例如为N型(广义而言，为第二导电型)的晶体管。高压侧的晶体管是指，与低压侧的晶体管相比被连接于高电位电源侧的晶体管。低压侧的晶体管是指，与高压侧的晶体管相比被连接于低电位电源侧的晶体管。另外，晶体管Q1、Q2、Q3、Q4的全部晶体管可以为N型的晶体管。此外，在Q1、Q2、Q3、Q4的源极漏极间存在有未图示的体二极管(寄生二极管)。
高压侧的晶体管Q1、Q3的源极与高电位侧的电源VBB(第一电源)的节点连接。低压侧的晶体管Q2、Q4的源极与检测电阻RS1的一端所连接的节点N3连接。节点N3经由集成电路装置的端子TMC而与作为外置部件的检测电阻RS1的一端连接。
晶体管Q1的漏极和晶体管Q2的漏极被连接在节点N1上，节点N1与外部的电机100(广义而言，为驱动对象)的第一端子连接。节点N1经由集成电路装置的端子TMA而与电机100的第一端子TSP1连接。
晶体管Q3的漏极和晶体管Q4的漏极被连接在节点N2上，节点N2与电机100的第二端子连接。节点N2经由集成电路装置的端子TMB而与电机100的第二端子TSM1连接。
检测电路30对流向桥接电路10的电流进行检测。例如，通过对检测电阻RS1的一端的电压VS1进行检测，从而对上电期间中的上电电流进行检测。具体而言，检测电路30包括基准电压生成电路38、D/A转换电路34和比较电路36(变换器)。
基准电压生成电路38生成恒定电压的基准电压VRF1。D/A转换电路34接受基准电压VRF1从而生成根据设定数据DRF1而可变变化的基准电压VR1。设定数据DRF1被存储于寄存部50内，例如从外部的控制器(例如微型计算机等)而将设定数据DRF1写入寄存部50中。在比较电路36中，基准电压VR1被输入至第一输入端子(非反转输入端子)，作为检测电阻RS1的一端的电压的电压VS1被输入至第二输入端子(反转输入端子)，从而输出检测结果信号RQ1。例如，如后文所述，由于斩波电流通过被输入至比较电路36的基准电压VR1决定，因此通过对设定数据DRF1进行变更而使基准电压VR1发生变化，从而能够对电机100的转矩进行控制。
控制电路20根据检测电路30中的检测结果而实施高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4的导通或断开控制。具体而言，在来自检测电路30的检测结果信号RQ1成为激活时，作为从上电期间向衰减期间切换的PWM信号而生成控制信号IN1、IN2、IN3、IN4。
预驱动器40具有驱动器电路PR1、PR2、PR3、PR4。驱动器电路PR1、PR2、PR3、PR4对来自控制电路20的控制信号IN1、IN2、IN3、IN4进行缓冲，并将驱动信号DG1、DG2、DG3、DG4向晶体管Q1、Q2、Q3、Q4的栅极输出。
另外，图7的集成电路装置例如由IC芯片构成，端子TMA～TMF相当于IC芯片的封装件的端子或者半导体基板上的衬垫。此外，在该情况下，作为IC芯片的集成电路装置被安装在电路基板(印刷基板等)上，作为外置的电路部件的检测电阻RS1、RS2也被安装在电路基板上。而且，检测电阻RS1、RS2和端子TMC、TMF通过电路基板上的配线而被电连接。
接下来，利用图8(A)～图9来对本实施方式的集成电路装置的桥接电路10的工作进行说明。
如图8(A)所示，在上电期间内，晶体管Q1、Q4成为导通。由此，上电电流IC从高电位侧的电源VBB经由晶体管Q1、电机100(电机线圈)、晶体管Q4而流向低电位侧的电源VSS(GND)。
另一方面，在衰减期间内，如图8(B)所示，晶体管Q2、Q3成为导通，衰减电流ID从电源VSS经由晶体管Q2、电机100、晶体管Q3而流向电源VBB。这些上电电流IC、衰减电流ID均从电机100的第一端子TSP1流向第二端子TSM1。
另外，在上电电流IC、衰减电流ID向与上述方向相反的方向流动(设为负电流值)的情况下，在上电期间内使晶体管Q2、Q3导通，在衰减期间内使晶体管Q1、Q4导通。在该情况下，上电电流IC、衰减电流ID均从电机100的第二端子TSM1流向第一端子TSP1(从第一端子TSP1流向第二端子TSM1的电流成为负电流值)。
如图7所说明的那样，在连接有晶体管Q2、Q4的源极的节点N3与电源VSS的节点之间设置有检测电阻RS1，比较电路36对节点N3的电压VS1和基准电压VR1进行比较。而且，如图9所示，控制电路20实施将流向桥接电路10的斩波电流ICP保持为固定的斩波动作的控制。具体而言，控制电路20以使斩波电流ICP固定的方式而对PWM信号(IN1～IN4)的脉冲宽度进行控制，根据该PWM信号而对晶体管Q1～Q4的导通或断开进行控制。
例如，当在图9的正时t0下开始实施电机100的驱动时，将成为图8(A)所示的上电期间，从而使晶体管Q1、Q4成为导通，晶体管Q2、Q3成为断开。由此，驱动电流(上电电流IC)从电源VBB经由晶体管Q1、电机100、晶体管Q4而流向电源VSS。而且，当在正时t1下电机100的驱动电流达到斩波电流ICP时，将切换为衰减期间TD1。具体而言，当驱动电流变大且节点N3的电压VS1超过基准电压VR1时，比较电路36的比较结果信号RQ1从低电平转变为高电平，从而在正时t1下切换为衰减期间TD1。该正时t1下的电机100的驱动电流为斩波电流ICP，且通过电压VS1的检测而对斩波电流ICP进行检测。
当被切换为衰减期间TD1时，如图8(B)所示，晶体管Q2、Q3成为导通，晶体管Q1、Q4成为断开。由此，驱动电流(衰减电流ID)从电源VSS经由晶体管Q2、电机100、晶体管Q3而流向电源VBB。在该衰减期间TD1内，如图9所示那样电机100的驱动电流随着时间的经过而减少。
而且，控制电路20使用例如计时器(计数器电路)等而对从衰减期间TD1的开始所经过的预定时间进行检测，从而从衰减期间TD1切换为上电期间TC1。在上电期间TC1内，当电机100的驱动电流增加且达到斩波电流ICP时，再次切换为衰减期间TD2。以后，通过反复进行切换，从而实施了使作为驱动电流的峰值电流的斩波电流ICP固定的这一控制，从而使电机100的转矩被保持为固定。
另外，虽然在上文中，对桥接电路10为H桥接型的情况进行了说明，但本实施方式并不限定于此，桥接电路10也可以为半桥接型。在该情况下，作为桥接电路10而将设置晶体管Q1、Q2，并不设置晶体管Q3、Q4。此外，虽然在上文中，以集成电路装置为对电机100进行驱动的电机驱动器的情况为例进行了说明，但本实施方式的集成电路装置的驱动对象并不限定于电机100，还能够将具有电感元件(线圈)的各种各样的元件、装置设为驱动对象。
9.步进电机的驱动方法
使用图10来对本实施方式的集成电路装置对步进电机进行驱动时的驱动方法进行说明。另外，在下文中，以四极双极电机的单相驱动为例进行说明，但并不限定于此。例如，也可以将极数设为24极或48极，也可以利用单级电机，还可以实施微步驱动。
如图10所示，在第一步至第四步T1～T4(第一驱动期间至第四驱动期间)中，步进电机旋转一周。如图7所示，将第一桥接电路10所输出的驱动电流设为IQ1，将第二桥接电路12所输出的驱动电流设为IQ2。在第一步T1中，IQ1＝“+”(正电流值)、IQ2＝0，且第一极MP1成为N极并与转子RTR的S极相互吸引，第二极MP2成为S极并与转子RTR的N极相互吸引。步进电机的旋转角度为零度。在第二步T2中，IQ1＝0、IQ2＝“+”，且第三极MP3成为N极并与转子RTR的S极相互吸引，第四极MP4成为S极并与转子RTR的N极相互吸引。步进电机的旋转角度为90度。在第三步T3中，IQ1＝“-”(负电流值)、IQ2＝0，且第一极MP1成为S极并与转子RTR的N极相互吸引，第二极MP2成为N极并与转子RTR的S极相互吸引。步进电机的旋转角度为180度。在第四步T4中，IQ1＝0、IQ2＝“-”，且第三极MP3成为S极并与转子RTR的N极相互吸引，第四极MP4成为N极并与转子RTR的S极相互吸引。步进电机的旋转角度为270度。
另外，在实施微步驱动的情况下，通过将驱动电流IQ1和驱动电流IQ2设为预定比，从而能够与单相驱动相比增加步数(减小一步的旋转角度)。例如，当在T1步之后设定为IQ1：IQ2＝1：1时，转子RTR的S极将向第一极MP1和第三极MP3的中间移动。如果在T2、T3、T4之后设定同样的步，则八步旋转一周。即使在这样的微步驱动中，使驱动电流IQ1和驱动电流IQ2周期性地发生变化的情况也与单相驱动相同。如图10所示，驱动电流IQ1和驱动电流IQ2为四步1周期的周期性的波形，驱动电流IQ2的相位与驱动电流IQ1的相位相比滞后90度。在微步驱动中也一样，驱动电流IQ1和驱动电流IQ2以预定的步数(在上述的示例中，为八步)为1周期的周期性的波形，驱动电流IQ2的相位与驱动电流IQ1的相位相比而滞后90度。
如上所述，在本实施方式中，通过第一桥接电路10所输出的第一驱动电流IQ1和第二桥接电路12所输出的第二驱动电流IQ2而对步进电机进行驱动。
而且，控制电路20在第一期间至第N期间(在图10中，第一步～第四步T1～T4)内步进电机旋转一周的情况下，在第一期间至第N期间的各个期间的切换中使第一驱动电流IQ1和第二驱动电流IQ2变化，并通过将第一期间至第N期间作为1周期而使第一驱动电流IQ1和第二驱动电流IQ2周期性地变化，从而对步进电机进行驱动控制。
此时，如图1的比较例中所说明的那样，如果开关的正时在第一桥接电路10和第二桥接电路12中发生偏差，则有可能使步进电机的旋转的顺畅度下降。例如，虽然在步的切换中驱动电流IQ1、IQ2的值发生变化，但由于第一桥接电路10和第二桥接电路12的开关的正时的偏差，从而有可能使该驱动电流IQ1、IQ2的变化的正时产生若干偏差。而且，由于该偏差而使转子RTR与极之间产生不可预期的力，由此有可能妨碍转子RTR的顺畅的旋转。
在这一点上，由于在本实施方式中，如通过图2上述的那样，从预驱动器至桥接电路的信号线的阻抗在沟道间一致，因此在第一桥接电路10和第二桥接电路12中开关的正时几乎同时，从而能够期待步进电机的旋转变得顺畅。
10.预驱动器
接下来，对预驱动器的详细的电路结构进行说明。在图11中图示了对桥接电路的高压侧晶体管进行驱动的驱动器电路(图7中的PR1、PR3、PR5、PR7)的详细的结构示例。
图11的驱动器电路包括电平转换器部LSH和缓冲器部DRH。电平转换器部LSH包括P型的MOS晶体管TPA1、TPA2、P型的DMOS晶体管TPHA1、TPHA2和N型的DMOS晶体管TNHA1、TNHA2。缓冲器部DRH包括P型的MOS晶体管TPA3～TPA5和N型的MOS晶体管TNA1～TNA3。
电平转换器部LSH将来自控制电路20的逻辑电源的控制信号INH、XINH电平位移为电源VBB的信号LSHQ。逻辑电源例如为3.3V。控制信号XINH为控制信号INH的逻辑反转信号。信号LSHQ的电压电平为VBB(42V)和VBH(37V)，且低电平的VBH通过对偏压BLSH进行适当设定而被实现。由于信号LSHQ的低电平为VBH(37V)，因此晶体管TPA1、TPA2在5V的耐压下良好，从而由通常耐压的MOS晶体管构成。晶体管TPHA1、TPHA2、TNHA1、THNA2由高耐压(42V耐压)的DMOS晶体管构成。
缓冲器部DRH对电平转换器部LSH的输出信号LSHQ进行缓冲，并将驱动信号DGH向桥接电路的高压侧晶体管输出。信号HLEN为从控制电路20供给的使能信号。在使能信号HLEN为使能(低电平)的情况下，缓冲器部DRH实施信号LSHQ的缓冲。在使能信号HLEN为非使能(高电平)的情况下，缓冲器部DRH将驱动信号DGH固定在高电平上。此时，桥接电路的高压侧(P型)晶体管变为断开。缓冲器部DRH的电源为VBB(42V)和VBH(37V)，驱动信号DGH的电压电平为VBB(42V)和VBH(37V)。由于晶体管TPA3～TPA5、TNA1～TNA3在5V的耐压上良好，因此由通常耐压的MOS晶体管构成。
在图12中图示了对桥接电路的低压侧晶体管进行驱动的驱动器电路(图7中的PR2、PR4、PR6、PR8)的详细的结构示例。
图12的驱动器电路包括电平转换器部LSL和缓冲器部DRL。电平转换器部LSL包括P型的MOS晶体管TPB1、TPB2、和N型的MOS晶体管TNB1、TNB2。缓冲器部DRL包括P型的MOS晶体管TPB3～TPB6和N型的MOS晶体管TNB3～TNB6。
电平转换器部LSL将来自控制电路20的逻辑电源的控制信号INL、XINL电平位移为电源VBB的信号LSLQ。控制信号XINL为控制信号INL的逻辑反转信号。由于控制信号INL、XINL的电压电平为逻辑电源(3.3V)和VSS(0V)且信号LSLQ的电压电平为VBL(5V)和VSS(0V)，因此晶体管TPB1、TPB2、TNB1、TNB2由通常耐压的MOS晶体管构成。
缓冲器部DRL对电平转换器部LSL的输出信号LSLQ进行缓冲，并将驱动信号DGL向桥接电路的低压侧晶体管输出。信号LHEN为从控制电路20供给的使能信号。在使能信号LHEN为使能(高电平)的情况下，缓冲器部DRL实施信号LSLQ的缓冲。在使能信号LHEN为非使能(低电平)的情况下，缓冲器部DRL将驱动信号DGL固定在低电平上。此时，桥接电路的低压侧(N型)晶体管变为断开。缓冲器部DRL的电源为VBL(5V)和VSS(0V)，驱动信号DGL的电压电平为VBL(5V)和VSS(0V)。由于晶体管TPB3～TPB6、TNB3～TNB6在5V的耐压上良好，因此由通常耐压的MOS晶体管构成。
11.电子设备
在图13中图示了应用了本实施方式的集成电路装置200(电机驱动器)的电子设备的结构示例。电子设备包括：处理部300、存储部310、操作部320、输入输出部330、集成电路装置200、对这些各个部进行连接的总线340、电机280。虽然在下文中，以通过电机驱动而对头或送纸进行控制的打印机为例进行说明，但本实施方式并不限定于此，还能够应用于各种各样的电子设备中。
输入输出部330例如由USB连接器或无线LAN等的接口构成，并被输入有图像数据或文件数据。所输入的数据例如被存储于DRAM等的作为内部存储装置的存储部310中。当通过操作部320而接收到印刷指示时，处理部300开始进行被存储于存储部310中的数据的印刷工作。处理部300以符合数据的印刷布局的方式向集成电路装置200(电机驱动器)发出指示，集成电路装置200根据该指示而使电机280旋转，并实施头的移动或送纸。
另外，虽然如上述那样对本实施方式进行了详细说明，但本领域技术人员能够很容易地理解到可以实施实质上不脱离本发明的新事项以及效果的多种改变。因此，这种改变例全部被包含在本发明的保护范围内。例如，在说明书或附图中，至少一次与更广义或同义的不同用语(驱动对象、期间、第一导电型、第二导电型等)一起记载的用语(驱动对象、步、P型、N型等)，在说明书或附图的任意位置处均能够被替换为该不同用语。此外，本实施方式以及改变例的全部组合也被包含在本发明的保护范围内。此外，集成电路装置的结构、动作以及布局结构、或者晶体管或保护区域的结构等并不限定于本实施方式中所说明的结构，还能够实施各种改变。
符号说明
2、保护区域；4、保护区域；10、第一桥接电路；12、第二桥接电路；20、控制电路；30、第一检测电路；32、第二检测电路；34、35、D/A转换电路；36、37、比较电路；38、39、基准电压生成电路；40、第一预驱动器；42、第二预驱动器；50、寄存部；100、电机；200、集成电路装置；280、电机；300、处理部；310、存储部；320、操作部；330、输入输出部；340、总线；ANAB、模拟电路的配置区域；BSB、偏压电路的配置区域；D1～D4、第一方向～第四方向；HB1、第一桥接电路的配置区域；HB2、第二桥接电路的配置区域；IQ1、第一驱动电流；IQ2、第二驱动电流；L1、基准线；LOGB、逻辑电路的配置区域；MB1～MB4、最上层的配线层；PCHB、驱动晶体管的配置区域；PR1～PR4、第一驱动器电路～第四驱动器电路；PR5～PR8、第四驱动器电路～第八驱动器电路；PRB1、第一预驱动器的配置区域；PRB2、第二预驱动器的配置区域；Q1～Q4、第一晶体管～第四晶体管；Q5～Q8、第五晶体管～第八晶体管；R1、第一区域；R2、第二区域；T1～T4、第一步～第四步(第一期间～第四期间)；WHS1、WHS2、WLS1、WLS2、信号线；WRB1、第一配线区域；WRB2、第二配线区域。

Claims (11)

1.一种集成电路装置，其特征在于，包括：
第一桥接电路，其在对集成电路装置的基板进行俯视观察时，相对于基准线而被配置于第一方向侧的第一区域中；
第二桥接电路，其在所述俯视观察时，相对于所述基准线而被配置于与所述第一方向相反的第二方向侧的第二区域中；
第一预驱动器，其对所述第一桥接电路进行驱动；
第二预驱动器，其对所述第二桥接电路进行驱动，
所述第一预驱动器被配置于所述第一区域中，
所述第二预驱动器被配置于所述第二区域中，
包括保护区域，所述保护区域被设置在所述第一桥接电路以及所述第二桥接电路与所述第一预驱动器以及所述第二预驱动器之间，并用于将集成电路装置的基板设定为基板电位，
所述第一预驱动器与所述第一桥接电路之间的信号线和所述第二预驱动器与所述第二桥接电路之间的信号线被配线于所述保护区域之上。
2.如权利要求1所述的集成电路装置，其特征在于，
在将与所述第一方向以及所述第二方向交叉的方向设为第三方向的情况下，
所述第一预驱动器被配置于所述第一桥接电路的所述第三方向侧，
所述第二预驱动器被配置于所述第二桥接电路的所述第三方向侧，
在所述第一预驱动器与所述第一桥接电路之间设置有第一配线区域，在所述第一配线区域中配线有所述第一预驱动器与所述第一桥接电路之间的信号线，
在所述第二预驱动器与所述第二桥接电路之间设置有第二配线区域，在所述第二配线区域中配线有所述第二预驱动器与所述第二桥接电路之间的信号线。
3.如权利要求1或2所述的集成电路装置，其特征在于，
所述第一桥接电路具有：
高压侧的第一晶体管；
低压侧的第二晶体管；
高压侧的第三晶体管；
低压侧的第四晶体管，
所述第一预驱动器具有对所述第一晶体管至第四晶体管进行驱动的第一驱动器电路至第四驱动器电路，
在所述第一区域中，于所述第二驱动器电路以及所述第四驱动器电路的所述第一方向侧配置有所述第一驱动器电路以及所述第三驱动器电路，
所述第二桥接电路具有：
高压侧的第五晶体管；
低压侧的第六晶体管；
高压侧的第七晶体管；
低压侧的第八晶体管，
所述第二预驱动器具有对所述第五晶体管至第八晶体管进行驱动的第五驱动器电路至第八驱动器电路，
在所述第二区域中，于所述第六驱动器电路以及所述第八驱动器电路的所述第二方向侧配置有所述第五驱动器电路以及所述第七驱动器电路。
4.如权利要求3所述的集成电路装置，其特征在于，
从所述第二驱动器电路向所述第二晶体管的信号线、以及从所述第四驱动器电路向所述第四晶体管的信号线被配线在所述第一晶体管与所述第三晶体管之间的区域中，
从所述第六驱动器电路向所述第六晶体管的信号线、以及从所述第八驱动器电路向所述第八晶体管的信号线被配线在所述第五晶体管与所述第七晶体管的间的区域中。
5.如权利要求3所述的集成电路装置，其特征在于，
构成所述第一驱动器电路以及所述第三驱动器电路的晶体管中的第一耐压的晶体管和高于所述第一耐压的第二耐压的晶体管，在所述第一区域内沿着所述第一方向而配置，
构成所述第五驱动器电路以及所述第七驱动器电路的晶体管中的所述第一耐压的晶体管和所述第二耐压的晶体管，在所述第二区域内沿着所述第二方向而配置。
6.如权利要求1或2所述的集成电路装置，其特征在于，
包括偏压电路，所述偏压电路被配置在所述第一预驱动器与所述第二预驱动器之间，并向所述第一预驱动器与所述第二预驱动器供给偏压。
7.如权利要求1所述的集成电路装置，其特征在于，
所述第一桥接电路和所述第二桥接电路具有作为DMOS结构的晶体管的高压侧的晶体管和低压侧的晶体管，
所述保护区域具有：
第一导电型的埋入层，其被形成在第一导电型的所述基板上；
第一导电型的阱，其被形成于第一导电型的所述埋入层之上；
第一导电型的杂质层，其被形成于第一导电型的所述阱之上。
8.如权利要求1或2所述的集成电路装置，其特征在于，
构成所述第一桥接电路以及所述第二桥接电路的晶体管与端子之间的端子节点通过作为衬垫配线的最上层的配线层而形成，
所述第一预驱动器与所述第一桥接电路之间的信号线和所述第二预驱动器与所述第二桥接电路之间的信号线通过与所述最上层的配线层相比而靠下层的配线层而形成。
9.如权利要求1或2所述的集成电路装置，其特征在于，
通过所述第一桥接电路所输出的第一驱动电流和所述第二桥接电路所输出的第二驱动电流而对步进电机进行驱动。
10.如权利要求9所述的集成电路装置，其特征在于，
包括控制电路，所述控制电路对所述第一桥接电路和所述第二桥接电路进行控制，
所述控制电路在于第一期间至第N期间中所述步进电机旋转一周的情况下，在所述第一期间至第N期间的各个期间的切换中使所述第一驱动电流和所述第二驱动电流变化，并通过将所述第一期间至第N期间作为一周期而使所述第一驱动电流和所述第二驱动电流进行周期性变化从而对所述步进电机进行驱动控制。
11.一种电子设备，其特征在于，
包括权利要求1至10中的任一项所述的集成电路装置。
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