JP7371200B2 - スイッチ駆動装置 - Google Patents

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Description

本発明は、スイッチ駆動装置に関するものである。
スイッチングレギュレータやモータドライバとして用いられるスイッチ駆動装置において、２個のスイッチ素子を直列に接続し、接続点を負荷に接続するハーフブリッジ出力段が用いられる場合がある（例えば特許文献１参照）。ハーフブリッジ出力段には、駆動電源に接続される側のＮ型半導体スイッチ素子（上側スイッチ素子）のオン時における駆動電圧を確保するために、ブートストラップ回路が組み合わせられる場合が多い（例えば特許文献２参照）。このようなスイッチ駆動装置では、ブートストラップ回路に含まれるブートキャパシタの充電電圧により、駆動電源に接続される上側スイッチ素子のゲート・ソース間電圧（ゲート電圧）を確保している。
特開２０１５－６４７４５号公報 特開２０１６－８２２８１号公報
しかしながら、スイッチ駆動装置の構成によっては、ブートキャパシタの充電電圧が、上側素子の許容されるゲート電圧（許容ゲート電圧）よりも高くなる、いわゆる、過充電になる場合がある。ブートキャパシタが過充電になると、スイッチング素子のゲートに入力される信号が、許容ゲート電圧よりも大きくなる場合があり、不具合の発生の原因になる可能性がある。
本発明は、簡単な回路構成を有し、上側素子を確実かつ安定して駆動可能なスイッチ駆動装置を提供することを目的とする。
上記目的を達成すべく、本発明は、Ｎ型半導体スイッチ素子を駆動するゲートドライバと、ゲートドライバに電圧を印加するブートストラップ回路に含まれるブートキャパシタに供給する電流を制限可能な電流制限部と、電流制限部の動作を制御する電流制御部とを備え、電流制御部は、ブートキャパシタの充電電圧が閾値を超えるとき、電流制限部を駆動してブートキャパシタに供給される電流を制限するスイッチ駆動装置を提供する。
このような構成にすることで、電流制御部が、ブートキャパシタの充電状態に応じて、電流制限部を駆動してブートキャパシタに供給される電流を制限できる。このことから、Ｎ型半導体スイッチ素子のゲートに許容ゲート電圧以上の電圧レベルの駆動信号が入力されるのを抑制できる。これにより、Ｎ型半導体スイッチ素子の劣化等を抑制できる。
上記構成において、前記電流制限部は、前記電流制御部からの信号に基づいてＯＮ又はＯＦＦとなるスイッチ素子を含んでもよい。このようにすることで、ブートキャパシタに供給される電流を受動的に制限することが可能である。
上記構成において、前記電流制御部は、前記ブートキャパシタが充電中か否かを確認するとともに前記ブートキャパシタの充電電圧を検出し、前記電流制御部は、前記ブートキャパシタが充電中において、前記ブートキャパシタの充電電圧が閾値を超えたときに、前記電流制限部を駆動してもよい。このようにすることで、ブートキャパシタが過充電状態のときを正確に検出できる。そのため、Ｎ型半導体スイッチ素子を安定して動作させることが可能である。
上記構成において、前記電流制御部は、前記ブートキャパシタの両端間電圧ないしはその分圧電圧に基づいて前記ブートキャパシタの充電電圧を検出してもよい。このようにすることで、ブートキャパシタの充電状態をより正確に検出できる。
上記構成において、前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、前記電流制御部は、前記上側スイッチ素子がＯＦＦのとき前記ブートキャパシタが充電中であると判断してもよい。このようにすることで、ブートキャパシタが過充電になる状態を簡単に検出できる。
上記構成において、前記電流制御部は、外部から入力される前記上側スイッチ素子を駆動する駆動信号を取得し、前記上側スイッチ素子のＯＮ又はＯＦＦを判断してもよい。このようにすることで、簡単な回路構成で、ブートキャパシタの過充電状態を検出できる。
上記構成において、前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、前記電流制御部は、前記上側スイッチ素子と前記負荷との接続点の電圧を検出し、前記電圧が閾値以下のときに前記ブートキャパシタが充電中であると判断する。このようにすることで、ブートキャパシタの過充電状態をより正確に検出できる。
上記構成において、前記電流制限部は、抵抗値を変更可能な素子であり、前記ブートストラップ回路に含まれるブートダイオードのアノード側に接続され、前記電流制限部は、ブートストラップ回路が接続される制御電源の電圧を検出するとともに、前記制御電圧が高いときには前記電流制限部の抵抗値を高くし、前記制御電圧が低いときには前記電流制限部の抵抗値を低くするようにしてもよい。
上記構成において、前記Ｎ型半導体スイッチ素子は、炭化ケイ素（ＳｉＣ）を原料とする半導体を用いたものを挙げることができる。
本発明によれば、簡単な回路構成を有し、Ｎ型半導体スイッチ素子を確実かつ安定して駆動可能なスイッチ駆動装置を提供することが可能となる。
モータ駆動装置を示す概略図である。 本発明にかかるスイッチ駆動装置を備えた電力供給部のブロック図である。 ドライバ回路の概略構成を示すブロック図である。 スイッチ駆動装置の出力動作を示すタイミングチャートである。 本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の一例の回路図である。 パッケージ下側から見た斜視図である。 スイッチ駆動装置の各素子がダイボンディングされたフレームの平面図である。 上側ドライバ回路を構成する集積回路の概略構成を示す概略図である。 本発明にかかるスイッチ駆動装置に備えられる上側ドライバ回路の他の例の回路図である。 ブートキャパシタＢＣ１の過充電状態が抑制される様子を示す図である。 本発明にかかる上側ドライバ回路の変形例の回路図である。 過充電発生タイミングを説明するためのタイミングチャートである。 本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の他の例を示す回路図である。 上側ドライバ回路のパッド配置例を示す平面図である。
以下に本発明の実施形態を図面を参照して説明する。
＜第１実施形態＞
図１はモータ駆動装置を示す概略図である。図１に示す通り、モータＭは、３相交流モータである。モータＭは、Ｕ相コイルＭＵ、Ｖ相コイルＭＶ及びＷ相コイルＭＷを備える（後出の図２を参照）。なお、モータＭにおいて、各コイルＭＵ、ＭＶ、ＭＷは、スター結線で結線されている。しかしながら、これに限定されず、デルタ結線であってもよい。モータＭを駆動するモータ駆動装置ＭＭＣは、モータコントロールユニットＭＣＵと、電力供給部ＰＳとを備える。
モータコントロールユニットＭＣＵは、論理回路（不図示）を含む。モータコントロールユニットＭＣＵは、モータＭからのロータの位置情報に基づいて、モータＭの各相（Ｕ相、Ｖ相、Ｗ相）のコイルに適切なタイミングで通電制御を行うための各相の通電制御信号を生成する。また、モータコントロールユニットＭＣＵは、モータＭの回転方向の切り替え時及び回転速度の変更時等のときに、励磁相切替タイミングを変更する。
電力供給部ＰＳは、モータコントロールユニットＭＣＵから受け取った、各相の通電制御信号に基づくタイミングでモータＭ各相のコイルに駆動用の電力（電流）を供給する。
次に、電力供給部ＰＳについて図面を参照して説明する。図２は、本発明にかかるスイッチ駆動装置を備えた電力供給部のブロック図である。図１、図２に示すように、電力供給部ＰＳは、スイッチ駆動装置１００と、ブートストラップ回路ＢＴＣとを備える。スイッチ駆動装置１００は、ドライバ回路ＤＲＶと、パワースイッチ回路ＰＳＷとを含む。
図２に示すように、スイッチ駆動装置１００では、ドライバ回路ＤＲＶ、パワースイッチ回路ＰＳＷ、及びブートストラップ回路ＢＴＣを構成するダイオードＤｉＵ、ＤｉＶ、ＤｉＷが、一つのパッケージＰｋｇ内に含まれている。なお、ブートダイオードＤｉＵ、ＤｉＶ、ＤｉＷは、パッケージＰｋｇ内に含まれているが、これに限定されず、パッケージＰｋｇの外部に設けられてもよい。
図２に示すように、電力供給部ＰＳは、第１電源ＰＷ１と第２電源ＰＷ２とに接続される。第１電源ＰＷ１は、ドライバ回路ＤＲＶの制御電圧ＶＣＣ（例えば１０Ｖ～２５Ｖ）を供給する。第２電源ＰＷ２は、モータＭを駆動するための駆動電圧ＶＤＣ（例えば３００Ｖ程度（６００Ｖ品））を供給する。
パワースイッチ回路ＰＳＷは、６個のトランジスタＰＴ１～ＰＴ６を備える。６個のトランジスタＰＴ１～ＰＴ６として、例えば、パワーＭＯＳＦＥＴが採用される。パワーＭＯＳＦＥＴが作りこまれる半導体基板は、例えば、シリコンカーバイド（ＳｉＣ）を用いることができる。すなわち、トランジスタＰＴ１～ＰＴ６は、ＳｉＣ－ＭＯＳＦＥＴである。なお、トランジスタＰＴ１～ＰＴ６は、いずれも、Ｎ型ＭＯＳＦＥＴである。
パワースイッチ回路ＰＳＷでは、トランジスタＰＴ１のソースとトランジスタＰＴ２のドレインとが接続されている。そして、トランジスタＰＴ１のドレインは第２電源ＰＷ２と接続される。また、トランジスタＰＴ２のソースは、接地点に接続されている。なお、実際には、トランジスタＰＴ２は、電流検出用の抵抗を介して接地点に接続されていてもよい。そして、トランジスタＰＴ１のソースとトランジスタＰＴ２のドレインとの接続点には、モータＭのＵ相コイルＭＵが接続されている。
また、トランジスタＰＴ３及びトランジスタＰＴ４もトランジスタＰＴ１及びトランジスタＰＴ２と同様に結線されている。そして、トランジスタＰＴ３のソースとトランジスタＰＴ４のドレインとの接続点には、モータＭのＶ相コイルＭＶが接続されている。さらに、トランジスタＰＴ５及びトランジスタＰＴ６もトランジスタＰＴ１及びトランジスタＰＴ２と同様に結線されている。そして、トランジスタＰＴ５のソースとトランジスタＰＴ６のドレインとの接続点には、モータＭのＷ相コイルＭＷが接続されている。
なお、本明細書では、パワースイッチ回路ＰＳＷの第２電源ＰＷ２側のトランジスタＰＴ１、ＰＴ３、ＰＴ５を上側トランジスタと称し、接地点側のトランジスタＰＴ２、ＰＴ４、ＰＴ６を下側トランジスタと称する。
そして、ドライバ回路ＤＲＶは、上側ドライバ回路１０と、下側ドライバ回路２０とを備える。上側ドライバ回路１０は、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の各ゲートと接続し、各ゲートに対してそれぞれ、駆動信号ＨＵ、ＨＶ、ＨＷを出力する。上側トランジスタＰＴ１、ＰＴ３、ＰＴ５は、駆動信号ＨＵ、ＨＶ、ＨＷの電圧レベルがＨレベルのときに、ＯＮになる。また、下側ドライバ回路２０は、下側トランジスタＰＴ２、ＰＴ４、ＰＴ６の各ゲートと接続し、各ゲートにそれぞれ、駆動信号ＬＵ、ＬＶ、ＬＷを入力する。下側トランジスタＰＴ２、ＰＴ４、ＰＴ６は、駆動信号ＬＵ、ＬＶ、ＬＷの電圧レベルがＨレベルのときに、ＯＮになる。なお、電圧レベルがＨレベルであるとは、予め決められた電圧よりも高い電圧状態であることを示す。逆にＬレベルは、予め決められた電圧よりも低い電圧状態であることを示す。
例えば、トランジスタＰＴ１及びトランジスタＰＴ４をＯＮ、他のトランジスタをＯＦＦにすることで、第２電源ＰＷ２の駆動電圧ＶＤＣは、Ｕ相コイルＭＵ、Ｖ相コイルＭＶに印加される。すなわち、Ｕ相コイルＭＵからＶ相コイルＭＶに向かう電流が流れる。このように、ドライバ回路ＤＲＶからの駆動信号で、トランジスタＰＴ１～ＰＴ６のＯＮとＯＦＦのタイミングを切り替えることで、各相のコイルＭＵ、ＭＶ、ＭＷに電流を印加させて、コイルを励磁し、モータＭを回転駆動する。
図２に示すように、上側ドライバ回路１０及び下側ドライバ回路２０は、第１電源ＰＷ１からの制御電圧ＶＣＣの供給を受けて動作する。また、上側ドライバ回路１０及び下側ドライバ回路２０は、モータコントロールユニットＭＣＵと接続されており、モータコントロールユニットＭＣＵから、トランジスタＰＴ１～ＰＴ６の通電制御を行う通電制御信号ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎ、ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎが入力される。なお、通電制御信号ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎは、上側ドライバ回路１０に入力し、通電制御信号ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎは下側ドライバ回路２０に入力する。
ドライバ回路ＤＲＶは、トランジスタＰＴ１のゲートに駆動信号ＨＵ、トランジスタＰＴ２のゲートに駆動信号ＬＵを入力する。同様に、トランジスタＰＴ３のゲートに駆動信号ＨＶ、トランジスタＰＴ４のゲートに駆動信号ＬＶを入力する。更に、トランジスタＰＴ５のゲートに駆動信号ＨＷ、トランジスタＰＴ６のゲートに駆動信号ＬＷを入力する。
ブートストラップ回路ＢＴＣは、上側ドライバ回路１０に対して、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の駆動に必要な電圧を供給する回路である。ブートストラップ回路ＢＴＣは、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５のそれぞれに対して設けられる。例えば、第１電源ＰＷ１と上側トランジスタＰＴ１のソースとの間をつなぐ回路であり、第１電源ＰＷ１側から、ブートダイオードＤｉＵとブートキャパシタＢＣ１とが直列に接続されている。そして、上側ドライバ回路１０はブートダイオードＤｉＵとブートキャパシタＢＣ１の接続点の電圧を上側トランジスタＰＴ１の駆動に必要な電圧として、取得している。なお、ブートストラップ回路ＢＴＣには、第１電源ＰＷ１とブートダイオードＤｉＵとの間に、所定の電流値の電流を発生させるための抵抗が配置されてもよいが、ここでは、省略している。
なお、ブートストラップ回路ＢＴＣは、上側トランジスタＰＴ３に対応するブートダイオードＤｉＶとブートキャパシタＢＣ２を備え、上側ドライバ回路１０は、駆動に必要な電圧を取得する。さらに、ブートストラップ回路ＢＴＣは、上側トランジスタＰＴ５に対応するブートダイオードＤｉＷとブートキャパシタＢＣ３を備え、上側ドライバ回路１０は、駆動に必要な電圧を取得する。
次に、ドライバ回路のさらに詳細について説明する。なお、スイッチ駆動装置１００のドライバ回路ＤＲＶには、トランジスタＰＴ１及びトランジスタＰＴ２を駆動する回路、トランジスタＰＴ３及びトランジスタＰＴ４を駆動する回路、トランジスタＰＴ５及びトランジスタＰＴ６を駆動する回路をそれぞれ備える。これらのトランジスタを駆動する回路は、それぞれ同じ構成を有する。そのため、以下の説明では、トランジスタＰＴ１及びトランジスタＰＴ２を駆動する回路部分をドライバ回路ＤＲＶとして説明する。また、トランジスタＰＴ１に対応するブートダイオードＤｉＵ及びブートキャパシタＢＣ１を含む回路を、ブートストラップ回路ＢＴＣとして説明する。また、トランジスタＰＴ１を上側トランジスタＰＴ１、トランジスタＰＴ２を下側トランジスタＰＴ２とする。そして、上側トランジスタＰＴ１のソースと下側トランジスタＰＴ２のドレインとの接続点を第１点Ｐ１とし、ブートストラップ回路ＢＴＣのブートダイオードＤｉＵのカソードとブートキャパシタＢＣ１との接続点を第２点Ｐ２とする。
図３は、ドライバ回路の概略構成を示すブロック図である。図３に示すドライバ回路ＤＲＶは、上述している通り、上側ドライバ回路１０と、下側ドライバ回路２０とを含む。本発明にかかるスイッチ駆動装置１００において、下側ドライバ回路２０は、従来のスイッチ駆動装置に用いられているドライバ回路と同じ構成である。そのため、下側ドライバ回路２０の構成及び動作についての詳細な説明は省略する。
図３に示すように、上側ドライバ回路１０には、上側ゲートドライバ３０と、入力信号制御回路４０と、電流制限部５０と、電流制御部６０と、高耐圧レベルシフト回路７０とを備える。
入力信号制御回路４０は、モータコントロールユニットＭＣＵからの通電制御信号（ここでは、ｈｕｉｎ）を、高耐圧レベルシフト回路７０を介して、上側ゲートドライバ３０に入力させる。
上側ゲートドライバ３０は、入力信号制御回路４０から入力される信号に基づいて、上側トランジスタＰＴ１を駆動する駆動信号ＨＵを生成し、上側トランジスタＰＴ１のゲートに対して出力する。
上側ゲートドライバ３０は、上側トランジスタＰＴ１の駆動に必要な電圧を、ブートダイオードＤｉＵとブートキャパシタＢＣ１から成るブートストラップ回路ＢＴＣから取得する。ブートストラップ回路ＢＴＣは、第１電源ＰＷ１から供給される電流で、ブートキャパシタＢＣ１を充電する。そして、ブートキャパシタＢＣ１の両端を、例えば、ゲート閾値電圧と同じかそれよりも大きい電圧に充電する。このようにすることで、第１点Ｐ１の電圧ＶＳにかかわらず、第２点Ｐ２の電圧ＶＢを、第１点Ｐ１の電圧ＶＳよりもブートキャパシタＢＣ１の充電電圧分だけ高い電圧とすることができる。そして、上側ゲートドライバ３０が第２点Ｐ２の電圧ＶＢを取得することで、上側トランジスタＰＴ１の駆動に必要な電圧を取得できる。
電流制限部５０は、第１電源ＰＷ１からブートキャパシタＢＣ１に繋がる回路上に設けられる。詳しく説明すると、第１電源ＰＷ１とブートダイオードＤｉＵのアノードとの間に設けられる。そして、電流制限部５０は、電流制御部６０からの信号（電流制限信号）に従って、第１電源ＰＷ１からブートキャパシタＢＣ１に供給される電流を制限する。つまり、電流制限部５０によって、ブートキャパシタＢＣ１の両端間電圧（充電電圧）を調整（制限）する。電流制限部５０の詳細な構成については、後述する。
次に本発明にかかるスイッチ駆動装置１００の動作について図４を参照しながら説明する。図４は、スイッチ駆動装置１００のＵ相における出力動作（後述のモード２における挙動）を示すタイミングチャートであり、上から順に、通電制御信号ｈｕｉｎ及びｌｕｉｎと電圧ＶＳが示されている。なお、本図中において、Ｖｓｄは下側トランジスタＰＴ２のソース・ドレイン間電圧を示しており、Ｖｆは下側トランジスタＰＴ２に付随する寄生ダイオードの順方向降下電圧を示している。また、Ｖ相及びＷ相の出力動作もＵ相と同様であり、本図中の通電制御信号ｈｕｉｎ及びｌｕｉｎを、それぞれ、通電制御信号ｈｖｉｎ及びｌｖｉｎ、または、通電制御信号ｈｗｉｎ及びｌｗｉｎと読み替えれば足りる。なお、本図では、説明を簡単とするために遅延時間が無視されている。
スイッチ駆動装置１００において、上側トランジスタＰＴ１と下側トランジスタＰＴ２は相補的に動作するように制御される。すなわち、時刻ｔ３～ｔ４や時刻ｔ７～ｔ８で示したように、上側トランジスタＰＴ１がＯＮ（ｈｕｉｎ＝Ｈ）のときには下側トランジスタＰＴ２がＯＦＦ（ｌｕｉｎ＝Ｌ）となり、時刻ｔ１～ｔ２、時刻ｔ５～ｔ６、及び、時刻ｔ９～ｔ１０で示したように、下側トランジスタＰＴ２がＯＮ（ｌｕｉｎ＝Ｈ）のときには上側トランジスタＰＴ１がＯＦＦ（ｈｕｉｎ＝Ｌ）となるように制御される。なお、上側トランジスタＰＴ１と下側トランジスタＰＴ２との間に貫通電流が流れると、両トランジスタの劣化や破損の原因となる。そのため、例えば、時刻ｔ２～ｔ３、時刻ｔ４～ｔ５、時刻ｔ６～ｔ７、及び、時刻ｔ８～ｔ９で示したように、上側トランジスタＰＴ１がＯＮから下側トランジスタＰＴ２がＯＮに切り替わるときには、上側トランジスタＰＴ１と下側トランジスタＰＴ２の両方がＯＦＦ（ｈｕｉｎ＝ｌｕｉｎ＝Ｌ）のデッドタイムが設定される。
以上のように動作するスイッチ駆動装置１００において、上側トランジスタＰＴ１をＯＮにし、下側トランジスタＰＴ２をＯＦＦにすることで、第２電源ＰＷ２から負荷であるＵ相コイルＭＵに電圧が印加される、すなわち、電流が供給される。このとき、第１点Ｐ１の電圧ＶＳは、第２電源ＰＷ２の駆動電圧ＶＤＣとほぼ同じ電圧、すなわち、約３００Ｖとなる場合がある。
ブートストラップ回路ＢＴＣによって、上側ゲートドライバ３０が接続される第２点Ｐ２の電圧ＶＢは、第１点Ｐ１の電圧ＶＳよりも、ブートキャパシタＢＣ１の充電による両端間電圧（以下、充電電圧ＶＢＳとする）分だけ高い電圧になる。例えば、第１点Ｐ１の電圧ＶＳが、０Ｖ－３００Ｖで推移する場合、ブートキャパシタＢＣ１の充電電圧を１８Ｖとすると、第２点Ｐ２の電圧ＶＢは、およそ１８Ｖ－３１８Ｖで推移する。
上側ゲートドライバ３０は、第２点Ｐ２から電圧ＶＢの供給を受けることで、上側トランジスタＰＴ１を駆動可能な電圧を常に取得可能である。すなわち、ブートキャパシタＢＣ１は、フローティング電源としての役割を果たす。なお、ブートキャパシタＢＣ１は、ゲート閾値電圧よりも高い電圧まで充電可能な構成を有している。
以下、ブートキャパシタＢＣ１の充電について説明する。まず、電流制限部５０を備えないものとして、説明する。スイッチ駆動装置１００において、下側トランジスタＰＴ２の順方向にモータ電流が流れる場合をモード１、及び、下側トランジスタＰＴ２のボディダイオードがオンの場合（下回生時の場合）をモード２とする。ブートキャパシタＢＣ１は、モード１及びモード２のときに充電される。
モード１のとき、Ｕ相コイルＭＵには、モータＭの中性点から第１点Ｐ１及び下側トランジスタＰＴ２を介して接地端に向かうモータ電流ＩＭが流れる。このとき、第１点Ｐ１の電圧ＶＳは、接地点電位と同じ又は略同じ電圧（０Ｖ）となる。実際には、下側トランジスタＰＴ２のオン抵抗や電流検出抵抗による抵抗成分Ｒが付くので、ＩＭ×Ｒだけ０Ｖよりも高い電圧となる。このため、ブートキャパシタＢＣ１の両端間電圧は、第１電源ＰＷ１の制御電圧ＶＣＣと略同じであり、この状態で、ブートキャパシタＢＣ１は、電圧ＶＣＣまで充電される。より正確に述べると、ブートキャパシタＢＣ１の充電電圧をＶＢＳとし、ブートダイオードＤｉＵの順方向降下電圧をＶＦＢＯＯＴとし、下側トランジスタＰＴ２のオン抵抗値をＲｏｎとし、モータ電流をＩＭとすると、ＶＢＳ＝ＶＣＣ－ＶＦＢＯＯＴ－Ｒｏｎ×ＩＭとなる。なお、モード１では、第２点Ｐ２の電圧ＶＢが上述の充電電圧ＶＢＳ以下になった場合に充電される。
また、モード２のときについて説明する。図３に示したように、上側トランジスタＰＴ１、下側トランジスタＰＴ２は、寄生ダイオード（ボディダイオード）を含む。下側トランジスタＰＴ２の寄生ダイオードによる順方向降下電圧をＶｆとする。モード２でモータＭが回生運転されると、Ｕ相コイルＭＵには、第１点Ｐ１から中性点に向かってモータ電流が流れる。このとき、上側トランジスタＰＴ１は、ＯＦＦであるため、第２電源ＰＷ２から電流は流れない。下側トランジスタＰＴ２はＯＦＦであるが寄生ダイオードを介して電流が流れる。そのため、第１点Ｐ１の電圧ＶＳは、接地電圧よりも低い－Ｖｆとなる。そのため、ブートキャパシタＢＣ１の両端間電圧は、ほぼ（ＶＣＣ＋Ｖｆ）となる。正確に述べると、ＶＢＳ＝ＶＣＣ－ＶＦＢＯＯＴ＋Ｖｆまで充電される。つまり、ブートキャパシタＢＣ１の充電電圧ＶＢＳは、モード１のときよりもモード２のときの方が大きい。
そして、ブートキャパシタＢＣ１の両端間電圧（ＶＣＣ＋Ｖｆ）が、上側トランジスタＰＴ１において、許容されるゲート・ソース間電圧（許容ゲート電圧とする）よりも高くなる場合がある。ブートキャパシタＢＣ１の両端間電圧（ＶＣＣ＋Ｖｆ）が許容ゲート電圧よりも高くなると、上側トランジスタＰＴ１の劣化や破損の原因になる場合がある。なお、ブートキャパシタＢＣ１の充電電圧ＶＢＳが、上側トランジスタＰＴ１の許容ゲート電圧よりも高い電圧になるまで充電された状態を過充電状態とする。特に、ＳｉＣベースのトランジスタは、これに付随する寄生ダイオードの順方向降下電圧Ｖｆが高いので、上記の過充電状態を生じやすくなる。
そこで、上側ドライバ回路１０では、第１電源ＰＷ１からブートダイオードＤｉＵに到る回路に電流制限部５０を備えている。そして、電流制限部５０を動作させて、ブートキャパシタＢＣ１に供給される電流を制限して、ブートキャパシタＢＣ１が過充電状態にならないように制御する。
次に、本発明にかかるスイッチ駆動装置１００の要部である上側ドライバ回路１０について説明する。図５は、本発明にかかるスイッチ駆動装置１００に用いられる上側ドライバ回路１０の一例の回路図である。上述したように、ブートキャパシタＢＣ１の過充電状態は、ブートキャパシタＢＣ１の両端間電圧（ＶＣＣ＋Ｖｆ）が大きくなりすぎるために発生する。そして、接続される第１電源ＰＷ１の制御電圧ＶＣＣが大きくなると、小さい場合に比べてブートキャパシタＢＣ１は過充電になりやすい。そこで、スイッチ駆動装置１００では、上側ドライバ回路１０が、異なる電源電圧の接続された場合でも、ブートキャパシタＢＣ１が過充電にならないような構成を備えている。以下に、上側ドライバ回路１０の詳細について説明する。
図５に示すように、上側ドライバ回路１０は、上側ゲートドライバ３０と、入力信号制御回路４０と、電流制限部５０と、電流制御部６０と、高耐圧レベルシフト回路７０とを備える。なお、電流制御部６０は、電流制限部５０に信号を送り、電流制限部５０を駆動して、第１電源ＰＷ１とブートダイオードＤｉＵの間に電圧降下を発生させてブートキャパシタＢＣ１を充電するときの電圧を下げる。換言すると、電流制限部５０は、ブートキャパシタＢＣ１を充電する電流を制限する。
入力信号制御回路４０には、モータドライバユニットＭＣＵ（図１等参照）から、通電制御信号ｈｕｉｎが入力される。入力信号制御回路４０は、通電制御信号ｈｕｉｎをＬ信号又はＨ信号に変換するインバータ（シュミットバッファ）４０１を備える。そして、インバータ４０１から出力される信号の電圧レベルを上げるレベルシフト回路４０２を備える。これにより、上側ドライバ回路１０での信号の取り扱いが容易になる。そして、レベルシフト回路４０２から出力された信号に基づいて、セットパルス信号とリセットパルス信号を出力するパルスジェネレータ４０３を備える。
パルスジェネレータ４０３から出力されるセットパルス信号とリセットパルス信号は、高耐圧レベルシフト回路７０に入力する。高耐圧レベルシフト回路７０は、トランジスタ７１、トランジスタ７２、抵抗７３、抵抗７４を備える。トランジスタ７１及びトランジスタ７２は、Ｎ型ＭＯＳＦＥＴであり、高耐圧トランジスタである。トランジスタ７１のドレインは、抵抗７３を介して第２点Ｐ２又は第２点Ｐ２と同電位の点に接続される。また、トランジスタ７１のソースは不図示の抵抗を介して接地点に接続され、ゲートには、パルスジェネレータ４０３からのパルス信号が入力される。また、トランジスタ７２のドレインは抵抗７４を介して第２点Ｐ２又は第２点Ｐ２と同電位の点に接続される。また、トランジスタ７２のソースは不図示の抵抗を介して接地点に接続され、ゲートには、パルスジェネレータ４０３からのパルス信号が入力される。また、トランジスタ７１と抵抗７３を含む回路（＝セットパルス信号を出力する回路）と、トランジスタ７２と抵抗７４を含む回路（＝リセットパルス信号を出力する回路）は、それぞれの信号線が互いに対称になるように配置されている。そして、トランジスタ７１のドレインと抵抗７３との接続点及びトランジスタ７２のドレインと抵抗７４との接続点は、それぞれ、上側ゲートドライバ３０の入力段を形成するインバータ（不図示）への入力信号レベルを所定値以下に制限するクランプ回路３０１（図８参照）に接続される。
上記したように、セットパルス信号とリセットパルス信号それぞれの信号線は、互いに対称になるように敷設されている。例えば、トランジスタ７１のドレインと抵抗７３との接続点からクランプ回路３０１までの長さ（例えばセットパルス信号配線の長さ）と、トランジスタ７２のドレインと抵抗７４との接続点からクランプ回路３０１までの長さ（例えばリセットパルス信号配線の長さ）は同じ長さ又は略同じ長さである。また、トランジスタ７１及び抵抗７３のペアと、トランジスタ７２及び抵抗７４のペアは、互いに素子配置も対称とされている。このようにすることで、配線抵抗及び寄生容量を同じとして、各配線からの信号のずれを抑制している。
電流制限部５０は、トランジスタ５０１と抵抗５０２とを備える。抵抗５０２は、第１電源ＰＷ１とブートダイオードＤｉＵとを接続する回路に配置される。抵抗５０２は、ブートキャパシタＢＣ１に供給される電流値を決定する。そして、トランジスタ５０１は、抵抗５０２と並列に接続される。トランジスタ５０１は、Ｐ型ＭＯＳＦＥＴであり、ソースは第１電源ＰＷ１と抵抗５０２との接続点に接続される。また、ドレインは、抵抗５０２とブートダイオードＤｉＵとの接続点に接続される。そして、ゲートには、電流制御部６０からの信号が入力する。
電流制御部６０は、第１電源ＰＷ１の電圧を検出する。例えば、第１電源ＰＷ１の電圧として、ＶＣＣ１とＶＣＣ２（＜ＶＣＣ１）とのいずれかを許容するものとすると、電流制御部６０は、第１電源ＰＷ１が電圧ＶＣＣ１のときに、Ｈレベル信号をトランジスタ５０１のゲートに出力する。すなわち、第１電源ＰＷ１の電圧がＶＣＣ１のとき、トランジスタ５０１はＯＦＦになる。一方、電流制御部６０は、第１電源ＰＷ１が電圧ＶＣＣ２のときに、Ｌレベル信号をトランジスタ５０１のゲートに出力する。すなわち、第１電源ＰＷ１の電圧がＶＣＣ２のとき、トランジスタ５０１はＯＮになる。なお、電流制御部６０は、従来公知のＵＶＬＯ回路の閾値電圧を変えるなどして流用すれば足りるため、詳細な説明は省略する。
例えば、抵抗５０２の抵抗値をＲ１とし、トランジスタ５０１の抵抗値をＲ２とする。このとき抵抗値Ｒ１＞＞抵抗値Ｒ２である。第１電源ＰＷ１が電圧ＶＣＣ１のとき、電流制御部６０からの信号に基づいてトランジスタ５０１はＯＦＦになる。そのため、電流制限部５０の抵抗値はＲ１となる。また、第１電源ＰＷ１が電圧ＶＣＣ２のとき、電流制御部６０からの信号に基づいてトランジスタ５０１はＯＮになる。そのため、電流制限部５０の抵抗値は、並列接続されたトランジスタ５０１と抵抗５０２の合成抵抗、すなわち、Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）となる。そのため、第１電源ＰＷ１の電圧が高いときには、電流制限部５０の抵抗値が大きくなり、電流制限部５０による電圧降下は大きくなる。そのため、ブートキャパシタＢＣ１を充電する電流が小さくなる。逆に、第１電源ＰＷ１の電圧が低いときには、電流制限部５０の抵抗値が小さくなり、電流制限部５０における電圧降下は小さくなる。そのため、ブートキャパシタＢＣ１を充電する電流が大きくなる。
上記構成を採用することにより、制御電圧ＶＣＣを高い設定電圧で使用するユーザに関しては、過充電に対するマージンが少ないために抵抗値を大きくする一方、制御電圧ＶＣＣを低い設定電圧で使用するユーザに関しては、過充電に対するマージンが多いために抵抗値を小さくすることが可能となる。
上述したように、スイッチ駆動装置１００は、１つのパッケージＰｋｇ内に収まるように形成される。スイッチ駆動装置１００のパッケージＰｋｇについて図面を参照して説明する。図６は、パッケージＰｋｇの下側から見た斜視図である。パッケージＰｋｇは、後出の図７で示すように、上側ドライバ回路１０と、下側ドライバ回路２０と、パワースイッチ回路ＰＳＷと、ブートダイオードＤｉＵ、ＤｉＶ、ＤｉＷをフレームＢＤに実装した後、樹脂封止体ＰＢで封止されている。そして、樹脂封止体ＰＢは、絶縁性を有する樹脂でフレームＢＤを覆っている。そして、樹脂封止体ＰＢの側面から、２５個の端子Ｐｎ１～Ｐｎ２５が突出する。以下では、先出の図２も参照しながら、各端子の説明を行う。
端子Ｐｎ１、端子Ｐｎ１７、及び、端子Ｐｎ２５は、ノンコネクション端子である。端子Ｐｎ２～Ｐｎ４は、Ｕ相、Ｖ相、Ｗ相のフローティング電源端子（＝ブートストラップ回路ＢＴＣで各相毎に生成される電圧ＶＢの印加端子）である。端子Ｐｎ５～Ｐｎ７は、モータコントロールユニットＭＣＵからの信号が入力される端子であり、Ｕ相、Ｖ相、Ｗ相それぞれの上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の通電制御信号（ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎ）を上側ドライバ回路１０に入力する。端子Ｐｎ８は、第１電源ＰＷ１の制御電圧ＶＣＣを上側ドライバ回路１０に入力する端子である。端子Ｐｎ９及びＰｎ１６は接地端子である。端子Ｐｎ１０～Ｐｎ１２は、モータコントロールユニットＭＣＵからの信号が入力される端子であり、Ｕ相、Ｖ相、Ｗ相それぞれの下側トランジスタＰＴ２、ＰＴ４、ＰＴ６の通電制御信号（ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎ）を下側ドライバ回路２０に入力する。
端子Ｐｎ１３は、下側ドライバ回路２０に、第１電源ＰＷ１からの制御電圧ＶＣＣを入力する端子である。端子Ｐｎ１４は、下側ドライバ回路２０からスイッチ駆動装置１００のエラー信号を外部のモータコントロールユニットＭＣＵに送信する端子である。端子Ｐｎ１５は、短絡電流トリップ電圧検出端子である。端子Ｐｎ１８～Ｐｎ２０は、Ｕ相、Ｖ相、Ｗ相の下側トランジスタＰＴ２、ＰＴ４、ＰＴ６それぞれのソース電極である。端子Ｐｎ２１～Ｐｎ２３は、Ｕ相、Ｖ相、Ｗ相のコイルＭＵ、ＭＶ、ＭＷそれぞれに接続される出力端子である。また、端子Ｐｎ２４は、第２電源ＰＷ２に接続されて、駆動電圧ＶＤＣをスイッチ駆動装置１００のパワースイッチ回路ＰＳＷに供給する。
上述したように、スイッチ駆動装置１００には、制御電圧ＶＣＣを供給する第１電源ＰＷ１と、駆動電圧ＶＤＣを供給する第２電源ＰＷ２とが接続される。そして、制御電圧ＶＣＣを低電圧、駆動電圧ＶＤＣを高電圧とする。そして、パッケージＰｋｇにおいて、端子Ｐｎ５～Ｐｎ１６及びＰｎ１８～Ｐｎ２０は、制御電圧ＶＣＣかそれ以下の電圧が印加される低圧側の端子であり、端子Ｐｎ２～Ｐｎ４及びＰｎ２１～Ｐｎ２４は、駆動電圧ＶＤＣが印加される高圧側の端子である。そして、パッケージＰｋｇにおいて、低圧側の端子の隙間は、高圧側の端子の隙間に比べて狭い。これは、高電圧が印加される端子ほど、隣接端子間ショートを避ける必要があるとともに、周囲の端子、回路に及ぼす電気的な影響（ノイズ等）が大きいためである。
次に、スイッチ駆動装置１００のパッケージＰｋｇ内部における素子配置について図面を参照して説明する。図７は、スイッチ駆動装置１００の各素子がダイボンディングされたフレームＢＤの平面図である。図７に示すように、フレームＢＤの中央には、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５、下側トランジスタＰＴ２、ＰＴ４、ＰＴ６が並んで配置される。上側トランジスタＰＴ１、ＰＴ３、ＰＴ５及び下側トランジスタＰＴ２、ＰＴ４、ＰＴ６は、高圧が印加される素子（高耐圧素子）であり、互いに電気的な影響を及ぼさない隙間をあけて配置される。また、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５を駆動する上側ドライバ回路１０及び下側トランジスタＰＴ２、ＰＴ４、ＰＴ６を駆動する下側ドライバ回路２０は、ワンチップのＩＣで構成されている。そして、上側ドライバ回路１０と上側トランジスタＰＴ１、ＰＴ３及びＰＴ５とは互いに電気的な影響を及ぼさない隙間をあけて配置される。また、下側ドライバ回路２０と上側トランジスタＰＴ２、ＰＴ４及びＰＴ６とは互いに電気的な影響を及ぼさない隙間をあけて配置される。
また、上側ドライバ回路１０は、上側トランジスタＰＴ１、ＰＴ３及びＰＴ５の並び方向において、中央又は略中央に配置される。そして、上側ドライバ回路１０と上側トランジスタＰＴ１、ＰＴ３及びＰＴ５とは、金等の低抵抗な金属のワイヤＢＷで接続される。なお、上側ドライバ回路１０のフレームＢＤにおける取付位置は、ワイヤＢＷの長さが一定の範囲に収まるように決定される。また、トランジスタＰＴ１～ＰＴ６と端子Ｐｎ１８～Ｐｎ２３とが図示の対応関係を持って接続されており、トランジスタと端子との接続もワイヤＢＷで接続される。なお、トランジスタ及び端子の配置位置も、ワイヤＢＷの長さが一定の範囲に収まるように決定される。トランジスタＰＴ１～ＰＴ６と端子Ｐｎ１８～Ｐｎ２３を接続するワイヤＢＷとしては、アルミワイヤーが使用されている。
また、上側ドライバ回路１０とブートダイオードＤｉＵ、ＤｉＶ及びＤｉＷともワイヤＢＷで接続される。上側ドライバ回路１０と、ブートダイオードＤｉＵ、ＤｉＶ及びＤｉＷとの配置も、ワイヤＢＷの長さが一定の範囲に収まるように決定される。そして、上側ドライバ回路１０とフレームＢＤとはワイヤＢＷで接続され、ワイヤＢＷの長さが一定の範囲に収まるように形成されている。そして、下側ドライバ回路２０とフレームＢＤとはワイヤＢＷで接続され、ワイヤＢＷの長さが一定の範囲に収まるように形成されている。
このように、フレームＢＤ上の適切な位置に各素子を実装することにより、ワイヤＢＷの長さを一定の範囲に収めることができ、ワイヤＢＷの抵抗及び寄生容量のばらつきを抑制し、ワイヤＢＷの抵抗及び寄生容量のばらつきによる信号の遅延等を抑制できる。これにより、モータＭを精度よく動作させることが可能になる。また、ワイヤＢＷの長さを短くできれば、ワイヤ流れなどの製造工程での不良も減らすことができる。
上述のとおり、上側ドライバ回路１０には、高圧の駆動電圧ＶＤＣと低圧の制御電圧ＶＣＣとの両方が供給される。上側ドライバ回路１０には、制御電圧ＶＣＣで駆動される素子（回路）と、駆動電圧ＶＤＣが印加される素子（回路）とを含む。以下に、上側ドライバ回路１０の詳細構成について図面を参照して説明する。図８は、上側ドライバ回路１０を構成する集積回路の概略構成を示す概略図である。図８に示すように、上側ドライバ回路１０は、通電制御信号ｈｕｉｎ、ｈｖｉｎ及びｈｗｉｎが入力する入力信号制御回路４０（特にインバータ４０１とレベルシフト回路４０２）及び電流制御部６０が配置される入力ブロックＢＫ１を備える。また、上側ドライバ回路１０は、Ｕ相、Ｖ相、Ｗ相のそれぞれの上側トランジスタＰＴ１、ＰＴ３、ＰＴ５のゲートを駆動する上側ゲートドライバ３０を含むＵ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷを備える。さらに、上側ドライバ回路１０は、Ｕ相、Ｖ相、Ｗ相それぞれの電流制限部５０が形成される電流制限部領域ＲＥＳＵ、ＲＥＳＶ及びＲＥＳＷを備える。
図８に示したように、入力ブロックＢＫ１は、半導体基板（チップ）の左端部に配置される。入力ブロックＢＫ１の右隣りにはＷ相ブロックＢＫＷが、その右隣りにはＶ相ブロックＢＫＶが、さらに最も右端部にはＵ相ブロックＢＫＵが配置される。また、電流制限部領域ＲＥＳＷ、ＲＥＳＶ、ＲＥＳＵはいずれも、半導体基板（チップ）の上端に配置されており、それぞれ、Ｗ相ブロックＢＫＷ、Ｖ相ブロックＢＫＶ及びＵ相ブロックＢＫＵの上方に配置される。なお、電流制限部領域ＲＥＳＵ、ＲＥＳＶ、ＲＥＳＷには、上述した、ブートダイオードＤｉＵ、ＤｉＶ及びＤｉＷのアノードがそれぞれ接続される。端子Ｐｎ２～Ｐｎ４は、Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ、及び、Ｗ相ブロックＢＫＷの電源パッドに接続される。
入力ブロックＢＫ１は、いずれも制御電圧ＶＣＣ（またはこれをもとに生成された内部電源ＶＲＥＧ）で制御される素子が配置される、いわゆる低電圧ブロックである。入力ブロックＢＫ１では、電流制御部６０の誤動作を抑制するため、Ｗ相ブロックＢＫＷから離れた領域、ここでは、入力ブロックＢＫ１の左上部分に電流制御部６０が配置される。
Ｗ相ブロックＢＫＷ、Ｖ相ブロックＢＫＶ、及び、Ｕ相ブロックＢＫＵには、入力信号制御回路４０のパルスジェネレータ４０３がそれぞれ配置される。また、高耐圧レベルシフト回路７０、上側ゲートドライバ３０が配置される。上側ゲートドライバ３０には、クランプ回路３０１が設けられる。高耐圧レベルシフト回路７０及び上側ゲートドライバ３０は、駆動電圧ＶＤＣが印加される領域であり、高圧領域である。図８に示すように、高耐圧レベルシフト回路７０とクランプ回路３０１とは、左右方向に隣接して配置されており、上下方向に中心線を一致させて配置される。すなわち、セットパルス信号を伝達する信号ラインの配線パターンとこれに繋がる素子の配置、並びに、リセットパルス信号を伝達する信号ラインの配線パターンとこれに繋がる素子の配置については、上記の中心線に対して対称となっている。これにより、高耐圧レベルシフト回路７０からクランプ回路３０１への信号（より具体的に述べると、上側ゲートドライバ３０の初段に設けられたインバータ（不図示）を介してＲＳフリップフロップ（不図示）に入力されるセットパルス信号とリセットパルス信号）のばらつきを抑制できる。
Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷの各々に、パルスジェネレータ４０３が備えられている。そして、Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷのそれぞれのパルスジェネレータ４０３には、入力ブロックＢＫ１に配置されたレベルシフト回路４０２（本図では単一ブロックのように描写されているが、実際には入力ブロックＢＫ１に各相毎のレベルシフト回路を含む）から各相の上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の通電制御を行う信号が送られる。
上側ドライバ回路１０の半導体基板（チップ）は、複数（例えば２層）の配線層を備えた多層基板である。半導体基板（チップ）の素子形成領域上に形成された１層目の配線層には、レベルシフト回路４０２の右端部から上側に延びるパターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３を備える。パターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３は、入力ブロックＢＫ１とＷ相ブロックＢＫＷの間に配置され、左右に平行に配置される。そして、パターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３の上端部は、Ｗ相ブロックＢＫＷの上端部に到達する。そして、１層目の配線層の上層に配置された２層目の配線層には、左右方向に延びるパターン配線ＰＣ２１、ＰＣ２２及びＰＣ２３が配置されており、パターン配線ＰＣ１１はパターン配線ＰＣ２１と、パターン配線ＰＣ１２はパターン配線ＰＣ２２と、パターン配線ＰＣ１３とパターン配線ＰＣ２３とそれぞれ層間ビア（不図示）を介して接続される。パターン配線ＰＣ２１、ＰＣ２２及びＰＣ２３は、上下に平行に配置される。そして、パターン配線ＰＣ２１は、Ｕ相ブロックＢＫＵのパルスジェネレータ４０３に接続される。パターン配線ＰＣ２２は、Ｖ相ブロックＢＫＶのパルスジェネレータ４０３に接続される。パターン配線ＰＣ２３は、Ｗ相ブロックＢＫＷのパルスジェネレータ４０３に接続される。なお、本図はあくまで一例であり、パターン配線の敷設レイアウトについては任意に変更が可能である。
このように、１層目の配線層にパターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３を設け、２層目の配線層にパターン配線ＰＣ２１、ＰＣ２２及びＰＣ２３を設けることで、レベルシフト回路４０２から、Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷの各ブロックに接続されるパターン配線が他の信号との交差が抑制される。また、これらのパターン配線は、電流制御部６０を迂回するように敷設されている。これにより、レベルシフト回路４０２からパルスジェネレータ４０３に送られる信号が他の信号に影響されにくい。
以上示したように、スイッチ駆動装置１００では、ブートストラップ回路ＢＴＣを確実に動作させて、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の動作に必要な電圧を確保するとともに、ブートキャパシタＢＣ１の過充電を抑制して、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５を駆動する駆動信号が許容ゲート電圧以上になるのを抑制する。これにより、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５を確実に動作させることができるとともに、許容ゲート電圧以上の駆動信号が入力されることによる上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の劣化、破損等を抑制することができる。
＜第２実施形態＞
図９は、本発明にかかるスイッチ駆動装置に備えられる上側ドライバ回路の他の例の回路図である。本実施形態のスイッチ駆動装置１００Ａでは、上側ドライバ回路１０Ａの入力信号制御回路４０Ａ、電流制限部５０Ａ、電流制御部６０Ａがスイッチ駆動装置１００と異なる。また、高耐圧レベルシフト回路７０については、第１実施形態と同じ構成であり、詳細な図示を省略する。
図９に示したように、電流制限部５０Ａは、電流制限トランジスタ５１を備える。電流制限トランジスタ５１は、Ｐ型ＭＯＳＦＥＴであり、電流制限トランジスタ５１のソースが第１電源ＰＷ１に接続される。また、電流制限トランジスタ５１のドレインは、ブートダイオードＤｉＵのアノードと接続される。そして、電流制限トランジスタ５１のゲートは、電流制御部６０Ａからの電流制限信号ＣＬＭＴが入力される。
電流制限信号ＣＬＭＴがＬ信号のときには、電流制限トランジスタ５１がＯＮとなり、ブートキャパシタＢＣ１に電流が供給される。また、電流制限信号ＣＬＭＴがＨ信号のときには、電流制限トランジスタ５１がＯＦＦとなり、ブートキャパシタＢＣ１への電流の供給が制限される。
電流制御部６０Ａは、電圧検出回路６１と、レベルシフト回路６２と、を備える。電圧検出回路６１は、第１点Ｐ１に対する第２点Ｐ２の電圧（ＶＢ－ＶＳ）を検出する。換言すると、電圧（ＶＢ－ＶＳ）は、ブートキャパシタＢＣ１の充電電圧ＶＢＳである。
図９に示すように、電圧検出回路６１は、第２点Ｐ２と第１点Ｐ１との間に直列に接続された２個の分圧抵抗である、抵抗６１１及び抵抗６１２を備える。抵抗６１１と抵抗６１２との接続点は、コンパレータ６１３の反転入力端子に接続される。また、非反転入力端子には第１点Ｐ１の電圧ＶＳよりも一定電圧だけ高い電圧が入力される。この一定電圧が閾値電圧である。つまり、電圧（ＶＢ－ＶＳ）が閾値電圧を超えるまでは、コンパレータ６１３はＨ信号を出力する。そして、電圧（ＶＢ－ＶＳ）が閾値電圧を超えると、コンパレータ６１３はＬ信号を出力する。コンパレータ６１３の出力は、レベルシフト回路６２に入力する。
レベルシフト回路６２は、電圧検出回路６１からの信号と入力信号制御回路４０Ａからの信号を受け付けて、電流制限部５０Ａに電流制限信号を出力する。
レベルシフト回路６２は、第１トランジスタ６２１と、第２トランジスタ６２２と、電流検出用の抵抗６２３と、コンパレータ６２４とを備える。第１トランジスタ６２１は、Ｐ型ＭＯＳＦＥＴであり、第２トランジスタ６２２は、Ｎ型ＭＯＳＦＥＴである。第１トランジスタ６２１のソースは第２点Ｐ２又は第２点Ｐ２と同電位に接続される。第１トランジスタ６２１のドレインは第２トランジスタ６２２のドレインと接続される。第１トランジスタ６２１のゲートには電圧検出回路６１のコンパレータ６１３の出力信号が入力する。また、第２トランジスタ６２２のソースは抵抗６２３を介して接地される。そして、第２トランジスタ６２２のゲートには入力信号制御回路４０Ａからの信号が入力される。なお、第２トランジスタ６２２のゲート・ソース間には、サージ対策用のダイオード６２２１が接続される。
そして、第２トランジスタ６２２のソースと抵抗６２３との接続点電圧が、コンパレータ６２４の非反転入力端子に入力される。なお、コンパレータ６２４の非反転入力端と接地端との間には、図示の極性で、サージ対策用のダイオード６２４１が接続されている。コンパレータ６２４の反転入力端子には、所定の閾値電圧が印加されている。そして、コンパレータ６２４の出力が、電流制限信号ＣＬＭＴとして、電流制限部５０Ａの電流制限トランジスタ５１のゲートに入力される。
上述のとおり、第２点Ｐ２の電圧ＶＢは、３００Ｖを超える高電圧になる場合がある。そのため、第１トランジスタ６２１には、ツェナーダイオード６２１１を並列に接続してクランプしている。これにより、第１トランジスタ６２１のソース・ドレイン間の電圧を一定電圧以下となるようにクランプされる。なお、図９では、クランプ部を１個のツェナーダイオード６２１１で記載しているが、複数個のツェナーダイオード６２１１を直列に接続した構成であってもよい。また、第２トランジスタ６２２は、高耐圧トランジスタを用いている。
第１トランジスタ６２１は、ゲートにＨ信号が入力されたときＯＦＦになり、ゲートにＬ信号が入力されたときＯＮになる。つまり、第１トランジスタ６２１は、ブートキャパシタＢＣ１の充電電圧が閾値に到達したとき、コンパレータ６１３からのＬ信号が、第１トランジスタ６２１のゲートに入力する。これにより、第１トランジスタ６２１がＯＮになり、第１トランジスタ６２１に電流が流れる。ただし、第２トランジスタ６２２がＯＦＦなら電流は流れない。
また、第２トランジスタ６２２は、ゲートにＨ信号が入力されたときＯＮになり、ゲートにＬ信号が入力されたときＯＦＦになる。入力信号制御回路４０Ａは、モータコントロールユニットＭＣＵから通電制御信号ｈｕｉｎがＨ信号のとき第２トランジスタ６２２にＬ信号を出力する。また、通電制御信号ｈｕｉｎがＬ信号のとき第２トランジスタ６２２にＨ信号を出力する。また、通電制御信号ｈｕｉｎがＬ信号のとき、上側トランジスタＰＴ１がＯＦＦになる。そのため、第２トランジスタ６２２は、上側トランジスタＰＴ１がＯＦＦのときにＯＮになる。
すなわち、レベルシフト回路６２では、上側トランジスタＰＴ１がＯＦＦで、且つ、ブートキャパシタＢＣ１の充電電圧が閾値電圧を超えたときに、電流検出用の抵抗６２３に電流が流れる。電流検出用の抵抗６２３に電流が流れることで、コンパレータ６２４の非反転入力端子に電圧が印加される。これにより、コンパレータ６２４は、電流制限信号ＣＬＭＴとして、Ｈ信号を出力する。これにより、電流制限トランジスタ５１がＯＦＦになり、ブートキャパシタＢＣ１を充電する電流が制限される。
つまり、スイッチ駆動装置１００Ａでは、電圧検出回路６１でブートキャパシタＢＣ１の充電電圧を検出する。また、入力信号制御回路４０Ａで通電制御信号ｈｕｉｎから、上側トランジスタＰＴ１のＯＮ又はＯＦＦを検出する。そして、上側トランジスタＰＴ１がＯＦＦで、且つ、ブートキャパシタＢＣ１の充電電圧が閾値電圧を超えたときに、ブートキャパシタＢＣ１を充電する電流を制限し、ブートキャパシタＢＣ１の充電を制限する。なお、上側トランジスタＰＴ１がＯＦＦのときにブートキャパシタＢＣ１は充電される。そのため、電流制御部６０Ａは、ブートキャパシタＢＣ１が充電される（されている）状態で、ブートキャパシタＢＣ１の充電電圧が一定値を超えたときに、ブートキャパシタＢＣ１を充電する電流を制限する。
以上のような構成により、ブートキャパシタＢＣ１の過充電状態を抑制しつつ、ブートストラップ回路ＢＴＣを正確に動作させることができる、スイッチ駆動装置１００Ａを提供することができる。これにより、適切な電圧を正確なタイミングで負荷（モータ）に印加することが可能となり、負荷（モータ）の動作を精度よく実行することが可能である。
図１０は、ブートキャパシタＢＣ１の過充電状態が抑制される様子を示す図である。なお、本図中で示されているブートキャパシタＢＣ１の充電電圧ＶＢＳについて、実線は本実施形態の挙動を示しており、破線は従前の挙動を示している。
本図で示したように、本実施形態のスイッチ駆動装置１００Ａであれば、電流制限信号ＣＬＭＴがハイレベルとなったときに、電流制限トランジスタ５１がＯＦＦになり、ブートキャパシタＢＣ１への充電電流が遮断されるので、フローティング電源電圧（＝第２点Ｐ２の電圧ＶＢ）が過剰に上昇しなくなる。
なお、電圧検出回路６１のコンパレータ６１３としては、ブートキャパシタＢＣ１の充電電圧ＶＢＳと比較するための閾値電圧として、過充電検知閾値ＶｔｈＨと過充電検知解除閾値ＶｔｈＬ（ただしＶｔｈＨ＞ＶｔｈＬ）の２値を持つヒステリシスコンパレータを用いることが望ましい。
例えば、過充電検知閾値ＶｔｈＨは、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５それぞれのゲート絶対最大定格ＶＧｒ（ＳｉＣベースのＭＯＳＦＥＴでは、例えば２２Ｖ）に対して、これよりも少し低い電圧値（例えば１９．５Ｖ（ばらつきにより最低１８Ｖ、最高２１Ｖ））に設定しておけばよい。また、過充電検知解除閾値ＶｔｈＬは、過充電検知閾値ＶｔｈＨよりもさらに低い電圧値（例えば１９Ｖ（ばらつきにより最低１７．５Ｖ、最高２０．５Ｖ））に設定しておけばよい。このような設定を行うことにより、上側トランジスタのゲート絶対最大定格以下での駆動が可能となる。
＜変形例＞
本実施形態の変形例について図面を参照して説明する。図１１は、本発明にかかる上側ドライバ回路の変形例の回路図である。図１１に示す上側ドライバ回路１０Ｂは、図９に示す上側ドライバ回路１０Ａを改良した回路である。そのため、上側ドライバ回路１０Ｂは、上側ドライバ回路１０Ａと同様、通電制御信号ｈｕｉｎに基づいて上側トランジスタＰＴ１のＯＦＦを検知するとともに、ブートキャパシタＢＣ１の充電電圧が閾値電圧に到達したときに、ブートキャパシタＢＣ１を充電する電流を制限する。
次に、上側ドライバ回路１０Ｂの上側ドライバ回路１０Ａと異なる点について述べる。図１１に示すように、電流制限部５０Ｂは、これに入力される入力信号（＝遅延部６２７の出力信号）を反転出力するインバータ５２を備える。そして、インバータ５２の出力は電流制限トランジスタ５１のゲートに入力されている。
電流制御部６０Ｂの電圧検出回路６１Ｂは、電圧検出回路６１の抵抗６１１、６１２をそのまま含む。
そして、コンパレータ６１３の出力は、インバータ６１８を介して、抵抗６１４とキャパシタ６１５を組み合わせた遅延回路（＝ＲＣ時定数回路）に入力される。遅延回路は、インバータ６１８の出力信号を遅延させて、電流制限のタイミングを調整している。そして、遅延回路の出力は、バッファ６１９を介して、トランジスタ６１６のゲートに入力する。バッファ６１９は、例えば、２段のインバータを縦列に接続した構成とすることができる。なお、インバータ６１８をバッファとし、バッファ６１９をインバータとしてもよい。また、新規に導入されたトランジスタ６１６のゲートに適切な論理レベルのゲート信号を与えることができる限り、コンパレータ６１３後段のインバータ段数は任意である。また、トランジスタ６１６は、Ｎ型ＭＯＳＦＥＴである。トランジスタ６１６のドレインは抵抗６１７を介して、第２点Ｐ２又は第２点Ｐ２と同電位の点に接続される。また、トランジスタ６１６のソースは、第１点Ｐ１又は第１点Ｐ１と同電位の点に接続される。これにより、コンパレータ６１３からＬ信号が出力されたとき、トランジスタ６１６はＯＮになり、抵抗６１７に電流が流れる。これにより、レベルシフト回路６２Ｂの第１トランジスタ６２１のゲート・ソース間に電圧が発生して、第１トランジスタ６２１がＯＮになる。すなわち、電圧検出回路６１Ｂは、ブートキャパシタＢＣ１の充電電圧が閾値電圧に到達した後に、レベルシフト回路６２Ｂの第１トランジスタ６２１をＯＮにする。
入力信号制御回路４０Ｂは、レベルシフト部４１と、インバータ４２とを備える。入力信号制御回路４０Ｂに入力する通電制御信号ｈｕｉｎは、例えば、０Ｖ－５Ｖの信号である。スイッチ駆動装置１００Ｂでは、制御電圧ＶＣＣとして、例えば、１８Ｖを採用している。そのため、レベルシフト部４１は、通電制御信号ｈｕｉｎをスイッチ駆動装置１００Ｂの制御電圧ＶＣＣに合わせて昇圧させる。インバータ４２は、昇圧された信号を反転させる。反転された信号、すなわち、通電制御信号ｈｕｉｎを反転された信号が第２トランジスタ６２２のゲートに入力される。なお、本図では簡略に描写したが、入力信号制御回路４０Ｂは、入力信号制御回路４０（先出の図５を参照）と同様の構成であり、シュミットバッファ→レベルシフタ→パルスジェネレータという一連の信号経路を持っており、レベルシフタの出力をインバータ４２に繋いでいる。
また、レベルシフト回路６２Ｂの電流検出用の抵抗６２３の一端は、接地端に接続されている。そして、第２トランジスタ６２２のソースと抵抗６２３との接続点には、コンパレータ６２４に替えて、入力信号を反転出力するインバータ６２５が取り付けられる。また、抵抗６２３と並列になり、接地端からインバータ６２５に向かう向きを順方向としたダイオード６２３１が取り付けられている。そして、インバータ６２５の出力は、レベルシフト部６２６に入力するとともにレベルシフト部６２６の出力は、遅延部６２７に入力する。そして、遅延部６２７の出力は、電流制限部５０Ｂに入力する。
例えば、入力信号制御回路４０Ｂに通電制御信号ｈｕｉｎとしてＬレベルの信号が入力されたとき、上側トランジスタＰＴ１はＯＦＦになる。このとき、入力信号制御回路４０Ｂにおいて、レベルシフト部４１で電圧レベルがシフトされるが、入力信号がＬレベルのためＬレベルが維持される。そして、インバータ４２で信号レベルが反転されて、Ｈレベルの信号が第２トランジスタ６２２のゲートに入力される。これにより、第２トランジスタ６２２がＯＮになる。第１トランジスタ６２１がＯＮである場合、抵抗６２３に電流が流れて、Ｈレベルの信号がインバータ６２５に入力し、Ｌレベルの信号が出力される。そして、レベルシフト部６２６で電圧レベルがシフトされるが、入力信号がＬレベルのためＬレベルが維持される。そして、遅延部６２７で遅延される。なお、遅延部６２７は、ノイズを取り除くために設けられている。また、先に述べたように、入力信号制御回路４０Ｂは、入力信号制御回路４０（先出の図５を参照）と同様の構成であり、シュミットバッファ→レベルシフタ→パルスジェネレータという一連の信号経路を持っており、レベルシフタの出力をインバータ４２に繋いでいる。
そして、遅延部６２７からのＬレベルの出力信号が、電流制限部５０Ｂのインバータ５２に入力される。インバータ５２でＬレベルの入力信号が反転され、Ｈレベルの出力信号が電流制限トランジスタ５１のゲートに入力する。これにより、電流制限トランジスタ５１がＯＦＦになり、ブートキャパシタＢＣ１への充電電流の供給が停止される。
スイッチ駆動装置１００Ｂでは、インバータを複数用いることで、配線、抵抗、トランジスタ等の寄生容量による、遅延の影響を取り除くことができる。これにより、負荷（モータ）をより詳細に制御することが可能である。
次に、過充電発生タイミングについて、図１２を参照しながら補足的に説明しておく。図１２は、過充電発生タイミングを説明するためのタイミングチャートであり、ブートキャパシタＢＣ１の充電電圧ＶＢＳ（実線）とモータ電流ＩＭ（破線）が描写されるほか、その拡大図として、通電制御信号ｈｕｉｎ、上側トランジスタＰＴ１のゲート・ソース間電圧Ｖｇｓ、第１点の電圧ＶＳ、及び、充電電圧ＶＢＳが描写されている。
本図で示したように、過充電の開始時には、ｈｕｉｎ＝Ｌ、ＶＳ＝Ｌとなっている。このような挙動に鑑み、先に説明した第２実施形態（及びその変形例）では、ブートキャパシタＢＣ１の充電電圧が閾値電圧を超えており、かつ、ｈｕｉｎ＝Ｌであることを検出したときに、ブートキャパシタＢＣ１の充電電流を制限している。
ただし、本図から明らかなように、過充電発生タイミングの検出トリガとしては、ｈｕｉｎ＝Ｌに代えてＶＳ＝Ｌを検出してもよいことが分かる。以下では、このような変形例を第３実施形態として紹介する。
＜第３実施形態＞
本発明にかかるスイッチ駆動装置の他の例について、図面を参照して説明する。図１３は、本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の他の例を示す回路図である。図１３に示す上側ドライバ回路１０Ｃは、第１点Ｐ１の電圧ＶＳを検出する基準電圧検出回路６３を備える電流制御部６０Ｃを備える点で、図１１に示す上側ドライバ回路１０Ｂと異なる。また、入力信号制御回路４０は、レベルシフト回路６２Ｃの第２トランジスタ６２２のゲートに入力する信号を出力しない。すなわち、入力信号制御回路４０は、上側ゲートドライバ３０の駆動のための信号を出力する回路のみを備える。上側ドライバ回路１０Ｃのこれ以外の点については、図１１に示す上側ドライバ回路１０Ｂと同じ構成を有しており、実質上同じ部分には、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
ここで、ブートキャパシタＢＣ１の過充電について説明する。上述したように、Ｕ相コイルＭＵの回生動作によって、第１点Ｐ１の電圧ＶＳが接地電位よりも低い、所定の電位になったときに、ブートキャパシタＢＣ１が過充電になる。そのため、スイッチ駆動装置１００Ｃでは、入力信号（通電制御信号ｈｕｉｎ）の検出に替えて、第１点Ｐ１の電圧ＶＳを検出してブートキャパシタＢＣ１の過充電発生タイミングを検出し、第１点Ｐ１の電圧ＶＳが所定の電位（＝ローレベル）になったときを過充電発生タイミングと判断する。そして、第１点Ｐ１の電圧ＶＳが一定の電圧（＝ローレベル）になるとともに、ブートキャパシタＢＣ１の充電電圧ＶＢＳが閾値電圧になることで、ブートキャパシタＢＣ１が過充電状態になると判断する。
基準電圧検出回路６３は、第１点Ｐ１の電圧ＶＳを検出する。図１３に示すように、第１電源ＰＷ１又は第１電源ＰＷ１と同電位の点と第１点Ｐ１又は第１点と同電位の点とを接続する回路上に、第１抵抗６３１と、第２抵抗６３２と、ダイオード６３３とが、第１電源ＰＷ１側からこの順番に直列に接続されている。ダイオード６３３は、カソードが第１点Ｐ１又は第１点と同電位の点に接続されている。そして、基準電圧検出回路６３は、トランジスタ６３４を備える。トランジスタ６３４は、Ｐ型ＭＯＳＦＥＴであり、ソースが第１電源ＰＷ１と同電位の点に接続される。また、トランジスタ６３４のドレインは、負荷となる抵抗６３５を介して、接地端に接続される。
そして、トランジスタ６３４のゲートは、第１抵抗６３１及び第２抵抗６３２の接続点と接続される。また、トランジスタ６３４のドレインと抵抗６３５との接続点は、インバータ６３６の入力に接続される。さらに、インバータ６３６の出力は、インバータ６３７の入力に接続され、インバータ６３７の出力が、レベルシフト回路６２Ｃの第２トランジスタ６２２のゲートに接続される。インバータ６３６及びインバータ６３７は、それぞれ入力信号の電圧レベルに対して反転した電圧レベルの出力信号を出力する。
例えば、第１点Ｐ１の電圧ＶＳが、第１電源ＰＷ１の電圧ＶＣＣと同じかそれよりも高い場合、ダイオード６３３に電流が発生しない。そのため第１抵抗６３１及び第２抵抗６３２に電流が流れない。これにより、トランジスタ６３４はＯＦＦとなる。これにより、インバータ６３６にはＬレベルの信号が入力されて、Ｈレベルの信号が出力される。そして、インバータ６３７には、Ｈレベルの信号が入力され、Ｌレベルの信号が第２トランジスタ６２２のゲートに入力される。そのため、第２トランジスタ６２２はＯＦＦになる。
また、第１点Ｐ１の電圧ＶＳが、第１電源ＰＷ１の電圧ＶＣＣよりも低い場合、ダイオード６３３には第１点Ｐ１側に流れる電流が発生する。この電流は、第１電源ＰＷ１側から、第１抵抗６３１、第２抵抗６３２に流れる。第１抵抗６３１に電流が流れることで、第１抵抗６３１の両端間電圧によって、トランジスタ６３４のゲート・ソース間に電圧が印加されて、トランジスタ６３４がＯＮになる。これにより、トランジスタ６３４を流れた電流は、抵抗６３５に流れる。このとき、インバータ６３６にはＨレベルの信号が入力され、Ｌレベルの信号が出力される。そして、インバータ６３７には、Ｌレベルの信号が入力され、Ｈレベルの信号が第２トランジスタ６２２のゲートに入力される。そのため、第２トランジスタ６２２はＯＮになる。すなわち、過充電状態を検出可能な状態となる。
なお、トランジスタ６３４をＯＮにするためのゲート・ソース間電圧は、第１抵抗６３１の抵抗値と第１抵抗６３１に流れる電流値によって決まる。また、第１抵抗６３１に流れる電流は、第１抵抗６３１及び第２抵抗６３２の合成抵抗と、第１電源ＰＷ１の電圧ＶＣＣと第１点Ｐ１の電圧ＶＳとの差（ＶＣＣ－ＶＳ）によって決まる。なお、ダイオード６３３も内部抵抗を有するが、第１抵抗６３１及び第２抵抗６３２に比べて非常に小さいため無視している。このことから、第１抵抗６３１及び第２抵抗６３２の抵抗値を調整することで、第１点Ｐ１の電圧ＶＳが過充電が発生し得る電圧になったときに、トランジスタ６３４をＯＮにすることができる。
また、トランジスタ６３４のゲート・ドレイン間及びゲート・ソース間には、サージ対策のために、ダイオード６３８、６３９が備えられる。
以上示したように、スイッチ駆動装置１００Ｃの電流制御部６０Ｃは、第１点Ｐ１の電圧ＶＳを基準電圧検出回路６３で検出する。そして、電流制御部６０Ｃは、電圧ＶＳが接地電圧よりも低い決められた電圧（ブートキャパシタＢＣ１が過充電状態になるときの電圧ＶＳ）になるとともに、ブートキャパシタＢＣ１の充電電圧ＶＢＳが閾値電圧に到達したときに、ブートキャパシタＢＣ１が過充電状態になると判断して、ブートキャパシタＢＣ１への充電電流を制限する。これにより、ブートキャパシタＢＣ１を要求される電圧になるまで確実に充電することができるとともに、過充電状態になるのをより確実に抑制することができる。
なお、第２実施形態及び第３実施形態において、電流制御部６０Ｂ（６０Ｃ）は、入力信号ｈｕｉｎ又は第１点Ｐ１の電圧ＶＳと、ブートキャパシタＢＣ１の充電電圧ＶＢＳとを確認して、ブートキャパシタＢＣ１が過充電状態であるか否か、確認していた。上述したとおり、ブートキャパシタＢＣ１は上側トランジスタＰＴ１及び下側トランジスタＰＴ２がモード２のときに、過充電状態になり得る。そのため、電流制御部６０が、上側トランジスタＰＴ１のゲート信号ＨＵと、下側トランジスタＰＴ２のゲート信号ＬＵとを検出して、モード２である、すなわち、上側トランジスタＰＴ１がＯＦＦで、下側トランジスタＰＴ２がＯＦＦのときを検出して、電流制限部５０を制御してもよい。
最後に、上側ドライバ回路１０のパッド配置について検討する。図１４は、上側ドライバ回路のパッド配置例を示す平面図である。なお、第１実施形態（図５）の上側ドライバ回路１０については、そのチップ、パッド、及び、ワイヤをいずれも実線で示している。一方、第２実施形態（図９及び図１１）並びに第３実施形態（図１３）の上側ドライバ回路１０Ａ～１０Ｃについては、そのチップ、パッド、及び、ワイヤを破線で示している。
本図で示すように、上側ドライバ回路１０及び１０Ａ～１０Ｃの表面上には、複数のパッド（ＢＶＣＣ１～ＢＶＣＣ３、ＡＶＢ１～ＡＶＢ３、ＤＶＢ１～ＤＶＢ３、ＨＩＮ１～ＨＩＮ３、ＡＶＣＣ、ＤＶＣＣ、ＡＣＯＭ、ＤＣＯＭ、ＶＳ１～ＶＳ３、及び、ＨＯ１～ＨＯ３）が形成されている。以下では、先の図２と図７も適宜参照しながら、各パッドについて説明する。
パッドＢＶＣＣ１～ＢＶＣＣ３は、それぞれ、ダイオードＤｉＵ、ＤｉＶ、ＤｉＷのアノードに接続されている。
パッドＡＶＢ１及びＤＶＢ１は、いずれも、ダイオードＤｉＵのカソード（＝端子Ｐｎ２）に接続されている。パッドＡＶＢ２及びＤＶＢ２は、いずれも、ダイオードＤｉＶのカソード（＝端子Ｐｎ３）に接続されている。パッドＡＶＢ３及びＤＶＢ３は、いずれもダイオードＤｉＷのカソード（＝端子Ｐｎ４）に接続されている。なお、パッドＡＶＢ１～ＡＶＢ３は、それぞれ、チップ内部において、アナログ系の各相ブート電源ラインに接続されている。一方、パッドＤＶＢ１～ＤＶＢ３は、それぞれ、チップ内部において、デジタル系の各相ブート電源ラインに接続されている。
パッドＨＩＮ１～ＨＩＮ３は、それぞれ、端子Ｐｎ５～Ｐｎ７（＝通電制御信号ｈuｉｎ、ｈｖｉｎ、ｈｗｉｎの入力端）に接続されている。
パッドＡＶＣＣは、複数設けられており、いずれも端子Ｐｎ８（＝制御電圧ＶＣＣの入力端）に接続されている。また、パッドＤＶＣＣについても、端子Ｐｎ８に接続されている。なお、パッドＡＶＣＣは、チップ内部において、アナログ系の制御電圧ラインに接続されている。一方、パッドＤＶＣＣは、チップ内部において、デジタル系の制御電圧ラインに接続されている。
パッドＡＣＯＭ及びＤＣＯＭは、いずれも端子Ｐｎ９（＝接地電位の印加端）に接続されている。なお、パッドＡＣＯＭは、チップ内部において、アナログ系のコモン電源ラインに接続されている。一方、パッドＤＣＯＭは、チップ内部において、デジタル系のコモン電源ラインに接続されている。
パッドＶＳ１及びＨＯ１は、それぞれ、上側トランジスタＰＴ１のソース及びゲートに接続されている。パッドＶＳ２及びＨＯ２は、それぞれ、上側トランジスタＰＴ３のソース及びゲートに接続されている。パッドＶＳ３及びＨＯ３は、それぞれ、上側トランジスタＰＴ５のソース及びゲートに接続されている。
本図で示すように、第１実施形態の上側ドライバ回路１０と、第２実施形態及び第３実施形態の上側ドライバ回路１０Ａ～１０Ｃは、それぞれに集積化された回路要素の違いにより、チップサイズも変更されている。より具体的に述べると、破線で示した上側ドライバ回路１０Ａ～１０Ｃは、実線で示した上側ドライバ回路１０よりも、紙面左右方向の長さに延長されている。
上記したチップサイズの変更に伴い、各パッドは、それぞれと接続されるワイヤの長さが一定の範囲に収まるように、それぞれの配置を適宜調整することが望ましい。例えば、本図のようにパッド配置を最適化することにより、使用実績のある既存のパッケージを流用することができるので、スイッチ駆動装置の信頼性を高めることが可能となる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明に係るスイッチ駆動装置は、例えば、コイルを備えたモータに駆動電力を供給するモータドライバとして、利用することが可能である。
１０、１０Ａ、１０Ｂ、１０Ｃ 上側ドライバ回路
２０ 下側ドライバ回路
３０ 上側ゲートドライバ
４０、４０Ａ、４０Ｂ 入力信号制御回路
４１ レベルシフト部
４２ インバータ
５０、５０Ａ、５０Ｂ 電流制限部
５１ 電流制限トランジスタ
５２ インバータ
６０、６０Ａ、６０Ｂ、６０Ｃ 電流制御部
６１、６１Ｂ 電圧検出回路
６２、６２Ｂ、６２Ｃ レベルシフト回路
６３ 基準電圧検出回路
７０ 高耐圧レベルシフト回路
７１ トランジスタ
７２ トランジスタ
７３ 抵抗
７４ 抵抗
１００、１００Ａ、１００Ｂ、１００Ｃ スイッチ駆動装置
３０１ クランプ回路
４０１ インバータ
４０２ レベルシフト回路
４０３ パルスジェネレータ
５０１ トランジスタ
５０２ 抵抗
６１１ 抵抗
６１２ 抵抗
６１３ コンパレータ
６１４ 抵抗
６１５ キャパシタ
６１６ トランジスタ
６１７ 抵抗
６１８ インバータ
６１９ バッファ
６２１ 第１トランジスタ
６２１１ ツェナーダイオード
６２２ 第２トランジスタ
６２２１ ダイオード
６２３ 抵抗
６２３１ ダイオード
６２４ コンパレータ
６２４１ ダイオード
６２５ インバータ
６２６ レベルシフト部
６２７ 遅延部
６３１ 第１抵抗
６３２ 第２抵抗
６３３ ダイオード
６３４ トランジスタ
６３５ 抵抗
６３６ インバータ
６３７ インバータ
６３８ ダイオード
６３９ ダイオード
ＡＣＯＭ パッド
ＡＶＢ１、ＡＶＢ２、ＡＶＢ３ パッド
ＡＶＣＣ パッド
ＢＣ１、ＢＣ２、ＢＣ３ ブートキャパシタ
ＢＤ フレーム
ＢＫ１ 入力ブロック
ＢＫＵ Ｕ相ブロック
ＢＫＶ Ｖ相ブロック
ＢＫＷ Ｗ相ブロック
ＢＴＣ ブートストラップ回路
ＢＶＣＣ１、ＢＶＣＣ２、ＢＶＣＣ３ パッド
ＢＷ ワイヤ
ＣＬＭＴ 電流制限信号
ＤＣＯＭ パッド
ＤＲＶ ドライバ回路
ＤｉＵ、ＤｉＶ、ＤｉＷ ブートダイオード
ＤＶＢ１、ＤＶＢ２、ＤＶＢ３ パッド
ＤＶＣＣ パッド
ＨＩＮ１、ＨＩＮ２、ＨＩＮ３ パッド
ＨＯ１、ＨＯ２、ＨＯ３ パッド
ＨＵ、ＨＶ、ＨＷ 駆動信号
ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎ 通電制御信号
ＩＭ モータ電流
ＬＵ、ＬＶ、ＬＷ 駆動信号
ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎ 通電制御信号
Ｍ モータ
ＭＣＵ モータコントロールユニット
ＭＭＣ モータ駆動装置
ＭＵ Ｕ相コイル
ＭＶ Ｖ相コイル
ＭＷ Ｗ相コイル
Ｐ１ 第１点
Ｐ２ 第２点
ＰＢ 樹脂封止体
ＰＣ１１ パターン配線
ＰＣ１２ パターン配線
ＰＣ１３ パターン配線
ＰＣ２１ パターン配線
ＰＣ２２ パターン配線
ＰＣ２３ パターン配線
Ｐｋｇ パッケージ
ＰＳ 電力供給部
ＰＳＷ パワースイッチ回路
ＰＴ１、ＰＴ３、ＰＴ５ 上側トランジスタ
ＰＴ２、ＰＴ４、ＰＴ６ 下側トランジスタ
ＰＷ１ 第１電源
ＰＷ２ 第２電源
Ｐｎ１～Ｐｎ２５ 端子
ＲＥＳＵ、ＲＥＳＶ、ＲＥＳＷ 電流制限部領域
ＶＢ 第２点の電圧
ＶＢＳ 充電電圧
ＶＣＣ 制御電圧
ＶＤＣ 駆動電圧
ＶＳ 第１点の電圧
ＶＳ１、ＶＳ２、ＶＳ３ パッド

Claims (11)

  1. ブートストラップ回路から駆動電圧の供給を受けてＮ型半導体スイッチ素子を駆動するように構成されたゲートドライバと、
    前記ブートストラップ回路を形成するブートダイオードのアノードと第１電源との間に流れる電流を制限するように構成された電流制限部と、
    前記電流制限部を制御するように構成された電流制御部と、
    を備え、
    前記電流制限部は、前記ブートダイオードのアノードと前記第１電源との間に並列接続されたスイッチ素子及び抵抗素子を含み、
    前記電流制御部は、前記第１電源の電圧を検出して前記スイッチ素子のオン／オフ制御を行うものであり、前記第１電源の電圧が第１電圧であるときに前記スイッチ素子をオフ状態とし、前記第１電源の電圧が前記第１電圧よりも低い第２電圧であるときに前記スイッチ素子をオン状態とする、スイッチ駆動装置。
  2. 前記抵抗素子の抵抗値をＲ１とし、前記スイッチ素子の抵抗値をＲ２としたとき、Ｒ１＞＞Ｒ２である、請求項１に記載のスイッチ駆動装置。
  3. 通電制御信号が入力されるように構成された入力信号制御回路と、
    前記入力信号制御回路と前記ゲートドライバとの間に接続されたレベルシフト回路と、
    をさらに備える、請求項１又は２に記載のスイッチ駆動装置。
  4. 前記ゲートドライバ、前記電流制限部及び前記電流制御部は、１つのチップ内に形成されている、請求項１～３のいずれか一項に記載のスイッチ駆動装置。
  5. 請求項１～４のいずれか一項に記載のスイッチ駆動装置と、
    前記Ｎ型半導体スイッチ素子と、
    前記ブートストラップ回路と、
    を備え、
    前記Ｎ型半導体スイッチ素子のオン／オフ制御により負荷を駆動する、負荷駆動装置。
  6. 前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために第２電源と前記負荷との間に配置される上側スイッチ素子である、請求項５に記載の負荷駆動装置。
  7. 前記Ｎ型半導体スイッチ素子は、炭化ケイ素（ＳｉＣ）を原料とする半導体基板に形成されている、請求項５又は６に記載の負荷駆動装置。
  8. 前記スイッチ駆動装置、前記Ｎ型半導体スイッチ素子及び前記ブートダイオードを封止する樹脂封止体をさらに備える、請求項５～７のいずれか一項に記載の負荷駆動装置。
  9. 前記ブートダイオードは、前記樹脂封止体の内部における端子上に配置されている、請求項８に記載の負荷駆動装置。
  10. 請求項５～９のいずれか一項に記載の負荷駆動装置と、
    前記負荷と、
    を備える、電子機器。
  11. 前記負荷は、３相交流モータである、請求項１０に記載の電子機器。
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