JP2790287B2 - 集積回路の配置構造 - Google Patents
集積回路の配置構造Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、高集積化、高速化を可能にした集積回路
の配置構造に関し、特にセミカスタムLSIやマイクロプ
ロセッサ等の集積回路に使用されるものである。
の配置構造に関し、特にセミカスタムLSIやマイクロプ
ロセッサ等の集積回路に使用されるものである。
（従来の技術） 半導体技術の急速な発展にともなって、集積回路の高
速化、高集積化が進んでいる。このような傾向にあっ
て、集積回路のレイアウト設計にあっても、高密度化が
なされている。
速化、高集積化が進んでいる。このような傾向にあっ
て、集積回路のレイアウト設計にあっても、高密度化が
なされている。
第４図は所望の機能を有する２つの機能ブロック１
と、この機能ブロック１を制御する制御ブロック３との
レイアウトを示す図である。
と、この機能ブロック１を制御する制御ブロック３との
レイアウトを示す図である。
第４図において、機能ブロック１は、例えばマイクロ
プロセッサに用いられる算術論理演算回路やバレルシフ
タ等を含む実行ユニットである。このような機能ブロッ
ク１の一方には、ｎビットの入力データ信号が与えら
れ、機能ブロック１の他方からｎビットの出力データ信
号が出力されている。すなわち、データ信号は、例えば
アルミ配線を介してＹ方向へ伝搬されている。
プロセッサに用いられる算術論理演算回路やバレルシフ
タ等を含む実行ユニットである。このような機能ブロッ
ク１の一方には、ｎビットの入力データ信号が与えら
れ、機能ブロック１の他方からｎビットの出力データ信
号が出力されている。すなわち、データ信号は、例えば
アルミ配線を介してＹ方向へ伝搬されている。
このような場合に、機能ブロック１の動作制御に係る
制御信号（機能ブロック１の制御のために機能ブロック
１を入出力する信号）は、データ信号に対して垂直に伝
搬させることが多い。すなわち、データ信号がＹ方向へ
伝搬される場合には、制御信号をＸ方向へ伝搬させるよ
うにしている。したがって、制御信号をそれぞれの機能
ブロック１間と入出力させる制御ブロック３は、機能ブ
ロック１の左側あるいは右側のどちらか片側に配置され
ることになる。
制御信号（機能ブロック１の制御のために機能ブロック
１を入出力する信号）は、データ信号に対して垂直に伝
搬させることが多い。すなわち、データ信号がＹ方向へ
伝搬される場合には、制御信号をＸ方向へ伝搬させるよ
うにしている。したがって、制御信号をそれぞれの機能
ブロック１間と入出力させる制御ブロック３は、機能ブ
ロック１の左側あるいは右側のどちらか片側に配置され
ることになる。
このようなレイアウトにあって、制御信号は機能ブロ
ック１が形成されている素子領域内を伝搬することはで
きない。これは、素子領域では形成された素子に給電す
る少なくとも１種類のアルミ配線が必要となるためであ
る。したがって、配線領域５を機能ブロック１をＹ方向
から挟むように形成し、制御信号を第５図に示すように
配線領域５内の配線７を介して制御信号を機能ブロック
１と制御ブロック３間で入出力させるようにしている。
ック１が形成されている素子領域内を伝搬することはで
きない。これは、素子領域では形成された素子に給電す
る少なくとも１種類のアルミ配線が必要となるためであ
る。したがって、配線領域５を機能ブロック１をＹ方向
から挟むように形成し、制御信号を第５図に示すように
配線領域５内の配線７を介して制御信号を機能ブロック
１と制御ブロック３間で入出力させるようにしている。
このため、制御信号の増加にともなって配線の本数が
増えると、配線領域５はＹ方向に拡がることになる。し
たがって、配線領域５と機能ブロック１間に形成される
配線（垂直方向の配線）の配線が長くなる。これは、配
線負荷が大きくなり、制御信号の遅延を招くことにな
る。
増えると、配線領域５はＹ方向に拡がることになる。し
たがって、配線領域５と機能ブロック１間に形成される
配線（垂直方向の配線）の配線が長くなる。これは、配
線負荷が大きくなり、制御信号の遅延を招くことにな
る。
さらに、制御信号を一方側から入出力させるようにす
ると、第５図に示すように、デッドスペースが生じるこ
とになる。このデッドスペースは、制御信号が増加して
配線領域５が大きくなると極めて顕著なものとなる。し
たがって、面積効率を著しく悪化させることになる。
ると、第５図に示すように、デッドスペースが生じるこ
とになる。このデッドスペースは、制御信号が増加して
配線領域５が大きくなると極めて顕著なものとなる。し
たがって、面積効率を著しく悪化させることになる。
一方、制御信号は、一度に大きな負荷を駆動するため
に、バッファ回路を介して出力される。このようなバッ
ファ回路は、機能ブロック１及び制御ブロック３内に形
成されない場合には、例えば第６図に示すように、機能
ブロック１と制御ブロック３との間に配置される。第６
図において、バッファ回路８はＹ方向に配列されてお
り、バッファ回路８の１セルを点線で示している。
に、バッファ回路を介して出力される。このようなバッ
ファ回路は、機能ブロック１及び制御ブロック３内に形
成されない場合には、例えば第６図に示すように、機能
ブロック１と制御ブロック３との間に配置される。第６
図において、バッファ回路８はＹ方向に配列されてお
り、バッファ回路８の１セルを点線で示している。
このような配置構成にあっては、Ｙ方向の寸法がバッ
ファ回路８におけるＹ方向のピッチに依存することにな
る。このため、制御信号が多くなりバッファ回路が増加
すると、バッファ回路８と機能ブロック１及び制御ブロ
ック３とを接続する配線が形成される配線クランク領域
９がＹ方向へ拡がる。これにより、デッドスペース11が
第６図に示すように機能ブロック１及び制御ブロック３
の下方領域に形成されることになる。
ファ回路８におけるＹ方向のピッチに依存することにな
る。このため、制御信号が多くなりバッファ回路が増加
すると、バッファ回路８と機能ブロック１及び制御ブロ
ック３とを接続する配線が形成される配線クランク領域
９がＹ方向へ拡がる。これにより、デッドスペース11が
第６図に示すように機能ブロック１及び制御ブロック３
の下方領域に形成されることになる。
（発明が解決しようとする課題） 上記したように、制御信号が、機能ブロックを挾むよ
うに形成された配線領域内の配線を介して機能ブロック
の片側を入出力する場合には、制御信号の増加とともに
配線領域がＹ方向に拡がる。これにより、配線領域に生
じるデッドスペースが拡大して、面積効率が悪化すると
いう問題が生じる。
うに形成された配線領域内の配線を介して機能ブロック
の片側を入出力する場合には、制御信号の増加とともに
配線領域がＹ方向に拡がる。これにより、配線領域に生
じるデッドスペースが拡大して、面積効率が悪化すると
いう問題が生じる。
また、配線領域がＹ方向へ拡がることにより、配線が
Ｙ方向に長くなる。これにより、配線の負荷が増加し
て、制御信号の遅延を招くことになる。
Ｙ方向に長くなる。これにより、配線の負荷が増加し
て、制御信号の遅延を招くことになる。
さらに、機能ブロックと制御ブロックとの間にバッフ
ァ回路を配置した場合に、制御信号が増えると、配線ク
ランク領域がＹ方向に増大することになる。このため、
配線クランク領域のＹ方向の寸法は、機能ブロック及び
制御ブロックのＹ方向の寸法よりも大きくなり、デッド
スペースが生じる。したがって、制御信号の増加ととも
に面積効率が悪化することになる。
ァ回路を配置した場合に、制御信号が増えると、配線ク
ランク領域がＹ方向に増大することになる。このため、
配線クランク領域のＹ方向の寸法は、機能ブロック及び
制御ブロックのＹ方向の寸法よりも大きくなり、デッド
スペースが生じる。したがって、制御信号の増加ととも
に面積効率が悪化することになる。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、面積効率を高めることに
より高集積化を図るとともに、信号配線を短くすること
により信号伝搬の高速化を図り、動作処理の高速化に寄
与することができる集積回路の配置構造を提供すること
にある。
り、その目的とするところは、面積効率を高めることに
より高集積化を図るとともに、信号配線を短くすること
により信号伝搬の高速化を図り、動作処理の高速化に寄
与することができる集積回路の配置構造を提供すること
にある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、信号が一方
の方向から入出力されて所定の処理を行う機能ブロック
と、前記信号が入出力される一方の方向と直交する他方
の方向から機能ブロックを挟み込むように機能ブロック
の両側に配置され、機能ブロックの制御に係わる制御信
号が機能ブロックとの間で他方の方向に入出力される制
御ブロックと、機能ブロックの両側に配置されたそれぞ
れの制御ブロックと機能ブロックとの間を入出力される
制御信号が伝送される複数本の配線が、機能ブロック外
の一方の方向側に隣接して形成される配線領域とから構
成される。
の方向から入出力されて所定の処理を行う機能ブロック
と、前記信号が入出力される一方の方向と直交する他方
の方向から機能ブロックを挟み込むように機能ブロック
の両側に配置され、機能ブロックの制御に係わる制御信
号が機能ブロックとの間で他方の方向に入出力される制
御ブロックと、機能ブロックの両側に配置されたそれぞ
れの制御ブロックと機能ブロックとの間を入出力される
制御信号が伝送される複数本の配線が、機能ブロック外
の一方の方向側に隣接して形成される配線領域とから構
成される。
（作用） 上記構成において、この発明は、制御ブロックを機能
ブロックに対して分散して配置し、制御信号が集中して
入出力されないようにしている。
ブロックに対して分散して配置し、制御信号が集中して
入出力されないようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る集積回路の配置構
造を示すブロック図、第２図はこの発明の他の実施例に
係る集積回路の配置構造を示すブロック図である。な
お、第１図及び第２図において、第４図と同符号のもの
は同一機能を有するものであり、その説明は省略する。
造を示すブロック図、第２図はこの発明の他の実施例に
係る集積回路の配置構造を示すブロック図である。な
お、第１図及び第２図において、第４図と同符号のもの
は同一機能を有するものであり、その説明は省略する。
第１図に示す実施例は、Ｙ方向に配置された２つの機
能ブロック１に対してデータ信号がＹ方向に入出力する
構成にあって、制御ブロック３がＸ方向に機能ブロック
１を挾み込むように配置されている。すなわち、第４図
に示した制御ブロック３を２つに分割して、分割したそ
れぞれの制御ブロック３を機能ブロック１の左右に配置
している。制御ブロック３は、例えばスタンダードセル
を用いた自動配置配線によって形成される。なお、この
実施例にあっては、制御ブロック３内にバッファ回路を
含んでいるものとする。
能ブロック１に対してデータ信号がＹ方向に入出力する
構成にあって、制御ブロック３がＸ方向に機能ブロック
１を挾み込むように配置されている。すなわち、第４図
に示した制御ブロック３を２つに分割して、分割したそ
れぞれの制御ブロック３を機能ブロック１の左右に配置
している。制御ブロック３は、例えばスタンダードセル
を用いた自動配置配線によって形成される。なお、この
実施例にあっては、制御ブロック３内にバッファ回路を
含んでいるものとする。
このように配置されたそれぞれの制御ブロック３と機
能ブロック１間を入出力する制御信号は、第４図と同様
に機能ブロック１の上下に形成された配線領域５内の配
線を介して、データ信号と直交するようにＸ方向へ伝搬
される。
能ブロック１間を入出力する制御信号は、第４図と同様
に機能ブロック１の上下に形成された配線領域５内の配
線を介して、データ信号と直交するようにＸ方向へ伝搬
される。
したがって、一方の制御ブロック３と機能ブロック１
を入出力する制御信号は、第４図に示した従来例に比べ
て半分となり、配線領域５の左右両側に配線を形成する
ことができる。すなわち、第３図に示すように、左右両
方向のそれぞれの配線15を同一のＹ座標値として配置形
成できる。このため、制御信号を伝搬させる４本の配線
を形成した場合に、第４図に示した従来例ではＹ方向に
４本分の配線幅が必要となるのに対して、この実施例で
は第３図に示すように、Ｙ方向に２本分の配線幅で済む
ことになる。したがって、配線領域５の面積を低減する
ことができるようになる。
を入出力する制御信号は、第４図に示した従来例に比べ
て半分となり、配線領域５の左右両側に配線を形成する
ことができる。すなわち、第３図に示すように、左右両
方向のそれぞれの配線15を同一のＹ座標値として配置形
成できる。このため、制御信号を伝搬させる４本の配線
を形成した場合に、第４図に示した従来例ではＹ方向に
４本分の配線幅が必要となるのに対して、この実施例で
は第３図に示すように、Ｙ方向に２本分の配線幅で済む
ことになる。したがって、配線領域５の面積を低減する
ことができるようになる。
さらに、配線領域５におけるＹ方向の寸法が縮まるた
め、配線領域５から機能ブロック１の方向に形成される
配線が短くなる。また、左右両側から配線を形成できる
ため、配線領域５内のＸ方向に形成される配線にあって
も短くなる。このため、配線負荷が低減されて、制御信
号を高速に伝搬させることが可能となる。したがって、
機能ブロック１で行われる処理を高速に実行することが
できるようになる。
め、配線領域５から機能ブロック１の方向に形成される
配線が短くなる。また、左右両側から配線を形成できる
ため、配線領域５内のＸ方向に形成される配線にあって
も短くなる。このため、配線負荷が低減されて、制御信
号を高速に伝搬させることが可能となる。したがって、
機能ブロック１で行われる処理を高速に実行することが
できるようになる。
上記した実施例では、制御ブロック３内にバッファ回
路を含む構成としたが、バッファ回路を制御ブロック３
から分離独立させるようにしてもよい。このような場合
には、制御ブロック３から分離されたバッファ回路をバ
ッファ回路ブロック13として、機能ブロック１と制御ブ
ロック３との間に配置するようにすればよい。
路を含む構成としたが、バッファ回路を制御ブロック３
から分離独立させるようにしてもよい。このような場合
には、制御ブロック３から分離されたバッファ回路をバ
ッファ回路ブロック13として、機能ブロック１と制御ブ
ロック３との間に配置するようにすればよい。
このような配置構成にあっても、上記した実施例と同
様な効果が得られることは勿論である。さらに、この実
施例では、機能ブロック１とバッファ回路ブロック13間
及びバッファ回路ブロック13と制御ブロック３間を接続
する配線が形成されるそれぞれの配線クランク領域の面
積は、第６図に示した従来例に比べて低減される。これ
により、配線クランク領域のＹ方向の寸法は、Ｙ方向に
配列されたバッファ回路の寸法内に収まり、第６図に示
すようなデッドスペース11が生じることはなくなる。し
たがって、面積効率を高めることができるようになる。
様な効果が得られることは勿論である。さらに、この実
施例では、機能ブロック１とバッファ回路ブロック13間
及びバッファ回路ブロック13と制御ブロック３間を接続
する配線が形成されるそれぞれの配線クランク領域の面
積は、第６図に示した従来例に比べて低減される。これ
により、配線クランク領域のＹ方向の寸法は、Ｙ方向に
配列されたバッファ回路の寸法内に収まり、第６図に示
すようなデッドスペース11が生じることはなくなる。し
たがって、面積効率を高めることができるようになる。
このように、上記したこの発明におけるそれぞれの実
施例は、高密度化及び高速処理が要求されるマイクロプ
ロセッサに好適なものとなる。なお、上記したそれぞれ
の実施例では、データ信号がＹ方向に伝搬して、これと
直交するようにＸ方向に制御信号が入出力するように、
制御ブロック３を機能ブロック１に対して左右方向に配
置したが、データ信号Ｘ方向に伝搬する場合には、制御
ブロック３を機能ブロック１に対して上下方向に配置す
ればよいことは勿論である。
施例は、高密度化及び高速処理が要求されるマイクロプ
ロセッサに好適なものとなる。なお、上記したそれぞれ
の実施例では、データ信号がＹ方向に伝搬して、これと
直交するようにＸ方向に制御信号が入出力するように、
制御ブロック３を機能ブロック１に対して左右方向に配
置したが、データ信号Ｘ方向に伝搬する場合には、制御
ブロック３を機能ブロック１に対して上下方向に配置す
ればよいことは勿論である。
［発明の効果］ 以上説明したように、この発明によれば、制御ブロッ
クを分散配置することにより、制御信号と機能ブロック
間を入出力する制御信号の集中を緩和するようにしたの
で、面積効率の良好なレイアウト設計を行うことができ
る。これにより、高集積化が可能となる。さらに、信号
配線の短縮により制御信号を高速化することが可能とな
り、処理動作を高速に行うことができる。
クを分散配置することにより、制御信号と機能ブロック
間を入出力する制御信号の集中を緩和するようにしたの
で、面積効率の良好なレイアウト設計を行うことができ
る。これにより、高集積化が可能となる。さらに、信号
配線の短縮により制御信号を高速化することが可能とな
り、処理動作を高速に行うことができる。
第１図はこの発明の一実施例に係る集積回路の配置構造
を示す図、第２図はこの発明の他の実施例に係る集積回
路の配置構造を示す図、第３図は第１図及び第２図に示
す配置構造における配線のレイアウトを示す図、第４図
及び第６図は従来における集積回路の配置構造を示す
図、第５図は第４図及び第６図に示す配置構造における
配線のレイアウトを示す図である。 １……機能ブロック ３……制御ブロック ５……配線領域 ７……配線 ８……バッファ回路 13……バッファ回路ブロック
を示す図、第２図はこの発明の他の実施例に係る集積回
路の配置構造を示す図、第３図は第１図及び第２図に示
す配置構造における配線のレイアウトを示す図、第４図
及び第６図は従来における集積回路の配置構造を示す
図、第５図は第４図及び第６図に示す配置構造における
配線のレイアウトを示す図である。 １……機能ブロック ３……制御ブロック ５……配線領域 ７……配線 ８……バッファ回路 13……バッファ回路ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 恒昭 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭59−149424（ＪＰ，Ａ) 特開 昭62−44835（ＪＰ，Ａ) 特開 昭59−127845（ＪＰ，Ａ)
Claims (3)
- 【請求項１】信号が一方の方向から入出力されて所定の
処理を行う機能ブロックと、 前記信号が入出力される一方の方向と直交する他方の方
向から機能ブロックを挟み込むように機能ブロックの両
側に配置され、機能ブロックの制御に係わる制御信号が
機能ブロックとの間で他方の方向に入出力される制御ブ
ロックと、 機能ブロックの両側に配置されたそれぞれの制御ブロッ
クと機能ブロックとの間を入出力される制御信号が伝送
される複数本の配線が、機能ブロック外の一方の方向側
に隣接して形成され、前記機能ブロックの両側に配置さ
れた前記制御ブロックのうちの一方の制御ブロックの各
々の配線は、他方の制御ブロックの各々の配線と、前記
信号が入出力される一方の方向に対して同一の座標値と
して配置形成される配線領域と を有することを特徴とする集積回路の配置構造。 - 【請求項２】前記機能ブロックと前記制御ブロックとの
間に前記制御信号を入出力するバッファ回路を配置して
なる ことを特徴とする請求項１記載の集積回路の配置構造。 - 【請求項３】前記制御ブロックは、自動配置配線により
形成されるスタンダードセルからなる ことを特徴とする請求項１又は２記載の集積回路の配置
構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200202A JP2790287B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路の配置構造 |
| KR1019890011494A KR920005864B1 (ko) | 1988-08-12 | 1989-08-12 | 집적회로의 배치구조 |
| US07/950,731 US5359212A (en) | 1988-08-12 | 1992-09-24 | Integrated circuit with layout effective for high-speed processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200202A JP2790287B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路の配置構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250459A JPH0250459A (ja) | 1990-02-20 |
| JP2790287B2 true JP2790287B2 (ja) | 1998-08-27 |
Family
ID=16420499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200202A Expired - Lifetime JP2790287B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路の配置構造 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2790287B2 (ja) |
| KR (1) | KR920005864B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9231895B2 (en) | 2012-10-23 | 2016-01-05 | International Business Machines Corporation | Tag management of information technology services improvement |
| JP6384201B2 (ja) | 2014-08-28 | 2018-09-05 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134745A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Integrated circuit device |
| JPS59127845A (ja) * | 1983-01-13 | 1984-07-23 | Seiko Epson Corp | 集積回路のテスト回路 |
| JPS59149424A (ja) * | 1983-02-15 | 1984-08-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
| JPS6244835A (ja) * | 1985-08-23 | 1987-02-26 | Hitachi Ltd | マイクロ・プロセツサ |
-
1988
- 1988-08-12 JP JP63200202A patent/JP2790287B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-12 KR KR1019890011494A patent/KR920005864B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900004002A (ko) | 1990-03-27 |
| JPH0250459A (ja) | 1990-02-20 |
| KR920005864B1 (ko) | 1992-07-23 |
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