JP3375180B2 - 集積回路チップ実装構造 - Google Patents
集積回路チップ実装構造Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子計算機を構成する
ための集積回路チップ実装構造に係り、特に、複数の命
令プロセッサを有する並列型の大型電子計算機などの実
装に好適な集積回路チップ実装構造に関するものであ
る。 【０００２】 【従来の技術】最近の電子計算機では、処理性能向上の
ため、１台のシステム制御装置に複数台の命令プロセッ
サを接続し各命令プロセッサが協調して情報処理を行な
う、いわゆる並列計算機構成が広く採用されている。こ
の並列計算機システムでは、システム制御装置と命令プ
ロセッサとの間の信号伝送をいかに高速にかつ低コスト
で行なうかが、計算機システムの性能を向上させる鍵と
なる。◆従来のマルチプロセッサ方式の大型並列計算機
は、図１１のブロック図に示すように、命令プロセッサ
１５ａ〜１５ｄ、システム制御装置１６、主記憶装置１
７から構成されており、その実装構造は図６に示すよう
になっている。◆すなわち、命令プロセッサ１５ａ〜１
５ｄやシステム制御装置１６は、通常はセラミックモジ
ュール基板からなる複数個の従基板２１、２２上に搭載
された数１０から数１００の集積回路チップ群３、４か
ら構成され、各命令プロセッサ１５ａ〜１５ｄからの信
号は、ケーブルコネクタ５とケーブル６を介してシステ
ム制御装置１６と接続されている。また、主記憶装置１
７もケーブルコネクタ５とケーブル６を介してシステム
制御装置１６と接続されている。◆一方、マイクロプロ
セッサやワークステーションなどの小型の計算機装置で
は、各命令プロセッサとシステム制御装置はバスで接続
され、これらの装置間は時分割で信号を伝送している。 【０００３】 【発明が解決しようとする課題】従来の大型の並列計算
機では、各命令プロセッサからの信号はバスなどを介さ
ず直接システム制御装置に接続されており、これにより
複数の命令プロセッサに対するシステム制御装置の応答
性を高めている。システム制御装置には、１台または複
数台の命令プロセッサが接続されるので、１台の命令プ
ロセッサの入出力信号数に命令プロセッサの接続台数を
乗じた数の信号入出力端子が必要となる。◆従来の大型
の並列計算機における代表例では、１台の命令プロセッ
サに必要な入出力信号数、すなわち論理信号の本数は約
１０００本である。従って、１台のシステム制御装置に
８台の命令プロセッサが接続されるとすると、システム
制御装置には約８０００本の信号入出力端子が必要とな
る。◆また、計算機システムとして正常な動作を行なう
ためには、システム制御装置や命令プロセッサの他に、
主記憶装置や入出力制御装置が必要となるので、システ
ム制御装置には、これらの装置との信号授受を行なう信
号端子も必要となり、総計約１００００本の信号を取り
扱う必要がある。◆これを図６の従来例で見てみると、
命令プロセッサ１５ａ〜１５ｄではケーブルコネクタ５
が１式でよいのに対して、システム制御装置１６ではケ
ーブルコネクタが５式必要となり、それだけ装置の占有
面積が増加している点に現れている。◆ここで、集積回
路チップの高集積化が進み、従来の従基板１枚程度で命
令プロセッサが実現可能な状況を考えると、上述の課題
は一層顕著になってくる。図１２のブロック図および図
７にこの状況を示す。◆図７において、集積回路チップ
３の高集積化により命令プロセッサ１５ａ〜１５ｄは従
基板２が各１枚で実現されており、その実装面積も低減
できている。しかし、システム制御装置１６は、必要な
集積回路チップ４の数量は命令プロセッサ１５ａ〜１５
ｄとほぼ同等であるにもかかわらず、従基板２３裏面か
らの入出力ピン取り出しがネックとなり、特別に巨大な
従基板２３を必要としている。◆つまり、必要な集積回
路チップの数量が命令プロセッサ１５ａ〜１５ｄとシス
テム制御装置１６でほぼ同等であることから、同一の実
装系を適用できれば、製造コストや作業性の点で非常に
効率がよいにもかかわらず、現実には、両者の入出力信
号数が大幅に異なるため、システム制御装置として特別
な実装系が必要になってきてしまう。 【０００４】一方で、マイクロプロセッサやワークステ
ーションなどの小型計算機の分野では、システム制御装
置と命令プロセッサ、主記憶装置、入出力制御装置など
の接続に、バスを用いて時分割で信号を伝送することに
より、システム制御装置の入出力信号数ひいては入出力
信号ピン数の増加を防いでいる。マイクロプロセッサや
ワークステーションなどのように、性能に比べて価格を
一層重視する場合は、このようなバスを用いた時分割伝
送が、システム制御装置のピン数を低減するためには非
常に効率のよい方法である。◆しかし、大型の並列計算
機のように、実装系が許容できる最大限の速度で信号を
伝送し高性能化を図る場合では、バス構成は性能の劣化
を招き、システム全体の性能向上の隘路となる。 【０００５】本発明の目的は、計算機システムの性能を
劣化させることなく、また、システムの保守性や信頼性
を犠牲にすることなく、システム制御装置に多数の命令
プロセッサを接続可能な集積回路チップ実装構造を提供
し、それを特徴とする計算機装置を実現させることにあ
る。 【０００６】 【課題を解決するための手段】上記目的を達成するた
め、システム制御装置と複数の命令プロセッサを備える
並列計算機の集積回路チップの実装において、主基板上
にシステム制御装置を構成する集積回路チップ群を搭載
し、複数の従基板のそれぞれに前記各命令プロセッサを
構成する集積回路チップ群を搭載し、従基板１枚で命令
プロセッサを構成し、該命令プロセッサが構成された複
数の従基板を主基板上に搭載し、１枚の主基板上に前記
並列計算機が構成されるようにしている。◆また、従基
板下面に主基板と従基板を接続するための入出力ピンを
設け、かつ主基板内のスルーホールの配置ピッチが従基
板下面に設けられた入出力ピンの配置ピッチよりも小さ
くなるようにしている。◆また、主基板上に並列計算機
のキャッシュメモリ装置を構成する集積回路チップを搭
載するようにしている。◆また、主基板上に並列計算機
の主記憶装置を構成する従基板を１枚以上搭載するよう
にしている。◆また、主基板に供給する電源を主基板上
のシステム制御装置を構成する集積回路チップ群が搭載
された領域と命令プロセッサが構成された各従基板が搭
載された各領域に電源バスを介して外部から供給するよ
うにし、主基板が動作中に、従基板への電源供給を停止
することが可能なようにしている。◆さらに、主基板が
動作中に電源供給を停止された従基板を主基板から挿抜
可能に構成している。 【０００７】 【作用】第１に、入出力ピン数の多いシステム制御装置
を裏面からのピン取り出しの必要のない主基板上に実装
するので、ピン取り出しのためだけに必要以上に大きな
システム制御装置用の従基板を作成する必要がない。◆
第２に、命令プロセッサを構成する従基板を、システム
制御装置を構成する主基板上に直接実装するので、命令
プロセッサとシステム制御装置を接続するためのケーブ
ルおよびケーブルコネクタが必要なくなり、実装面積が
低減できる。◆第３に、システム制御装置を構成する主
基板において、集積回路チップ相互の信号接続を行なう
スルーホールのピッチが、従来の従基板裏面の入出力ピ
ンの配置ピッチよりも小さくしているので、システム制
御装置を構成する集積回路チップの実装面積を、従基板
上に実装した場合に比べて低減することができ、より実
装密度が向上する。◆第４に、複数の命令プロセッサか
ら１台の主記憶装置へアクセスが集中した場合、キャッ
シュメモリを用いてアクセス時間を改善する方式が存在
するが、この場合、キャッシュメモリと主記憶装置の制
御はシステム制御装置により行なわれるので、主基板上
にシステム制御装置とキャッシュメモリを同時に搭載す
ることにより、システム制御装置からキャッシュメモリ
へのアクセス時間を短縮し、システム全体の制御性を向
上することができる。◆第５に、システム制御装置を構
成する主基板上に、命令プロセッサを構成する従基板
と、主記憶装置を構成する従基板を同時に搭載すること
により、システム制御装置から見て命令プロセッサと主
記憶装置が同等の距離に見えることになる。これによ
り、複数の命令プロセッサから１台の主記憶装置へアク
セスが集中した場合などに、キャッシュメモリが無くて
も高速処理が可能となり、システムの必要チップ数を減
らし、コストの低減および信頼性の向上を図ることがで
きる。◆第６に、主基板が動作中に、上述の任意の従基
板への電源供給を停止可能とすることができ、なんらか
の故障で動作が不良となった命令プロセッサを停止さ
せ、無駄な電力を節約することができる。◆第７に、主
基板が動作中に、電源供給を停止した従基板を主基板か
ら挿抜可能とすることができ、なんらかの故障で動作が
不良となった命令プロセッサを、システム全体を停止さ
せることなく、良好なものに交換することが可能とな
る。 【０００８】 【実施例】図１は本発明の第１の実施例を示す斜視図で
あり、図８は図１の構成をブロック化して示した図であ
る。◆並列計算機の中央処理装置１００は、従基板２を
搭載した主基板１からなり、４枚の従基板２の夫々の上
には各１台の命令プロセッサ（１５ａ〜１５ｄ）を構成
する集積回路チップ群３が、主基板１上にはシステム制
御装置１６を構成する集積回路チップ群４が実装されて
いる。さらに、主基板１上には、主記憶装置１７とシス
テム制御装置１６を接続するケーブル６を接合するため
のケーブルコネクタ５が実装されている。◆ここで、主
基板１はプリント配線基板技術を用いて、従基板２はセ
ラミックモジュール基板技術を用いて製造することが可
能である。ここで、従基板２の裏面の入出力ピン（図示
せず）のピッチ約２ｍｍに対し、主基板のスルーホール
ピッチは約１。３ｍｍであり、従来の従基板上にシステ
ム制御装置を実装する場合に比べて、集積回路チップ４
の搭載ピッチが低減できている。また、主基板１と従基
板２の接続には、従来の大型並列計算機の実装系で用い
られている面接続型のコネクタ１３を適用することが可
能である。 【０００９】第１の実施例では、システム制御装置１６
を構成する集積回路チップ群４と命令プロセッサ１５ａ
〜１５ｄを実装した各従基板２との間の信号接続を、主
基板１内の微細な配線を用いて行なうので、従来のよう
に多量の信号ケーブルを引き回す必要がなく、この点か
らも、より多数の命令プロセッサをシステム制御装置に
接続することが可能となる。◆なお、本実施例では命令
プロセッサ数が４台の場合を例に取り説明を行なった
が、本発明は命令プロセッサの台数に制限されるもので
はなく、以下の他の実施例で説明する場合も含めて、任
意台数の命令プロセッサを接続したシステム制御装置の
実装に適用することが可能である。 【００１０】図２は、本発明の第２の実施例を示す斜視
図であり、図９は図２の構成をブロック化して示した図
である。◆第２の実施例は、第１の実施例に加えて、キ
ャッシュメモリを構成する集積回路チップ群７を主基板
１上に実装したものである。これにより、システム制御
装置を構成する集積回路チップ群４とキャッシュメモリ
を構成する集積回路チップ群７との間の実装距離が短縮
でき、キャッシュメモリのアクセスに要する時間を低減
できる。 【００１１】図３は、本発明の第３の実施例を示す斜視
図であり、図１０は図３の構成をブロック化して示した
図である。◆第３の実施例は、第１の実施例において別
筐体としていた主記憶装置１７を従基板９上に実装し、
これを主基板１上に搭載したものである。これにより、
主記憶装置１７を構成する集積回路チップ群８とシステ
ム制御装置１６を構成する集積回路チップ群４との間の
ケーブル（図１の６）を除去し、実装距離が短縮できる
ので、主記憶へのアクセス時間を短縮することができ
る。従って、第２の実施例のようにキャッシュメモリを
置かなくても、システム全体の性能を向上させることが
できる。 【００１２】図４は、本発明の第４の実施例を示す斜視
図である。◆第４の実施例では、主基板１に供給すべき
電源を、命令プロセッサ１５ａ〜１５ｂを実装した従基
板２を搭載した領域２箇所、システム制御装置１６を構
成する集積回路チップ群４を実装した領域１箇所の計３
箇所に分割して、電源バス１０、１１により直流電源装
置２０ａ、２０ｂ、２０ｃから供給しているので、任意
の従基板２への直流電源装置２０ａまたは２０ｃを停止
することにより、なんらかの故障で動作が不良となった
命令プロセッサの動作を停止させ、無駄な電力を節約す
ることができる。 【００１３】図５は、本発明の第５の実施例を示す斜視
図である。◆第５の実施例では、主基板１と従基板２と
の接続をモジュールコネクタ１３により行なっているの
で、第４の実施例にしたがって命令プロセッサ１５ｂへ
の電源供給を停止し、本実施例に示すモジュールコネク
タ１３部分から従基板２を取り外すことにより、主基板
１が動作中に、なんらかの故障で動作が不良となった命
令プロセッサ１５ｂを、システム全体を停止させること
なく、良好なものに交換することが可能となる。 【００１４】なお、図３から図５に示す第３から第５の
実施例では、図面が煩雑となるのを防ぐため、主基板上
に搭載する命令プロセッサの数を２台とした場合の構成
を例に取り説明を行なったが、本発明が命令プロセッサ
の台数に制限されないことは、第１の実施例の説明の場
合と同様である。◆また、上記各実施例にはマルチプロ
セッサ方式の並列計算機に本発明を適用したものを示し
たが、本発明は、マルチプロセッサ方式の並列計算機に
限らず、ＳＩＭＤ方式等の各種並列計算機に適用できる
ものであることは云うまでもない。 【００１５】 【発明の効果】本発明によれば、計算機システムの性能
を劣化させることなく、また、システムの保守性や信頼
性を犠牲にすることなく、システム制御装置に多数の命
令プロセッサを接続可能な集積回路チップ実装構造を提
供することができる。◆また、この集積回路チップ実装
構造を用いて大型の並列計算機などを構成することによ
り、従来に比べ、より低コストでより処理能力の高い大
型の並列計算機などを実現することができる。
ための集積回路チップ実装構造に係り、特に、複数の命
令プロセッサを有する並列型の大型電子計算機などの実
装に好適な集積回路チップ実装構造に関するものであ
る。 【０００２】 【従来の技術】最近の電子計算機では、処理性能向上の
ため、１台のシステム制御装置に複数台の命令プロセッ
サを接続し各命令プロセッサが協調して情報処理を行な
う、いわゆる並列計算機構成が広く採用されている。こ
の並列計算機システムでは、システム制御装置と命令プ
ロセッサとの間の信号伝送をいかに高速にかつ低コスト
で行なうかが、計算機システムの性能を向上させる鍵と
なる。◆従来のマルチプロセッサ方式の大型並列計算機
は、図１１のブロック図に示すように、命令プロセッサ
１５ａ〜１５ｄ、システム制御装置１６、主記憶装置１
７から構成されており、その実装構造は図６に示すよう
になっている。◆すなわち、命令プロセッサ１５ａ〜１
５ｄやシステム制御装置１６は、通常はセラミックモジ
ュール基板からなる複数個の従基板２１、２２上に搭載
された数１０から数１００の集積回路チップ群３、４か
ら構成され、各命令プロセッサ１５ａ〜１５ｄからの信
号は、ケーブルコネクタ５とケーブル６を介してシステ
ム制御装置１６と接続されている。また、主記憶装置１
７もケーブルコネクタ５とケーブル６を介してシステム
制御装置１６と接続されている。◆一方、マイクロプロ
セッサやワークステーションなどの小型の計算機装置で
は、各命令プロセッサとシステム制御装置はバスで接続
され、これらの装置間は時分割で信号を伝送している。 【０００３】 【発明が解決しようとする課題】従来の大型の並列計算
機では、各命令プロセッサからの信号はバスなどを介さ
ず直接システム制御装置に接続されており、これにより
複数の命令プロセッサに対するシステム制御装置の応答
性を高めている。システム制御装置には、１台または複
数台の命令プロセッサが接続されるので、１台の命令プ
ロセッサの入出力信号数に命令プロセッサの接続台数を
乗じた数の信号入出力端子が必要となる。◆従来の大型
の並列計算機における代表例では、１台の命令プロセッ
サに必要な入出力信号数、すなわち論理信号の本数は約
１０００本である。従って、１台のシステム制御装置に
８台の命令プロセッサが接続されるとすると、システム
制御装置には約８０００本の信号入出力端子が必要とな
る。◆また、計算機システムとして正常な動作を行なう
ためには、システム制御装置や命令プロセッサの他に、
主記憶装置や入出力制御装置が必要となるので、システ
ム制御装置には、これらの装置との信号授受を行なう信
号端子も必要となり、総計約１００００本の信号を取り
扱う必要がある。◆これを図６の従来例で見てみると、
命令プロセッサ１５ａ〜１５ｄではケーブルコネクタ５
が１式でよいのに対して、システム制御装置１６ではケ
ーブルコネクタが５式必要となり、それだけ装置の占有
面積が増加している点に現れている。◆ここで、集積回
路チップの高集積化が進み、従来の従基板１枚程度で命
令プロセッサが実現可能な状況を考えると、上述の課題
は一層顕著になってくる。図１２のブロック図および図
７にこの状況を示す。◆図７において、集積回路チップ
３の高集積化により命令プロセッサ１５ａ〜１５ｄは従
基板２が各１枚で実現されており、その実装面積も低減
できている。しかし、システム制御装置１６は、必要な
集積回路チップ４の数量は命令プロセッサ１５ａ〜１５
ｄとほぼ同等であるにもかかわらず、従基板２３裏面か
らの入出力ピン取り出しがネックとなり、特別に巨大な
従基板２３を必要としている。◆つまり、必要な集積回
路チップの数量が命令プロセッサ１５ａ〜１５ｄとシス
テム制御装置１６でほぼ同等であることから、同一の実
装系を適用できれば、製造コストや作業性の点で非常に
効率がよいにもかかわらず、現実には、両者の入出力信
号数が大幅に異なるため、システム制御装置として特別
な実装系が必要になってきてしまう。 【０００４】一方で、マイクロプロセッサやワークステ
ーションなどの小型計算機の分野では、システム制御装
置と命令プロセッサ、主記憶装置、入出力制御装置など
の接続に、バスを用いて時分割で信号を伝送することに
より、システム制御装置の入出力信号数ひいては入出力
信号ピン数の増加を防いでいる。マイクロプロセッサや
ワークステーションなどのように、性能に比べて価格を
一層重視する場合は、このようなバスを用いた時分割伝
送が、システム制御装置のピン数を低減するためには非
常に効率のよい方法である。◆しかし、大型の並列計算
機のように、実装系が許容できる最大限の速度で信号を
伝送し高性能化を図る場合では、バス構成は性能の劣化
を招き、システム全体の性能向上の隘路となる。 【０００５】本発明の目的は、計算機システムの性能を
劣化させることなく、また、システムの保守性や信頼性
を犠牲にすることなく、システム制御装置に多数の命令
プロセッサを接続可能な集積回路チップ実装構造を提供
し、それを特徴とする計算機装置を実現させることにあ
る。 【０００６】 【課題を解決するための手段】上記目的を達成するた
め、システム制御装置と複数の命令プロセッサを備える
並列計算機の集積回路チップの実装において、主基板上
にシステム制御装置を構成する集積回路チップ群を搭載
し、複数の従基板のそれぞれに前記各命令プロセッサを
構成する集積回路チップ群を搭載し、従基板１枚で命令
プロセッサを構成し、該命令プロセッサが構成された複
数の従基板を主基板上に搭載し、１枚の主基板上に前記
並列計算機が構成されるようにしている。◆また、従基
板下面に主基板と従基板を接続するための入出力ピンを
設け、かつ主基板内のスルーホールの配置ピッチが従基
板下面に設けられた入出力ピンの配置ピッチよりも小さ
くなるようにしている。◆また、主基板上に並列計算機
のキャッシュメモリ装置を構成する集積回路チップを搭
載するようにしている。◆また、主基板上に並列計算機
の主記憶装置を構成する従基板を１枚以上搭載するよう
にしている。◆また、主基板に供給する電源を主基板上
のシステム制御装置を構成する集積回路チップ群が搭載
された領域と命令プロセッサが構成された各従基板が搭
載された各領域に電源バスを介して外部から供給するよ
うにし、主基板が動作中に、従基板への電源供給を停止
することが可能なようにしている。◆さらに、主基板が
動作中に電源供給を停止された従基板を主基板から挿抜
可能に構成している。 【０００７】 【作用】第１に、入出力ピン数の多いシステム制御装置
を裏面からのピン取り出しの必要のない主基板上に実装
するので、ピン取り出しのためだけに必要以上に大きな
システム制御装置用の従基板を作成する必要がない。◆
第２に、命令プロセッサを構成する従基板を、システム
制御装置を構成する主基板上に直接実装するので、命令
プロセッサとシステム制御装置を接続するためのケーブ
ルおよびケーブルコネクタが必要なくなり、実装面積が
低減できる。◆第３に、システム制御装置を構成する主
基板において、集積回路チップ相互の信号接続を行なう
スルーホールのピッチが、従来の従基板裏面の入出力ピ
ンの配置ピッチよりも小さくしているので、システム制
御装置を構成する集積回路チップの実装面積を、従基板
上に実装した場合に比べて低減することができ、より実
装密度が向上する。◆第４に、複数の命令プロセッサか
ら１台の主記憶装置へアクセスが集中した場合、キャッ
シュメモリを用いてアクセス時間を改善する方式が存在
するが、この場合、キャッシュメモリと主記憶装置の制
御はシステム制御装置により行なわれるので、主基板上
にシステム制御装置とキャッシュメモリを同時に搭載す
ることにより、システム制御装置からキャッシュメモリ
へのアクセス時間を短縮し、システム全体の制御性を向
上することができる。◆第５に、システム制御装置を構
成する主基板上に、命令プロセッサを構成する従基板
と、主記憶装置を構成する従基板を同時に搭載すること
により、システム制御装置から見て命令プロセッサと主
記憶装置が同等の距離に見えることになる。これによ
り、複数の命令プロセッサから１台の主記憶装置へアク
セスが集中した場合などに、キャッシュメモリが無くて
も高速処理が可能となり、システムの必要チップ数を減
らし、コストの低減および信頼性の向上を図ることがで
きる。◆第６に、主基板が動作中に、上述の任意の従基
板への電源供給を停止可能とすることができ、なんらか
の故障で動作が不良となった命令プロセッサを停止さ
せ、無駄な電力を節約することができる。◆第７に、主
基板が動作中に、電源供給を停止した従基板を主基板か
ら挿抜可能とすることができ、なんらかの故障で動作が
不良となった命令プロセッサを、システム全体を停止さ
せることなく、良好なものに交換することが可能とな
る。 【０００８】 【実施例】図１は本発明の第１の実施例を示す斜視図で
あり、図８は図１の構成をブロック化して示した図であ
る。◆並列計算機の中央処理装置１００は、従基板２を
搭載した主基板１からなり、４枚の従基板２の夫々の上
には各１台の命令プロセッサ（１５ａ〜１５ｄ）を構成
する集積回路チップ群３が、主基板１上にはシステム制
御装置１６を構成する集積回路チップ群４が実装されて
いる。さらに、主基板１上には、主記憶装置１７とシス
テム制御装置１６を接続するケーブル６を接合するため
のケーブルコネクタ５が実装されている。◆ここで、主
基板１はプリント配線基板技術を用いて、従基板２はセ
ラミックモジュール基板技術を用いて製造することが可
能である。ここで、従基板２の裏面の入出力ピン（図示
せず）のピッチ約２ｍｍに対し、主基板のスルーホール
ピッチは約１。３ｍｍであり、従来の従基板上にシステ
ム制御装置を実装する場合に比べて、集積回路チップ４
の搭載ピッチが低減できている。また、主基板１と従基
板２の接続には、従来の大型並列計算機の実装系で用い
られている面接続型のコネクタ１３を適用することが可
能である。 【０００９】第１の実施例では、システム制御装置１６
を構成する集積回路チップ群４と命令プロセッサ１５ａ
〜１５ｄを実装した各従基板２との間の信号接続を、主
基板１内の微細な配線を用いて行なうので、従来のよう
に多量の信号ケーブルを引き回す必要がなく、この点か
らも、より多数の命令プロセッサをシステム制御装置に
接続することが可能となる。◆なお、本実施例では命令
プロセッサ数が４台の場合を例に取り説明を行なった
が、本発明は命令プロセッサの台数に制限されるもので
はなく、以下の他の実施例で説明する場合も含めて、任
意台数の命令プロセッサを接続したシステム制御装置の
実装に適用することが可能である。 【００１０】図２は、本発明の第２の実施例を示す斜視
図であり、図９は図２の構成をブロック化して示した図
である。◆第２の実施例は、第１の実施例に加えて、キ
ャッシュメモリを構成する集積回路チップ群７を主基板
１上に実装したものである。これにより、システム制御
装置を構成する集積回路チップ群４とキャッシュメモリ
を構成する集積回路チップ群７との間の実装距離が短縮
でき、キャッシュメモリのアクセスに要する時間を低減
できる。 【００１１】図３は、本発明の第３の実施例を示す斜視
図であり、図１０は図３の構成をブロック化して示した
図である。◆第３の実施例は、第１の実施例において別
筐体としていた主記憶装置１７を従基板９上に実装し、
これを主基板１上に搭載したものである。これにより、
主記憶装置１７を構成する集積回路チップ群８とシステ
ム制御装置１６を構成する集積回路チップ群４との間の
ケーブル（図１の６）を除去し、実装距離が短縮できる
ので、主記憶へのアクセス時間を短縮することができ
る。従って、第２の実施例のようにキャッシュメモリを
置かなくても、システム全体の性能を向上させることが
できる。 【００１２】図４は、本発明の第４の実施例を示す斜視
図である。◆第４の実施例では、主基板１に供給すべき
電源を、命令プロセッサ１５ａ〜１５ｂを実装した従基
板２を搭載した領域２箇所、システム制御装置１６を構
成する集積回路チップ群４を実装した領域１箇所の計３
箇所に分割して、電源バス１０、１１により直流電源装
置２０ａ、２０ｂ、２０ｃから供給しているので、任意
の従基板２への直流電源装置２０ａまたは２０ｃを停止
することにより、なんらかの故障で動作が不良となった
命令プロセッサの動作を停止させ、無駄な電力を節約す
ることができる。 【００１３】図５は、本発明の第５の実施例を示す斜視
図である。◆第５の実施例では、主基板１と従基板２と
の接続をモジュールコネクタ１３により行なっているの
で、第４の実施例にしたがって命令プロセッサ１５ｂへ
の電源供給を停止し、本実施例に示すモジュールコネク
タ１３部分から従基板２を取り外すことにより、主基板
１が動作中に、なんらかの故障で動作が不良となった命
令プロセッサ１５ｂを、システム全体を停止させること
なく、良好なものに交換することが可能となる。 【００１４】なお、図３から図５に示す第３から第５の
実施例では、図面が煩雑となるのを防ぐため、主基板上
に搭載する命令プロセッサの数を２台とした場合の構成
を例に取り説明を行なったが、本発明が命令プロセッサ
の台数に制限されないことは、第１の実施例の説明の場
合と同様である。◆また、上記各実施例にはマルチプロ
セッサ方式の並列計算機に本発明を適用したものを示し
たが、本発明は、マルチプロセッサ方式の並列計算機に
限らず、ＳＩＭＤ方式等の各種並列計算機に適用できる
ものであることは云うまでもない。 【００１５】 【発明の効果】本発明によれば、計算機システムの性能
を劣化させることなく、また、システムの保守性や信頼
性を犠牲にすることなく、システム制御装置に多数の命
令プロセッサを接続可能な集積回路チップ実装構造を提
供することができる。◆また、この集積回路チップ実装
構造を用いて大型の並列計算機などを構成することによ
り、従来に比べ、より低コストでより処理能力の高い大
型の並列計算機などを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す斜視図である。
【図２】本発明の第２の実施例を示す斜視図である。
【図３】本発明の第３の実施例を示す斜視図である。
【図４】本発明の第４の実施例を示す斜視図である。
【図５】本発明の第５の実施例を示す斜視図である。
【図６】第１の従来例を示す斜視図である。
【図７】第２の従来例を示す斜視図である。
【図８】図１の構成をブロック化して示した図である。
【図９】図２の構成をブロック化して示した図である。
【図１０】図３の構成をブロック化して示した図であ
る。 【図１１】図６の構成をブロック化して示した図であ
る。 【図１２】図７の構成をブロック化して示した図であ
る。 【符号の説明】 １ 主基板 ２ 命令プロセッサを構成する従基板 ３ 命令プロセッサを構成する集積回路チップ群 ４ システム制御装置を構成する集積回路チップ群 ５ ケーブルコネクタ ６ ケーブル ７ キャッシュメモリを構成する集積回路チップ群 ８ 主記憶装置を構成する集積回路チップ群 ９ 主記憶装置の一部を構成する従基板 １０ 電源電位電源バス １１ グランド電位電源バス １２ 入出力ピン １３ モジュールコネクタ １４ パッケージコネクタ １５ａ〜１５ｄ 命令プロセッサ １６ システム制御装置 １７ 主記憶装置 ２０ａ〜２０ｃ 直流電源装置 １００ 中央処理装置
る。 【図１１】図６の構成をブロック化して示した図であ
る。 【図１２】図７の構成をブロック化して示した図であ
る。 【符号の説明】 １ 主基板 ２ 命令プロセッサを構成する従基板 ３ 命令プロセッサを構成する集積回路チップ群 ４ システム制御装置を構成する集積回路チップ群 ５ ケーブルコネクタ ６ ケーブル ７ キャッシュメモリを構成する集積回路チップ群 ８ 主記憶装置を構成する集積回路チップ群 ９ 主記憶装置の一部を構成する従基板 １０ 電源電位電源バス １１ グランド電位電源バス １２ 入出力ピン １３ モジュールコネクタ １４ パッケージコネクタ １５ａ〜１５ｄ 命令プロセッサ １６ システム制御装置 １７ 主記憶装置 ２０ａ〜２０ｃ 直流電源装置 １００ 中央処理装置
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−84257（ＪＰ，Ａ)
特開 平４−260912（ＪＰ，Ａ)
特開 平４−148217（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/16 - 1/18
G06F 15/16
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 システム制御装置と複数の命令プロセッ
サを備える並列計算機における集積回路チップ実装構造
であって、 主基板上に前記システム制御装置を構成する集積回路チ
ップ群が搭載され、複数の従基板のそれぞれに前記各命
令プロセッサを構成する集積回路チップ群が搭載され従
基板１枚で命令プロセッサが構成され、 該命令プロセッサが構成された複数の従基板が前記主基
板上に搭載され、１枚の主基板上に前記並列計算機が構
成されるように実装し、 前記従基板下面に前記主基板と前記従基板を接続するた
めの入出力ピンを設け、かつ前記主基板内のスルーホー
ルの配置ピッチが前記従基板下面に設けられた入出力ピ
ンの配置ピッチよりも小さいことを特徴とする集積回路
チップ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19894993A JP3375180B2 (ja) | 1993-07-16 | 1993-07-16 | 集積回路チップ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19894993A JP3375180B2 (ja) | 1993-07-16 | 1993-07-16 | 集積回路チップ実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736570A JPH0736570A (ja) | 1995-02-07 |
| JP3375180B2 true JP3375180B2 (ja) | 2003-02-10 |
Family
ID=16399634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19894993A Expired - Fee Related JP3375180B2 (ja) | 1993-07-16 | 1993-07-16 | 集積回路チップ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3375180B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108731A (en) * | 1996-02-09 | 2000-08-22 | Hitachi, Ltd. | Information processor and method of its component arrangement |
-
1993
- 1993-07-16 JP JP19894993A patent/JP3375180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736570A (ja) | 1995-02-07 |
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