JPH117348A - マルチプロセッサ接続方式 - Google Patents
マルチプロセッサ接続方式Info
- Publication number
- JPH117348A JPH117348A JP9161737A JP16173797A JPH117348A JP H117348 A JPH117348 A JP H117348A JP 9161737 A JP9161737 A JP 9161737A JP 16173797 A JP16173797 A JP 16173797A JP H117348 A JPH117348 A JP H117348A
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- JP
- Japan
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- processor
- connector
- upward
- substrates
- processors
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
Landscapes
- Coupling Device And Connection With Printed Circuit (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Multi Processors (AREA)
- Multi-Conductor Connections (AREA)
Abstract
(57)【要約】
【課題】 実装面積を縮小化したマルチプロセッサ接続
方式を得る。 【解決手段】 それぞれにプロセッサ２が搭載された基
板１１、２１、３１およびマザーボード４１と、基板の
上方向に立てられた上向きのコネクタ３および下方向に
立てられた下向きのコネクタ４と、マザーボード４１の
表面の上方向に立てられた上向きのコネクタ３とを有し
ている。上向きのコネクタ３と下向きのコネクタ４とを
相互に勘合させ、基板１１、２１、３１およびマザーボ
ード４１のバス間を階層的に接続する。本構成により各
プロセッサ２、２、２、２の駆動が可能となる。プロセ
ッサ搭載基板を上下方向に積み重ねることにより、プロ
セッサ間を結ぶ配線パタンが最短化され、その結果反射
波とリンギング波形の影響が抑制され、プロセッサバス
の動作周波数を向上させることができる。また、実装面
積の最小化を実現できる。
方式を得る。 【解決手段】 それぞれにプロセッサ２が搭載された基
板１１、２１、３１およびマザーボード４１と、基板の
上方向に立てられた上向きのコネクタ３および下方向に
立てられた下向きのコネクタ４と、マザーボード４１の
表面の上方向に立てられた上向きのコネクタ３とを有し
ている。上向きのコネクタ３と下向きのコネクタ４とを
相互に勘合させ、基板１１、２１、３１およびマザーボ
ード４１のバス間を階層的に接続する。本構成により各
プロセッサ２、２、２、２の駆動が可能となる。プロセ
ッサ搭載基板を上下方向に積み重ねることにより、プロ
セッサ間を結ぶ配線パタンが最短化され、その結果反射
波とリンギング波形の影響が抑制され、プロセッサバス
の動作周波数を向上させることができる。また、実装面
積の最小化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ及びプロセ
ッサ等の素子間のマルチプロセッサ接続方式に関する。
ッサ等の素子間のマルチプロセッサ接続方式に関する。
【０００２】
【従来の技術】従来、マルチプロセッサ接続方式は一般
に、複数のプロセッサ素子間の接続方式として適用され
る。本接続方式は、例えば、図４に示すように、１枚の
プリント板上に複数のプロセッサを平面状に配置し、各
プロセッサの端子間を相互にプリント板上で配線接続し
ている。
に、複数のプロセッサ素子間の接続方式として適用され
る。本接続方式は、例えば、図４に示すように、１枚の
プリント板上に複数のプロセッサを平面状に配置し、各
プロセッサの端子間を相互にプリント板上で配線接続し
ている。
【０００３】図５は、上記の接続関係を表わした従来一
般的に用いられている回路図である。図５において、４
個のプロセッサ素子が制御バス、データバス、およびア
ドレスバスにて、相互に並列接続されてマルチプロセッ
サが構成されている。この回路図で表わされる接続関係
を、実際の基板上では、複数のプロセッサを多層配線構
造の基板を用いて相互に接続し、処理性能を向上させる
ことを実現している。
般的に用いられている回路図である。図５において、４
個のプロセッサ素子が制御バス、データバス、およびア
ドレスバスにて、相互に並列接続されてマルチプロセッ
サが構成されている。この回路図で表わされる接続関係
を、実際の基板上では、複数のプロセッサを多層配線構
造の基板を用いて相互に接続し、処理性能を向上させる
ことを実現している。
【０００４】マルチプロセッサを実現する機構を備えた
各プロセッサからは、アドレスバス、データバス、制御
線がそれぞれ入出力される。このマルチプロセッサを実
現するにおいて、同名の信号線同士は相互に接続され
る。近年プロセッサバスの周波数は益々高くなる傾向に
あり、プロセッサバスの周波数が高くなると相互の信号
を接続する信号の距離を極力短く配線する必要が出てく
る。
各プロセッサからは、アドレスバス、データバス、制御
線がそれぞれ入出力される。このマルチプロセッサを実
現するにおいて、同名の信号線同士は相互に接続され
る。近年プロセッサバスの周波数は益々高くなる傾向に
あり、プロセッサバスの周波数が高くなると相互の信号
を接続する信号の距離を極力短く配線する必要が出てく
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例の配線接続では、接続する信号線の距離を短くする
には限界がある。この限界が、適用される信号周波数の
留まりを知らない高まりに準じ、以前には無かった数々
の問題を生じさせている。
来例の配線接続では、接続する信号線の距離を短くする
には限界がある。この限界が、適用される信号周波数の
留まりを知らない高まりに準じ、以前には無かった数々
の問題を生じさせている。
【０００６】例えば、１枚のプリント板上に複数のプロ
セッサを配置し、各プロセッサの端子間をプリント板平
面上で相互に配線する場合、プロセッサ間の配線パタン
をプロセッサのパッケージ以上に短くすることは物理的
に不可能である。このため、プロセッサの数の増加と共
にパタン配線長が増加し、反射波とリンギング波形の影
響により、高い周波数で動作させることが困難となる問
題点を伴う。
セッサを配置し、各プロセッサの端子間をプリント板平
面上で相互に配線する場合、プロセッサ間の配線パタン
をプロセッサのパッケージ以上に短くすることは物理的
に不可能である。このため、プロセッサの数の増加と共
にパタン配線長が増加し、反射波とリンギング波形の影
響により、高い周波数で動作させることが困難となる問
題点を伴う。
【０００７】又、プロセッサをプリント板平面上に相互
に配置した場合、実装面積がプロセッサの個数に比例し
て増大し、このプロセッサを用いた機器の小型化を困難
にする実装面積上の問題点を生じさせる。
に配置した場合、実装面積がプロセッサの個数に比例し
て増大し、このプロセッサを用いた機器の小型化を困難
にする実装面積上の問題点を生じさせる。
【０００８】本発明は、実装面積を縮小化したマルチプ
ロセッサ接続方式を提供することを目的とする。
ロセッサ接続方式を提供することを目的とする。
【０００９】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のマルチプロセッサ接続方式は、それぞれに
プロセッサが搭載された少なくとも第１および第２の基
板と、プロセッサが搭載されたマザーボードと、第１お
よび第２の基板の上方向に立てられた上向きのコネクタ
および下方向に立てられた下向きのコネクタと、マザー
ボードの表面の上方向に立てられた上向きのコネクタと
を有し、上向きのコネクタと下向きのコネクタとを相互
に勘合させ、第１の基板、第２の基板およびマザーボー
ドのバス間を階層的に接続して、各プロセッサの並列駆
動を可能としたことを特徴としている。
め、本発明のマルチプロセッサ接続方式は、それぞれに
プロセッサが搭載された少なくとも第１および第２の基
板と、プロセッサが搭載されたマザーボードと、第１お
よび第２の基板の上方向に立てられた上向きのコネクタ
および下方向に立てられた下向きのコネクタと、マザー
ボードの表面の上方向に立てられた上向きのコネクタと
を有し、上向きのコネクタと下向きのコネクタとを相互
に勘合させ、第１の基板、第２の基板およびマザーボー
ドのバス間を階層的に接続して、各プロセッサの並列駆
動を可能としたことを特徴としている。
【００１０】また、上記の上向きのコネクタはピンヘッ
ダ型に、下向きのコネクタはリセプタクル型で構成し、
プロセッサは表面実装型とするとよい。
ダ型に、下向きのコネクタはリセプタクル型で構成し、
プロセッサは表面実装型とするとよい。
【００１１】
【発明の実施の形態】次に添付図面を参照して本発明に
よるマルチプロセッサ接続方式の実施の形態を詳細に説
明する。図１〜図３を参照すると本発明のマルチプロセ
ッサ接続方式の一実施形態が示されている。
よるマルチプロセッサ接続方式の実施の形態を詳細に説
明する。図１〜図３を参照すると本発明のマルチプロセ
ッサ接続方式の一実施形態が示されている。
【００１２】図１は、本実施形態のマルチプロセッサ接
続方式の接続構造を示す図であり、（Ａ）が上方平面図
であり、（Ｂ）が側面図である。
続方式の接続構造を示す図であり、（Ａ）が上方平面図
であり、（Ｂ）が側面図である。
【００１３】図１において、第１の基板１１の上にプロ
セッサ２が搭載され、プロセッサ２の信号端子は第１の
基板１１上の配線パタンを経由し、上方向のコネクタ３
及び下方向のコネクタ４とにより電気的に接続される。
コネクタ３は第１の基板１１の上方に立てられ、コネク
タ４は第１の基板１１の下方に立てられる。第１の基板
１１に対し、上下方向を向くこれら２つのコネクタ３、
４は、第１の基板１１の中で相互に電気的に接続されて
いる。
セッサ２が搭載され、プロセッサ２の信号端子は第１の
基板１１上の配線パタンを経由し、上方向のコネクタ３
及び下方向のコネクタ４とにより電気的に接続される。
コネクタ３は第１の基板１１の上方に立てられ、コネク
タ４は第１の基板１１の下方に立てられる。第１の基板
１１に対し、上下方向を向くこれら２つのコネクタ３、
４は、第１の基板１１の中で相互に電気的に接続されて
いる。
【００１４】コネクタ３とコネクタ４は、相互に勘合し
あうコネクタとなっており、プロセッサを搭載した同じ
形状をもつ第２の基板２１、第３の基板３１は、上記の
形態と統一形態のコネクタ３、４により、上下方向に相
互に階層的に接続することができる。
あうコネクタとなっており、プロセッサを搭載した同じ
形状をもつ第２の基板２１、第３の基板３１は、上記の
形態と統一形態のコネクタ３、４により、上下方向に相
互に階層的に接続することができる。
【００１５】さらに、第４の基板となるマザーボード４
１にも同じプロセッサ２が直に搭載される。このプロセ
ッサ２の端子は、コネクタ３と接続される。この接続構
造により、マザーボード４１のコネクタ３の上に、それ
ぞれ上記のプロセッサが搭載された第１の基板１１、第
２の基板２１、第３の基板３１が順次相互に接続され
る。この接続により、アドレスバス、データバス、制御
バス等の各種バス間と必要なその他の信号の電気的な接
続状態が確保される。
１にも同じプロセッサ２が直に搭載される。このプロセ
ッサ２の端子は、コネクタ３と接続される。この接続構
造により、マザーボード４１のコネクタ３の上に、それ
ぞれ上記のプロセッサが搭載された第１の基板１１、第
２の基板２１、第３の基板３１が順次相互に接続され
る。この接続により、アドレスバス、データバス、制御
バス等の各種バス間と必要なその他の信号の電気的な接
続状態が確保される。
【００１６】この接続構造を用いることにより、例え
ば、図５に示すマルチプロセッサの回路図の接続関係が
達成され、各プロセッサの並列的駆動が可能となる。
ば、図５に示すマルチプロセッサの回路図の接続関係が
達成され、各プロセッサの並列的駆動が可能となる。
【００１７】第１〜第４のそれぞれの基板上に搭載され
るプロセッサ２、２、２、２は同じ種類のプロセッサで
あり、アドレスバス端子、データバス端子、制御バス端
子は同一の端子配列を持つ。このため、図５に示された
マルチプロセッサ接続回路図の結線による物理的配線経
路を、最短距離で接続構成することが可能となる。
るプロセッサ２、２、２、２は同じ種類のプロセッサで
あり、アドレスバス端子、データバス端子、制御バス端
子は同一の端子配列を持つ。このため、図５に示された
マルチプロセッサ接続回路図の結線による物理的配線経
路を、最短距離で接続構成することが可能となる。
【００１８】図２および図３は、コネクタ３および４の
縦断面図であり、図１におけるコネクタ３、及びコネク
タ４の構造例を拡大して表している。図２では、コネク
タ３はオス型タイプのピンヘッダであり、コネクタ４は
メス型タイプのリセプタクルであり、相互に勘合するタ
イプのコネクタである。
縦断面図であり、図１におけるコネクタ３、及びコネク
タ４の構造例を拡大して表している。図２では、コネク
タ３はオス型タイプのピンヘッダであり、コネクタ４は
メス型タイプのリセプタクルであり、相互に勘合するタ
イプのコネクタである。
【００１９】また図３は、図１におけるコネクタ３、及
びコネクタ４の構造を表した別の例である。本コネクタ
３はメス型タイプのリセプタクルであり、コネクタ４は
オス型タイプのピンヘッダであり、相互に勘合するタイ
プのコネクタである。
びコネクタ４の構造を表した別の例である。本コネクタ
３はメス型タイプのリセプタクルであり、コネクタ４は
オス型タイプのピンヘッダであり、相互に勘合するタイ
プのコネクタである。
【００２０】マルチプロセッサを構成する場合におい
て、プロセッサが搭載された基板を基板の上下方向に相
互に接続することによってプロセッサ間の相互配線パタ
ンが最短化し、反射波とリンギング波形の影響を低下し
て、より高い周波数でバスを動作させることが可能とす
る。又、上下方向にプロセッサ基板が接続されることに
よって、実装面積の最小化を実現することを可能とす
る。
て、プロセッサが搭載された基板を基板の上下方向に相
互に接続することによってプロセッサ間の相互配線パタ
ンが最短化し、反射波とリンギング波形の影響を低下し
て、より高い周波数でバスを動作させることが可能とす
る。又、上下方向にプロセッサ基板が接続されることに
よって、実装面積の最小化を実現することを可能とす
る。
【００２１】上記の実施形態では、表面実装タイプＣＰ
Ｕを搭載する同一の形状を有したプロセッサ搭載基板
と、プロセッサ搭載基板上に実装されるプリント板同士
を上下方向へ相互に接続する構造を有したコネクタとを
用いて、プロセッサ搭載基板同士を上下方向に相互に接
続している。
Ｕを搭載する同一の形状を有したプロセッサ搭載基板
と、プロセッサ搭載基板上に実装されるプリント板同士
を上下方向へ相互に接続する構造を有したコネクタとを
用いて、プロセッサ搭載基板同士を上下方向に相互に接
続している。
【００２２】マルチプロセッサを構成する場合におい
て、プロセッサが搭載された基板を、基板の上下方向に
相互に接続することにより配線パタンが最短化される。
また、プロセッサ間の相互配線パタンが最短化され、反
射波とリンギング波形の影響を抑制して、より高い周波
数でバスを動作させることが可能となる。さらに、上下
方向にプロセッサ基板が多段に積み重ねられて接続され
ることにより、平面方向への実装が必要なくなり、実装
面積の最小化を実現することができる。
て、プロセッサが搭載された基板を、基板の上下方向に
相互に接続することにより配線パタンが最短化される。
また、プロセッサ間の相互配線パタンが最短化され、反
射波とリンギング波形の影響を抑制して、より高い周波
数でバスを動作させることが可能となる。さらに、上下
方向にプロセッサ基板が多段に積み重ねられて接続され
ることにより、平面方向への実装が必要なくなり、実装
面積の最小化を実現することができる。
【００２３】尚、上述の実施形態は、本発明の好適な実
施の一例ではあるがこれに限定されるものではなく、本
発明の要旨を逸脱しない範囲において種々変形実施可能
である。
施の一例ではあるがこれに限定されるものではなく、本
発明の要旨を逸脱しない範囲において種々変形実施可能
である。
【００２４】
【発明の効果】以上の説明より明かなように、本発明の
マルチプロセッサ接続方式は、少なくとも第１および第
２の基板と、マザーボードとにおいて、第１および第２
の基板の上向きのコネクタおよび下向きのコネクタと、
マザーボードの上向きのコネクタとを相互に勘合させ、
第１の基板、第２の基板およびマザーボードのバス間を
階層的に接続している。
マルチプロセッサ接続方式は、少なくとも第１および第
２の基板と、マザーボードとにおいて、第１および第２
の基板の上向きのコネクタおよび下向きのコネクタと、
マザーボードの上向きのコネクタとを相互に勘合させ、
第１の基板、第２の基板およびマザーボードのバス間を
階層的に接続している。
【００２５】プロセッサ搭載基板を上下方向に積み重ね
ることにより、プロセッサ間を結ぶ配線パタンが最短化
され、その結果反射波とリンギング波形の影響が抑制さ
れ、プロセッサバスの動作周波数を向上させることがで
きる。また、上下方向にプロセッサ基板が多段に積み重
ねられて接続されることにより、平面方向への実装が必
要なくなり実装面積の最小化を実現でき、装置の小型化
に寄与する効果が生まれる。或は、平面方向へのプロセ
ッサの搭載が必要なくなった分、その実装スペースに他
の部品を搭載し、同じプリント盤面積の中でより多数の
機能部を搭載することが可能となる。
ることにより、プロセッサ間を結ぶ配線パタンが最短化
され、その結果反射波とリンギング波形の影響が抑制さ
れ、プロセッサバスの動作周波数を向上させることがで
きる。また、上下方向にプロセッサ基板が多段に積み重
ねられて接続されることにより、平面方向への実装が必
要なくなり実装面積の最小化を実現でき、装置の小型化
に寄与する効果が生まれる。或は、平面方向へのプロセ
ッサの搭載が必要なくなった分、その実装スペースに他
の部品を搭載し、同じプリント盤面積の中でより多数の
機能部を搭載することが可能となる。
【図１】（Ａ）は本発明のマルチプロセッサ接続方式の
一実施例の形態を示す上面図であり、（Ｂ）は本発明の
マルチプロセッサ接続方式の一実施例の形態を示す側面
図である。
一実施例の形態を示す上面図であり、（Ｂ）は本発明の
マルチプロセッサ接続方式の一実施例の形態を示す側面
図である。
【図２】図１に使用されるコネクタの第１の構造例を示
した拡大断面図である。
した拡大断面図である。
【図３】図１に使用されるコネクタの第２の構造例を示
した拡大断面図である。
した拡大断面図である。
【図４】従来のマルチプロセッサ実装例を概念的に表わ
した図である。
した図である。
【図５】マルチプロセッサの接続回路例である。
２ プロセッサ ３ 上方向のコネクタ ４ 下方向のコネクタ １１、２１、３１ 基板 ４１ マザーボード
Claims (3)
- 【請求項１】 それぞれにプロセッサが搭載された少な
くとも第１および第２の基板と、 プロセッサが搭載されたマザーボードと、 前記第１および第２の基板の上方向に立てられた上向き
のコネクタおよび下方向に立てられた下向きのコネクタ
と、 前記マザーボードの表面の上方向に立てられた上向きの
コネクタとを有し、 前記上向きのコネクタと下向きのコネクタとを相互に勘
合させ、前記第１の基板、第２の基板およびマザーボー
ドのバス間を階層的に接続して、前記各プロセッサの並
列駆動を可能としたことを特徴とするマルチプロセッサ
接続方式。 - 【請求項２】 前記上向きのコネクタはピンヘッダ型
に、また前記下向きのコネクタはリセプタクル型に構成
されたことを特徴とする請求項１記載のマルチプロセッ
サ接続方式。 - 【請求項３】 前記プロセッサは表面実装型であること
を特徴とする請求項１または２記載のマルチプロセッサ
接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161737A JPH117348A (ja) | 1997-06-19 | 1997-06-19 | マルチプロセッサ接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161737A JPH117348A (ja) | 1997-06-19 | 1997-06-19 | マルチプロセッサ接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117348A true JPH117348A (ja) | 1999-01-12 |
Family
ID=15740935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161737A Pending JPH117348A (ja) | 1997-06-19 | 1997-06-19 | マルチプロセッサ接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117348A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001005201A1 (fr) * | 1999-07-09 | 2001-01-18 | Fujitsu Limited | Carte a circuit imprime, substrat auxiliaire de montage hierarchique et dispositif electronique |
| US7441711B2 (en) | 2002-04-26 | 2008-10-28 | Renesas Technology Corp. | Semiconductor device and IC card |
| US7606959B2 (en) | 2006-03-29 | 2009-10-20 | Shenzhen Mindray Bio-Medical Electronics Co., Ltd. | Multiprocessor system using stacked processor modules and board to board connectors |
| JP2013246812A (ja) * | 2012-05-28 | 2013-12-09 | Yoji Inada | アーケード型半導体演算回路 |
-
1997
- 1997-06-19 JP JP9161737A patent/JPH117348A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001005201A1 (fr) * | 1999-07-09 | 2001-01-18 | Fujitsu Limited | Carte a circuit imprime, substrat auxiliaire de montage hierarchique et dispositif electronique |
| US6717824B2 (en) | 1999-07-09 | 2004-04-06 | Fujitsu Limited | Printed wiring board unit, auxiliary substrate for hierarchical mounting, and electronic apparatus |
| US7441711B2 (en) | 2002-04-26 | 2008-10-28 | Renesas Technology Corp. | Semiconductor device and IC card |
| US7606959B2 (en) | 2006-03-29 | 2009-10-20 | Shenzhen Mindray Bio-Medical Electronics Co., Ltd. | Multiprocessor system using stacked processor modules and board to board connectors |
| US7991934B2 (en) | 2006-03-29 | 2011-08-02 | Shenzhen Mindray Bio-Medical Electronics Co., Ltd. | Multiprocessor method and system using stacked processor modules and board-to-board connectors |
| JP2013246812A (ja) * | 2012-05-28 | 2013-12-09 | Yoji Inada | アーケード型半導体演算回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |