JP3049339B2 - バス結合型マルチプロセッサ装置 - Google Patents
バス結合型マルチプロセッサ装置Info
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- JP3049339B2 JP3049339B2 JP2260775A JP26077590A JP3049339B2 JP 3049339 B2 JP3049339 B2 JP 3049339B2 JP 2260775 A JP2260775 A JP 2260775A JP 26077590 A JP26077590 A JP 26077590A JP 3049339 B2 JP3049339 B2 JP 3049339B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のプロセッサをバスを介して連結した
バス結合型マルチプロセッサ装置に関する。
バス結合型マルチプロセッサ装置に関する。
（従来の技術） バス結合型マルチプロセッサ装置とは、セントラル・
プロセッシング・ユニット（以下、CPUという）と、ロ
ーカルメモリ（以下、LMといい、ROM及びRAMより構成さ
れている）と、インターフェース（以下、I/Fという）
等とを備えたCPUモジュールのように、その中の命令コ
ードによって独立して作動する複数のプロセッサを、デ
ータバス、アドレスバス、制御信号バス等の各種のバス
によって連結し、これらのバスを介して各プロセッサ間
でデータの授受を行い、所望の演算処理を行う装置であ
る。
プロセッシング・ユニット（以下、CPUという）と、ロ
ーカルメモリ（以下、LMといい、ROM及びRAMより構成さ
れている）と、インターフェース（以下、I/Fという）
等とを備えたCPUモジュールのように、その中の命令コ
ードによって独立して作動する複数のプロセッサを、デ
ータバス、アドレスバス、制御信号バス等の各種のバス
によって連結し、これらのバスを介して各プロセッサ間
でデータの授受を行い、所望の演算処理を行う装置であ
る。
この様なバス結合型マルチプロセッサ装置は、従来か
ら第７図又は第８図に示すように構成されているのが一
般的である。即ち、第７図に示すバス結合型マルチプロ
セッサ装置にあっては、CPU、LM、I/F等をプリント配線
板上に実装してCPUボード（プロセッサ）を構成し、こ
のCPUボードをラック内に複数個収納すると共に、コネ
クタを介して共有バス等によって接続し、各CPUボード
間でデータの授受を行うようにしたものである。また、
第８図に示すバス結合型マルチプロセッサ装置にあって
は、CPU、LM、I/F等を備えた複数のCPUモジュール（プ
ロセッサ）をマザーボード上に実装し、このマザーボー
ド上に形成されたバスを介して、データの授受を行うよ
うにしたものである。
ら第７図又は第８図に示すように構成されているのが一
般的である。即ち、第７図に示すバス結合型マルチプロ
セッサ装置にあっては、CPU、LM、I/F等をプリント配線
板上に実装してCPUボード（プロセッサ）を構成し、こ
のCPUボードをラック内に複数個収納すると共に、コネ
クタを介して共有バス等によって接続し、各CPUボード
間でデータの授受を行うようにしたものである。また、
第８図に示すバス結合型マルチプロセッサ装置にあって
は、CPU、LM、I/F等を備えた複数のCPUモジュール（プ
ロセッサ）をマザーボード上に実装し、このマザーボー
ド上に形成されたバスを介して、データの授受を行うよ
うにしたものである。
（発明が解決しようとする課題） しかしながら、第７図又は第８図に示した従来のバス
結合型マルチプロセッサ装置にあっては、CPUボードやC
PUモジュールの数が増えてくると、つまりプロセッサの
数が増えてくると、バスラインのための配線が長くなっ
て、電気的負荷が重くなったり、これにより信号遅延が
発生したりするといった問題が生じ、また、装置全体が
大型化するといった体積的デメリットも生じることにな
る。
結合型マルチプロセッサ装置にあっては、CPUボードやC
PUモジュールの数が増えてくると、つまりプロセッサの
数が増えてくると、バスラインのための配線が長くなっ
て、電気的負荷が重くなったり、これにより信号遅延が
発生したりするといった問題が生じ、また、装置全体が
大型化するといった体積的デメリットも生じることにな
る。
そこで案出されたのが本発明であって、その目的とす
るところは、小型化が可能であって、電気的負荷が重く
なったり信号遅延が生じたりするといった問題を回避す
ることが可能なバス結合型マルチプロセッサ装置を提供
することにある。
るところは、小型化が可能であって、電気的負荷が重く
なったり信号遅延が生じたりするといった問題を回避す
ることが可能なバス結合型マルチプロセッサ装置を提供
することにある。
（課題を解決するための手段） 以上のような課題を解決するために、本発明が採った
手段は、実施例に対応する符号を付して説明すると、 「複数のプロセッサ（11）をバス（22）（32）（41）
を介して連結したバス結合型マルチプロセッサ装置（10
0）であって、 前記各プロセッサ（11）が実装された実装層（10）
と、前記各プロセッサ（11）に電源を供給する電源ライ
ン（21）が一方向に配線された電源層（20）と、前記各
プロセッサ（11）のグランドライン（31）が前記電源ラ
イン（21）と直交する方向に配線されたグランド層（3
0）とより構成すると共に、 前記電源層（20）における各電源ライン（21）の間及
び前記グランド層（30）における各グランドライン（3
1）の間に前記各プロセッサ（11）を連結するバスライ
ン（22）（32）を設けたことを特徴とするバス結合型マ
ルチプロセッサ装置（100）」をその要旨とするもので
ある。
手段は、実施例に対応する符号を付して説明すると、 「複数のプロセッサ（11）をバス（22）（32）（41）
を介して連結したバス結合型マルチプロセッサ装置（10
0）であって、 前記各プロセッサ（11）が実装された実装層（10）
と、前記各プロセッサ（11）に電源を供給する電源ライ
ン（21）が一方向に配線された電源層（20）と、前記各
プロセッサ（11）のグランドライン（31）が前記電源ラ
イン（21）と直交する方向に配線されたグランド層（3
0）とより構成すると共に、 前記電源層（20）における各電源ライン（21）の間及
び前記グランド層（30）における各グランドライン（3
1）の間に前記各プロセッサ（11）を連結するバスライ
ン（22）（32）を設けたことを特徴とするバス結合型マ
ルチプロセッサ装置（100）」をその要旨とするもので
ある。
つまり、本発明に係るバス結合型マルチプロセッサ装
置（100）は、第１図に示すように、少なくとも実装層
（10）、電源層（20）及びグランド層（30）からなる多
層プリント配線板によって構成し、実装層（10）には、
CPU、LM、I/F等からなるプロセッサ（11）を実装し、電
源層（20）及びグランド層（30）には、各プロセッサ
（11）に電源を供給する電源ライン（21）及びグランド
ライン（31）を形成したものである。そして、電源ライ
ン（21）は、一方向（例えばｘ方向）のみに向かう配線
パターンにより形成し、グランドライン（31）は、電源
ライン（21）と直交する方向（例えばｙ方向）のみに向
かう配線パターンにより形成し、さらに、各電源ライン
（21）及びグランドライン（31）の間の配線エリアに各
プロセッサ（11）を連結するデータバス（22）やアドレ
スバス（32）等のバスラインを設けたのである。なお、
４層目にはバスラインの内の制御信号バス（41）が設け
てある。
置（100）は、第１図に示すように、少なくとも実装層
（10）、電源層（20）及びグランド層（30）からなる多
層プリント配線板によって構成し、実装層（10）には、
CPU、LM、I/F等からなるプロセッサ（11）を実装し、電
源層（20）及びグランド層（30）には、各プロセッサ
（11）に電源を供給する電源ライン（21）及びグランド
ライン（31）を形成したものである。そして、電源ライ
ン（21）は、一方向（例えばｘ方向）のみに向かう配線
パターンにより形成し、グランドライン（31）は、電源
ライン（21）と直交する方向（例えばｙ方向）のみに向
かう配線パターンにより形成し、さらに、各電源ライン
（21）及びグランドライン（31）の間の配線エリアに各
プロセッサ（11）を連結するデータバス（22）やアドレ
スバス（32）等のバスラインを設けたのである。なお、
４層目にはバスラインの内の制御信号バス（41）が設け
てある。
（発明の作用） 上記のように構成することにより、本発明に係るバス
結合型マルチプロセッサ装置（100）には、次のような
作用がある。
結合型マルチプロセッサ装置（100）には、次のような
作用がある。
すなわち、第１図〜第５図に示すように、電源層（2
0）における電源ライン（21）は、一方向（ｘ方向）の
みに向かう配線パターンにより形成されているため、各
電源ライン（21）の間には、広範囲にわたって表面上の
余裕ができ、同様にグランド層（30）におけるグランド
ライン（31）は、電源ライン（21）に直交する方向（ｙ
方向）のみに向かう配線パターンにより形成されている
ため、各グランドライン（31）の間にも広範囲にわたっ
て表面上の余裕ができる。従って、この空いた部分にバ
スライン（22）（32）を設けることができ、つまり、電
源ライン（21）又はグランドライン（31）とバスライン
（22）（32）とを同一層上に設けることができ、よっ
て、バスライン（22）（32）の配線を短くしたり、各ラ
インの配線パターンを簡素にすることが可能となるので
ある。また、バスライン（22）（32）の配線を短くする
ことができるため、装置全体を小型化することが可能と
なるのである。
0）における電源ライン（21）は、一方向（ｘ方向）の
みに向かう配線パターンにより形成されているため、各
電源ライン（21）の間には、広範囲にわたって表面上の
余裕ができ、同様にグランド層（30）におけるグランド
ライン（31）は、電源ライン（21）に直交する方向（ｙ
方向）のみに向かう配線パターンにより形成されている
ため、各グランドライン（31）の間にも広範囲にわたっ
て表面上の余裕ができる。従って、この空いた部分にバ
スライン（22）（32）を設けることができ、つまり、電
源ライン（21）又はグランドライン（31）とバスライン
（22）（32）とを同一層上に設けることができ、よっ
て、バスライン（22）（32）の配線を短くしたり、各ラ
インの配線パターンを簡素にすることが可能となるので
ある。また、バスライン（22）（32）の配線を短くする
ことができるため、装置全体を小型化することが可能と
なるのである。
また、上記のように構成することにより、本発明は、
２次元的なプロセッサ（11）の配置接続ができるため、
格子型バス結合によるバス結合型マルチプロセッサ装置
（100）にも有効なものとなるのである。
２次元的なプロセッサ（11）の配置接続ができるため、
格子型バス結合によるバス結合型マルチプロセッサ装置
（100）にも有効なものとなるのである。
（実施例） 次に、本発明に係るバス結合型マルチプロセッサ装置
（100）を図面に示す一実施例に従って説明する。
（100）を図面に示す一実施例に従って説明する。
まず、本実施例に係るバス結合型マルチプロセッサ装
置（100）は、第１図〜第５図に示すように、実装層（1
0）、電源層（20）、グランド層（30）及び制御層（4
0）からなる４層のプリント配線板から構成されてい
る。
置（100）は、第１図〜第５図に示すように、実装層（1
0）、電源層（20）、グランド層（30）及び制御層（4
0）からなる４層のプリント配線板から構成されてい
る。
実装層（10）には、第２図及び第６図に示すように、
CPU、LM、I/F等の各回路よりなるCPUモジュール（本発
明におけるプロセッサ（11））が多数形成されており、
これらの各プロセッサ（11）はバスを介してデータの授
受を行えるように構成されると共に、各回路に電源を供
給するためのVcc端子及びGND端子を有し、これらの各端
子から後述する電源ライン（21）及びグランドライン
（31）に各々接続されるようになっている。
CPU、LM、I/F等の各回路よりなるCPUモジュール（本発
明におけるプロセッサ（11））が多数形成されており、
これらの各プロセッサ（11）はバスを介してデータの授
受を行えるように構成されると共に、各回路に電源を供
給するためのVcc端子及びGND端子を有し、これらの各端
子から後述する電源ライン（21）及びグランドライン
（31）に各々接続されるようになっている。
電源層（20）には、前記の各プロセッサ（11）に電源
を供給する電源ライン（21）が左方より右方に向かって
（図面ｘ方向に向かって）、各プロセッサ（11）に対応
する位置に形成されており、また、これらの各電源ライ
ン（21）の間には、前記の各プロセッサ（11）とのデー
タの授受を行うデータバスライン（22）が左方より右方
に向かって（図面逆Ｘ方向に向かって）、各プロセッサ
（11）に対応する位置に形成されている。つまり、各電
源ライン（21）の間の配線エリアにデータバスライン
（22）が形成されているのである。
を供給する電源ライン（21）が左方より右方に向かって
（図面ｘ方向に向かって）、各プロセッサ（11）に対応
する位置に形成されており、また、これらの各電源ライ
ン（21）の間には、前記の各プロセッサ（11）とのデー
タの授受を行うデータバスライン（22）が左方より右方
に向かって（図面逆Ｘ方向に向かって）、各プロセッサ
（11）に対応する位置に形成されている。つまり、各電
源ライン（21）の間の配線エリアにデータバスライン
（22）が形成されているのである。
次に、グランド層（30）には、電源層（20）と同様に
前記の各プロセッサ（11）のグランドライン（31）が下
方より上方に向かって（図面ｙ方向に向かって、つま
り、前述の電源ライン（21）と直交する向きに向かっ
て）、各プロセッサ（11）に対応する位置に形成されて
おり、また、これらの各グランドライン（31）の間に
は、前記各プロセッサ（11）のアドレスを指定するアド
レスバスライン（32）が上方より下方に向かって（図面
逆ｙ方向に向かって）、各プロセッサ（11）に対応する
位置に形成されている。つまり、データバスライン（2
2）と同様に、各グランドライン（31）の間の配線エリ
アにアドレスバスライン（32）が形成されているのであ
る。
前記の各プロセッサ（11）のグランドライン（31）が下
方より上方に向かって（図面ｙ方向に向かって、つま
り、前述の電源ライン（21）と直交する向きに向かっ
て）、各プロセッサ（11）に対応する位置に形成されて
おり、また、これらの各グランドライン（31）の間に
は、前記各プロセッサ（11）のアドレスを指定するアド
レスバスライン（32）が上方より下方に向かって（図面
逆ｙ方向に向かって）、各プロセッサ（11）に対応する
位置に形成されている。つまり、データバスライン（2
2）と同様に、各グランドライン（31）の間の配線エリ
アにアドレスバスライン（32）が形成されているのであ
る。
なお、制御層（40）には、各プロセッサ（11）を制御
するための制御信号バスライン（41）が左方から右方に
向かって形成されている。
するための制御信号バスライン（41）が左方から右方に
向かって形成されている。
以上のように構成された各層（20）（30）（40）にお
ける各ライン（21）（32）（41）は、スルーホール（5
0）を介して各プロセッサ（11）に接続されており、こ
れにより、各プロセッサ（11）の間でのデータの授受を
行い、所望の演算処理を行うようになっている。
ける各ライン（21）（32）（41）は、スルーホール（5
0）を介して各プロセッサ（11）に接続されており、こ
れにより、各プロセッサ（11）の間でのデータの授受を
行い、所望の演算処理を行うようになっている。
（発明の効果） 以上詳述したように、本発明に係るバス結合型マルチ
プロセッサ装置は、「複数のプロセッサをバスを介して
連結したバス結合型マルチプロセッサ装置であって、前
記各プロセッサが実装された実装層と、前記各プロセッ
サに電源を供給する電源ラインが一方向に配線された電
源層と、前記各プロセッサのグランドラインが前記電源
ラインと直交する方向に配線されたグランド層とより構
成すると共に、前記電源層における各電源ラインの間及
び前記グランド層における各グランドラインの間に前記
各プロセッサを連結するバスラインを設けたこと」をそ
の構成上の特徴としている。
プロセッサ装置は、「複数のプロセッサをバスを介して
連結したバス結合型マルチプロセッサ装置であって、前
記各プロセッサが実装された実装層と、前記各プロセッ
サに電源を供給する電源ラインが一方向に配線された電
源層と、前記各プロセッサのグランドラインが前記電源
ラインと直交する方向に配線されたグランド層とより構
成すると共に、前記電源層における各電源ラインの間及
び前記グランド層における各グランドラインの間に前記
各プロセッサを連結するバスラインを設けたこと」をそ
の構成上の特徴としている。
従って、このバス結合型マルチプロセッサ装置によれ
ば、各電源ラインの間及び各グランドラインの間に配線
エリアを設けることができ、この配線エリアにバスライ
ンを設けることによって、バスラインの配線を短くした
り、各ラインの配線パターンを簡素化できるため、従来
のような電気的負荷が重くなったり、信号遅延が生じた
りするという不都合を回避することができる。また、バ
スラインの配線を短くすることができるため、装置全体
を小型化することもできる。
ば、各電源ラインの間及び各グランドラインの間に配線
エリアを設けることができ、この配線エリアにバスライ
ンを設けることによって、バスラインの配線を短くした
り、各ラインの配線パターンを簡素化できるため、従来
のような電気的負荷が重くなったり、信号遅延が生じた
りするという不都合を回避することができる。また、バ
スラインの配線を短くすることができるため、装置全体
を小型化することもできる。
また、上記のように構成することにより、本発明は、
２次元的なプロセッサの配置接続ができるため、格子型
バス結合によるバス結合型マルチプロセッサ装置にも有
効である。
２次元的なプロセッサの配置接続ができるため、格子型
バス結合によるバス結合型マルチプロセッサ装置にも有
効である。
第１図は本発明に係るバス結合型マルチプロセッサ装置
の一実施例を示す分解斜視図、第２図は第１図に示した
実施例の実装層のみを示す平面図、第３図は第１図に示
した実施例の電源層のみを示す平面図、第４図は第１図
に示した実施例のグランド層のみを示す平面図、第５図
は第１図に示した実施例の制御信号層のみを示す平面
図、第６図は第１図に示した実装層における各プロセッ
サの構成を示す平面図、第７図は従来のバス結合型マル
チプロセッサ装置の一例を示す斜視図、第８図は別の従
来のバス結合型マルチプロセッサ装置を示す斜視図であ
る。 符号の説明 100……バス結合型マルチプロセッサ装置、10……実装
層、11……プロセッサ、20……電源層、21……電源ライ
ン、22……データバスライン、30……グランド層、31…
…グランドライン、32……アドレスバスライン、40……
制御層、41……制御信号バスライン、50……スルーホー
ル。
の一実施例を示す分解斜視図、第２図は第１図に示した
実施例の実装層のみを示す平面図、第３図は第１図に示
した実施例の電源層のみを示す平面図、第４図は第１図
に示した実施例のグランド層のみを示す平面図、第５図
は第１図に示した実施例の制御信号層のみを示す平面
図、第６図は第１図に示した実装層における各プロセッ
サの構成を示す平面図、第７図は従来のバス結合型マル
チプロセッサ装置の一例を示す斜視図、第８図は別の従
来のバス結合型マルチプロセッサ装置を示す斜視図であ
る。 符号の説明 100……バス結合型マルチプロセッサ装置、10……実装
層、11……プロセッサ、20……電源層、21……電源ライ
ン、22……データバスライン、30……グランド層、31…
…グランドライン、32……アドレスバスライン、40……
制御層、41……制御信号バスライン、50……スルーホー
ル。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/18 G06F 3/00 G06F 15/16
Claims (1)
- 【請求項１】複数のプロセッサをバスを介して連結した
バス結合型マルチプロセッサ装置であって、 前記各プロセッサが実装された実装層と、前記各プロセ
ッサに電源を供給する電源ラインが一方向に配線された
電源層と、前記各プロセッサのグランドラインが前記電
源ラインと直交する方向に配線されたグランド層とより
構成すると共に、 前記電源層における各電源ラインの間及び前記グランド
層における各グランドラインの間に前記各プロセッサを
連結するバスラインを設けたことを特徴とするバス結合
型マルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260775A JP3049339B2 (ja) | 1990-09-29 | 1990-09-29 | バス結合型マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260775A JP3049339B2 (ja) | 1990-09-29 | 1990-09-29 | バス結合型マルチプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04138510A JPH04138510A (ja) | 1992-05-13 |
| JP3049339B2 true JP3049339B2 (ja) | 2000-06-05 |
Family
ID=17352559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260775A Expired - Lifetime JP3049339B2 (ja) | 1990-09-29 | 1990-09-29 | バス結合型マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049339B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4582082B2 (ja) * | 2006-11-30 | 2010-11-17 | ブラザー工業株式会社 | 回路ユニット |
-
1990
- 1990-09-29 JP JP2260775A patent/JP3049339B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04138510A (ja) | 1992-05-13 |
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