JPH11167433A - コネクタ - Google Patents
コネクタInfo
- Publication number
- JPH11167433A JPH11167433A JP10192468A JP19246898A JPH11167433A JP H11167433 A JPH11167433 A JP H11167433A JP 10192468 A JP10192468 A JP 10192468A JP 19246898 A JP19246898 A JP 19246898A JP H11167433 A JPH11167433 A JP H11167433A
- Authority
- JP
- Japan
- Prior art keywords
- connector
- bus
- terminal
- terminals
- socket
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R31/00—Coupling parts supported only by co-operation with counterpart
- H01R31/005—Intermediate parts for distributing signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Abstract
(57)【要約】
【課題】バス上のカードの互い違いの装着と、短い平行
バス線と、効率的な冷却とを可能にすることのできるバ
スシステムを提供する。 【解決手段】本発明の一実施例によれば、少なくとも２
つの平行なバス線（３０i）と、それぞれがバス線に接
続された少なくとも２つのバス端子（３６ij）とバス線
に接続されていない少なくとも１つの非バス端子（３８
ij）とをそれぞれが有する少なくとも第１および第２の
コネクタ（３４i）と、を備えたコンピュータ・バスシ
ステムが提供される。第１のコネクタ（３４i）は、第
２のコネクタ（３４i+1）の１８０度回転した影像であ
り、この影像の回転により、第２のコネクタの各バス端
子が第１のコネクタのそれぞれのバス端子に写像され、
第２のコネクタの所定の非バス端子が第１のコネクタの
所定の非バス端子に写像される。これら所定の非バス端
子は電気的に接続される。
バス線と、効率的な冷却とを可能にすることのできるバ
スシステムを提供する。 【解決手段】本発明の一実施例によれば、少なくとも２
つの平行なバス線（３０i）と、それぞれがバス線に接
続された少なくとも２つのバス端子（３６ij）とバス線
に接続されていない少なくとも１つの非バス端子（３８
ij）とをそれぞれが有する少なくとも第１および第２の
コネクタ（３４i）と、を備えたコンピュータ・バスシ
ステムが提供される。第１のコネクタ（３４i）は、第
２のコネクタ（３４i+1）の１８０度回転した影像であ
り、この影像の回転により、第２のコネクタの各バス端
子が第１のコネクタのそれぞれのバス端子に写像され、
第２のコネクタの所定の非バス端子が第１のコネクタの
所定の非バス端子に写像される。これら所定の非バス端
子は電気的に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、コネクタの分野に関
し、特にコンピュータ用のコネクタの分野に関する。特
に、マルチプロセッサ環境に適用される。
し、特にコンピュータ用のコネクタの分野に関する。特
に、マルチプロセッサ環境に適用される。
【０００２】
【従来の技術】コンピュータを製造するために使用され
る様々なタイプのプリント基板の数は、高性能の要求と
共に増加している。したがって、コンピュータのマザー
ボードに取り付けられる基板の数は増大している。これ
により、いくつかの問題が生じる。第１に、様々な基板
の数と体積とによって、コンピュータの物理的サイズが
増大する。第２に、マザーボード上の信号線の数と長さ
が増大し、これにより、引き回しの問題とクロストーク
が生じる。第３に、様々な基板の効率的な冷却がだんだ
ん複雑になり、実行するのが難しくなる。
る様々なタイプのプリント基板の数は、高性能の要求と
共に増加している。したがって、コンピュータのマザー
ボードに取り付けられる基板の数は増大している。これ
により、いくつかの問題が生じる。第１に、様々な基板
の数と体積とによって、コンピュータの物理的サイズが
増大する。第２に、マザーボード上の信号線の数と長さ
が増大し、これにより、引き回しの問題とクロストーク
が生じる。第３に、様々な基板の効率的な冷却がだんだ
ん複雑になり、実行するのが難しくなる。
【０００３】このような問題は、特にマルチプロセッサ
環境において現れる。コンピュータの性能は、より高価
な高性能のプロセッサを使用したり複雑なインプリメン
テーションを利用したりして、ＤＲＡＭまた通信バス上
の帯域幅を数パーセント高めることによって改善する。
したがって、コンピュータ性能を大幅に改善するため
に、プロセッサの計算速度を高めるのではなく稼働する
プロセッサの数を増やすことが提案された。そのような
従来のマルチプロセシング・システムは、大きなパッケ
ージと長い信号線を必要とする。さらに、マルチプロセ
シング・システムは、複数のＣＰＵを含むため、シング
ルプロセッシング・システムよりも大量の熱を発生す
る。
環境において現れる。コンピュータの性能は、より高価
な高性能のプロセッサを使用したり複雑なインプリメン
テーションを利用したりして、ＤＲＡＭまた通信バス上
の帯域幅を数パーセント高めることによって改善する。
したがって、コンピュータ性能を大幅に改善するため
に、プロセッサの計算速度を高めるのではなく稼働する
プロセッサの数を増やすことが提案された。そのような
従来のマルチプロセシング・システムは、大きなパッケ
ージと長い信号線を必要とする。さらに、マルチプロセ
シング・システムは、複数のＣＰＵを含むため、シング
ルプロセッシング・システムよりも大量の熱を発生す
る。
【０００４】図１は、三種類のプロセッサで例示された
マルチプロセッサ・システムの概略図である。図１のマ
ルチプロセッサ・システムは、３つのプロセッサ・プリ
ント基板またはカード１、２、３を含み、それぞれ、Ｃ
ＰＵ４、５および６と、キャッシュ・メモリ７、８また
は９を含む。各プロセッサ回路基板は、共通プロセッサ
・バス１０に接続される。共通プロセッサ・バスは、ま
た、メモリ制御装置１２に接続される。この制御装置
は、たとえばＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）などのメモリ１４に接続される。各プロ
セッサは、共通プロセッサ・バス１０とメモリ制御装置
１２を介してメモリ１４にアクセスする。
マルチプロセッサ・システムの概略図である。図１のマ
ルチプロセッサ・システムは、３つのプロセッサ・プリ
ント基板またはカード１、２、３を含み、それぞれ、Ｃ
ＰＵ４、５および６と、キャッシュ・メモリ７、８また
は９を含む。各プロセッサ回路基板は、共通プロセッサ
・バス１０に接続される。共通プロセッサ・バスは、ま
た、メモリ制御装置１２に接続される。この制御装置
は、たとえばＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）などのメモリ１４に接続される。各プロ
セッサは、共通プロセッサ・バス１０とメモリ制御装置
１２を介してメモリ１４にアクセスする。
【０００５】
【発明が解決しようとする課題】本発明の目的は、様々
な基板の構造をさらに複雑にすることなく前述の問題に
対する解決策を提供することである。
な基板の構造をさらに複雑にすることなく前述の問題に
対する解決策を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、少なく
とも２つの平行なバス線と、それぞれがバス線に接続さ
れた少なくとも２つのバス端子と、バス線に接続されて
いない少なくとも１つの端子とをそれぞれが含む少なく
とも２つのコネクタとを備え、所与のピン配列を有する
ひとつのコネクタが、同じピン配列を有する別のコネク
タの１８０度回転した影像（image）であり、前記ひと
つのコネクタのバス端子の回転した影像が、前記別のコ
ネクタのバス端子であり、バス線に接続されていない前
記ひとつのコネクタの端子が、回転した影像の前記別の
コネクタの端子に電気的に接続されている、ことを特徴
とするバスが提供される。
とも２つの平行なバス線と、それぞれがバス線に接続さ
れた少なくとも２つのバス端子と、バス線に接続されて
いない少なくとも１つの端子とをそれぞれが含む少なく
とも２つのコネクタとを備え、所与のピン配列を有する
ひとつのコネクタが、同じピン配列を有する別のコネク
タの１８０度回転した影像（image）であり、前記ひと
つのコネクタのバス端子の回転した影像が、前記別のコ
ネクタのバス端子であり、バス線に接続されていない前
記ひとつのコネクタの端子が、回転した影像の前記別の
コネクタの端子に電気的に接続されている、ことを特徴
とするバスが提供される。
【０００７】所与の論理レベルを有するひとつの所与の
端子の回転した影像は、反対の論理レベルを有する端子
であることが好ましい。
端子の回転した影像は、反対の論理レベルを有する端子
であることが好ましい。
【０００８】本発明の実施形態によれば、コネクタのす
べての端子が、バス線の一方の側にある。これらの端子
は、電力端子とアース端子を含むこともある。
べての端子が、バス線の一方の側にある。これらの端子
は、電力端子とアース端子を含むこともある。
【０００９】本発明は、また、少なくとも２つのコネク
タ端子を有するコネクタと、前記コネクタ端子に接続さ
れたコネクタ側端子、チップ側端子および制御入力を有
する切換え手段とを含み、前記切換え手段が、前記制御
入力の制御下でチップ側端子をコネクタ側端子に写像す
る回路基板を提供する。
タ端子を有するコネクタと、前記コネクタ端子に接続さ
れたコネクタ側端子、チップ側端子および制御入力を有
する切換え手段とを含み、前記切換え手段が、前記制御
入力の制御下でチップ側端子をコネクタ側端子に写像す
る回路基板を提供する。
【００１０】制御入力は、コネクタ端子に接続されるこ
とが好ましい。切換え手段は、２つのバッファを含むこ
とがあり、各バッファの端子は、コネクタ側端子とチッ
プ側端子に接続され、前記制御入力上で受信した信号に
より、前記２つのバッファのいずれか一方がイネーブさ
れる。
とが好ましい。切換え手段は、２つのバッファを含むこ
とがあり、各バッファの端子は、コネクタ側端子とチッ
プ側端子に接続され、前記制御入力上で受信した信号に
より、前記２つのバッファのいずれか一方がイネーブさ
れる。
【００１１】本発明は、また、そのようなコンピュータ
基板のそのような回路基板との組合せを含む。
基板のそのような回路基板との組合せを含む。
【００１２】本発明は、また、平行なバス線を有するバ
スと少なくとも２つの同一のコネクタとを備えたコンピ
ュータ基板と、それぞれが前記コネクタの一方に接続さ
れた少なくとも２つの同一の回路基板とを提供し、ひと
つのコネクタが別のコネクタの１８０度回転した影像で
あり、前記ひとつのコネクタに接続された回路基板と前
記別のコネクタに接続された回路基板とが相対的にずれ
ているかまたは互い違いになっていることを特徴とする
コンピュータ基板を提供する。
スと少なくとも２つの同一のコネクタとを備えたコンピ
ュータ基板と、それぞれが前記コネクタの一方に接続さ
れた少なくとも２つの同一の回路基板とを提供し、ひと
つのコネクタが別のコネクタの１８０度回転した影像で
あり、前記ひとつのコネクタに接続された回路基板と前
記別のコネクタに接続された回路基板とが相対的にずれ
ているかまたは互い違いになっていることを特徴とする
コンピュータ基板を提供する。
【００１３】最後に、本発明は、交互方向に配置された
一連の同一コネクタのうちの１つのコネクタに接続され
た少なくとも１つの回路基板にマザーボード上の信号を
経路指定する方法であって、信号を平行なバス線に沿っ
てコネクタまで経路指定し、それにより、交互方向に配
置されたコネクタ間のバス線へのコネクタ端子の写像を
変化させるステップと、コネクタの方向に関係なくバス
線への切換え信号の写像が同一になるように、コネクタ
の方向によって各回路基板上で受信した信号を切り換え
るステップと、を備えた方法を提供する。
一連の同一コネクタのうちの１つのコネクタに接続され
た少なくとも１つの回路基板にマザーボード上の信号を
経路指定する方法であって、信号を平行なバス線に沿っ
てコネクタまで経路指定し、それにより、交互方向に配
置されたコネクタ間のバス線へのコネクタ端子の写像を
変化させるステップと、コネクタの方向に関係なくバス
線への切換え信号の写像が同一になるように、コネクタ
の方向によって各回路基板上で受信した信号を切り換え
るステップと、を備えた方法を提供する。
【００１４】コネクタの方向は、回路基板コネクタの所
与の端子の極性に従って回路基板内で決定することがで
き、切り換えるステップが、信号を第１のバッファに所
与の順序で記憶するステップと、信号を第２のバッファ
に異なる順序で記憶するステップと、前記第１と第２の
バッファの一方から信号を読み取るステップと、を含む
ことが好ましい。
与の端子の極性に従って回路基板内で決定することがで
き、切り換えるステップが、信号を第１のバッファに所
与の順序で記憶するステップと、信号を第２のバッファ
に異なる順序で記憶するステップと、前記第１と第２の
バッファの一方から信号を読み取るステップと、を含む
ことが好ましい。
【００１５】次に、添付図面を参照して、本発明を実施
するマルチプロセッサ・システムを非制限的な例によっ
て説明する。
するマルチプロセッサ・システムを非制限的な例によっ
て説明する。
【００１６】
【実施例】図２は、本発明によるマルチプロセッサ・シ
ステムの正面図である。図２のマルチプロセッサ・シス
テムは、図１と類似し同じ参照番号をもつ要素を含む。
メモリ制御装置１２は、プロセッサ・バス１０に接続さ
れる。プロセッサ回路基板１、２および３はそれぞれ、
プロセッサ・バス１０に接続され、プロセッサ・バスに
垂直に配置される。
ステムの正面図である。図２のマルチプロセッサ・シス
テムは、図１と類似し同じ参照番号をもつ要素を含む。
メモリ制御装置１２は、プロセッサ・バス１０に接続さ
れる。プロセッサ回路基板１、２および３はそれぞれ、
プロセッサ・バス１０に接続され、プロセッサ・バスに
垂直に配置される。
【００１７】本発明によれば、また、図３〜６を参照し
て以下に説明するように、回路基板は、バスのいずれか
の側に配置することができ、したがって、図１に示した
ように、バスのそれぞれの側に交互に基板を配置するこ
とによって、様々な回路基板によって使用されるスペー
スを制限することができる。図２に例示した構成では、
第１の回路基板１が、プロセッサ７がメモリ制御装置と
対向した状態で、プロセッサ・バスの右側に配置され
る。また、図２は、プロセッサの冷却ユニット２１も示
す。第２の回路基板２は、プロセッサ８と冷却ユニット
２２がメモリ制御装置と反対側を向いた状態で、プロセ
ッサ・バスの左側に配置される。第３の回路基板３は、
第１の回路基板と同じように配置される。参照数字２５
は、第３の回路基板のプロセッサ９の冷却ユニットを示
す。したがって、同一の基板が使用される場合でも、プ
ロセッサ回路基板によって使用される全体的なスペース
が制限される。すなわち、図２の構成において、コンピ
ュータの基板は、平行なバス線と同一の３つのコネクタ
を有するバスと、前記コネクタのうちの１つにそれぞれ
接続された同一の３つの回路基板とを含み、各コネクタ
は、隣接したコネクタの１８０度回転した影像であり、
隣接コネクタに接続される回路基板は相対的にずらされ
る。
て以下に説明するように、回路基板は、バスのいずれか
の側に配置することができ、したがって、図１に示した
ように、バスのそれぞれの側に交互に基板を配置するこ
とによって、様々な回路基板によって使用されるスペー
スを制限することができる。図２に例示した構成では、
第１の回路基板１が、プロセッサ７がメモリ制御装置と
対向した状態で、プロセッサ・バスの右側に配置され
る。また、図２は、プロセッサの冷却ユニット２１も示
す。第２の回路基板２は、プロセッサ８と冷却ユニット
２２がメモリ制御装置と反対側を向いた状態で、プロセ
ッサ・バスの左側に配置される。第３の回路基板３は、
第１の回路基板と同じように配置される。参照数字２５
は、第３の回路基板のプロセッサ９の冷却ユニットを示
す。したがって、同一の基板が使用される場合でも、プ
ロセッサ回路基板によって使用される全体的なスペース
が制限される。すなわち、図２の構成において、コンピ
ュータの基板は、平行なバス線と同一の３つのコネクタ
を有するバスと、前記コネクタのうちの１つにそれぞれ
接続された同一の３つの回路基板とを含み、各コネクタ
は、隣接したコネクタの１８０度回転した影像であり、
隣接コネクタに接続される回路基板は相対的にずらされ
る。
【００１８】図２の構成において、様々なプロセッサ基
板用の電圧レギュレータ・ソケット２４、２６および２
８が、対応するプロセッサ回路基板と同じ側に、プロセ
ッサ・バスに対して交互に配置される。図２の構造は、
次のような長所を有する。プロセッサ・バスの連続した
ソケット・アセンブリの間の距離を短縮することがで
き、バスの長さを短くすることができ、最終的に、マル
チプロセシング・システムのパッケージ・サイズを最小
にすることができる。さらに、バス線の引き回しが簡単
であり、バス線は、線間の絶縁性が高く、クロストーク
を減少させる。ＣＰＵ用電圧レギュレータを各ＣＰＵの
すぐ近くに提供することができ、したがって、各ＣＰＵ
と各ＣＰＵ用電圧レギュレータの間の信号線の長さを短
縮することができる。したがって、これらの２つの間の
電圧降下を小さくすることができる。さらに、連続した
回路基板は、空気の流れのチャネルを構成し、それによ
り、様々なプロセッサと電圧レギュレータの冷却効率が
高まる。
板用の電圧レギュレータ・ソケット２４、２６および２
８が、対応するプロセッサ回路基板と同じ側に、プロセ
ッサ・バスに対して交互に配置される。図２の構造は、
次のような長所を有する。プロセッサ・バスの連続した
ソケット・アセンブリの間の距離を短縮することがで
き、バスの長さを短くすることができ、最終的に、マル
チプロセシング・システムのパッケージ・サイズを最小
にすることができる。さらに、バス線の引き回しが簡単
であり、バス線は、線間の絶縁性が高く、クロストーク
を減少させる。ＣＰＵ用電圧レギュレータを各ＣＰＵの
すぐ近くに提供することができ、したがって、各ＣＰＵ
と各ＣＰＵ用電圧レギュレータの間の信号線の長さを短
縮することができる。したがって、これらの２つの間の
電圧降下を小さくすることができる。さらに、連続した
回路基板は、空気の流れのチャネルを構成し、それによ
り、様々なプロセッサと電圧レギュレータの冷却効率が
高まる。
【００１９】図２を参照して説明した互い違い構造は、
プロセッサ基板だけでなく任意のタイプの基板に使用す
ることができる。これは、プロセッサ基板など、プロセ
ッサ上に冷却ユニットが取り付けられその表面の一部分
がとても厚くなった基板に特に有用である。
プロセッサ基板だけでなく任意のタイプの基板に使用す
ることができる。これは、プロセッサ基板など、プロセ
ッサ上に冷却ユニットが取り付けられその表面の一部分
がとても厚くなった基板に特に有用である。
【００２０】図３は、本発明によるバス・アセンブリの
図である。図３のバスは、一連のバス線３０1〜３０nを
含み、ここで、ｎは、バス線の数、たとえば通常のコン
ピュータ構成ではｎ＝６４である。これらの線は平行で
あり、制御装置３２に接続される。バスは、また、一連
のコネクタ３４1〜３４mを含み、ここでｍは、コネクタ
の数であり、たとえば、マルチプロセッサ構造ではｍ＝
４である。様々なコネクタは、同じピン配列を有する
が、所与のコネクタ３４iは、隣接したコネクタ３４i+1
に対して１８０度だけ回転している。図３は、コネクタ
３４2をコネクタ３４3に（またはその逆に）変換する回
転の中心Ａを示す。コネクタはすべて、同じピン配列を
有し、コネクタの向きを機械的に区別する極性をもつキ
ー３５iを含む。
図である。図３のバスは、一連のバス線３０1〜３０nを
含み、ここで、ｎは、バス線の数、たとえば通常のコン
ピュータ構成ではｎ＝６４である。これらの線は平行で
あり、制御装置３２に接続される。バスは、また、一連
のコネクタ３４1〜３４mを含み、ここでｍは、コネクタ
の数であり、たとえば、マルチプロセッサ構造ではｍ＝
４である。様々なコネクタは、同じピン配列を有する
が、所与のコネクタ３４iは、隣接したコネクタ３４i+1
に対して１８０度だけ回転している。図３は、コネクタ
３４2をコネクタ３４3に（またはその逆に）変換する回
転の中心Ａを示す。コネクタはすべて、同じピン配列を
有し、コネクタの向きを機械的に区別する極性をもつキ
ー３５iを含む。
【００２１】各コネクタは、それぞれ異なるバス線に接
続された一連のバス−ソケット３６i,jを含み、ここ
で、１≦ｉ≦ｍ、１≦ｊ≦ｎである。また、各コネクタ
は、バス線に接続されていない一連のソケット３８i,k
を含み、ここで、１≦ｉ≦ｍ、１≦ｋ≦ｐである。これ
らのソケットは、たとえば、電源ソケット、接地ソケッ
ト、各コネクタを識別する識別ソケット、所与のコネク
タに接続されたカードを個別にリセットするリセット・
ソケットなどを含む。これらのソケットは、図３に示し
たようにバス線の片側に配置することができ、また、必
要に応じてバス線の両側に配置することもできる。
続された一連のバス−ソケット３６i,jを含み、ここ
で、１≦ｉ≦ｍ、１≦ｊ≦ｎである。また、各コネクタ
は、バス線に接続されていない一連のソケット３８i,k
を含み、ここで、１≦ｉ≦ｍ、１≦ｋ≦ｐである。これ
らのソケットは、たとえば、電源ソケット、接地ソケッ
ト、各コネクタを識別する識別ソケット、所与のコネク
タに接続されたカードを個別にリセットするリセット・
ソケットなどを含む。これらのソケットは、図３に示し
たようにバス線の片側に配置することができ、また、必
要に応じてバス線の両側に配置することもできる。
【００２２】本発明によれば、あるコネクタのバス−ソ
ケットの回転した影像が、隣接したコネクタのバス−ソ
ケットである。すなわち、コネクタｉのすべてのバス−
ソケットのアセンブリ{３６i,j ，１≦ｊ≦ｎ｝の回転
した影像は、コネクタｉ＋１のすべてのバス−ソケット
のアセンブリ{３６i+1,k ，１≦ｋ≦ｎ｝である。回転
で変化しないポイントが１つだけであるため、少なくと
も１つのバス−ソケットが所与のバス線に対して接続さ
れることになり、それらの影像は同じバス線には接続さ
れない。図３に示したケースでは、バス−ソケット３６
i,jの回転した影像は、バス・ソケット３６i+1,n+1-jで
あり、したがって、所与のバス線に接続されたバス・ソ
ケットの影像は、異なるバス線に接続されたバス−ソケ
ットである。
ケットの回転した影像が、隣接したコネクタのバス−ソ
ケットである。すなわち、コネクタｉのすべてのバス−
ソケットのアセンブリ{３６i,j ，１≦ｊ≦ｎ｝の回転
した影像は、コネクタｉ＋１のすべてのバス−ソケット
のアセンブリ{３６i+1,k ，１≦ｋ≦ｎ｝である。回転
で変化しないポイントが１つだけであるため、少なくと
も１つのバス−ソケットが所与のバス線に対して接続さ
れることになり、それらの影像は同じバス線には接続さ
れない。図３に示したケースでは、バス−ソケット３６
i,jの回転した影像は、バス・ソケット３６i+1,n+1-jで
あり、したがって、所与のバス線に接続されたバス・ソ
ケットの影像は、異なるバス線に接続されたバス−ソケ
ットである。
【００２３】一方、バス線に接続されないソケット３８
i,kと、その影像である３８i+1,kとは、きわめて良く電
気接続される。すなわち、両者は同じ機能を持つかある
いは基板の同じ線または面に接続することができる。こ
れは、バス線に接続されていないすべてのソケットとそ
れらの影像との間にある線が平行であるという制約がな
いため実際上可能である換言すると、本発明によれば、
コネクタｉをコネクタｉ＋１に変換する回転において、
--各バス−ソケットが、異なるバス線に接続されたバス
・ソケットに変換され、--バス線に接続されなていない
各ソケットは、電気接続されたソケットに変換される。
i,kと、その影像である３８i+1,kとは、きわめて良く電
気接続される。すなわち、両者は同じ機能を持つかある
いは基板の同じ線または面に接続することができる。こ
れは、バス線に接続されていないすべてのソケットとそ
れらの影像との間にある線が平行であるという制約がな
いため実際上可能である換言すると、本発明によれば、
コネクタｉをコネクタｉ＋１に変換する回転において、
--各バス−ソケットが、異なるバス線に接続されたバス
・ソケットに変換され、--バス線に接続されなていない
各ソケットは、電気接続されたソケットに変換される。
【００２４】このことは、バス線は平行であり、その他
のソケットをそれらの各影像に接続する線は平行でない
ことを意味する。
のソケットをそれらの各影像に接続する線は平行でない
ことを意味する。
【００２５】図３を参照して説明したバスは、後で説明
するカードまたは回路基板によって、図２を参照して説
明した構造を提供するよう適応される。図４は、本発明
によるカードの図であり、そのようなカードは、バス・
コネクタに接続されるよう適応されたコネクタを含み、
例示した実施形態において、コネクタ４０は、図３のソ
ケット・コネクタに接続されるよう適応されたピン・コ
ネクタである。したがって、コネクタ４０は、ｎ＋ｐ個
のピンと、ソケット・コネクタの極性をもつキー３５に
対応する凹部４２を含む。ｎ＋ｐ個のピンのうち、ｎ個
のバス・ピンたとえばピン４４h（１≦ｈ≦ｎ）は、コ
ネクタ４０がソケット・コネクタに接続されたときにバ
ス・ソケット３６に接続される。他のｐ個のピンたとえ
ばピン４６h（１≦ｈ≦ｐ）は、コネクタ４０がソケッ
ト・コネクタに接続されたときに、ソケット３８に接続
される。
するカードまたは回路基板によって、図２を参照して説
明した構造を提供するよう適応される。図４は、本発明
によるカードの図であり、そのようなカードは、バス・
コネクタに接続されるよう適応されたコネクタを含み、
例示した実施形態において、コネクタ４０は、図３のソ
ケット・コネクタに接続されるよう適応されたピン・コ
ネクタである。したがって、コネクタ４０は、ｎ＋ｐ個
のピンと、ソケット・コネクタの極性をもつキー３５に
対応する凹部４２を含む。ｎ＋ｐ個のピンのうち、ｎ個
のバス・ピンたとえばピン４４h（１≦ｈ≦ｎ）は、コ
ネクタ４０がソケット・コネクタに接続されたときにバ
ス・ソケット３６に接続される。他のｐ個のピンたとえ
ばピン４６h（１≦ｈ≦ｐ）は、コネクタ４０がソケッ
ト・コネクタに接続されたときに、ソケット３８に接続
される。
【００２６】図４のカードは、図３のソケット・コネク
タのどれにも接続することができ、したがって、所与の
バス・ピン４４h（１≦ｈ≦ｎ）は、カードが挿入され
るソケット・コネクタによって、異なるバス線に接続さ
れることがある。図３の例では、バス・ピン４４hが、
ソケット・コネクタによって、バス・ソケット３６hに
接続され、したがってバス線３０hまたは３０n+1-hに接
続されることになる。一方、カードのピン４６h（１≦
ｈ≦ｐ）は、カードがどのコネクタに差し込まれた場合
でも、同じ論理信号または電気信号に接続される。
タのどれにも接続することができ、したがって、所与の
バス・ピン４４h（１≦ｈ≦ｎ）は、カードが挿入され
るソケット・コネクタによって、異なるバス線に接続さ
れることがある。図３の例では、バス・ピン４４hが、
ソケット・コネクタによって、バス・ソケット３６hに
接続され、したがってバス線３０hまたは３０n+1-hに接
続されることになる。一方、カードのピン４６h（１≦
ｈ≦ｐ）は、カードがどのコネクタに差し込まれた場合
でも、同じ論理信号または電気信号に接続される。
【００２７】カードがどのソケット・コネクタに差し込
まれた場合でもカードの適切な動作を保証するために、
カードは、切換え手段４８を含む。切換え手段のコネク
タ側端子５０hは、コネクタのバス・ピン４４hに接続さ
れ、切換え手段４８のチップ側端子５２hは、カードす
なわちマイクロプロセッサ・チップが使用する信号を提
供する。切換え手段は、カードがどのコネクタに差し込
まれた場合でも、切換え手段のチップ側端子をバス線に
適切に写像することを保証する。換言すると、切換え手
段は、１≦ｈ≦ｎの任意の値ｈに関して、切換え手段４
８のチップ側端子５２hを、バス線３０hに接続すなわち
写像する。
まれた場合でもカードの適切な動作を保証するために、
カードは、切換え手段４８を含む。切換え手段のコネク
タ側端子５０hは、コネクタのバス・ピン４４hに接続さ
れ、切換え手段４８のチップ側端子５２hは、カードす
なわちマイクロプロセッサ・チップが使用する信号を提
供する。切換え手段は、カードがどのコネクタに差し込
まれた場合でも、切換え手段のチップ側端子をバス線に
適切に写像することを保証する。換言すると、切換え手
段は、１≦ｈ≦ｎの任意の値ｈに関して、切換え手段４
８のチップ側端子５２hを、バス線３０hに接続すなわち
写像する。
【００２８】したがって、本発明によるカードは、図３
を参照して説明したバスの任意のコネクタに差し込むこ
とができ、切換え手段は、任意のケースで、チップ端子
のバス線への適切な写像を保証する。
を参照して説明したバスの任意のコネクタに差し込むこ
とができ、切換え手段は、任意のケースで、チップ端子
のバス線への適切な写像を保証する。
【００２９】前に示した例では、第１のコネクタ３４i
において、ソケット３６jは、バス線３０jに接続され、
ソケット３６jは、コネクタ側端子５０jに接続されたバ
ス・ピン４４jに接続され、切換え手段により、チップ
側端子５２jは、コネクタ側端子５０jに直接接続され
る。一方、反対方向に配列されたコネクタ３４i+1にお
いて、ソケット３６jは、バス線３０n+1-jに接続され、
ソケット３６jは、コネクタ側端子５０jに接続されたバ
ス・ピン４４jに接続される、切換え手段により、チッ
プ側端子５２n+1-jがコネクタ側端子５０jに接続され
る。したがって、チップ側端子５２n+1-jは、バス線３
０n+1-jに適切に写像される。
において、ソケット３６jは、バス線３０jに接続され、
ソケット３６jは、コネクタ側端子５０jに接続されたバ
ス・ピン４４jに接続され、切換え手段により、チップ
側端子５２jは、コネクタ側端子５０jに直接接続され
る。一方、反対方向に配列されたコネクタ３４i+1にお
いて、ソケット３６jは、バス線３０n+1-jに接続され、
ソケット３６jは、コネクタ側端子５０jに接続されたバ
ス・ピン４４jに接続される、切換え手段により、チッ
プ側端子５２n+1-jがコネクタ側端子５０jに接続され
る。したがって、チップ側端子５２n+1-jは、バス線３
０n+1-jに適切に写像される。
【００３０】切換え手段は、複数の方法で実施され、制
御することができる。図５は、可能な切換え手段の実施
形態の図である。切換え手段は、コネクタの所定のピン
たとえばピン４６qで受け取った信号によって制御され
る。ソケット３８qと３８n+1-qは、それぞれ、反対の論
理レベル、たとえばソケット３８qに対しレベル
「０」、ソケット３８n+1-qに対しレベル「１」に接続
される。第１の方向のコネクタ、たとえば図３のコネク
タ３４1の場合、ピン４６qが、ソケット３８q、すなわ
ち「０」に接続され、したがって切換え手段４８は、論
理「０」の制御信号を受け取る。反対方向のコネクタ、
たとえば図３の例のコネクタ３４2の場合は、ピン４６q
が、ソケット３８n+1-qに接続され、これにより、切換
え手段４８が、論理「１」の制御信号を受け取る。これ
により、カードを差し込むコネクタの方向によって切換
え手段に命令することができることは明かである。切換
え手段は、必要に応じて、チップに組み込むことができ
ることは明らかである。
御することができる。図５は、可能な切換え手段の実施
形態の図である。切換え手段は、コネクタの所定のピン
たとえばピン４６qで受け取った信号によって制御され
る。ソケット３８qと３８n+1-qは、それぞれ、反対の論
理レベル、たとえばソケット３８qに対しレベル
「０」、ソケット３８n+1-qに対しレベル「１」に接続
される。第１の方向のコネクタ、たとえば図３のコネク
タ３４1の場合、ピン４６qが、ソケット３８q、すなわ
ち「０」に接続され、したがって切換え手段４８は、論
理「０」の制御信号を受け取る。反対方向のコネクタ、
たとえば図３の例のコネクタ３４2の場合は、ピン４６q
が、ソケット３８n+1-qに接続され、これにより、切換
え手段４８が、論理「１」の制御信号を受け取る。これ
により、カードを差し込むコネクタの方向によって切換
え手段に命令することができることは明かである。切換
え手段は、必要に応じて、チップに組み込むことができ
ることは明らかである。
【００３１】図５は、切換え手段が、ピン４６qで受け
取った信号の制御により、コネクタ側端子５０hを、チ
ップ側端子５２hまたはチップ側端子５２n+1-hに切り換
え、端子５０n+1-hを、チップ側端子５２n+1-hまたはチ
ップ側端子５２hに切り換えることができる。図５に示
したように、ピン・コネクタ４４hは、コネクタ側端子
５０hに接続され、ピン・コネクタ４４n+1-hは、コネク
タ側端子５０n+1-hに接続される。ピン４６qに受け取っ
た制御信号は、制御入力端子５４に送られる。制御入力
端子５４に受け取った信号は、反転器５６に提供され
る。
取った信号の制御により、コネクタ側端子５０hを、チ
ップ側端子５２hまたはチップ側端子５２n+1-hに切り換
え、端子５０n+1-hを、チップ側端子５２n+1-hまたはチ
ップ側端子５２hに切り換えることができる。図５に示
したように、ピン・コネクタ４４hは、コネクタ側端子
５０hに接続され、ピン・コネクタ４４n+1-hは、コネク
タ側端子５０n+1-hに接続される。ピン４６qに受け取っ
た制御信号は、制御入力端子５４に送られる。制御入力
端子５４に受け取った信号は、反転器５６に提供され
る。
【００３２】コネクタ側端子５０h（それぞれ５
０n+1-h）で受け取った信号は、２つのバッファ５８hと
６０h（それぞれ５８n+1-hと６０n+1-h）に提供され
る。バッファ５８hと６０n+1-hの出力は、チップ側端子
５２hに接続される。バッファ５８n+1-hと６０hの出力
は、チップ側端子５２n+1-hに接続される、バッファ５
８hと５８n+1-hは、制御入力端子５４に提供された信号
によってイネーブルされ、それに対してバッファ６０h
と６０n+1-hは、反転器５６による信号出力によってイ
ネーブルされる。図５の切換え手段の動作は、明らかで
ある。
０n+1-h）で受け取った信号は、２つのバッファ５８hと
６０h（それぞれ５８n+1-hと６０n+1-h）に提供され
る。バッファ５８hと６０n+1-hの出力は、チップ側端子
５２hに接続される。バッファ５８n+1-hと６０hの出力
は、チップ側端子５２n+1-hに接続される、バッファ５
８hと５８n+1-hは、制御入力端子５４に提供された信号
によってイネーブルされ、それに対してバッファ６０h
と６０n+1-hは、反転器５６による信号出力によってイ
ネーブルされる。図５の切換え手段の動作は、明らかで
ある。
【００３３】図５の実施形態において、切換え手段は一
方向にのみ動作している。これらの切換え手段は、カー
ドとの間の信号の経路指定を保証するために複製される
ことがあり、他の実施形態たとえば双方向バッファやス
イッチを提供することができる。図５の実施形態では、
切換え手段を制御するために２つのソケットの信号を使
用しているが、切換え手段を制御するには、コネクタの
方向によって、たとえばコネクタ４０の異なる２つのピ
ンを使用し、１つのピンだけを所与の論理レベルに接続
するような他の方法もある。
方向にのみ動作している。これらの切換え手段は、カー
ドとの間の信号の経路指定を保証するために複製される
ことがあり、他の実施形態たとえば双方向バッファやス
イッチを提供することができる。図５の実施形態では、
切換え手段を制御するために２つのソケットの信号を使
用しているが、切換え手段を制御するには、コネクタの
方向によって、たとえばコネクタ４０の異なる２つのピ
ンを使用し、１つのピンだけを所与の論理レベルに接続
するような他の方法もある。
【００３４】図６は、本発明により可能なコネクタのピ
ン配列の図である。図６は、バス線３０1〜３０16と、
ピン配列４６1、に対応する制御ピン６４を有する第１
のカード・コネクタ６２と、ピン配列４６1に対応する
制御ピン６８を有する第２のコネクタ６６とを示す。図
６に示したように、制御ピン６４はＶＣＣに接続され、
それに対して制御ピン６８はアースに接続され、切換え
手段のチップ側端子をバス線に適切に写像することがで
きる。
ン配列の図である。図６は、バス線３０1〜３０16と、
ピン配列４６1、に対応する制御ピン６４を有する第１
のカード・コネクタ６２と、ピン配列４６1に対応する
制御ピン６８を有する第２のコネクタ６６とを示す。図
６に示したように、制御ピン６４はＶＣＣに接続され、
それに対して制御ピン６８はアースに接続され、切換え
手段のチップ側端子をバス線に適切に写像することがで
きる。
【００３５】本発明の範囲には、各コネクタが隣接コネ
クタの１８０度回転した後の影像であるような図３を参
照して説明した例だけでなく、コネクタのうちのいくつ
かが隣接コネクタと同じ方向に配置されたような他の構
成も含まれることは明らかである。少なくとも１つのコ
ネクタが、隣接コネクタの１８０度回転した影像であれ
ば十分である。たとえば、本発明の範囲には、２つのコ
ネクタがバス線の一方の側に配置され、次の２つのコネ
クタがバス線の他方の側に配置された構成が含まれる。
また、すべてのコネクタが全く同じピン配列を持たなく
てもよい。２つの異なるタイプのコネクタが１つの所定
のバスに提供されることを推察することができる。本発
明は、また、前述の好ましい実施形態の例示したピン配
列に制限されない。
クタの１８０度回転した後の影像であるような図３を参
照して説明した例だけでなく、コネクタのうちのいくつ
かが隣接コネクタと同じ方向に配置されたような他の構
成も含まれることは明らかである。少なくとも１つのコ
ネクタが、隣接コネクタの１８０度回転した影像であれ
ば十分である。たとえば、本発明の範囲には、２つのコ
ネクタがバス線の一方の側に配置され、次の２つのコネ
クタがバス線の他方の側に配置された構成が含まれる。
また、すべてのコネクタが全く同じピン配列を持たなく
てもよい。２つの異なるタイプのコネクタが１つの所定
のバスに提供されることを推察することができる。本発
明は、また、前述の好ましい実施形態の例示したピン配
列に制限されない。
【００３６】また、以上、本発明を、バス・コネクタが
ソケット・コネクタであり、回路基板コネクタがピン・
コネクタであるような通常の構成で説明した。本発明が
この構成に制限されず、コンピュータ産業において提供
される通常のタイプのエッジ・コネクタも使用できるこ
とを理解されたい。したがって、「コネクタ端子」とい
う用語は、特に、ピン、ソケット、エッジ・ランド、お
よびそのようなランドと結合するように適合されたスプ
リング端子を含む。
ソケット・コネクタであり、回路基板コネクタがピン・
コネクタであるような通常の構成で説明した。本発明が
この構成に制限されず、コンピュータ産業において提供
される通常のタイプのエッジ・コネクタも使用できるこ
とを理解されたい。したがって、「コネクタ端子」とい
う用語は、特に、ピン、ソケット、エッジ・ランド、お
よびそのようなランドと結合するように適合されたスプ
リング端子を含む。
【００３７】さらに、当業者には、本発明のバス線が、
交差しないという点で平行であることが明らかである。
これは、本発明における平行という言葉の本来の意味で
あり、本発明の利点を保証するためには、バス線が、こ
の言葉の数学的な意味における「平行」である必要はな
い。
交差しないという点で平行であることが明らかである。
これは、本発明における平行という言葉の本来の意味で
あり、本発明の利点を保証するためには、バス線が、こ
の言葉の数学的な意味における「平行」である必要はな
い。
【００３８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００３９】[実施態様１]少なくとも２つの平行なバス
線（３０i）とそれぞれがバス線に接続された少なくと
も２つのバス端子（３６ij）と、バス線に接続されてい
ない少なくとも１つの非バス端子（３８ij）とをそれぞ
れが有する、同じピン配列を有する少なくとも第１およ
び第２のコネクタ（３４i）とを備えて成り、前記第１
のコネクタ（３４i）が、第２のコネクタ（３４i+1）の
１８０度回転した影像であり、この影像の回転により、
前記第２のコネクタの各バス端子が前記第１のコネクタ
のそれぞれのバス端子に写像され、前記第２のコネクタ
の所定の非バス端子が前記第１のコネクタの所定の非バ
ス端子に写像され、前記所定の非バス端子は電気的に接
続されていることを特徴とするバス。
線（３０i）とそれぞれがバス線に接続された少なくと
も２つのバス端子（３６ij）と、バス線に接続されてい
ない少なくとも１つの非バス端子（３８ij）とをそれぞ
れが有する、同じピン配列を有する少なくとも第１およ
び第２のコネクタ（３４i）とを備えて成り、前記第１
のコネクタ（３４i）が、第２のコネクタ（３４i+1）の
１８０度回転した影像であり、この影像の回転により、
前記第２のコネクタの各バス端子が前記第１のコネクタ
のそれぞれのバス端子に写像され、前記第２のコネクタ
の所定の非バス端子が前記第１のコネクタの所定の非バ
ス端子に写像され、前記所定の非バス端子は電気的に接
続されていることを特徴とするバス。
【００４０】[実施態様２]所与の論理レベルを有する１
つの所与の端子の回転した影像が、反対の論理レベルを
有する端子であることを特徴とする実施態様１に記載の
バス。
つの所与の端子の回転した影像が、反対の論理レベルを
有する端子であることを特徴とする実施態様１に記載の
バス。
【００４１】[実施態様３]コネクタのすべての端子が、
前記バス線の片側にあることを特徴とする実施態様１ま
たは２に記載のバス。
前記バス線の片側にあることを特徴とする実施態様１ま
たは２に記載のバス。
【００４２】[実施態様４]各コネクタの前記少なくとも
１つの非バス端子が、電力端子とアース端子を含むこと
を特徴とする実施態様１から３のいずれかに記載のバス
を含むコンピュータ基板。
１つの非バス端子が、電力端子とアース端子を含むこと
を特徴とする実施態様１から３のいずれかに記載のバス
を含むコンピュータ基板。
【００４３】[実施態様５]少なくとも２つのコネクタ端
子（４４h，４６h）を有するコネクタ（４０）と、前記
コネクタ端子（４４h）に接続されたコネクタ側端子
（５０h）、チップ側端子（５２h）および制御入力（５
４）を有する切換え手段（４８）と、を備えて成り、前
記切換え手段が、前記制御入力の制御下で、前記チップ
側端子（５２h）を前記コネクタ側端子（５０h）に写像
していることを特徴とする回路基板。
子（４４h，４６h）を有するコネクタ（４０）と、前記
コネクタ端子（４４h）に接続されたコネクタ側端子
（５０h）、チップ側端子（５２h）および制御入力（５
４）を有する切換え手段（４８）と、を備えて成り、前
記切換え手段が、前記制御入力の制御下で、前記チップ
側端子（５２h）を前記コネクタ側端子（５０h）に写像
していることを特徴とする回路基板。
【００４４】[実施態様６]前記制御入力が、コネクタ端
子（４６h）に接続されていることを特徴とする実施態
様５に記載の回路基板。
子（４６h）に接続されていることを特徴とする実施態
様５に記載の回路基板。
【００４５】[実施態様７]前記切換え手段が、２つのバ
ッファ（６０h，６２h）を有し、各バッファの端子が、
前記コネクタ側端子（５０h）と前記チップ側端子（５
２h）とに接続され、前記制御入力上で受信した信号に
より、前記２つのバッファのどちらかがイネーブルされ
ることを特徴とする実施態様５または６に記載の回路基
板。
ッファ（６０h，６２h）を有し、各バッファの端子が、
前記コネクタ側端子（５０h）と前記チップ側端子（５
２h）とに接続され、前記制御入力上で受信した信号に
より、前記２つのバッファのどちらかがイネーブルされ
ることを特徴とする実施態様５または６に記載の回路基
板。
【００４６】[実施態様８]実施態様５、６または７によ
る回路基板と実施態様４に記載のコンピュータ基板との
組み合わせ。
る回路基板と実施態様４に記載のコンピュータ基板との
組み合わせ。
【００４７】[実施態様９]平行なバス線（３０i）と少
なくとも２つの同一のコネクタ（３４i）とを有するバ
スと、それぞれが前記コネクタの１つに接続された少な
くとも２つの同一の回路基板とを備えて成り、ひとつの
コネクタが、別のコネクタの１８０度回転した影像であ
り、前記ひとつのコネクタに接続された回路基板と前記
別のコネクタに接続された回路基板とが相対的にずらさ
れていることを特徴とするたコンピュータ基板。
なくとも２つの同一のコネクタ（３４i）とを有するバ
スと、それぞれが前記コネクタの１つに接続された少な
くとも２つの同一の回路基板とを備えて成り、ひとつの
コネクタが、別のコネクタの１８０度回転した影像であ
り、前記ひとつのコネクタに接続された回路基板と前記
別のコネクタに接続された回路基板とが相対的にずらさ
れていることを特徴とするたコンピュータ基板。
【００４８】[実施態様１０]交互方向に配置された一連
の同一のコネクタのうちの１つのコネクタ（３４i）に
おいて接続された少なくとも１つの回路基板にマザーボ
ード上の信号を経路指定する方法であって、前記信号を
平行なバス線（３０i）に沿って前記コネクタ（３４i）
に経路指定し、それにより、交互方向に配置されたコネ
クタ間のバス線への前記コネクタ端子の写像を変化させ
るステップと、前記コネクタの方向と関係なく前記バス
線への切換え信号の写像が同一になるように、前記各回
路基板上で受信した信号を前記コネクタの方向によって
切り換えるステップと、を備えて成る方法。
の同一のコネクタのうちの１つのコネクタ（３４i）に
おいて接続された少なくとも１つの回路基板にマザーボ
ード上の信号を経路指定する方法であって、前記信号を
平行なバス線（３０i）に沿って前記コネクタ（３４i）
に経路指定し、それにより、交互方向に配置されたコネ
クタ間のバス線への前記コネクタ端子の写像を変化させ
るステップと、前記コネクタの方向と関係なく前記バス
線への切換え信号の写像が同一になるように、前記各回
路基板上で受信した信号を前記コネクタの方向によって
切り換えるステップと、を備えて成る方法。
【００４９】[実施態様１１]コネクタの方向が、回路基
板コネクタの所与の端子の極性によって該回路基板内で
決定されることを特徴とする実施態様１０に記載の方
法。
板コネクタの所与の端子の極性によって該回路基板内で
決定されることを特徴とする実施態様１０に記載の方
法。
【００５０】[実施態様１２]前記切換えステップが、前
記信号を第１のバッファ（６０h）に所与の順序で記憶
するステップと、前記信号を第２のバッファ（６２h）
に異なる順序で記憶するステップと、前記第１と第２の
バッファの一方から前記信号を読み取るステップと、を
備えて成ることを特徴とする実施態様１０または１１に
記載の方法。
記信号を第１のバッファ（６０h）に所与の順序で記憶
するステップと、前記信号を第２のバッファ（６２h）
に異なる順序で記憶するステップと、前記第１と第２の
バッファの一方から前記信号を読み取るステップと、を
備えて成ることを特徴とする実施態様１０または１１に
記載の方法。
【００５１】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、バス上にカードを互い違いに装着することが
でき、コンピュータ等の装置の物理的サイズを低減する
ことができる。また、平行なバス線を短くすることがで
き、引き回しの問題やクロストークの問題等が解決され
る。さらに、効率的な冷却が簡単に行えるようになる。
とにより、バス上にカードを互い違いに装着することが
でき、コンピュータ等の装置の物理的サイズを低減する
ことができる。また、平行なバス線を短くすることがで
き、引き回しの問題やクロストークの問題等が解決され
る。さらに、効率的な冷却が簡単に行えるようになる。
【図１】マルチプロセッサ・システムの概略図である。
【図２】本発明によるマルチプロセッサ・システムの正
面図である。
面図である。
【図３】本発明によるバスの図である。
【図４】第１の位置における本発明によるカードの図で
ある。
ある。
【図５】図４のカードの切換え手段の図である。
【図６】可能なコネクタのピン配列の図である。
１：回路基板 ２：回路基板 ３：回路基板 ７：プロセッサ ８：プロセッサ ９：プロセッサ １０：共通プロセッサ・バス １２：メモリ制御装置 １４：メモリ ２１：冷却ユニット ２２：冷却ユニット ２４、２５：電圧レギュレータ・ソケット ３０：バス線 ３２：制御装置 ３４：コネクタ ３５：キー ３６：バス・ソケット ３８：ソケット ４０：コネクタ ４４：コネクタ端子 ４６：コネクタ端子 ５０：コネクタ側端子 ５２：チップ側端子 ５４：制御入力端子 ５６：反転器 ５８：バッファ ５８：バッファ ５９：コネクタ側端子 ６０：バッファ ６２：カード・コネクタ ６２：バッファ（ ６４：制御ピン ６６：コネクタ ６８：制御ピン
Claims (1)
- 【請求項１】少なくとも２つの平行なバス線とそれぞれ
がバス線に接続された少なくとも２つのバス端子と、バ
ス線に接続されていない少なくとも１つの非バス端子と
をそれぞれが有する、同じピン配列を有する少なくとも
第１および第２のコネクタとを備えて成り、 前記第１のコネクタが、第２のコネクタの１８０度回転
した影像であり、この影像の回転により、前記第２のコ
ネクタの各バス端子が前記第１のコネクタのそれぞれの
バス端子に写像され、前記第２のコネクタの所定の非バ
ス端子が前記第１のコネクタの所定の非バス端子に写像
され、前記所定の非バス端子は電気的に接続されている
ことを特徴とするバス。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97410067 | 1997-06-26 | ||
| FR97410067.9 | 1997-10-07 | ||
| FR97410109.9 | 1997-10-07 | ||
| EP97410109A EP0887737B1 (en) | 1997-06-26 | 1997-10-07 | Reversible connectors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11167433A true JPH11167433A (ja) | 1999-06-22 |
Family
ID=26147948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192468A Withdrawn JPH11167433A (ja) | 1997-06-26 | 1998-06-23 | コネクタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6058442A (ja) |
| EP (1) | EP0887737B1 (ja) |
| JP (1) | JPH11167433A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202110B1 (en) * | 1997-03-31 | 2001-03-13 | International Business Machines Corporation | Memory cards with symmetrical pinout for back-to-back mounting in computer system |
| US6351375B1 (en) * | 1999-01-26 | 2002-02-26 | Dell Usa, L.P. | Dual-purpose backplane design for multiple types of hard disks |
| FR2791448B1 (fr) * | 1999-03-26 | 2001-06-01 | Framatome Connectors Int | Connecteur pour lecteur double de cartes a microcircuit permettant de recevoir separement deux cartes a microcircuit |
| US6195364B1 (en) * | 1999-08-24 | 2001-02-27 | Qwest Communications International Inc. | VSDL multiple service provider interface |
| US6404660B1 (en) | 1999-12-23 | 2002-06-11 | Rambus, Inc. | Semiconductor package with a controlled impedance bus and method of forming same |
| US7610447B2 (en) * | 2001-02-28 | 2009-10-27 | Rambus Inc. | Upgradable memory system with reconfigurable interconnect |
| US6889304B2 (en) | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| US6845461B1 (en) * | 2001-11-20 | 2005-01-18 | Silicon Image, Inc. | High-speed bus with embedded clock signals |
| NL1020634C2 (nl) | 2002-05-21 | 2003-11-24 | Otb Group Bv | Werkwijze voor het passiveren van een halfgeleider substraat. |
| US7209466B2 (en) * | 2002-06-06 | 2007-04-24 | Symbol Technologies, Inc. | Software method utilizing gateways for maintaining connectivity during communications over distinct wireless networks by mobile computer terminals |
| US8190808B2 (en) | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US7254075B2 (en) | 2004-09-30 | 2007-08-07 | Rambus Inc. | Integrated circuit memory system having dynamic memory bank count and page size |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070199049A1 (en) * | 2005-09-28 | 2007-08-23 | Ubiquitynet, Inc. | Broadband network security and authorization method, system and architecture |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| CN104426025B (zh) * | 2013-09-03 | 2018-04-17 | 鸿富锦精密工业（深圳）有限公司 | 电子装置连接系统 |
| TWI571746B (zh) * | 2015-05-13 | 2017-02-21 | 聯陽半導體股份有限公司 | 資料傳輸系統及其傳輸方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2553535A1 (de) * | 1975-11-28 | 1977-06-02 | Licentia Gmbh | Elektronisches geraet |
| US4631698A (en) * | 1983-07-29 | 1986-12-23 | Iq Technologies, Inc. | Interface apparatus |
| DE3513542A1 (de) * | 1985-04-16 | 1986-10-23 | Universität Stuttgart Institut für Nachrichtenvermittlung und Datenverarbeitung, 7000 Stuttgart | Hierachisches multi-prozessor-system mit system-bus und lokal-bus-strukturen auf der basis der vme-bus-spezifikation |
| US4836791A (en) * | 1987-11-16 | 1989-06-06 | Amp Incorporated | High density coax connector |
| US5119498A (en) * | 1989-06-12 | 1992-06-02 | International Business Machines Corporation | Feature board with automatic adjustment to one of two bus widths based on sensing power level at one connection contact |
| JP2758787B2 (ja) * | 1992-07-30 | 1998-05-28 | 日本電気株式会社 | 電子部品の実装構造 |
| US5535342A (en) * | 1992-11-05 | 1996-07-09 | Giga Operations Corporation | Pld connector for module having configuration of either first PLD or second PLD and reconfigurable bus for communication of two different bus protocols |
| US5479001A (en) * | 1994-07-22 | 1995-12-26 | Khyber Technologies Corporation | Right- and left-handed operable, grip-held pen computing device with removable data entry modules |
| US5555510A (en) * | 1994-08-02 | 1996-09-10 | Intel Corporation | Automatic computer card insertion and removal algorithm |
-
1997
- 1997-10-07 EP EP97410109A patent/EP0887737B1/en not_active Expired - Lifetime
-
1998
- 1998-06-23 JP JP10192468A patent/JPH11167433A/ja not_active Withdrawn
- 1998-06-25 US US09/104,737 patent/US6058442A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6058442A (en) | 2000-05-02 |
| EP0887737A2 (en) | 1998-12-30 |
| EP0887737A3 (en) | 2001-03-21 |
| EP0887737B1 (en) | 2003-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11167433A (ja) | コネクタ | |
| US6982892B2 (en) | Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules | |
| US6658530B1 (en) | High-performance memory module | |
| US5513135A (en) | Synchronous memory packaged in single/dual in-line memory module and method of fabrication | |
| EP0749600B1 (en) | Modular architecture for high bandwidth computers | |
| US7913027B2 (en) | Configurable storage array controller | |
| US5126910A (en) | Modular computer memory circuit board | |
| JP4146041B2 (ja) | メモリモジュール用のソケット及びそのソケットにメモリモジュールが装着されているメモリモジュール装置 | |
| US6721185B2 (en) | Memory module having balanced data I/O contacts pads | |
| KR100213965B1 (ko) | 고속전기신호 상호접속구조 | |
| US6146150A (en) | Circuit card with separate interfaces for different bus architectures | |
| US20080091888A1 (en) | Memory system having baseboard located memory buffer unit | |
| EP0066605A4 (en) | CHIP TOPOGRAPHY FOR DATA TRANSMISSION CONTROL IN INTEGRATED CIRCUIT TECHNOLOGY. | |
| KR20170128459A (ko) | 감소된 부하 메모리 모듈 | |
| US11321009B2 (en) | System and method for compression dual in-line memory module scalability | |
| US5583998A (en) | Method and apparatus for increasing the speed of data exchange among the subsystems of a data processing system | |
| US6064254A (en) | High speed integrated circuit interconnection having proximally located active converter | |
| US7196923B1 (en) | Bitcell layout | |
| US6081862A (en) | Switching system for optimization of signal reflection | |
| CN219143350U (zh) | 基于u2接口的显卡 | |
| US20220377894A1 (en) | Motherboard | |
| CN111048928B (zh) | 外接式电连接器及电脑系统 | |
| JPH07249687A (ja) | バス配線 | |
| US20040225797A1 (en) | Shielded routing topology for high speed modules | |
| JP2001075915A (ja) | コンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050623 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070126 |