KR20170128459A - 감소된 부하 메모리 모듈 - Google Patents

감소된 부하 메모리 모듈 Download PDF

Info

Publication number
KR20170128459A
KR20170128459A KR1020177029185A KR20177029185A KR20170128459A KR 20170128459 A KR20170128459 A KR 20170128459A KR 1020177029185 A KR1020177029185 A KR 1020177029185A KR 20177029185 A KR20177029185 A KR 20177029185A KR 20170128459 A KR20170128459 A KR 20170128459A
Authority
KR
South Korea
Prior art keywords
memory
memory module
chips
channel
module
Prior art date
Application number
KR1020177029185A
Other languages
English (en)
Inventor
주오웬 쑨
용 첸
Original Assignee
인벤사스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 코포레이션 filed Critical 인벤사스 코포레이션
Publication of KR20170128459A publication Critical patent/KR20170128459A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

장치는 일반적으로 감소된 부하 메모리 모듈에 관한 것이다. 그러한 장치에서, 회로 플랫폼과 이 회로 플랫폼에 결합된 복수의 메모리 칩(123)이 존재한다. 각각의 메모리 칩은 복수의 메모리 다이(40)를 갖는다. 적어도 하나의 제어기가 회로 플랫폼에 결합되고, 메모리 칩의 복수의 메모리 다이와 통신하기 위해 복수의 메모리 칩에 추가로 결합된다. 적어도 하나의 제어기는 칩 선택 신호들을 수신하여 칩 선택 신호들을 초과하는 복수의 랭크 선택 신호(154)를 제공하기 위한 것이다. 복수의 메모리 다이는 메모리 채널을 통해 통신하기 위해 회로 플랫폼을 결합하기 위해 감소된 부하를 위해 복수의 메모리 칩 내의 와이어 본드들(164)과 결합된다. 부하는 메모리 모듈의 적어도 2개의 인스턴스가 메모리 채널을 공유하게 하기에 충분히 감소된다.

Description

감소된 부하 메모리 모듈
하기의 설명은 메모리 모듈에 관한 것이다. 더 구체적으로, 하기의 설명은 감소된 부하 메모리 모듈에 관한 것이다.
컴퓨터 산업에서, 온보드 메모리는 관례적으로 메모리 채널을 통해 프로세서에 결합된다. 대략적으로 그런 면에서, 마더보드는 채널을 위한, SIMM 또는 DIMM과 같은, 다수의 메모리 모듈을 위한 다수의 메모리 슬롯을 가질 수 있다. 더 최근에는, 프로세서가 1개 초과의 메모리 채널을 다룰 수 있다. 몇몇 프로세서는 2개 또는 4개의 메모리 채널에 결합될 수 있다.
다수의 채널로 가는 한 가지 이유는 더 높은 메모리 인터페이스 속도에서 동작하기 위해 부하 효과를 효과적으로 감소시키는 것이다. 예를 들어, 하나의 DIMM이 하나의 채널을 통해 결합되는 경우, 부하 효과는 더 높은 스톡(higher-stock) 또는 오버클로킹 동작 속도를 방지하기 위해 눈에 띄게 크지 않을 수 있다. 그러나, 이 예에서 그 동일한 메모리 채널에 제2 DIMM이 추가되면, 그러한 제2 DIMM의 추가에 의해 야기되는 부하 효과는 그러한 DIMM들과의 통신을 위한 동작 속도를 상당히 감소시킬 수 있다. 이러한 문제는 각각의 추가적인 메모리 모듈이 채널에 추가됨에 따라 더 나빠질 수 있다. 따라서, 몇몇 프로세서는 상당한 수의 DIMM이 예를 들어 시스템 메모리와 같은 온보드 메모리를 증가시키는 것을 허용하면서 채널당 DIMM의 수를 감소시키기 위해 다수의 채널을 지원한다. 그러나, 추가적인 채널들을 위한 지원을 추가하는 것은 프로세서 설계 및 마더보드 설계 둘 모두를 복잡하게 만든다.
다른 사람들은 부하 효과를 감소시켜, 예를 들어 LRDMM과 같은 부하 감소된 메모리 모듈을 제공하기 위해 메모리 모듈에서 어드레스 및 데이터를 버퍼링하는 것을 제안하였다. 사실상, 버퍼링은 부하 효과를 다수의 메모리 슬롯을 갖는 채널로부터 각각의 메모리 모듈로 이전시킨다. 이러한 버퍼 메모리 모듈들 중 일부는, 예를 들어 RDIMM과 같은 레지스터드 메모리 모듈들과 유사하게 중앙에 위치한 버퍼들을 갖는다. I/O 데이터를 버퍼링하는 것에 더하여, 이들 중앙 메모리 버퍼는 명령, 어드레스 및 클록 신호를 버퍼링하고 그러한 메모리 모듈의 메모리 다이들에 재전송할 수 있다. 다른 구성들이 그러한 데이터 I/O 부하들을 에지 커넥터 패드들 및 관련 메모리 다이들에 더 로컬로 제공하기 위해 분산된 데이터 버퍼들과 함께 중앙에 위치한 레지스터드 클록 드라이버("RCD")를 가질 수 있다. 이러한 더 짧은 트레이스 길이는 데이터 경로 속도와 신호 무결성을 증가시킴과 동시에 메모리 채널 버스에서의 대기 시간을 감소시킬 수 있다. 그러나, 버퍼링은 추가적인 칩의 형태일 수 있는 추가적인 회로를 메모리 모듈에 추가할 뿐만 아니라, 그러한 버퍼링은 또한 예를 들어 UDIMM과 같은 비 버퍼 메모리 모듈(unbuffered memory module)과 비교하여 메모리 모듈의 동작 대기 시간을 증가시킬 수 있다. 따라서, 단지 하나의 메모리 모듈만이 채널 상에 위치한다면, 부하 감소된 메모리 모듈은 더 종래의 비 버퍼 메모리 모듈보다 느릴 수 있다.
따라서, 실질적으로 비용을 증가시키지 않고/않거나 대기 시간을 증가시키지 않으면서 성능에 영향을 덜 미치는 채널에 추가될 수 있는 메모리 모듈을 제공하는 것이 바람직하고 유용할 것이다.
장치는 일반적으로 감소된 부하 메모리 모듈에 관한 것이다. 그러한 장치에서, 회로 플랫폼과 이 회로 플랫폼에 결합된 복수의 메모리 칩이 존재한다. 복수의 메모리 칩의 각각의 메모리 칩은 각각 복수의 메모리 다이를 갖는다. 적어도 하나의 제어기가 회로 플랫폼에 결합되고, 메모리 칩의 복수의 메모리 다이와 통신하기 위해 복수의 메모리 칩에 추가로 결합된다. 적어도 하나의 제어기는 칩 선택 신호들을 수신하여 칩 선택 신호들을 초과하는 복수의 랭크 선택 신호를 제공하기 위한 것이다. 복수의 메모리 다이는 메모리 채널을 통해 통신하기 위해 회로 플랫폼을 결합하기 위해 감소된 부하를 위해 복수의 메모리 칩 내의 와이어 본드들과 결합된다. 부하는 메모리 모듈의 적어도 2개의 인스턴스가 메모리 채널을 공유하게 하기에 충분히 감소된다.
시스템은 일반적으로 감소된 부하 메모리 모듈들을 갖는 것에 관한 것이다. 그러한 시스템에서, 메모리 채널을 위한 메모리 버스를 갖는 마더보드가 존재한다. 프로세서가 마더보드에 결합된다. 제1 메모리 모듈이 메모리 채널을 통해 통신하기 위해 메모리 버스에 결합된다. 제2 메모리 모듈이 메모리 채널을 통해 통신하기 위해 메모리 버스에 결합된다. 제1 메모리 모듈 및 제2 메모리 모듈 각각은 회로 플랫폼을 포함하며, 회로 플랫폼은 회로 플랫폼에 결합된 복수의 메모리 칩을 갖는다. 복수의 메모리 칩의 각각의 메모리 칩은 각각 복수의 메모리 다이를 갖는다. 적어도 하나의 제어기가 회로 플랫폼에 결합되고, 메모리 칩의 복수의 메모리 다이와 통신하기 위해 복수의 메모리 칩에 결합된다. 적어도 하나의 제어기는 통신된 메모리 버스를 통해 칩 선택 신호들을 수신하여 칩 선택 신호들을 초과하는 메모리 모듈 내의 복수의 랭크 선택 신호를 제공하기 위한 것이다. 복수의 메모리 다이는 메모리 채널을 통해 통신하기 위해 회로 플랫폼을 결합하기 위해 감소된 부하를 위해 복수의 메모리 칩 내의 와이어 본드들과 결합된다. 부하는 적어도 제1 메모리 모듈과 제2 메모리 모듈이 메모리 채널을 공유하게 하기에 충분히 감소된다.
방법은 일반적으로 감소된 부하 메모리 모듈에 관한 것이다. 그러한 방법에서, 그러한 감소된 부하 메모리 모듈에 의해 메모리 채널로부터 칩 선택 정보 및 어드레스 정보가 획득된다. 부하 감소된 메모리 모듈은 복수의 메모리 칩을 갖는다. 칩 선택 정보 및 어드레스 정보는 선택의 세분성(granularity)을 칩 선택 정보 단독보다 크도록 증가시키기 위해 랭크 선택 정보로 변환된다.
다른 특징이 하기의 상세한 설명 및 청구범위를 고려함으로써 인식될 것이다.
첨부 도면(들)은 예시적인 장치(들) 또는 방법(들)의 하나 이상의 태양에 따른 예시적인 실시예(들)를 도시한다. 그러나, 첨부 도면은 청구범위의 범주를 제한하는 것으로 받아들여져서는 안 되며, 단지 설명 및 이해를 위한 것이다.
도 1은 마이크로 전자 패키지들을 포함할 수 있는 조립체의 단면도이다.
도 2-1은 레지스터드 듀얼 인라인 메모리 모듈("RDIMM")과 같은 양면의 예시적인 종래의 레지스터드 메모리 모듈의 한 면을 도시하는 블록 다이어그램이다.
도 2-2는 양면의 예시적인 종래의 부하 감소된 DIMM("LRDIMM")의 한 면을 도시하는 블록 다이어그램이다.
도 2-3은 도 2-1의 RDIMM을 위한 예시적인 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 2-4는 도 2-2의 LRDIMM을 위한 예시적인 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 3-1은 본 발명에 따른 양면의 예시적인 RDIMM의 전면을 도시하는 블록 다이어그램이다.
도 3-2는 도 3-1의 양면의 예시적인 RDIMM의 후면을 도시하는 블록 다이어그램이다.
도 4는 예시적인 제어기를 도시하는 블록 다이어그램이다.
도 5는 예시적인 랭크 승산기 블록에 대한 예시적인 인터페이싱을 도시하는 블록 다이어그램이다.
도 6은 도 3-1 및 도 3-2의 RDIMM을 위한 예시적인 랭크 선택 시스템을 도시하는 블록 다이어그램이다.
도 7은 예시적인 메모리 선택 흐름을 도시하는 흐름도이다.
다른 특징이 하기의 상세한 설명 및 청구범위를 고려함으로써 인식될 것이다.
하기의 설명에서, 다수의 구체적인 상세 사항이 본 명세서에 기술된 구체적인 예의 보다 완전한 설명을 제공하기 위해 기재된다. 그러나, 하나 이상의 다른 예 또는 이들 예의 변형이 아래에 주어지는 모든 구체적인 상세 사항 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 본 명세서의 예의 설명을 불명료하게 하지 않기 위해 상세히 기술되지 않았다. 예시의 용이함을 위해, 동일한 도면 부호가 상이한 다이어그램들에서 동일한 항목을 지시하기 위해 사용되지만; 대안적인 예에서 항목은 상이할 수 있다.
도 1은 조립체(8)의 단면도이다. 조립체(8)는 마이크로 전자 패키지들(10A 및 10B)을 포함할 수 있다. 조립체(8)는 메모리 칩(8)일 수 있고, 마이크로 전자 패키지들(10A 및 10B)은 분리되어 메모리 칩들(8)을 제공할 수 있거나 단일 메모리 칩(8)으로서 함께 패키징될 수 있다. 마이크로 전자 패키지들(10A 및 10B)은 감소된 부하 배선(46, 56)을 사용하여 회로 패널(70)에 결합될 수 있다. 조립체(8) 및 그의 감소된 부하 배선 구성 요소들(48, 56)에 관한 추가적인 상세 사항들이 미국 특허 제8,680,684 B2호에서 확인될 수 있으며, 이 미국 특허는 모든 목적을 위해 전체적으로 본 명세서에 참고로 포함된다.
계속해서 도 1을 참조하면, 메모리 다이들일 수 있는 마이크로 전자 소자들(40)이 페이스-다운 와이어 본드 구성으로 각자의 기판들(12) 상에 마운팅될 수 있다. 이 구성에서, 메모리 다이들(40)일 수 있는 마이크로 전자 소자들(40)은 그의 전면들(42)이 기판(12)의 전면(14)을 향하는 상태로 마운팅될 수 있다. 소자 콘택들(46)이 각각의 마이크로 전자 소자들(40)의 전면에서 노출될 수 있고 와이어 본드들(48)을 이용하여 기판 배선(22)에 전기적으로 연결될 수 있으며, 기판 배선(22)은 기판(12) 상에 형성된 또는 기판(12)에 적어도 부분적으로 임베드된 트레이스들 또는 콘택 패드들을 포함할 수 있다. 윈도우들(32)을 통과하는 와이어 본드들(48)은 감소된 부하 배선을 위해 더 직접적인 라우팅을 제공할 수 있다.
도시된 예에서, 소자 콘택들(46)은 기판(12) 내의 윈도우들(32)을 통과하는 와이어 본드들(48)에 의해 기판 배선(22)에 연결된다. 한 쌍의 와이어 본드들(48)만이 도 1에 도시되어 있지만, 복수의 와이어 본드 쌍이 행을 따라 연장될 수 있고, 다수의 와이어 본드 쌍을 수용하도록 신장되는 윈도우를 통과할 수 있다. 봉지재(50)가 윈도우(32)의 영역에서 그리고 기판(12)의 외부로 그의 후방 표면(16)을 넘어서 연장되는 그의 부분들을 따라 와이어 본드들(48)을 둘러싸고 보호할 수 있다.
몰딩된 유전체 층(52)이 마이크로 전자 소자들(40)을, 그의 에지들(45) 및 도 1의 페이스-다운 배열에서, 전면(42)을 포함하여 적어도 부분적으로 둘러쌀 수 있다. 몰딩된 유전체 층(52)은 또한 마이크로 전자 소자들(40)을 기판(12)의 전면(14)에 접합시킬 수 있다. 몰딩된 유전체 층(52)은, 마이크로 전자 소자들(40)의 후면들(44)과 실질적으로 동일 평면일 수 있거나 마이크로 전자 소자들(40)을 완전히 봉지하기 위해 후면들(44) 위에 가로놓일 수 있는 표면(54)을 한정할 수 있다.
기판 배선(22)은 기판(12)의 후방 표면(16)에서 노출된 복수의 패키지 단자(26)를 포함할 수 있다. 패키지 단자들(26)은 패키지(10A 또는 10B)의 마이크로 전자 소자들(40) 중 하나 또는 둘 모두와 전기적으로 연결될 수 있고, 또한 서로 상호 연결될 수 있다. 패키지 단자들(26)은 패키지(10A 또는 10B)를 그 패키지(10A, 10B) 외부의 구성 요소와 연결하는 데 사용하기 위해 이용 가능할 수 있다. 예를 들어, 패키지(10A) 내의 패키지 단자들(26)은 인쇄 회로 기판("PCB") 등일 수 있는 회로 패널(70)의 표면에서 노출된 회로 콘택들(72)과 패키지(10A)를 연결하는 데 사용될 수 있다. 패키지(10B)의 패키지 단자들(26)은 다른 예를 예시하며, 여기서 패키지 단자들(26)은 아래에서 더 상세히 논의되는 패키지(10A, 10B)의 구조들을 통해 패키지(10A)와 같은 다른 패키지와 전기적으로 연결하는 데 사용될 수 있다.
마이크로 전자 소자들(40)은 패키지들(10A, 10B) 내의 그들 각자의 기판들(12)을 따라, 대응하는 제1 표면들(14) 상에 이격되어 그들 사이에 상호 연결 영역(18)을 한정하도록 배열된다. 도 1에 도시된 예에서, 마이크로 전자 소자들(40)은 그의 각자의 에지 표면들(45)이 대면하고 그들 사이에 상호 연결 영역(18)을 한정하도록 이격된 방식으로 서로 실질적으로 평행하도록 배열된다. 그러나, 에지 표면들(45)이 평행할 필요는 없다.
도시된 예에서, 상호 연결 영역(18)은 2개의 측면에서 마이크로 전자 소자들(40)의 에지들(45)에 의해 그리고 나머지 2개의 측면에서 기판(12)의 에지들에 의해 경계 지어질 수 있다. 다른 구현들에서, 상호 연결 영역(18)은 마이크로 전자 소자들(40)의 외부들 사이에서 연장되는 가상의 경계에 의해 경계 지어지는 것으로 간주될 수 있다. 예를 들어, 4개의 마이크로 전자 소자(40)를 갖는 구현들에서, 상호 연결 영역(18)은 4개의 측면에서 개개의 마이크로 전자 소자들(40)의 에지들(45)에 의해 경계 지어질 수 있다. 4개 초과의 마이크로 전자 소자를 갖는 구현들에서, 상호 연결 영역은, 예를 들어 마이크로 전자 소자들이 존재하는 만큼 많은 측면에서, 마이크로 전자 소자들에 의해 완전히 둘러싸일 수 있다.
복수의 스택 단자(28)가 기판(12)의 전방 표면(14)에서 노출된 상호 연결 영역(18) 내에 배열될 수 있다. 본 명세서에 사용된 바와 같은, 용어 "~에서 노출된"은 기판(12) 상에의 스택 단자들(28)을 위한 임의의 특정 부착 수단 또는 이들 사이의 임의의 상대적 위치를 지칭하지 않는다. 오히려, 이는 유전체 구조의 표면에 수직인 방향으로 그러한 유전체 구조의 외부로부터 그러한 유전체 구조의 표면을 향해 이동하는 이론적인 점과의 접촉을 위해 전기 전도성 구조가 이용 가능하다는 것을 나타낸다. 따라서, 유전체 구조의 표면에서 노출되는 단자 또는 다른 전도성 구조는 그러한 표면으로부터 돌출할 수 있거나; 그러한 표면과 동일 평면일 수 있거나; 그러한 표면에 대해 리세스되고 유전체 내의 구멍 또는 함몰부(depression)를 통해 노출될 수 있다.
스택 단자들(28)은 그의 다양한 행 또는 열을 포함할 수 있는 개개의 단자들(28)의 어레이일 수 있다. 패키지(10A 또는 10B)의 다른 요소들과의 연결에 기초하여 선택된 다양한 위치에서 단지 2개의 스택 단자(28)를 갖거나 2개 초과의 단자를 갖는 것들을 포함하여, 단자들(28)의 다른 대안적인 배열들이 마찬가지로 가능하다. 스택 단자들(28)은 스택 단자들(28)이 다른 스택 단자들(28)을 갖는 또는 패키지 단자들(26)을 갖는, 동일한 패키지(10A 또는 10B)의 마이크로 전자 소자들(40)과 상호 연결될 수 있도록 기판 배선(22)의 일부일 수 있거나 달리 기판 배선(22)과 연결될 수 있다.
스택 단자들(28)은 관련 패키지(10A 또는 10B)를 기판(12)의 전방 표면(14) 위에 가로놓이는 외부 구성 요소와 연결하는 데 사용될 수 있다. 하나의 예에서, 복수의 상호 연결 요소(56)가 스택 단자들(28)과 연결될 수 있고 그로부터 상향으로, 몰딩된 유전체 층(52)의 표면(54)에서 노출될 수 있는 그것의 단부 표면들(58)까지 연장될 수 있다.
조립체(8)의 감소된 부하 배선의 구성 요소일 수 있는 상호 연결부(56)는 땜납 또는 금속, 예컨대 구리, 금, 은, 주석, 비스무트, 인듐, 알루미늄, 니켈 등을 포함할 수 있는 것과 같은, 본드 금속 또는 다른 전도성 재료의 핀, 포스트, 덩어리(mass)일 수 있다. 도시된 예에서, 상호 연결부(56)는 기판(12)의 전방 표면(14)으로부터 멀어지는 쪽으로 연장되고 몰딩된 유전체 층(52)을 통해 연장되는 핀의 형태이다. 그러한 구현에서, 단부 표면들(58)은 다른 구성 요소와의 상호 연결을 위해 표면(54)에서 노출되는 단자들을 형성할 수 있다. 다른 구현들에서, 단부 표면들(58)은 단부 표면들(58) 자체의 표면적보다 큰 표면적을 갖는 단자를 제공하도록 그와 연결되는 콘택들에 의해 덮일 수 있다.
도 1에 예시적으로 도시된 바와 같이, 패키지(10B)가 패키지(10A) 위에 마운팅될 수 있으며, 이는 예를 들어 패키지(10A)의 표면(54)과 패키지(10B)의 기판(12)의 제2 표면(16) 사이에 위치될 수 있는 에폭시 또는 다른 경화성 재료와 같은 유전체 재료로부터 형성될 수 있는 접착제 층(60)을 사용하여 행해질 수 있다. 전술한 바와 같은, 땜납 등과 같은 본드 금속 또는 전도성 재료의 덩어리가 패키지(10A)의 상호 연결부(56)의 단부 표면들(58)을 패키지(10B)의 패키지 단자들(26)과 연결할 수 있다. 이러한 배열은, 이에 따라, 패키지(10A)의 스택 단자들(28)과 패키지(10B)의 패키지 단자들(26) 간의 연결을 제공하며, 이는 조립체(8) 전체에 걸쳐 다수의 추가 연결을 용이하게 할 수 있다. 예를 들어, 이러한 배열은 패키지(10B)의 마이크로 전자 소자들(40) 중 하나 또는 둘 모두와 회로 패널(70) 및 이에 따라 그와 연결된 임의의 다른 구성 요소들 사이의 연결을 제공할 수 있다. 다른 예에서, 패키지(10B)의 마이크로 전자 구성 요소들(40) 중 하나 또는 둘 모두와 패키지(10A)의 마이크로 전자 구성 요소들 중 하나 또는 둘 모두 사이에 연결이 제공될 수 있다. 그러한 연결에 의해 용이하게 되는 특정 연결들은 개개의 스택 단자들(28)에 대해 이루어진 특정 연결들을 포함하여 각각의 패키지(10A 및 10B) 내의 기판 배선(22)을 조정함으로써 이루어질 수 있다.
도 2-1은 레지스터드 듀얼 인라인 메모리 모듈("RDIMM")(19)과 같은 양면의 예시적인 종래의 레지스터드 메모리 모듈(19)의 한 면을 도시하는 블록 다이어그램이다. RDIMM(19)은 패드들(즉, 때때로 "핀" 또는 "골드 핑거"로 지칭됨)(15)을 갖는 그리고 그에 결합된 메모리 칩들(13) 및 레지스터 클록 드라이버 칩("RCD")(17)을 갖는, 예를 들어 인쇄 회로 기판("PCB") 또는 다른 회로 플랫폼과 같은 회로 플랫폼(11)을 포함한다.
RCD(17)는 멀티-코어 프로세서 내의 별개의 칩 또는 임베드된 블록과 같이, 핀들(15)을 통해 메모리 제어기로부터 제어/명령/어드레스/클록("제어") 신호를 수신하도록 결합될 수 있다. 관례적으로, RCD(17)는 데이터를 수신하고 송신하기 위해 결합되지 않는데, 그 이유는 데이터의 송수신이 관례적으로 다른 핀들(15)을 통해 메모리 칩들(13)과 메모리 제어기들 사이에 직접적으로 행해지기 때문이다. 일반적으로, 제어 신호들은 예를 들어 PCB(11) 상의 어드레스 및 제어 라인들 또는 트레이스들에 제공되며, 이들 어드레스 및 제어 라인은 관례적으로 데이터 버스 라인들보다 더 큰 용량성 부하를 위해서뿐만 아니라 데이터 버스 신호들을 동기화하거나 "라인 업"하기 위해, 메모리 칩들(13)과 같은 메모리 칩들에 병렬로 결합된다. 데이터 버스 라인들은 관례적으로 데이터 버스 신호들을 위해 RDIMM 상의 하나 또는 2개의 메모리 칩에만 제공될 수 있는데, 그 이유는 핀들(15)의 다수의 그룹이 데이터 버스용으로 사용될 수 있으며, 이때 핀들(15)의 하나의 그룹만이 제어 신호용으로 사용될 수 있기 때문이다.
메모리 칩들(13)은 큰 종횡비를 갖는 메모리 다이들을 지원하기 위해 "풍차" 또는 "꽃" 배향 또는 레이아웃으로 배향된 것으로 예시적으로 도시되어 있다. 그러나, 어드레스, 명령, 제어, 및 클록 신호 라우팅과 관련된 복잡성, 즉 경로 길이 매칭을 감소시키기 위해 "수직" 배향 또는 레이아웃이 사용될 수 있다.
RCD(17)에 의한 제어 신호들의 이러한 버퍼링은 관례적으로 종래의 비 버퍼 DIMM("UDIMM")과 비교하여 클록 사이클을 추가하고 더 많은 전력을 사용한다. RDIMM은 UDIMM과 비교하여 더 높은 주파수 및 더 높은 밀도의 메모리 모듈들에 사용될 수 있다. 또한, 2개 이상의 RDIMM이 메모리 제어기와의 통신을 위해 그러한 메모리 채널의 중재된 공유를 위해 동일한 메모리 채널에 결합될 수 있다. 용량성 부하 효과를 감소시키기 위해 더 많은 메모리 채널을 추가하는 것이 사용될 수 있다; 그러나 이것은 추가적인 라우팅 및 메모리 제어기 복잡성을 추가한다. 따라서, 2개 이상의 RDIMM이 메모리 채널을 공유하게 하는 것은 추가적인 메모리 채널을 추가해야 함을 피할 수 있다.
그러나, 메모리 채널에 하나 초과의 RDIMM을 추가하는 것은 그 채널 상의 부하를 증가시킨다. 더 높은 주파수에서는, 메모리 채널 상의 "부하 인자(loading factor)" 또는 "부하"가 성능에 상당한 영향을 미칠 수 있다. 요약하면, 각각의 메모리 칩(13)은 약간의 입력 커패시턴스를 가지며, 이 입력 커패시턴스는 더 높은 주파수에서 더 많은 신호 억제기이다. 너무 높은 주파수에서는, 신호 강도가 억제되거나 약화되어 동작 불능 상태가 될 수 있다. 또한, 더 높은 주파수에서는, 더 많은 신호 반사가 있을 수 있고, 그러한 신호 반사로 인한 누적된 잡음은 신호 무결성, 즉 신호 대 잡음비를 동작 불능 상태로 감소시킬 수 있다.
더 최근에는, 부하 감소된 DIMM("LRDIMM")이 사용되었다. 도 2-2는 양면의 예시적인 종래의 LRDIMM(21)의 한 면을 도시하는 블록 다이어그램이다. LRDIMM(21)은 핀들(15)을 갖는 그리고 그에 결합된 메모리 칩들(13) 및 버퍼링된 레지스터 클록 드라이버 칩("BRCD")(27)을 갖는, 예를 들어 PCB 또는 다른 회로 플랫폼과 같은 회로 플랫폼(11)을 포함한다. 이 예에서, 메모리 칩들(13)은 메모리 칩당 그리고 이에 따라 메모리 모듈당 증가된 메모리 밀도를 위한 멀티-다이 메모리 칩들일 수 있다.
BRCD(27)는 RCD(17) 및 추가적으로 양방향 데이터 버퍼들을 포함할 수 있다. 따라서, 메모리 제어기로부터 핀들(15)에 제공되는 제어 신호들 및 데이터 신호들은 모두 메모리 칩들(13)에 전송하기 전에 BRCD(27)에 제공될 수 있다. 마찬가지로, 메모리 칩들(13)로부터의 데이터는 핀들(15)을 통해 메모리 제어기로 그 다음에 전송하기 위해 BRCD(27)에 제공될 수 있다. 또한, 그러한 LRDIMM들은 다수의 랭크를 가질 수 있으며, 따라서, 이중 다이 메모리 칩들(13)의 경우, 그의 각각의 메모리 다이는 공통 데이터 및 제어 인터페이스로부터 개별적으로 액세스될 수 있다. 물론 BRCD(27)를 통해 데이터를 전달하는 것은 데이터 대기 시간을 증가시킬 수 있다. 또한, LRDIMM(21)에서와 같이 메모리 모듈에 데이터 버퍼링을 추가하는 것은 복잡성 및 비용을 추가한다. 제한이 아니라 명료함의 목적으로 아래에 추가로 상세히 설명된 바와 같이, BRCD(27)보다는, 별개의 데이터 또는 메모리 버퍼들을 갖는 RCD(17)가 사용될 수 있다.
도 2-3은 RDIMM(19)을 위한 예시적인 프로세서-메모리 시스템(30)을 도시하는 블록 다이어그램이다. 프로세서-메모리 시스템(30)은 하나 이상의 RDIMM(19) 및 데이터 처리 엔진(59)(예를 들어, "마이크로프로세서(59)")이 하나 이상의 메모리 채널(39)을 통해 결합되는 블레이드 서버 보드 또는 마더보드(51)를 포함할 수 있다.
하나 이상의 RDIMM(19)이 동일한 메모리 채널(39)에 결합될 수 있다. 그러나, 하나 초과의 RDIMM(19)을 동일한 메모리 채널(39)에 추가하는 것은 앞서 기술한 바와 같이 성능을 제한할 수 있다. 이 예에서, 양방향 데이터 버스들(37)이 하나의 단부에서 메모리 칩들(13)에 각각 결합되고, 그러한 버스들(37)의 다른 단부에서 마이크로프로세서(59)의 메모리 제어기(35)의 데이터 인터페이스들(도시되지 않음)에 각각 결합된다. 마이크로프로세서(59)는 싱글 또는 멀티-코어 마이크로프로세서일 수 있다.
마이크로프로세서(59)는 적어도 하나의 메모리 제어기(35)를 포함할 수 있다. 대략적으로 그런 면에서, 마이크로프로세서(59)가 다수의 메모리 채널(39)을 지원한다면, 그러한 마이크로프로세서(59)는 각각의 메모리 채널(39)을 위한 별개의 메모리 제어기(35)를 포함할 수 있다.
클록 신호(33) 및 제어/명령/어드레스("C/A") 신호들(43)이 메모리 제어기(35)로부터 RCD(17)로 제공될 수 있다. RCD(17)는 C/A 버스(31)를 통해 메모리 칩들(13) 각각에 C/A 신호들(43)을 제공할 수 있으며, 여기서 그러한 C/A 버스(31)는 RCD(17) 및 메모리 칩들(13) 각각에 공통으로 결합된다. RCD(17)는 RCD(17) 및 메모리 칩들(13) 각각에 공통으로 결합된 클록 버스(53)를 통해 메모리 칩들(13) 각각에 클록 신호(33)를 제공할 수 있다. RDIMM(19)의 대기 시간은 동일한 주파수에서 동작하는 LRDIMM(21)의 대기 시간보다 적을 수 있지만, RDIMM(19)보다 더 높은 주파수에서 LRDIMM(21)을 클로킹하는 능력은 더 적은 전체 대기 시간의 결과를 가져올 수 있다.
알려진 바와 같이, 하나 이상의 RDIMM(19)이 이를테면 예를 들어 LGA에 의해, 그것에 결합된 마이크로프로세서(59)를 갖는 마더보드(51)에 소켓으로 연결될 수 있다. 메모리 채널(39)에 대한 트레이스들이 마더보드(51)에 위치될 수 있으며, 이는 일반적으로 메모리 버스(71)로 간주될 수 있다. 그러한 메모리 버스(71)가 RDIMM(19)의 하나의, 2개의, 또는 그 초과의 인스턴스를 지원하는 데 사용될 수 있을지라도, 메모리 버스(71)는 단일 통신 채널, 즉 메모리 채널(39)을 위한 것일 수 있다.
도 2-4는 LRDIMM(21)을 위한 예시적인 프로세서-메모리 시스템(61)을 도시하는 블록 다이어그램이다. 프로세서-메모리 시스템(61)은 하나 이상의 RDIMM(21) 및 데이터 처리 엔진(49)(예를 들어, "마이크로프로세서(49)")이 하나 이상의 메모리 채널(69)을 통해 결합되는 블레이드 서버 보드 또는 마더보드(51)를 포함할 수 있다.
하나 이상의 LRDIMM(21)이 동일한 메모리 채널(69)에 결합될 수 있다. LRDIMM들(21)은 모듈 상에서 로컬로 제어 신호들뿐만 아니라 데이터를 재구동함으로써 동일한 메모리 채널(69)을 공유하는 것이 가능할 수 있으며, 이러한 로컬 재구동은 추가적인 복잡성 및 전력 소비의 희생으로 RDIMM(19)과 관련된 용량성 부하 문제를 극복하는 데 사용될 수 있다.
LRDIMM(21)의 이러한 예에서, 별개의 데이터 버퍼들(41)이 사용된다. 이 예에서는 데이터 버퍼들(41)과 메모리 칩들(13) 간에 일대일 대응이 존재하지만, 다른 구현에서는 각각의 데이터 버퍼(41)에 대해 더 많은 메모리 칩이 있을 수 있다. 이 예에서, 메모리 칩들(13)은 "수직" 배향을 갖는다.
양방향 데이터 버스들(57)이 하나의 단부에서 메모리 칩들(13)에 각각 결합되고 다른 단부에서 데이터 또는 메모리 버퍼들(41)에 각각 결합된다. 양방향 데이터 버스들(37)이 하나의 단부에서 데이터 또는 메모리 버퍼들(41)에 각각 결합되고 다른 단부에서 공통 데이터 버스(55)에 각각 결합된다. 이 공통 데이터 버스(55)는 마더보드(51), 또는 예를 들어 도터 카드 또는 다른 시스템 보드 상에 트레이스들을 갖는 메모리 채널(69)의 것일 수 있으며, 이 트레이스들은 일반적으로 메모리 버스(73)로 간주될 수 있다. 그러한 메모리 버스(73)가 LRDIMM(21)의 하나의, 2개의, 또는 그 초과의 인스턴스를 지원하는 데 사용될 수 있을지라도, 메모리 버스(73)는 단일 통신 채널, 즉 메모리 채널(69)을 위한 것일 수 있다.
마이크로프로세서(49)의 메모리 제어기(65)가 데이터 신호들(47)의 양방향 통신을 위해 그러한 공통 데이터 버스(55)에 결합될 수 있으며, 이들 데이터 신호(47)는 DQ들뿐만 아니라 데이터 스트로브 신호("DS")를 포함할 수 있다. 따라서, 데이터는 RCD(17)의 제어에 따라서, 그러한 데이터 버퍼들(41) 내외로 스트로빙될 수 있다. 마이크로프로세서(49)는 싱글 또는 멀티-코어 마이크로프로세서일 수 있다.
마이크로프로세서(49)는 적어도 하나의 메모리 제어기(65)를 포함할 수 있다. 대략적으로 그런 면에서, 마이크로프로세서(49)가 다수의 메모리 채널(49)을 지원한다면, 그러한 마이크로프로세서(49)는 각각의 메모리 채널(69)을 위한 별개의 메모리 제어기(65)를 포함할 수 있다.
클록 신호(33) 및 C/A 신호들(43)이 메모리 제어기(65)로부터 RCD(17)로 제공될 수 있다. RCD(17)는 C/A 버스(31)를 통해 메모리 칩들(13) 각각에 C/A 신호들(43)을 제공할 수 있으며, 여기서 그러한 C/A 버스는 RCD(17) 및 메모리 칩들(13) 각각에 공통으로 결합된다. RCD(17)는 RCD(17) 및 메모리 칩들(13) 각각에 공통으로 결합된 클록 버스(53)를 통해 메모리 칩들(13) 각각에 클록 신호(33)를 제공할 수 있다. 다른 구현에서, C/A 버스(31)는 그러한 다른 구현을 위해, RCD(17) 및 데이터 버퍼들(41) 각각, 또는 더 특별히 메모리 버퍼(41)에 공통으로 결합될 수 있다. RCD(17)는 그러한 데이터 버퍼들(41)에 클록 신호(33)뿐만 아니라, 디코딩된 명령과 관련된 사이드 밴드 정보를 제공할 수 있다. 따라서, 데이터 버퍼들(41)은 3-방향 인터페이스 동기화, 즉 호스트, 메모리 칩 및 RCD와의 통신을 해결하기 위한 트레이닝을 포함할 수 있으며, 이는 추가적인 복잡성을 추가할 수 있다.
별개의 데이터 버퍼들 또는 중앙 집중 데이터 버퍼들을 갖는 것에 대한 어느 쪽의 구현에서든, 로컬 데이터 버퍼들(41)을 갖는 것은 상당한 양의 DIMM PCB 영역 및 전력을 소비할 수 있으며, 이는 그러한 DIMM의 사용을 충분한 냉각 능력을 갖는 대형 폼 팩터 구현들로 제한할 수 있다.
단일 BRCD(27)는 타이밍 및 위상 조정을 위한 트레이닝을 포함한, 복잡한 설계를 수반할 수 있다. 단일 BRCD(27)를 갖는 것이 더 복잡할 수 있지만, 그러한 구현은 별개의 로컬 데이터 버퍼들(41)을 갖는 것보다 더 콤팩트할 수 있다. 그러나, 다시 어느 쪽의 구현에서든, RDIMM과 비교할 때 더 많은 복잡성이 추가된다.
RDIMM(19)의 대기 시간은 동일한 주파수에서 동작하는 LRDIMM(21)의 대기 시간보다 적을 수 있지만, RDIMM보다 더 높은 주파수에서 LRDIMM을 클로킹하는 능력은 더 많은 전력의 비용으로 더 적은 전체 대기 시간의 결과를 가져올 수 있다. 또한, LRDIMM은 예를 들어 랭크 0 내지 랭크 3과 같은 다수의 랭크를 지원할 수 있다. 관례적으로, 좌측 전면, 좌측 후면 또는 뒷면, 우측 전면, 및 우측 뒷면은 별개의 랭크들일 수 있다. 예를 들어, 랭크 1로서 좌측 후면에 대한 클록 신호 경로와, 랭크 0으로서 좌측 전면에 대한 별개의 클록 신호 경로가 존재할 수 있다. 그러나, 이들 랭크의 수는 LRDIMM의 복잡성에 의해 실질적으로 제한될 수 있다. 대략적으로 그런 면에서, 상이한 메모리 다이들 및/또는 메모리 다이들의 메모리 어레이들 내의 행 위치들로부터를 포함하여, 상이한 메모리 칩들로부터 데이터 버퍼들(41)까지의 지연들은 서로 상이할 수 있다.
따라서, 프로세서-메모리 시스템에서 LRDIMM들(21)과 관련된 비용 및 복잡성을 피하기 위해, 메모리 채널을 공유할 수 있지만 메모리 채널을 공유하는 LRDIMM들의 주파수 성능과 적어도 동일한 주파수 성능을 갖는 RDIMM들을 제공하는 것이 유익할 수 있다. 제한이 아니라 예로서 명료함의 목적으로, 하기의 설명은 "on-DIMM" 구현을 가정한다. 그러나, "on-DIMM" 구현이 설명될지라도, 하기의 설명은 "on-시스템-보드" 구현에 마찬가지로 적용된다.
도 3-1은 양면의 예시적인 RDIMM(100)의 전면을 도시하는 블록 다이어그램이고, 도 3-2는 도 3-1의 양면의 예시적인 RDIMM(100)의 후면을 도시하는 블록 다이어그램이다. 도 3-1 및 도 3-2를 동시에 참조하여, RDIMM(100)이 추가로 설명된다.
RDIMM(100)은 예를 들어 PCB 또는 다른 회로 플랫폼과 같은 회로 플랫폼(11)을 포함하며, 회로 플랫폼(11)은 전면 핀들(15-1) 및 후면 핀들(15-2)을 갖고, 그러한 PCB(11)에 결합된 전면 메모리 칩들(123-1), 후면 메모리 칩들(123-2), 전면 랭크-승산기-레지스터-클록-드라이버 칩("제어기")(124-1), 및 후면 제어기(124-2)를 갖는다. 이 예에서, 더 작은 폼 팩터를 제공하기 위해 하나의 더 큰 제어기(124)보다는 2개의 더 작은 제어기(124-1 및 124-2)가 사용된다. 그러나, 다른 구현에서, PCB(11)의 전면 또는 뒷면 상의 단일 제어기가 사용될 수 있다. 또한, 2개의 제어기(124-1 및 124-2)를 사용하는 것은, 아래에 추가로 상세히 설명되는 바와 같이, 별개의 전면 및 뒷면 환경들을 가짐으로써 어드레스, 명령, 제어 및 클록 신호 라우팅과 관련된 복잡성, 즉 경로 길이 매칭을 감소시킬 수 있다. 또한, RDIMM(100)은 직렬 존재 검출 및 온도 센서 칩(125)을 포함할 수 있다.
메모리 칩들(123)은 메모리 모듈당 메모리 밀도의 전체적인 증가를 제공하기 위해 칩당 증가된 메모리 밀도를 위한 멀티-다이 메모리 칩들일 수 있다. 또한, 메모리 칩(123)의 수뿐만 아니라, 메모리 칩당 메모리 다이의 수가 종래의 RDIMM과 비교하여 증가될 수 있다.
대략적으로 그런 면에서, 메모리 칩들(123)의 메모리 다이들은 예를 들어 도 1을 참조하여 설명된 바와 같은, 감소된 부하 배선을 갖는 PCB(11)에 결합될 수 있다. 대략적으로 그런 면에서, 테세라 테크놀로지스, 인크.(Tessera Technologies, Inc.)로부터의 xFD 패키징이 멀티-메모리 다이 xFD 메모리 칩들을 제공하는 데 사용될 수 있다. 따라서, RDIMM(100)은 비교할 만한 종래의 RDIMM과 비교하여 부하 감소된 메모리 모듈일 수 있다. 그러나, 구현에서, RDIMM(100)은, 그러한 감소된 부하 배선을 이용함으로써, 종래의 RDIMM보다 더 많은 메모리 칩을 가질 수 있고, 이에 따라 RDIMM(100)은 메모리 칩이 더 많고 이에 따라 저장 능력이 더 크지만 종래의 RDIMM과 비교할 만한 부하를 가질 수 있다. 또한, 멀티-메모리 다이 메모리 칩들을 포함할 수 있는 그러한 추가적인 메모리 칩들로부터의 부하는 RDIMM(100)의 부하를 비교할 만한 종래의 RDIMM의 부하보다 작도록 감소시키기 위해, 아래에 추가로 상세히 설명되는 바와 같이, 랭크 선택으로 감소될 수 있다.
다시 도 1을 참조하면, 감소된 부하 배선은 종래의 배선보다 더 짧을 수 있으며, 이에 따라 그러한 배선과 관련된 기생 또는 부하 커패시턴스가 더 작을 수 있다. 또한, 감소된 부하 배선은 신호 전파 지연 및/또는 용량성 부하로 인해 더 적은 대기 시간을 가질 수 있다. 감소된 부하 배선은 패드들 또는 핀들(15)의 그룹을 통해 메모리 데이터 버스와 통신하기 위해 회로 플랫폼(11)의 콘택들에 결합하기 위해 메모리 칩(123)의 메모리 다이들(40)의 집적 회로를 그러한 메모리 다이들의 아래쪽 또는 전방 표면들에 인터페이싱하는 와이어 본드들을 포함할 수 있다.
RDIMM(100)의 메모리 칩들(123)에서의 감소된 부하 배선 메모리 다이들(40)의 사용은 종래의 RDIMM들보다 동일한 메모리 채널 상에 더 많은 RDIMM(100)이 있을 수 있다는 것을 의미한다. 또한, RDIMM들(100)은 복잡성이 덜하지만 LRDIMM들에 대해 비교할 만한 성능을 가질 수 있다.
그러나, RDIMM(100)의 부하 인자 또는 부하를 더욱 감소시키기 위해, 아래에 추가로 상세히 설명되는 바와 같이 랭크 승산이 사용될 수 있다. 현재, 메모리 모듈에 인터페이싱하는 칩 선택 신호의 수는 그러한 종래의 메모리 모듈 상의 종래의 메모리 다이의 수로 제한된다. 그러나, RDIMM(100)의 경우, 종래의 메모리 모듈에서보다 더 많은 메모리 다이들(40)이 있을 수 있다. 메모리 다이들(40)의 이러한 증가는 메모리 밀도를 실질적으로 증가시킬 수 있다; 그러나, 예를 들어 메모리 칩들(123)에 대해 도 1의 패키지들(10A 및 10B)과 같은 감소된 부하 메모리 마이크로 전자 패키지들이 사용될 수 있을지라도, 그의 약간의 부하가 존재한다.
동작 동안 부하를 더욱 감소시키기 위해, 한 번에 메모리 칩(123)의 모든 메모리 다이(40)에 액세스하기보다는, 랭크 승산이 메모리 칩(123)의 그러한 메모리 다이들(40)의 서브세트에 액세스하는 데 사용될 수 있다. 이는 예를 들어 RDIMM(100)과 같은 메모리 모듈에 더 많은 메모리 다이(40)가 구현되도록 허용함으로써 메모리 밀도를 훨씬 더욱 촉진할 수 있다.
대략적으로 그런 면에서, 도 4는 예시적인 제어기(124)를 도시하는 블록 다이어그램이다. 제어기(124)는 클록 모듈(133), 호스트 명령/어드레스 인터페이스("IF")(141), 명령 디코더(143), 어드레스 디코더(147), 메모리 명령 인터페이스(145), 및 메모리 어드레스 인터페이스(149)를 포함할 수 있다.
클록 모듈(133)은 클록 버스(53)를 통해 관련된 클록 신호를 제공하기 위해 클록 신호(33)를 수신하도록 결합될 수 있다. 호스트 명령/어드레스 인터페이스(141)는, 앞서 기술한 바와 같이, 메모리 채널을 통해 C/A 신호들(43)을 수신하도록 결합될 수 있다.
C/A 신호들(43) 내의 명령 정보(151)가 호스트 명령/어드레스 인터페이스(141)로부터 명령 디코더(143)로 제공되어, 디코딩된 명령들(153)을 메모리 명령 인터페이스(145)에 제공할 수 있다. 메모리 명령 인터페이스(145)는 예를 들어 판독 또는 기입 명령들과 같은 그러한 디코딩된 명령들(153)을 메모리 칩들(123)의 메모리 다이들(40)에 대한 C/A 버스(131)에 제공할 수 있다. C/A 버스(131)는 아래에 추가로 상세히 설명되는 버스 랭크 선택 신호들일 수 있다.
C/A 신호들(43) 내의 어드레스 정보(155)가 호스트 명령/어드레스 인터페이스(141)로부터 어드레스 디코더(147)로 제공되어, 메모리 칩들(123)의 메모리 다이들(40)에 대한 디코딩된 어드레스들(157)을 메모리 어드레스 인터페이스(149)에 제공할 수 있다. 메모리 어드레스 인터페이스(149)는 메모리 칩들(123)의 메모리 다이들(40)의 메모리 어레이들로부터의 페이지, 블록 또는 다른 판독들 또는 그에 대한 기입들을 위한 어드레스들과 같은 그러한 디코딩된 어드레스들(157)을, 메모리 칩들(123)의 메모리 다이들(40)에 대한 C/A 버스(131)에 제공할 수 있다.
C/A 신호들(43) 내의 칩 선택 정보가 대응하는 어드레스 정보(155) 및 디코딩된 어드레스들(157)과 함께 호스트 명령/어드레스 인터페이스(141)를 통해 메모리 어드레스 인터페이스(149)로 전달될 수 있다. 칩 선택 정보는, 메모리 어드레스 인터페이스(149)의 랭크 승산기 블록(150)에 의해, 메모리 칩들(123)의 메모리 다이들(40)에 대한 C/A 버스(131) 상에 제공하기 위한 랭크 선택 신호들을 생성하는 데 사용될 수 있다.
대략적으로 그런 면에서, 도 5는 예시적인 랭크 승산기 블록(150)에 대한 예시적인 인터페이싱을 도시하는 블록 다이어그램이다. 칩 선택 신호("CS")(152)가 호스트 디바이스로부터 메모리 채널을 통해, 예를 들어 C/A 버스(43)를 통해 호스트 명령/어드레스 인터페이스(141)를 통해 랭크 승산기 블록(150)에 의해 획득될 수 있다. 칩 선택 신호(152)는 메모리 칩들(123) 중에서 현재 명령 및 어드레스 정보에 대해 활성화할 메모리 칩을 선택하기 위해 1보다 큰 양의 정수인 M에 대한 M-비트 신호일 수 있다. 그러나, RDIMM(100)에 대해 제한된 수의 핀이 있을 수 있고, 따라서 칩 선택 신호(152)에 추가적인 비트들을 추가하는 것은 실현 가능하지 않을 수 있다. 또한, 마더보드(51) 상에서 장거리에 걸쳐 고주파수에서 신호를 버싱(busing)하는 것은 상당한 양의 전력을 소비할 수 있으며, 따라서 신호 라인들을 추가하는 것은 더욱 좌절될 수 있다.
M보다 실질적으로 더 큰 정수인 N에 대한 N-비트로 세분성을 증가시키기 위해, 이를테면 예를 들어 본 명세서에서 설명된 바와 같이 선택을 행하기 위한 디코딩된 어드레스들(157) 또는 단지 그의 부분들의, 어드레스 정보가 랭크 승산기 블록(150)에 의해 M-비트 칩 선택 신호(152)에 더하여 획득될 수 있다. 랭크 승산기 블록(150)은 N-비트 랭크 선택 신호("RS")(154)를 생성하기 위해 칩 선택 신호(152) 및 예를 들어 디코딩된 어드레스들(157)로부터의 어드레스 정보를 사용하도록 구성될 수 있으며, 여기서 N-비트 랭크 선택 신호들(154)은 감소된 부하를 제공하기 위해 향상된 선택 세분성을 위해 칩 선택 신호들(152)을 초과한다. 따라서, 사실상 칩 선택 신호들(152)보다 더 많은 랭크 선택 신호(154)가 존재한다. 그러한 N-비트의 랭크 선택 신호(154)는 액세스할 메모리 모듈의 적어도 하나의 메모리 칩(123) 및 그러한 적어도 하나의 메모리 칩(123) 내의 적어도 하나의 메모리 다이(40)를 식별하기 위해 파싱될 수 있다. 랭크 선택 신호들(154)은 C/A 버스(131) 상에서 버싱되어, 예를 들어 바이-랭크(bi-rank), 쿼드-랭크(quad-rank), 또는 다른 레벨-랭크 RDIMM(100)과 같은 멀티-레벨 랭크 레지스터드 메모리 모듈인 RDIMM(100)을 제공할 수 있다. C/A 버스(131)는, 랭크 선택 신호들(154)을 버싱하도록 구성되지만, 앞서 기술한 바와 같이 C/A 버스(31)에 대응할 수 있다.
예를 들어 메모리 채널(39)과 같은 동일한 메모리 채널을 공유하는 RDIMM(100)의 2개 이상의 인스턴스의 경우에, 예를 들어 어드레스 정보 및 명령 정보의 공통 세트뿐만 아니라 칩 선택 신호들(152)의 공통 세트가 존재할 수 있다. 따라서, RDIMM(100)의 그러한 2개 이상의 인스턴스는: 데이터 세트의 상이한 부분들을 각각 그러한 데이터 세트를 저장하기 위해 그러한 메모리 모듈 인스턴스들에 기입하기 위해, 또는 데이터 세트의 상이한 부분들을 각각 그러한 데이터 세트를 검색하기 위해 그러한 메모리 모듈 인스턴스들로부터 판독하기 위해 동시에 동작될 수 있다. 대략적으로 그런 면에서, 동일한 메모리 채널(39) 상의 제1 RDIMM(100) 및 제2 RDIMM(100) 각각으로부터의 메모리 칩들(123)의 제1 서브세트가 랭크 선택 신호들(154)의 각각의 대응하는 세트의 제3 부분에 의해 선택될 수 있는데, 그 이유는 랭크 선택 신호들(154)의 각각의 세트가 칩 선택 신호들(152)의 동일한 세트 및 그러한 메모리 채널(39)을 통해 제공된 어드레스 정보로부터 각각의 제1 및 제2 RDIMM(100) 상에 생성될 수 있기 때문이다. 또한, 그러한 동일한 메모리 채널(39) 상의 그러한 제1 RDIMM(100) 및 그러한 제2 RDIMM(100) 각각의 그러한 메모리 칩들(123)의 그러한 제1 서브세트의 제2 서브세트가 칩 선택 신호들(152)의 그러한 동일한 세트뿐만 아니라 대응하는 어드레스 정보로부터 생성된 랭크 선택 신호들(154)의 각각의 그러한 세트의 제2 부분에 의해 선택될 수 있다. 마지막으로, 그러한 제1 RDIMM(100) 및 제2 RDIMM(100) 각각의 메모리 칩들(123)의 그러한 제2 서브세트 내의 메모리 다이들(40)의 서브세트가 그러한 동일한 칩 선택 신호들(152)뿐만 아니라 대응하는 어드레스 정보로부터 각각 생성된 그러한 랭크 선택 신호들(154)의 제3 부분을 이용하여 선택될 수 있다.
칩 선택 신호들(152)의 칩 선택들만이 제공되는 것보다 랭크 선택 신호들(154)로 랭크들의 더 세밀한 선택 세분성을 갖기 때문에, 다수의 메모리 다이를 갖는 메모리 칩들을 갖는 종래의 RDIMM(19)과 비교하여 감소된 부하, 또는 더 특별히 감소된 부하의 RDIMM(100)이 제공될 수 있다.
메모리 모듈 선택 신호들이 동일한 채널 상의 다수의 메모리 모듈에 대해 사용된다면, 부하 효과는 감소될 수 있지만, 메모리 대역폭 및 추가적인 복잡성의 희생으로 감소될 수 있다. 따라서, 메모리 채널을 공유하는 메모리 모듈들은 관례적으로, 공지된 바와 같이, 예를 들어 페이징되거나 인터리빙되는 것을 포함하여 동시에(in tandem) 동작된다.
도 6은 RDIMM(100)에 대한 예시적인 랭크 선택 시스템을 도시하는 블록 다이어그램이다. 제한이 아니라 예로서 명료함의 목적으로, 단지 2개의 전면 또는 뒷면 메모리 칩(123)이 예시적으로 도시되어 있다. 그러나, 하기의 설명은 단지 2개보다 많은 메모리 칩을 갖는 메모리 모듈에 대한 이러한 예시적인 메모리 칩들보다 많은 것에 적용 가능하다. 또한, 명료함의 목적으로 예시적으로 도시되지는 않았지만, 클록 버스(53)가 메모리 칩(123)의 메모리 다이들(40) 각각에 결합될 수 있다. 게다가, 명료함의 목적으로 예시적으로 도시되지는 않았지만, C/A 버스(31)가 메모리 칩(123)의 메모리 다이들(40) 각각에 결합될 수 있다.
N-비트 랭크 선택 신호(154)의 제1 부분은 예를 들어 전면 및 뒷면 메모리 칩들(123-1 및 123-2) 사이와 같은 제1 선택 신호, 즉 전면/뒷면 선택 신호(161)로서 사용될 수 있다. 이것은 메모리 모듈에 대하여 전역적 선택이다.
N-비트 랭크 선택 신호(154)의 제2 부분은 그러한 전역적으로 선택된 그룹의 세트의 서브세트, 즉 적어도 하나의 메모리 칩을 선택하기 위한 제2 선택 신호로서 사용될 수 있다. 예를 들어, 그러한 제2 선택 신호는 전면 또는 뒷면 메모리 칩들(123) 중 어느 것에 액세스할지를 선택하는 데 사용될 수 있다. 따라서, 이러한 제2 선택 신호는 로컬-칩 선택 신호("LS")(162)이다. N-비트 랭크 선택 신호(154)의 제3 부분은 액세스할 메모리 다이들(40)의 세트의 서브세트, 즉 적어도 하나의 메모리 다이를 선택하기 위한 제3 선택 신호로서, 즉 그러한 제1 및 제2 선택 신호들에 의해 결정된 바와 같은 액세스된 메모리 칩(123)의 다이 선택 신호("DS")(163)로서 사용될 수 있다.
신호들(161, 162, 및 163)이 본 명세서에서 논리 1 또는 논리 0 상태에 응답하여 활성화되도록 구성된 대응하는 메모리 칩들(123) 및 메모리 다이들(40)에 대한 논리 1 또는 논리 0 상태를 갖는 단일 비트 신호들로서 설명될지라도, 다른 구현들에서, 신호들(161, 162, 및 163) 중 하나 이상은 하나 초과의 비트를 가질 수 있다. 대략적으로 그런 면에서, 신호들(161, 162, 및 163) 중 하나 이상의 선택 세분성을 더욱 증가시키기 위해 멀티플렉서들이 사용될 수 있다. 그러나, 본 명세서의 설명으로부터 더 많은 비트를 위해 위쪽으로 스케일링하는 것이 뒤따른다.
제한이 아니라 예로서 명료함의 목적으로, 데이터가 64-비트 블록으로서 RDIMM에 입력되거나 그로부터 출력되고, 각각의 메모리 칩(123)의 데이터 비트 폭이 그것의 2개의 16-비트 메모리 다이(40)의 데이터 버스 폭에 대응하는 32-데이터 비트이고; 각각의 메모리 칩(123)은 4개의 메모리 다이(40)를 포함한다고 가정한다. 따라서, 그러한 예에서, 메모리 칩들(123) 각각은 메모리 다이들(40-1 내지 40-4)의 세트를 포함할 수 있다. 이러한 메모리 다이들(40) 각각은 다이-로컬 데이터 버스(164)를 가질 수 있고, 각각의 그러한 다이-로컬 데이터 버스(164)는 16-데이터 비트 폭일 수 있다. 4개의 그러한 다이-로컬 데이터 버스(164) 모두는 32-비트 폭 데이터 버스인 메모리 칩(123)의 칩-로컬 데이터 버스(165)에 결합될 수 있다. 따라서 한 쌍의 메모리 칩(123)은 64-비트 폭 데이터 버스인 모듈-로컬 데이터 버스(166)에 결합된 그들 각자의 32-비트 폭 데이터 버스들을 가질 수 있다. 요약하면, 메모리 칩 데이터 버스들은 메모리 다이 데이터 버스들보다 더 큰 데이터 버스 폭을 가지며, 메모리 모듈 데이터 버스는 개개의 메모리 칩 데이터 버스들보다 더 큰 데이터 버스 폭을 갖는다.
예를 들어, 전면 또는 뒷면 메모리 칩들(123-1 또는 123-2) 중 어느 하나를 선택한 후에, 전면 메모리 칩들(123-1)이 선택된다고 상정한다. 선택은 이 예에서 한 쌍의 메모리 칩(123-1)과 같은 2개의 메모리 칩(123-1)이, 각각이 32-비트의 데이터를 64-비트 데이터 버스(166)에 제공하기 위해 RDIMM(100) 상에서 액세스될 것일 수 있다. 액세스될 그러한 2개의 메모리 칩(123-1) 각각 내에서, 선택은 이 예에서 2개의 메모리 다이(40)가, 각각이 16-비트의 데이터를 32-비트 폭 데이터 버스(165)에 제공하기 위해 액세스될 것일 수 있다.
따라서, 이 예에서와 같이, RDIMM(100)의 부하는 다이-로컬 버스들(164)의 세트의 서브세트뿐만 아니라 대응하는 메모리 다이들만을 액세스된 메모리 칩에 대해 한 번에 활성이 되게 함으로써 감소될 수 있다. 또한, RDIMM(100)의 부하는 칩-로컬 버스들(165)의 세트의 서브세트뿐만 아니라 대응하는 메모리 칩들만을 액세스된 메모리 모듈의 메모리 칩들의 액세스된 서브세트에 대해 한 번에 활성이 되게 함으로써 감소될 수 있다.
예로서 명료함의 목적으로 특정한 비트 폭들, 메모리 다이들의 수들, 및 메모리 칩들의 수들(그의 그룹들을 포함함)이 설명되었지만, 이들 값 또는 다른 값들이 다른 구현들에서 사용될 수 있다는 것을 이해해야 한다. 예를 들어, 16-비트 폭 데이터 버스들을 형성하기 위해 메모리 다이들(40)로부터 8-비트 폭 출력들이 획득될 수 있고, 4개의 16-비트 폭 데이터 버스가 64-비트 폭 데이터 버스를 제공하는 데 사용될 수 있다. 메모리 다이들(40)이 패드들(15)에 결합될 수 있고, 이 패드들(15)은 예를 들어 x1, x16 등, PCIe2, PCIe3 등의 인터페이스와 같은 미리 결정된 인터페이스에 따라서 배열될 수 있다.
일반적으로, RDIMM(100)의 부하는 RDIMM(100)의 적어도 2개의 인스턴스가 2개의 LRDIMM의 성능과 적어도 비슷한 성능으로 동일한 메모리 채널을 공유하게 하기에 충분히 감소될 수 있다. RDIMM(100)의 구현이 전면 및 뒷면 상의 적어도 64-비트의 데이터와 같은 듀얼-랭크 모듈일 수 있지만, RDIMM(100)은 쿼드-랭크 모듈, 즉 전면 및 뒷면 상의 적어도 2개의 64-비트의 데이터일 수 있다. 구현에서, "부하 인자"가 4 이하일 수 있는데, 즉 동일한 메모리 채널 상의 RDIMM(100)의 적어도 2개의 인스턴스를 지원하기 위해 데이터를 버퍼링하기 위한 데이터 또는 메모리 버퍼들(41)과 같은 데이터 버퍼가 없다. 또한, 구현에서, 동일한 메모리 채널 상의 RDIMM(100)의 적어도 2개의 인스턴스로 적어도 2400 MT/s(메가트랜스퍼/초)의 데이터 전송 레이트 또는 속도를 지원하기에 충분히 부하가 감소될 수 있다.
도 7은 예시적인 메모리 선택 흐름(700)을 도시하는 흐름도이다. 메모리 선택 흐름(700)이 도 1 내지 도 7을 동시에 참조하여 추가로 설명된다. 701에서, 복수의 메모리 칩을 갖는 RDIMM(100)에 의해, 예를 들어 C/A 신호들(43)의 칩 선택 신호들(152)을 통해, 칩 선택 정보가 메모리 채널(39)을 통해, 그러한 메모리 채널(39)을 통해 대응하는 어드레스 정보(155)와 함께 획득될 수 있다. 다시, RDIMM(100)은 비교할 만한 종래의 RDIMM과 비교하여 부하 감소된 RDIMM이다. 또한, 701에서의 이러한 획득은 711에서 그러한 메모리 채널(39)을 공유하는 제1 RDIMM(100)과 제2 RDIMM(100) 둘 모두에 의해 획득하는 것을 포함할 수 있다.
702에서, 선택의 세분성을 그러한 칩 선택 정보 단독보다 크도록 증가시키기 위해, 예를 들어 랭크 승산기 블록(150)에 의해, 그러한 칩 선택 정보 및 어드레스 정보가, 랭크 선택 신호들(154)을 통해 제공된 것과 같은, 랭크 선택 정보로 변환될 수 있다. 다시 말해서, 랭크 선택 신호들(154)의 세분성 또는 수는, 각각, 칩 선택 신호들(152)의 세분성 또는 수보다 세밀하거나 더 크다. 또한, 702에서의 칩 선택 정보 및 어드레스 정보의 랭크 선택 정보로의 이러한 변환은 712에서 그러한 메모리 채널(39)을 공유하는 제1 RDIMM(100)과 제2 RDIMM(100) 둘 모두에 의해 획득하는 것을 포함할 수 있다.
703에서, 제1 및 제2 RDIMM(100) 중 하나 또는 둘 모두와 같은 메모리 모듈의 메모리 칩들(123)의 제1 서브세트가, 이를테면 예를 들어 F/R 신호(161)를 통해, 그러한 랭크 선택 정보의 제1 부분을 사용하여 선택될 수 있다. 704에서, 그러한 제1 서브세트의 제2 서브세트가, 이를테면 예를 들어 LS 신호(162)를 통해, 그러한 랭크 선택 정보의 제2 부분을 사용하여 선택될 수 있다. 705에서, 그러한 제2 서브세트 내의 그러한 메모리 칩들(123) 각각의 메모리 다이들(40)의 서브세트가, 이를테면 예를 들어 DS 신호(163)를 통해, 그러한 랭크 선택 정보의 제3 부분을 사용하여 선택될 수 있다.
전술한 것이 본 발명의 하나 이상의 태양에 따른 예시적인 실시예(들)를 기술하지만, 본 발명의 하나 이상의 태양에 따른 다른 및 추가 실시예(들)가 하기의 청구항(들) 및 그의 등가물에 의해 결정되는 본 발명의 범주로부터 벗어남이 없이 안출될 수 있다. 단계들을 나열하는 청구항(들)은 단계들의 임의의 순서를 암시하지 않는다. 상표들은 그들 각자의 소유주들의 재산이다.

Claims (20)

  1. 메모리 모듈로서,
    회로 플랫폼;
    상기 회로 플랫폼에 결합된 복수의 메모리 칩들로서,
    상기 복수의 메모리 칩들의 각각의 메모리 칩은 각각 복수의 메모리 다이들을 갖는, 상기 복수의 메모리 칩들;
    상기 회로 플랫폼에 결합되고, 메모리 칩의 상기 복수의 메모리 다이들과 통신하기 위해 상기 복수의 메모리 칩들에 추가로 결합된 적어도 하나의 제어기
    를 포함하며,
    상기 적어도 하나의 제어기는 칩 선택 신호들을 수신하여 상기 칩 선택 신호들을 초과하는 복수의 랭크 선택 신호들을 제공하기 위한 것이고,
    상기 복수의 메모리 다이들은 메모리 채널을 통해 통신하기 위해 상기 회로 플랫폼을 결합하기 위해 감소된 부하를 위해 상기 복수의 메모리 칩들 내의 와이어 본드들과 결합되고,
    상기 부하는 상기 메모리 모듈의 적어도 2개의 인스턴스들이 상기 메모리 채널을 공유하게 하기에 충분히 감소되는, 메모리 모듈.
  2. 제1항에 있어서, 상기 메모리 모듈은 레지스터드 듀얼 인라인 메모리 모듈인, 메모리 모듈.
  3. 제1항에 있어서, 상기 메모리 모듈은 쿼드-랭크 메모리 모듈인, 메모리 모듈.
  4. 제1항에 있어서, 상기 부하와 관련된 부하 인자는 상기 메모리 채널 상의 상기 메모리 모듈의 상기 적어도 2개의 인스턴스들을 지원하기 위해 데이터를 버퍼링하지 않는 4 이하인, 메모리 모듈.
  5. 제1항에 있어서, 상기 복수의 메모리 칩들 내의 상기 와이어 본드들은 상기 메모리 채널과의 통신을 위해 상기 회로 플랫폼에 결합하기 위해 상기 복수의 메모리 다이들의 아래쪽 표면들에 결합된 상기 복수의 메모리 다이들의 집적 회로를 인터페이싱하기 위한 것인, 메모리 모듈.
  6. 제1항에 있어서, 상기 복수의 랭크 선택 신호들은
    상기 복수의 메모리 칩들의 제1 서브세트;
    상기 복수의 메모리 칩들의 상기 제1 서브세트의 제2 서브세트; 및
    상기 복수의 메모리 칩들의 상기 제2 서브세트 내의 상기 복수의 메모리 다이들의 서브세트를 선택하기 위한 것인, 메모리 모듈.
  7. 제1항에 있어서, 상기 부하는 상기 메모리 채널 상의 상기 메모리 모듈의 상기 적어도 2개의 인스턴스들로 적어도 2400 메가트랜스퍼/초의 데이터 전송 레이트를 지원하기 위한 것인, 메모리 모듈.
  8. 제7항에 있어서, 상기 메모리 모듈은 상기 메모리 채널 상의 상기 메모리 모듈의 상기 적어도 2개의 인스턴스들을 지원하기 위한 데이터 버퍼들이 없는 감소된 부하를 갖는, 메모리 모듈.
  9. 제1항에 있어서, 상기 적어도 하나의 제어기는 상기 랭크 선택 신호들을 제공하기 위해 상기 칩 선택 신호들 및 대응하는 어드레스 정보를 수신하도록 결합된 랭크 승산기 블록을 포함하는, 메모리 모듈.
  10. 제9항에 있어서, 상기 어드레스 정보는 상기 메모리 채널을 통해 획득 가능한 디코딩된 어드레스들의 적어도 부분들을 포함하는, 메모리 모듈.
  11. 제9항에 있어서,
    상기 복수의 메모리 다이들은 대응하는 제1 데이터 버스들을 갖고,
    상기 복수의 메모리 칩들은 대응하는 제2 데이터 버스들을 갖고,
    상기 제2 데이터 버스들 각각은 상기 제1 데이터 버스들 각각보다 더 큰 데이터 버스 폭을 갖는, 메모리 모듈.
  12. 제11항에 있어서, 상기 메모리 모듈은 상기 메모리 채널을 통해 통신하기 위해 상기 제2 데이터 버스들 각각보다 더 큰 데이터 버스 폭을 갖는 데이터 버스를 갖는, 메모리 모듈.
  13. 시스템으로서,
    메모리 채널을 위한 메모리 버스를 갖는 마더보드;
    상기 마더보드에 결합된 프로세서;
    상기 메모리 채널을 통해 통신하기 위해 상기 메모리 버스에 결합된 제1 메모리 모듈;
    상기 메모리 채널을 통해 통신하기 위해 상기 메모리 버스에 결합된 제2 메모리 모듈
    을 포함하며,
    상기 제1 메모리 모듈 및 상기 제2 메모리 모듈 각각은
    회로 플랫폼;
    상기 회로 플랫폼에 결합된 복수의 메모리 칩들로서,
    상기 복수의 메모리 칩들의 각각의 메모리 칩은 각각 복수의 메모리 다이들을 갖는, 상기 복수의 메모리 칩들;
    상기 회로 플랫폼에 결합되고, 메모리 칩의 상기 복수의 메모리 다이들과 통신하기 위해 상기 복수의 메모리 칩들에 추가로 결합된 적어도 하나의 제어기
    를 포함하며,
    상기 적어도 하나의 제어기는 통신된 상기 메모리 버스를 통해 칩 선택 신호들을 수신하여 상기 메모리 모듈 내에 상기 칩 선택 신호들을 초과하는 복수의 랭크 선택 신호들을 제공하기 위한 것이고,
    상기 복수의 메모리 다이들은 상기 메모리 채널을 통해 통신하기 위해 상기 회로 플랫폼을 결합하기 위해 감소된 부하를 위해 상기 복수의 메모리 칩들 내의 와이어 본드들과 결합되고,
    상기 부하는 적어도 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈이 상기 메모리 채널을 공유하게 하기에 충분히 감소되는, 시스템.
  14. 제13항에 있어서, 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈 각각은 레지스터드 듀얼 인라인 메모리 모듈인, 시스템.
  15. 제13항에 있어서, 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈 각각에 대한 상기 부하와 관련된 부하 인자는 상기 메모리 채널 상의 상기 적어도 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈을 지원하기 위해 데이터를 버퍼링하지 않는 4 이하인, 시스템.
  16. 제13항에 있어서, 상기 복수의 랭크 선택 신호들은
    상기 제1 메모리 모듈 및 상기 제2 메모리 모듈 각각으로부터의 상기 복수의 메모리 칩들의 제1 서브세트;
    상기 제1 메모리 모듈 및 상기 제2 메모리 모듈 각각의 상기 복수의 메모리 칩들의 상기 제1 서브세트의 제2 서브세트; 및
    상기 제1 메모리 모듈 및 상기 제2 메모리 모듈 각각의 상기 복수의 메모리 칩들의 상기 제2 서브세트 내의 상기 복수의 메모리 다이들의 서브세트를 선택하기 위한 것인, 시스템.
  17. 제13항에 있어서, 상기 적어도 하나의 제어기는 상기 랭크 선택 신호들을 제공하기 위해 상기 칩 선택 신호들 및 대응하는 어드레스 정보를 수신하도록 결합된 랭크 승산기 블록을 포함하는, 시스템.
  18. 방법으로서,
    복수의 메모리 칩들을 갖는 부하 감소된 메모리 모듈에 의해 메모리 채널로부터 칩 선택 정보 및 어드레스 정보를 획득하는 단계; 및
    선택의 세분성(granularity)을 상기 칩 선택 정보 단독보다 크도록 증가시키기 위해 상기 칩 선택 정보 및 상기 어드레스 정보를 랭크 선택 정보로 변환하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 랭크 선택 정보의 제1 부분을 사용하여 상기 부하 감소된 메모리 모듈의 상기 복수의 메모리 칩들의 제1 서브세트를 선택하는 단계;
    상기 랭크 선택 정보의 제2 부분을 사용하여 상기 제1 서브세트로부터 상기 복수의 메모리 칩들의 제2 서브세트를 선택하는 단계; 및
    상기 랭크 선택 정보의 제3 부분을 사용하여 상기 제2 서브세트 내의 상기 복수의 메모리 칩들 각각의 복수의 메모리 다이들의 서브세트를 선택하는 단계를 추가로 포함하는, 방법.
  20. 제19항에 있어서,
    상기 부하 감소된 메모리 모듈은 제1 메모리 모듈이고,
    상기 메모리 채널로부터 상기 칩 선택 정보 및 상기 어드레스 정보를 획득하는 단계는 상기 제1 메모리 모듈 및 제2 메모리 모듈에 의해 이루어지며, 상기 제2 메모리 모듈은 상기 제1 메모리 모듈과 동일하고, 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈은 상기 메모리 채널을 공유하며,
    상기 칩 선택 정보 및 상기 어드레스 정보를 상기 랭크 선택 정보로 변환하는 단계는 상기 제1 메모리 모듈과 상기 제2 메모리 모듈 둘 모두에서 이루어지는, 방법.
KR1020177029185A 2015-03-12 2016-03-09 감소된 부하 메모리 모듈 KR20170128459A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/645,811 US9640236B2 (en) 2015-03-12 2015-03-12 Reduced load memory module using wire bonds and a plurality of rank signals
US14/645,811 2015-03-12
PCT/US2016/021458 WO2016145012A1 (en) 2015-03-12 2016-03-09 Reduced load memory module

Publications (1)

Publication Number Publication Date
KR20170128459A true KR20170128459A (ko) 2017-11-22

Family

ID=55588609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177029185A KR20170128459A (ko) 2015-03-12 2016-03-09 감소된 부하 메모리 모듈

Country Status (4)

Country Link
US (2) US9640236B2 (ko)
KR (1) KR20170128459A (ko)
TW (1) TW201705133A (ko)
WO (1) WO2016145012A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9841922B2 (en) * 2016-02-03 2017-12-12 SK Hynix Inc. Memory system includes a memory controller
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
KR20210033593A (ko) 2019-09-18 2021-03-29 삼성전자주식회사 메모리 모듈 및 그것의 동작 방법
KR20210046454A (ko) * 2019-10-18 2021-04-28 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20230074412A (ko) 2021-11-16 2023-05-30 르네사스 일렉트로닉스 아메리카 인크. 칩 셀렉트 루프백을 갖는 레지스터 클락 드라이버

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6487102B1 (en) 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
US7289386B2 (en) * 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7266639B2 (en) * 2004-12-10 2007-09-04 Infineon Technologies Ag Memory rank decoder for a multi-rank Dual Inline Memory Module (DIMM)
US9171585B2 (en) * 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8966208B2 (en) 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
US8680684B2 (en) * 2012-01-09 2014-03-25 Invensas Corporation Stackable microelectronic package structures
US9426916B1 (en) * 2012-08-11 2016-08-23 Netlist, Inc. Arrangement of memory devices in a multi-rank memory module
US9368477B2 (en) * 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
KR102021077B1 (ko) * 2013-01-24 2019-09-11 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US9361254B2 (en) 2013-08-09 2016-06-07 Nvidia Corporation Memory device formed with a semiconductor interposer
US10223299B2 (en) * 2013-12-18 2019-03-05 Rambus Inc. High capacity memory system with improved command-address and chip-select signaling mode
US9600413B2 (en) * 2013-12-24 2017-03-21 Intel Corporation Common platform for one-level memory architecture and two-level memory architecture

Also Published As

Publication number Publication date
WO2016145012A1 (en) 2016-09-15
US10007622B2 (en) 2018-06-26
TW201705133A (zh) 2017-02-01
US20170212848A1 (en) 2017-07-27
US9640236B2 (en) 2017-05-02
US20160267954A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
US10007622B2 (en) Method for reduced load memory module
US11994982B2 (en) Memory module with distributed data buffers
US7072201B2 (en) Memory module
US6982892B2 (en) Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
US20190191561A1 (en) Load reduced memory module
US20070290333A1 (en) Chip stack with a higher power chip on the outside of the stack
US20060129712A1 (en) Buffer chip for a multi-rank dual inline memory module (DIMM)
US7112884B2 (en) Integrated circuit having memory disposed thereon and method of making thereof
US20170097790A1 (en) Memory module and semiconductor memory system including the same
KR101737591B1 (ko) 공동-지원을 갖는 마이크로전자 패키지 및 마이크로전자 조립체
KR20150132523A (ko) 인-패키지 플라이-바이 시그널링
US11500796B2 (en) Device for interfacing between memory device and memory controller, package and system including the device
KR20080068934A (ko) 메모리 시스템
CN106649170B (zh) 能够采集高速信号的电子系统和电子设备
US20150016045A1 (en) Memory assembly with processor matching pin-out
JP4695361B2 (ja) 積層型メモリモジュールおよびメモリシステム
TW201517325A (zh) 具有記憶體的系統級封裝記憶體模組
US20240202145A1 (en) Memory Die Interconnections to Physical Layer Interfaces
JP2003224225A (ja) 半導体装置及び半導体記憶装置
US9595511B1 (en) Microelectronic packages and assemblies with improved flyby signaling operation
KR20140086781A (ko) 메모리 장치 및 이를 포함하는 메모리 모듈
US20090141581A1 (en) Semiconductor Memory Arrangement and System
JPH10303362A (ja) メモリシステム

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right