KR20140086781A - 메모리 장치 및 이를 포함하는 메모리 모듈 - Google Patents

메모리 장치 및 이를 포함하는 메모리 모듈 Download PDF

Info

Publication number
KR20140086781A
KR20140086781A KR1020130026948A KR20130026948A KR20140086781A KR 20140086781 A KR20140086781 A KR 20140086781A KR 1020130026948 A KR1020130026948 A KR 1020130026948A KR 20130026948 A KR20130026948 A KR 20130026948A KR 20140086781 A KR20140086781 A KR 20140086781A
Authority
KR
South Korea
Prior art keywords
memory
buffer chip
input
chip
data queue
Prior art date
Application number
KR1020130026948A
Other languages
English (en)
Inventor
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/072,195 priority Critical patent/US20140189227A1/en
Publication of KR20140086781A publication Critical patent/KR20140086781A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명의 하나의 실시형태에 따른 메모리 모듈은 복수의 메모리 장치를 포함하는 메모리 모듈에 있어서, 상기 복수의 메모리 장치들 각각은 복수의 메모리 칩들 및 상기 복수의 메모리 칩들과 연결되는 버퍼 칩을 포함하고, 상기 복수의 메모리 칩들과 상기 버퍼 칩은 적층되고, 상기 버퍼 칩의 제1 입출력 포트는 외부 장치와 직렬로 연결되고, 상기 버퍼 칩의 제2 입출력 포트는 상기 복수의 메모리 칩들 각각의 입출력 포트와 병렬로 연결된다. 따라서, 본 발명의 실시 예에 따른 메모리 모듈은 랭크들 간 동일한 레이턴시를 제공할 수 있다. 또한, 메모리 모듈은 용량성 부하 효과를 감소시킬 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 모듈{MEMORY DEVICE AND MEMORY MODULE HAVING THE SAME}
본 발명은 메모리 장치(memory device) 및 이를 포함하는 메모리 모듈(memory module)에 관한 것으로, 보다 상세하게는 복수의 DRAM들과 버퍼칩을 적층하는 멀티칩 패키지으로 구현된 메모리 장치 및 이를 포함하는 메모리 모듈에 관한 것이다.
메모리 시스템의 성능을 향상시키기 위하여는 설계자는 메모리 모듈의 용량을 증가시키거나 메모리 모듈의 동작 주파수를 높여야 한다. 즉, 메모리 시스템의 성능을 향상시키기 위하여 메모리 모듈로 연결되는 데이터 버스의 동작 주파수를 높이고 데이터 버스에 복수의 메모리를 병렬로 연결하는 방법이 있다. 하지만 데이터 버스에 병렬로 연결된 메모리의 입력단의 용량성 부하 성분에 의하여 동작 주파수를 높이는데 물리적 한계가 있다. 따라서 용량성 부하 효과를 감소시키면서 메모리의 용량을 증가시키기 위하여 복수의 메모리를 연결하는 새로운 방법이 필요하다.
본 발명의 하나의 목적은 복수의 메모리 모듈들을 장착한 메모리 시스템에서 용량성 부하를 감소시킬 수 있는 메모리 장치를 제공하는 것이다.
또한 본 발명의 다른 목적은 상기 메모리 장치를 복수 개 구비하는 메모리 모듈을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 장치는 복수의 메모리 칩들 및 상기 복수의 메모리 칩들과 연결되는 버퍼 칩을 포함하고, 상기 복수의 메모리 칩들과 상기 버퍼 칩은 적층되고, 상기 버퍼 칩의 제1 입출력 포트는 외부 장치와 직렬로 연결되고, 상기 버퍼 칩의 제2 입출력 포트는 상기 복수의 메모리 칩들 각각의 입출력 포트와 병렬로 연결된다.
실시 예에 따라, 상기 메모리 칩은 DRAM을 포함하고, 상기 DRAM과 상기 버퍼 칩은 동일한 메모리 공정으로 제조된 메모리 칩이고, 상기 버퍼 칩은 페일된 메모리 셀 영역을 포함한다.
실시 예에 따라, 상기 버퍼 칩은 8개의 입출력 버퍼들을 포함하고, 상기 8개의 입출력 버퍼들 각각은 페일된 메모리 셀 영역을 전기적으로 분리시키는 이퓨즈(e-fuse)를 포함한다.
실시 예에 따라, 상기 메모리 칩 및 상기 버퍼 칩 각각은 상기 8개의 입출력 버퍼들 각각에 연결된 제1 내지 제8 데이터 큐를 포함한다.
실시 예에 따라, 상기 외부 장치는 메모리 컨트롤러를 포함하고, 상기 버퍼 칩의 제1 내지 4 데이터 큐는 상기 메모리 컨트롤러로 연결되고, 상기 버퍼 칩의 제5 데이터 큐는 상기 복수의 메모리 칩들 각각의 제1 데이터 큐로 연결되고, 상기 버퍼 칩의 제6 데이터 큐는 상기 복수의 메모리 칩들 각각의 제2 데이터 큐로 연결되고, 상기 버퍼 칩의 제7 데이터 큐는 상기 복수의 메모리 칩들 각각의 제3 데이터 큐로 연결되고, 상기 버퍼 칩의 제8 데이터 큐는 상기 복수의 메모리 칩들 각각의 제4 데이터 큐로 연결된다.
실시 예에 따라, 상기 버퍼 칩은 상기 제1 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제1 안티퓨즈, 상기 제2 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제2 안티퓨즈, 상기 제1 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제3 안티퓨즈 및 상기 제1 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제4 안티퓨즈를 더 포함한다.
실시 예에 따라, 상기 버퍼 칩의 입출력 버퍼는 정상적으로 동작한다.
실시 예에 따라, 상기 복수의 메모리 칩들 각각은 상기 버퍼 칩을 통하여 외부의 메모리 컨트롤러로 연결된다.
본 발명의 다른 하나의 실시형태에 따른 메모리 모듈은 복수의 메모리 장치를 포함하는 메모리 모듈에 있어서, 상기 복수의 메모리 장치들 각각은 복수의 메모리 칩들 및 상기 복수의 메모리 칩들과 연결되는 버퍼 칩을 포함하고, 상기 복수의 메모리 칩들과 상기 버퍼 칩은 적층되고, 상기 버퍼 칩의 제1 입출력 포트는 외부 장치와 직렬로 연결되고, 상기 버퍼 칩의 제2 입출력 포트는 상기 복수의 메모리 칩들 각각의 입출력 포트와 병렬로 연결된다.
실시 예에 따라, 상기 메모리 칩은 DRAM을 포함하고, 상기 DRAM과 상기 버퍼 칩은 동일한 메모리 공정으로 제조된 메모리 칩이고, 상기 버퍼 칩은 페일된 메모리 셀 영역을 포함한다.
실시 예에 따라, 상기 버퍼 칩은 8개의 입출력 버퍼들을 포함하고, 상기 8개의 입출력 버퍼들 각각은 페일된 메모리 셀 영역을 전기적으로 분리시키는 이퓨즈(e-fuse)를 포함한다.
실시 예에 따라, 상기 메모리 칩 및 상기 버퍼 칩 각각은 상기 8개의 입출력 버퍼들 각각에 연결된 제1 내지 제8 데이터 큐를 포함한다.
실시 예에 따라, 상기 외부 장치는 메모리 컨트롤러를 포함하고, 상기 버퍼 칩의 제1 내지 4 데이터 큐는 상기 메모리 컨트롤러로 연결되고, 상기 버퍼 칩의 제5 데이터 큐는 상기 복수의 메모리 칩들 각각의 제1 데이터 큐로 연결되고, 상기 버퍼 칩의 제6 데이터 큐는 상기 복수의 메모리 칩들 각각의 제2 데이터 큐로 연결되고, 상기 버퍼 칩의 제7 데이터 큐는 상기 복수의 메모리 칩들 각각의 제3 데이터 큐로 연결되고, 상기 버퍼 칩의 제8 데이터 큐는 상기 복수의 메모리 칩들 각각의 제4 데이터 큐로 연결된다.
실시 예에 따라, 상기 메모리 장치는 상기 복수의 메모리 칩들과 상기 버퍼 칩이 적층된 멀티칩 패키지로 구현된다.
실시 예에 따라, 상기 메모리 모듈은 RDIMM 및 LRDIMM 중 어느 하나를 포함한다.
본 발명의 실시 예에 따른 메모리 모듈은 랭크들 간에 동일한 레이턴시를 제공할 수 있고, 용량성 부하 효과를 감소시킬 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 시스템은 랭크들 간에 동일한 레이턴시를 제공할 수 있고, 용량성 부하 효과를 감소시킬 수 있는 메모리 모듈을 제공한다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 모듈(100)를 도시한 블록도이다.
도 2는 일반적인 DIMM(200)을 도시한다.
도 3는 도 1에 도시된 메모리 장치(10)의 내부를 도시한다.
도 4은 도 3에 도시된 메모리 장치(10)를 포함하는 웨이퍼를 도시한다.
도 5은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 도시한 블록도이다.
도 6은 도 5에 도시된 버퍼 칩(5)을 상세히 도시한다.
도 7a 내지 도 7d는 도 4에 도시된 메모리 장치(10)의 입출력을 상세히 도시한다.
도 8은 도 1에 도시된 메모리 모듈(100)을 포함하는 메인 보드(main board; 3100)를 도시한다.
도 9은 도 3에 도시된 메모리 장치(10)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 10은 도 3에 도시된 메모리 장치(10)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 11는 도 3에 도시된 메모리 장치(10)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 모듈(100)를 도시한 블록도이다.
도 1을 참조하면, 메모리 모듈(100)은 16개의 메모리 장치(10)들로 구성될 것이다. 16개의 메모리 장치(10)들 각각은 4 비트 단위로 데이터를 입출력할 것이다. 따라서, 메모리 모듈(100)은 64 비트(bit)의 입출력을 가질 것이다. 실시 예에 따라, 메모리 모듈(100)은 주로 서버(server)에 사용되는 RDIMM(registered dual in line memory module) 또는 LRDIMM(load-reduced dual in line memory module)로 구현될 것이다.
일반적으로, 메모리 모듈(100)의 한 면에만 메모리 장치(10)들이 장착된 것을 SIMM(single in line memory module)이라 하고, 양 면에 메모리 장치(10)들이 장착된 것을 DIMM(dual in line memory module)이라 한다. 복수의 메모리 장치(10)들이 장착된 메모리 모듈(100)의 한 면을 랭크(rank)라 한다.
실시 예에 따라, 메모리 모듈(100)는 노트북(notebook) 컴퓨터에 사용되는 SO-DIMM(small outline dual in-line memory module) 및 Micro-DIMM(micro dual in-line memory module)이 있고, 퍼스널 컴퓨터(personal computer)에 사용되는 DIMM(dual in line memory module) 및 서버(server)에 사용되는 RDIMM(registered dual in line memory module), LRDIMM(load reduced dual in line memory module) 등을 포함할 것이다.
다시 도 1을 참조하면, 메모리 장치(10)는 메모리 용량을 높이기 위하여 복수의 DRAM(dynamic random access memory)들을 적층하는 멀티칩 패키지(multi-chip package)로 구현될 것이다. 멀티칩 패키지로 구현된 메모리 장치(10)는 도 3을 통하여 상세히 설명될 것이다.
도 2는 일반적인 DIMM(200)을 도시한다.
도 2를 참조하면, DIMM(200)은 8개의 DRAM들을 포함할 것이다. 제1 내지 제8 DRAM 각각은 8비트의 데이터 큐(data queue)들을 구비할 것이다. 따라서, DIMM(200)의 입출력은 64비트로 구성될 것이다.
이에 반하여, 본 발명의 실시 예에 따른 메모리 모듈(100)은 16개의 DRAM으로 구성될 것이다. 즉, 메모리 모듈(100)은 LRDIMM으로 구현될 것이다. 16개의 DRAM들 각각은 8비트의 데이터 큐들을 구비할 것이다. 그리고, 16개의 DRAM들 각각은 8비트의 데이터 큐들 중 4비트의 데이터 큐들만이 활용될 것이다. 따라서, DIMM(200) 및 본 발명의 실시 예에 따른 메모리 모듈(100)의 입출력은 64비트로 동일할 것이다.
도 3는 도 1에 도시된 메모리 장치(10)의 내부를 도시한다.
도 3를 참조하면, 메모리 장치(10)는 멀티칩 패키지(multi-chip package)로 구현될 것이다. 메모리 장치(10)는 복수의 메모리 칩들과 버퍼 칩을 적층하여 구현될 것이다. 실시 예로서, 메모리 칩은 DRAM(dynamic random access memory)으로 구현될 것이다.
구체적으로, 메모리 장치(10)는 제1 내지 제4 DRAM(1-4), 제1 내지 제4 DRAM(1-4) 각각과 외부의 메모리 컨트롤러를 연결하기 위한 버퍼(buffer; 5) 그리고 제1 내지 제4 DRAM(1-4) 및 버퍼(5)를 적층하기 위한 기판(substrate; 6)을 포함할 것이다.
제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)은 와이어(wire)를 통하여 기판(6)로 연결될 것이다. 기판(6) 상부에는 제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)이 적층될 것이다. 제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)의 연결은 도 5 내지 도 7d를 통하여 상세히 설명될 것이다.
또한, 기판(6) 하부에는 외부의 호스트(즉, 메모리 컨트롤러)와 연결하기 위한 솔더 볼(solder ball)들이 장착될 것이다. 실시 예에 따라, 기판(6)은 PCB(printed circuit board)로 구현될 것이다.
버퍼 칩(5)는 제1 내지 제4 DRAM(1-4)과 동일한 DRAM 공정으로 제조될 것이다. 즉, 버퍼 칩(5)는 DRAM을 제조하기 위한 웨이퍼(wafer)에서 페일(fail)된 칩으로 구현할 것이다. 따라서, 버퍼 칩(5)를 제조하기 위한 추가적인 비용은 발생하지 않을 것이다. 버퍼 칩(5)는 도 4 내지 도 6를 통하여 상세히 설명될 것이다.
또한, 본 발명의 실시 예에 따른 메모리 장치(10)는 메모리 용량을 증가시키기 위하여 4개 이상의 DRAM들을 포함하도록 구성될 수 있다.
도 4은 도 3에 도시된 메모리 장치(10)를 포함하는 웨이퍼를 도시한다.
도 3 및 도 4을 참조하면, 메모리 장치(10)를 제조하기 위한 웨이퍼(wafer)가 도시된다. 실시 예에 따라, 메모리 장치(10)는 DRAM으로 구현될 것이다.
웨이퍼에서 굿 다이(good die; GD)는 DRAM으로 패키징(packaging)될 것이고, 페일 다이(fail die; FD)는 폐기될 것이다.
일반적으로, DRAM을 제조하기 위한 웨이퍼(wafer)의 수율(yield)은 90% 정도일 것이다. 따라서, 폐기되는 페일 다이(FD)는 약 10% 정도일 것이다. 본 발명의 실시 예에 따른 메모리 장치(10)는 페일 다이(FD)를 버퍼 칩(5)으로 사용한다.
DRAM의 페일 다이(FD)는 메모리 셀의 불량이 대부분이다. 왜냐하면, DRAM의 불량은 DRAM의 칩 면적에 비례하기 때문이다. 따라서, 대부분의 페일 다이(FD)의 입출력 버퍼(inout buffer)는 정상적으로 동작할 것이다. 즉, 본 발명의 실시 예에 따른 버퍼 칩(5)은 페일 다이(FD)들 중 입출력 버퍼가 정상적으로 동작하는 것만이 사용될 것이다.
예를 들면, DRAM이 정상 동작하는 경우 DRAM으로 사용되고, DRAM이 정상 동작하지 않는 경우 버퍼 칩으로 사용되도록 설계자는 DRAM의 데이터 버퍼(data buffer)를 설계할 것이다. 그리고, 설계자는 DRAM이 페일된 경우 DRAM을 버퍼 칩으로 동작하도록 설정을 변경할 것이다. 이러한 변경을 위하여 MRS(mode register set) 또는 이퓨즈(e-Fuse)가 이용될 것이다.
도 5은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 도시한 블록도이다.
도 3 및 도 5을 참조하면, 메모리 시스템(1000)은 메모리 모듈(100)과 메모리 모듈(100)을 제어하는 메모리 컨트롤러(150)를 포함한다. 실시 예에 따라, 메모리 시스템(1000)은 복수의 메모리 모듈(100)들을 더 포함할 수 있다.
일반적으로, 메모리 모듈(100)은 8개 또는 16개의 메모리 장치(10)들을 포함할 것이다. 본 발명의 실시 예에 따른 메모리 모듈(100)은 LRDIMM을 예시한다. 따라서, 메모리 모듈(100)은 16개의 메모리 장치(10)들을 포함할 것이다.
메모리 장치(10)는 제1 내지 제4 DRAM(1-4) 및 이들을 연결하는 버퍼 칩(5)를 포함할 것이다. 버퍼 칩(5)는 외부의 메모리 컨트롤러(150)와 연결될 것이다.
제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)은 동일한 DRAM 공정으로 제조될 것이다. 따라서, 제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)은 동일한 입출력 포트(input/output port)를 가질 것이다. 실시 예에 따라, 제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)의 입출력 버퍼(inout buffer)는 8비트로 구성될 것이다. 즉, 제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5) 각각은 제1 내지 제8 데이터 큐(DQ1-DQ8)를 가질 것이다.
제1 내지 제4 DRAM(1-4)의 제1 내지 제4 데이터 큐(DQ1-DQ4) 각각은 버퍼 칩(5)의 제5 내지 제8 데이터 큐(DQ5-DQ8)로 각각 연결될 것이다. 또한, 버퍼 칩(5)의 제1 내지 제4 데이터 큐(DQ1-DQ4)는 메모리 컨트롤러(150)로 연결될 것이다. 제1 내지 제4 DRAM(1-4) 및 버퍼 칩(5)의 연결은 도 7a 내지 도 7d를 통하여 상세히 설명될 것이다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 복수의 메모리 모듈들로 인한 용량성 부하를 감소시킬 수 있다. 또한, 메모리 시스템(1000)은 모든 랭크들 간에 동일한 레이턴시(latency)를 제공할 것이다. 따라서, 메모리 모듈(100)들 간의 스큐(skew)를 보상하기 위한 딜레이는 조정될 필요가 없을 것이다.
도 6은 도 5에 도시된 버퍼 칩(5)을 상세히 도시한다.
도 5 및 도 6을 참조하면, 버퍼 칩(5)은 8개의 입출력 버퍼(inout buffer)들을 포함할 것이다. 상기 8개의 입출력 버퍼들 각각은 페일된 메모리 셀 영역을 전기적으로 분리시키는 이퓨즈(e-fuse)를 포함할 것이다.
제1 내지 제4 DRAM(1-4) 또한 8개의 입출력 버퍼(inout buffer)들을 포함할 것이다. 제1 내지 제4 DRAM(1-4)에 포함된 상기 8개의 입출력 버퍼들 각각은 페일된 메모리 셀 영역을 전기적으로 분리시키는 이퓨즈(e-fuse)를 포함할 것이다.
구체적으로, 제1 이퓨즈(F1)는 제1 데이터 큐(DQ1)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다.
마찬가지로, 제2 이퓨즈(F2)는 제2 데이터 큐(DQ2)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다. 제3 이퓨즈(F1)는 제3 데이터 큐(DQ3)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다. 제4 이퓨즈(F1)는 제4 데이터 큐(DQ4)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다. 제5 이퓨즈(F1)는 제5 데이터 큐(DQ5)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다. 제6 이퓨즈(F1)는 제6 데이터 큐(DQ6)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다. 제7 이퓨즈(F1)는 제7 데이터 큐(DQ7)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다. 제8 이퓨즈(F1)는 제8 데이터 큐(DQ8)와 연결된 입출력 버퍼와 감지증폭기(S/A) 사이에 연결될 것이다.
버퍼 칩(5)은 제1 내지 제4 DRAM(1-4) 각각과 메모리 컨트롤러(150)를 연결하기 위하여 안티퓨즈(Anti-fuse)를 더 포함할 것이다.
구체적으로, 제1 안티퓨즈(AF1)는 제1 데이터 큐(DQ1) 및 제5 데이터 큐(DQ5) 각각에 연결된 입출력 버퍼 사이에 연결될 것이다. 제1 안티퓨즈(AF1)는 제1 데이터 큐(DQ1) 및 제5 데이터 큐(DQ5) 각각에 연결된 입출력 버퍼를 전기적으로 연결할 것이다.
제2 안티퓨즈(AF2)는 제2 데이터 큐(DQ2) 및 제6 데이터 큐(DQ6) 각각에 연결된 입출력 버퍼 사이에 연결될 것이다. 제2 안티퓨즈(AF2)는 제2 데이터 큐(DQ2) 및 제6 데이터 큐(DQ6) 각각에 연결된 입출력 버퍼를 전기적으로 연결할 것이다.
제3 안티퓨즈(AF3)는 제3 데이터 큐(DQ3) 및 제7 데이터 큐(DQ7) 각각에 연결된 입출력 버퍼 사이에 연결될 것이다. 제3 안티퓨즈(AF3)는 제3 데이터 큐(DQ3) 및 제7 데이터 큐(DQ7) 각각에 연결된 입출력 버퍼를 전기적으로 연결할 것이다.
제4 안티퓨즈(AF4)는 제4 데이터 큐(DQ4) 및 제8 데이터 큐(DQ8) 각각에 연결된 입출력 버퍼 사이에 연결될 것이다. 제4 안티퓨즈(AF4)는 제4 데이터 큐(DQ4) 및 제8 데이터 큐(DQ8) 각각에 연결된 입출력 버퍼를 전기적으로 연결할 것이다.
또한, 버퍼 칩(5)의 제1 내지 제4 데이터 큐(DQ1-DQ4)는 메모리 컨트롤러(150)에 연결될 것이다.
도 7a 내지 도 7d는 도 4에 도시된 메모리 장치(10)의 입출력을 상세히 도시한다.
도 7a 내지 도 7d를 참조하면, 버퍼 칩(5)의 제1 내지 제4 데이터 큐 (DQ1-4)는 메모리 컨트롤러(150)로 연결될 것이다. 또한, 버퍼 칩(5)의 제5 내지 제8 데이터 큐(DQ5-8) 각각은 제1 내지 제4 DRAM의 데이터 큐(DQ1-4)에 각각 연결될 것이다.
구체적으로, 버퍼 칩(5)의 제5 데이터 큐(DQ5)은 제1 내지 제4 DRAM(1-4)의 제1 데이터 큐(DQ1)에 각각 연결될 것이다. 버퍼 칩(5)의 제6 데이터 큐(DQ6)은 제1 내지 제4 DRAM(1-4)의 제2 데이터 큐(DQ2)에 각각 연결될 것이다. 버퍼 칩(5)의 제7 데이터 큐(DQ7)은 제1 내지 제4 DRAM(1-4)의 제3 데이터 큐(DQ3)에 각각 연결될 것이다. 버퍼 칩(5)의 제8 데이터 큐(DQ8)은 제1 내지 제4 DRAM(1-4)의 제4 데이터 큐(DQ4)에 각각 연결될 것이다.
도 8은 도 1에 도시된 메모리 모듈(100)을 포함하는 메인 보드(main board; 3100)를 도시한다.
도 1 및 도 8을 참조하면, 메인 보드(3100)는 복수의 메모리 모듈(100)들을 장착하기 위한 복수의 슬롯(3110)들을 포함한다.
또한, 메인 보드(3100)는 복수의 메모리 모듈(100)들을 억세스하기 위한 중앙 처리 장치(Central Processing Unit; 3120)와 중앙 처리 장치(3120)을 장착하기 위한 CPU 소켓(3130)을 더 포함한다.
메인 보드(3100)는 컴퓨터 내에서 기본 회로와 부품들을 담고 있는 가장 기본적이고 물리적인 하드웨어(hardware)로서, 일명 마더 보드(mother board)라고도 한다.
실시 예에 따라 메모리 모듈(100)의 동작을 제어할 수 있는 메모리 컨트롤러는 중앙처리장치(3120)의 일부로서 구현될 수 있고 또한 중앙처리장치(3120)와 별도의 칩으로 구현될 수 있다.
중앙 처리 장치(3120)가 복수의 메모리 모듈(100)들을 억세스하는 경우 복수의 메모리 모듈(100)들 또는 랭크(rank)들 간의 레이턴시는 모두 동일할 것이다.
도 9은 도 3에 도시된 메모리 장치(10)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 9을 참조하면, 컴퓨터 시스템(4100)은 메모리 장치(10), 메모리 장치(10)을 제어하는 메모리 컨트롤러(4110), 무선 송수신기(4120), 안테나(4130), 중앙처리장치(4140), 입력 장치(4150) 및 디스플레이(4160)를 포함한다.
무선 송수신기(4120)는 안테나(4130)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(4120)는 안테나(4130)를 통하여 수신된 무선 신호를 중앙처리장치(4140)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 중앙처리장치(4140)는 무선 송수신기(4120)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(4160)로 전송할 수 있다. 또한, 무선 송수신기 (4120)는 중앙처리장치(4140)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(4130)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(4150)는 중앙처리장치(4140)의 동작을 제어하기 위한 제어 신호 또는 중앙처리장치(4140)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
실시 예에 따라 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(4110)는 중앙처리장치(4140)의 일부로서 구현될 수 있고 또한 중앙처리장치(4140)와 별도의 칩으로 구현될 수 있다.
도 10은 도 3에 도시된 메모리 장치(10)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 10을 참조하면, 컴퓨터 시스템(4200)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(4200)은 메모리 장치(10)와 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(4210), 중앙처리장치(4220), 입력 장치(4230) 및 디스플레이(4240)를 포함한다.
중앙처리장치(4220)는 입력 장치(4230)를 통하여 입력된 데이터에 따라 메모리 장치(10)에 저장된 데이터를 디스플레이(4240)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(4230)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 중앙처리장치(4220)는 컴퓨터 시스템(4200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(4210)의 동작을 제어할 수 있다.
실시 예에 따라 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(4210)는 중앙처리장치(4220)의 일부로서 구현될 수 있고 또한 중앙처리장치(4220)와 별도의 칩으로 구현될 수 있다.
도 11는 도 3에 도시된 메모리 장치(10)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
도 11을 참조하면, 컴퓨터 시스템(4300)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(4300)은 메모리 장치(10)와 메모리 장치(10)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(4310)를 포함한다. 또한, 컴퓨터 시스템(4300)은 중앙처리장치(4320), 이미지 센서(4330) 및 디스플레이(4340)을 더 포함한다.
컴퓨터 시스템(4300)의 이미지 센서(4330)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)로 전송된다. 중앙처리장치(4320)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(4340)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(4310)를 통하여 메모리 장치(10)에 저장될 수 있다.
또한, 메모리 장치(10)에 저장된 데이터는 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)의 제어에 따라 디스플레이(4340)를 통하여 디스플레이된다.
실시 예에 따라, 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(4310)는 중앙처리장치(4320)의 일부로서 구현될 수 있고 또한 중앙처리장치(4320)와 별개의 칩으로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 일정한 스피드를 보장하는 메모리 모듈 및 이를 포함하는 모바일 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 : 제1 DRAM
2 : 제2 DRAM
3 : 제3 DRAM
4 : 제4 DRAM
5 : 버퍼 칩
6 : 기판
10 : 메모리 장치
100 : 메모리 모듈
150 ; 메모리 컨트롤러
1000 : 메모리 시스템
3100 : 메인 보드
4100: 제1 실시 예에 따른 컴퓨터 시스템
4200: 제1 실시 예에 따른 컴퓨터 시스템
4300: 제1 실시 예에 따른 컴퓨터 시스템

Claims (10)

  1. 복수의 메모리 칩들; 및
    상기 복수의 메모리 칩들과 연결되는 버퍼 칩을 포함하고,
    상기 복수의 메모리 칩들과 상기 버퍼 칩은 적층되고,
    상기 버퍼 칩의 제1 입출력 포트는 외부 장치와 직렬로 연결되고, 상기 버퍼 칩의 제2 입출력 포트는 상기 복수의 메모리 칩들 각각의 입출력 포트와 병렬로 연결되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 칩은 DRAM을 포함하고,
    상기 DRAM과 상기 버퍼 칩은 동일한 메모리 공정으로 제조된 메모리 칩이고,
    상기 버퍼 칩은 페일된 메모리 셀 영역을 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 버퍼 칩은 8개의 입출력 버퍼들을 포함하고,
    상기 8개의 입출력 버퍼들 각각은 페일된 메모리 셀 영역을 전기적으로 분리시키는 이퓨즈(e-fuse)를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 칩 및 상기 버퍼 칩 각각은 상기 8개의 입출력 버퍼들 각각에 연결된 제1 내지 제8 데이터 큐를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 외부 장치는 메모리 컨트롤러를 포함하고,
    상기 버퍼 칩의 제1 내지 4 데이터 큐는 상기 메모리 컨트롤러로 연결되고,
    상기 버퍼 칩의 제5 데이터 큐는 상기 복수의 메모리 칩들 각각의 제1 데이터 큐로 연결되고,
    상기 버퍼 칩의 제6 데이터 큐는 상기 복수의 메모리 칩들 각각의 제2 데이터 큐로 연결되고,
    상기 버퍼 칩의 제7 데이터 큐는 상기 복수의 메모리 칩들 각각의 제3 데이터 큐로 연결되고,
    상기 버퍼 칩의 제8 데이터 큐는 상기 복수의 메모리 칩들 각각의 제4 데이터 큐로 연결되는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 버퍼 칩은,
    상기 제1 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제1 안티퓨즈;
    상기 제2 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제2 안티퓨즈;
    상기 제1 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제3 안티퓨즈; 및
    상기 제1 및 제5 데이터 큐 각각에 연결된 입출력 버퍼 각각을 전기적으로 연결하는 제4 안티퓨즈를 더 포함하는 메모리 장치.
  7. 복수의 메모리 장치를 포함하는 메모리 모듈에 있어서,
    상기 복수의 메모리 장치들 각각은
    복수의 메모리 칩들; 및
    상기 복수의 메모리 칩들과 연결되는 버퍼 칩을 포함하고,
    상기 복수의 메모리 칩들과 상기 버퍼 칩은 적층되고,
    상기 버퍼 칩의 제1 입출력 포트는 외부 장치와 직렬로 연결되고, 상기 버퍼 칩의 제2 입출력 포트는 상기 복수의 메모리 칩들 각각의 입출력 포트와 병렬로 연결되는 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 메모리 칩은 DRAM을 포함하고,
    상기 DRAM과 상기 버퍼 칩은 동일한 메모리 공정으로 제조된 메모리 칩이고,
    상기 버퍼 칩은 페일된 메모리 셀 영역을 포함하는 메모리 모듈.
  9. 제 8 항에 있어서,
    상기 버퍼 칩은 8개의 입출력 버퍼들을 포함하고,
    상기 8개의 입출력 버퍼들 각각은 페일된 메모리 셀 영역을 전기적으로 분리시키는 이퓨즈(e-fuse)를 포함하는 메모리 모듈.
  10. 제 9 항에 있어서,
    상기 메모리 칩 및 상기 버퍼 칩 각각은 상기 8개의 입출력 버퍼들 각각에 연결된 제1 내지 제8 데이터 큐를 포함하는 메모리 모듈.
KR1020130026948A 2012-12-28 2013-03-13 메모리 장치 및 이를 포함하는 메모리 모듈 KR20140086781A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/072,195 US20140189227A1 (en) 2012-12-28 2013-11-05 Memory device and a memory module having the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261746690P 2012-12-28 2012-12-28
US61/746,690 2012-12-28

Publications (1)

Publication Number Publication Date
KR20140086781A true KR20140086781A (ko) 2014-07-08

Family

ID=51735959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130026948A KR20140086781A (ko) 2012-12-28 2013-03-13 메모리 장치 및 이를 포함하는 메모리 모듈

Country Status (1)

Country Link
KR (1) KR20140086781A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018093032A1 (ko) * 2016-11-21 2018-05-24 주식회사 엘지화학 리튬-황 전지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018093032A1 (ko) * 2016-11-21 2018-05-24 주식회사 엘지화학 리튬-황 전지

Similar Documents

Publication Publication Date Title
US9747959B2 (en) Stacked memory devices, and memory packages and memory systems having the same
CN107657977B (zh) 堆叠式存储器件和包括其的存储芯片
US7089412B2 (en) Adaptive memory module
US20120320653A1 (en) Semiconductor system
US20070038831A1 (en) Memory module and memory system
US10109324B2 (en) Extended capacity memory module with dynamic data buffers
US20130254495A1 (en) Memory system
US8917571B2 (en) Configurable-width memory channels for stacked memory structures
US9852815B2 (en) Semiconductor memory device and memory system including the same
US10007622B2 (en) Method for reduced load memory module
US20090175090A1 (en) Buffered DRAM
US8898368B2 (en) Redriven/retimed registered dual inline memory module
CN112116930A (zh) 在存储器模块的独立层上传送数据信号以及相关方法、系统和设备
US8908450B1 (en) Double capacity computer memory device
US9317464B2 (en) Method, apparatus and system for configuring coupling with input-output contacts of an integrated circuit
US20130314968A1 (en) Offsetting clock package pins in a clamshell topology to improve signal integrity
US11281397B2 (en) Stacked memory device performing function-in-memory (FIM) operation and method of operating the same
US8611127B1 (en) Stacked memory device having a scalable bandwidth interface
US10403331B2 (en) Semiconductor device having a floating option pad, and a method for manufacturing the same
US20140189227A1 (en) Memory device and a memory module having the same
US9600424B2 (en) Semiconductor chips, semiconductor chip packages including the same, and semiconductor systems including the same
KR20140086781A (ko) 메모리 장치 및 이를 포함하는 메모리 모듈
US10522209B2 (en) Non-binary rank multiplication of memory module
TWI713606B (zh) 包括基板橋的電子組件
US20230116312A1 (en) Multi-die package

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid