CN107657977B - 堆叠式存储器件和包括其的存储芯片 - Google Patents

堆叠式存储器件和包括其的存储芯片 Download PDF

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Abstract

一种堆叠式存储器，包括逻辑半导体裸片、堆叠有逻辑半导体裸片的多个存储器半导体裸片、电连接逻辑半导体裸片和存储器半导体裸片的多个穿硅通孔(TSV)、设置在逻辑半导体裸片中并且被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器、分别设置在存储器半导体裸片中并且被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器、以及分别设置在存储器半导体裸片中并且被配置为存储与数据处理相关联的数据的多个存储器集成电路。

Description

堆叠式存储器件和包括其的存储芯片
相关申请的交叉引用
本美国非临时申请要求于2011年7月26日在韩国知识产权局(KIPO)提交的韩国专利申请10-2016-0094646的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的示例性实施例一般涉及半导体集成电路，更具体地，涉及堆叠式存储器件、存储芯片和包括堆叠式存储器件的系统。
背景技术
对存储器件的存储容量和操作速度的要求不断增加。内存带宽和延迟是许多处理系统中的性能瓶颈。可以通过使用其中多个半导体器件堆叠在存储芯片的封装中的堆叠式存储器件来增加存储器容量。堆叠的半导体裸片可以通过使用穿硅通孔或穿衬底通孔(through-substrate vias，TSV)电连接。这种堆叠技术可以增加存储器容量以及抑制带宽和延迟惩罚(latency penalty)。
通常，系统存储器设备和其他大规模存储器被实现为与系统的其他组件分离。外部设备对堆叠式存储器件的每次访问涉及堆叠的半导体裸片之间的数据通信。在这种情况下，每个访问可能发生两次设备间带宽和设备间延迟惩罚。
发明内容
根据本发明构思的示例性实施例，堆叠式存储器件包括逻辑半导体裸片、与逻辑半导体裸片堆叠的多个存储器半导体裸片、电连接逻辑半导体裸片和存储器半导体裸片的多个通过穿硅通孔(TSV)、设置在逻辑半导体裸片中并被配置为执行与数据处理的一部分相对应的全局子处理(sub process)的全局处理器、分别(respectively)设置在存储器半导体裸片中并被配置为执行对应于数据处理的其他部分的局部子处理的多个局部处理器以及分别设置在存储器半导体中并被配置为存储与数据处理相关联的数据的多个存储器集成电路。
根据本发明构思的示例性实施例，存储芯片包括基底衬底、堆叠在基底衬底上的逻辑半导体裸片、堆叠在逻辑半导体裸片上的多个存储器半导体裸片以及多个穿硅通道(TSV)。逻辑半导体裸片包括被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器。存储器半导体裸片包括被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器以及被配置为存储与数据处理相关联的数据的多个存储器集成电路。TSV将逻辑半导体裸片和存储器半导体裸片电连接。
根据本发明构思的示例性实施例，堆叠式存储器件包括逻辑半导体裸片，该逻辑半导体裸片包括被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器和垂直堆叠的多个存储器半导体裸片。存储器半导体裸片包括被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器以及被配置为存储与数据处理相关联的数据的多个存储器集成电路。
根据本发明构思的示例性实施例，存储器设备包括逻辑半导体裸片，该逻辑半导体裸片包括被配置为执行与外部设备的数据处理的第一部分相对应的全局子处理的全局处理器，以及多个存储器半导体裸片，其中存储器半导体裸片相对于彼此堆叠，并且第一存储器半导体裸片包括被配置为执行与数据处理的第二部分相对应的局部子处理的第一局部处理器。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述和其它特征。
图1是根据本发明构思的示例性实施例的包括堆叠式存储器件的系统的分解透视图。
图2是示出根据本发明构思的示例性实施例的操作堆叠式存储器件的方法的流程图。
图3是示出根据本发明构思的示例性实施例的设备和方法的应用示例的图。
图4A是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的逻辑半导体裸片的全局处理器的图。
图4B是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的存储器半导体裸片的局部处理器的图。
图5是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的存储器半导体裸片的局部处理器的框图。
图6是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的逻辑半导体裸片的全局处理器的框图。
图7是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的存储器半导体裸片的存储器集成电路的框图。
图8和图9是示出根据本发明构思的示例性实施例的堆叠式存储器件的结构的图。
图10和图11是示出根据本发明构思的示例性实施例的堆叠式存储器件的封装结构的图。
图12是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的数据收集的图。
图13是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的数据散射(scattering)的图。
图14是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的数据转置的图。
图15是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的图像信号处理的图。
图16是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的显示数据处理的图。
图17是包括根据本发明构思的示例性实施例的堆叠式存储器件的系统的分解透视图。
图18、图19和图20是用于描述根据本发明构思的示例性实施例的堆叠式存储器件中的数据流的图。
图21是示出根据本发明构思的示例性实施例的移动系统的框图。
具体实施方式
将在下文中参考附图更全面地描述本发明构思的示例性实施例。在附图中，相同的附图标记可以表示相同的元件，并且因此可以省略重复的描述。
图1是根据本发明构思的示例性实施例的包括堆叠式存储器件的系统的分解透视图，图2是示出根据本发明构思的示例性实施例的操作堆叠式存储器件的方法的流程图。
参考图1，系统10包括堆叠式存储器件1000和主机设备2000。
堆叠式存储器件1000可以包括逻辑半导体裸片1100以及与逻辑半导体裸片1100堆叠的多个存储器半导体裸片1200和1300。图1示出了一个逻辑半导体裸片和两个存储器半导体裸片的非限制性示例。然而，在本发明构思的示例性实施例中，可以在堆叠结构中包括两个或更多个逻辑半导体裸片和一个、三个或更多个存储器半导体裸片。另外，图1示出了其中存储器半导体裸片1200和1300与逻辑半导体裸片1100垂直堆叠的非限制性示例。如下面参照图10所描述的，除了逻辑半导体裸片1100之外，存储器半导体裸片1200和1300可以垂直堆叠，并且逻辑半导体裸片1100可以通过插入器(interposer)和/或基底电路电连接到存储器半导体裸片1200和1300。
逻辑半导体裸片1100可以包括全局处理器(GP)100和存储器接口(MIF)1110。全局处理器100可以执行与由诸如主机设备2000的外部设备执行的数据处理的一部分相对应的全局子处理。存储器接口1110可以通过互连设备12执行与诸如主机设备2000的外部设备的通信。
存储器半导体裸片1200和1300可以分别包括局部处理器200和300以及存储器集成电路1210和1310。局部处理器200和300可以执行与数据处理的其他部分相对应的局部子处理。存储器集成电路1210和1310可以存储与数据处理相关联的数据。
主机设备2000可以包括主机接口(HIF)2110和处理器核心(CR1、CR2)2120和2130。主机接口2110可以通过互连设备12执行与诸如堆叠式存储器件1000的外部设备的通信。
图1示出了根据本发明构思的示例性实施例的处理系统10。处理系统10可以包括各种计算系统中的任何一种，包括笔记本或平板计算机、台式计算机、服务器、网络路由器、交换机或集线器、支持计算的蜂窝电话、个人数字助理等。在图1中，处理系统10包括经由互连设备12耦合的主机设备2000和堆叠式存储器件1000。处理系统10还可以包括各种其他组件，诸如一个或多个显示组件、存储设备、输入设备(例如，鼠标或键盘)等。在本发明构思的示例性实施例中，主机设备2000可以是集成电路(IC)封装，并且堆叠式存储器件1000可以是与主机设备2000的IC封装分隔的IC封装。在本发明构思的示例性实施例中，主机设备2000和堆叠式存储器件1000可以是其中主机设备2000的半导体裸片和堆叠式存储器件1000的半导体裸片通过插入器等电连接的IC封装等。然而，应当理解，参照于堆叠式存储器件1000，主机设备2000是外部的，因此在本文中可以被称为“外部设备”。
下面将参考图7描述其中在存储器半导体裸片1200和1300中形成存储器集成电路1210和1310的本发明构思的示例性实施例。堆叠式存储器件1000可以是各种存储器单元架构中的任何一种，包括但不限于诸如动态随机存取存储器(DRAM)、晶闸管随机存取存储器(TRAM)和静态随机存取存储器(SRAM)的易失性存储器架构，或诸如只读存储器(ROM)、闪存、铁电RAM(FRAM)、磁阻RAM(MRAM)的非易失性存储器架构等。
逻辑半导体裸片1100可以包括逻辑电路和其它电路以支持对在存储器半导体裸片1200和1300中形成的存储器集成电路1210和1310的访问。逻辑电路和其它电路可以包括存储器接口1110、内置自检(built-in self-test，BIST)逻辑电路、存储器控制器等。在本发明构思的示例性实施例中，存储器控制器可以被包括在堆叠式存储器件1000中，并且存储器接口1110可以包括存储器控制器。例如，存储器接口1110可以包括接收器和线路驱动器、存储器请求缓冲器、调度逻辑、行/列解码逻辑、刷新逻辑、数据输入和数据输出缓冲器、时钟发生器等。在本发明构思的示例性实施例中，存储器控制器可以被包括在主机设备2000中。
图1中的堆叠式存储器件1000可以以垂直堆叠布置(arrangement)来实现，由此使用密集的穿硅通孔(TSV)或其他垂直互连在逻辑半导体裸片1100和存储器半导体裸片1200和1300之间传输功率和信号。尽管图1示出了一组集中的行中的TSV，但TSV可以不同地分散在半导体裸片1100、1200和1300的平面图中。
参考图1和图2，可以在逻辑半导体裸片1100中形成全局处理器100，并且可以使用全局处理器100执行与数据处理的一部分相对应的全局子处理(S100)。可以在存储器半导体裸片1200和1300中形成局部处理器200和300，并且可以使用局部处理器200和300执行与数据处理的其他部分相对应的局部子处理(S200)。可以在存储器半导体裸片1200和1300中形成存储器集成电路1210和1310，并且可以访问存储器集成电路1210和1310以从存储器集成电路1210和1310读取用于数据处理的数据或者在存储器集成电路1210和1310中写入数据处理的结果数据(S300)。
这样，全局处理器100和局部处理器200和300，而不是诸如主机设备2000的外部设备，可以执行数据处理。堆叠式存储器件1000可以有效地组合处理和访问(例如，读取和写入)数据，以通过将存储器密集型和数据密集型处理分配到逻辑半导体裸片1100中的全局处理器100和存储器半导体裸片1200和1300中的局部处理器200和300来降低延迟和功耗。另外，堆叠式存储器件1000可以通过在全局处理器100和局部处理器200和300中执行将由主机设备2000执行的数据处理，以降低在堆叠式存储器件1000和主机器件2000之间传输的数据的带宽。此外，堆叠式存储器件1000可以卸载将由主机设备2000执行的数据处理，以使得主机设备2000可以迅速地执行其他任务，从而提高系统10的整体性能。
图3是示出根据本发明构思的示例性实施例的设备和方法的应用示例的图。
在图3中示出了根据本发明构思的示例性实施例的在堆叠式存储器件中以分散方式执行的数据处理的示例。根据本发明构思的示例性实施例，数据处理不限于图3的示例，并且可以在堆叠式存储器件中以分散方式执行其他数据处理。
图3中的第一情况至第五情况CASE1～CASE5中的数据处理中的每一个可以包括由全局处理器GP执行的全局子处理和由局部处理器LP执行的局部子处理。
在第一种情况CASE1的数据处理中，全局子处理对应于数据布局变换，并且局部子处理对应于数据缩减(data reduction)。数据布局变换可以包括与诸如数据收集、数据散布、数据转置、数据交换等的数据结构相关联的各种处理。数据缩减可以包括数据过滤和数据清理以降低数据大小或数据位。
在第二种情况CASE2的数据处理中，全局子处理对应于粗略处理，并且局部子处理对应于精细处理。在第三种情况CASE3的数据处理中，全局子处理对应于精细处理，局部子处理对应于粗略处理。可以基于被处理数据的大小和/或处理时间来区分粗略处理和精细处理。精细处理可能需要比粗略处理的大小和/或处理时间更大的被处理数据的大小和/或处理时间。
在本发明构思的示例性实施例中，粗略处理可以是在数据/模式匹配中将小尺寸数据与参考数据进行比较的处理，并且精细处理可以是将大尺寸数据与参考值进行比较的过程数据。在本发明构思的示例性实施例中，粗略处理可以是将数据与参考数据进行比较的数据/模式匹配，并且精细处理可以是更高程度地分析匹配数据的属性、种类等的处理。
在第四种情况CASE4的数据处理中，全局子处理对应于数据划分，并且局部子处理对应于数据编码。在本发明构思的示例性实施例中，数据划分可以是根据H.264(或MPEG-4Part 10，Advanced Video Coding)标准将帧数据划分成诸如宏块(macroblocks)和片段(slices)的数据部分的过程，并且数据编码可以是压缩数据部分的过程。
在第五种情况CASE5的数据处理中，全局子处理对应于数据组合，并且局部子处理对应于数据解码。在本发明构思的示例性实施例中，数据解码可以是解压缩压缩数据的处理，并且数据组合可以是通过组合多个解压缩数据部分来生成帧数据的处理。
如图3的顺序列所示，可以预先执行局部子处理，然后可以执行全局子处理(LP->GP)，并且可以预先执行全局子处理，然后可以执行局部子处理(GP->LP)。此外，局部子处理可以在全局子处理的部分之间交织，也可以在局部子处理的部分之间交织。因此，可以根据数据处理的种类，不同地确定全局子处理和局部子处理的顺序以形成单个数据处理。
全局处理器和局部处理器的数据处理的分散性能可用于示例列中所示的各种领域，例如大数据、视觉识别、搜索引擎、图像传感器中的信号处理、显示装置中的信号处理等。
图4A是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的逻辑半导体裸片的全局处理器的图。
在本发明构思的示例性实施例中，全局处理器执行的全局子处理可以根据数据处理的种类而改变。图4A中示出了全局子处理的这种改变的示例配置。
参考图4A，全局处理器GP可以包括多个处理单元(PUG1～PUGn)110、输入选择器(M1)121、输出选择器(M2)122和选择逻辑或选择控制器(SLG)130。处理单元110可以被配置为执行不同的处理。响应于第一选择信号ISEL，输入选择器121可以选择输入信号ING1～INGm中的一个作为处理单元110的输入。响应于第二选择信号OSEL，输出选择器122可以选择处理单元110的输出中的一个作为输出信号OUTG。选择控制器130可以基于数据处理的种类生成第一选择信号ISEL和第二选择信号ISEL。根据本发明构思的示例性实施例，可以省略输入选择器121和输出选择器122中的至少一个。
使用这样的全局处理器GP，可以提供可变的全局子处理，因此可以执行各种数据处理。
图4B是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的存储器半导体裸片的局部处理器的图。图4B示出分别包含在k个存储器半导体裸片中的k个局部处理器，其中k是大于1的正整数。
参考4B，局部处理器LP1～LPk可以分别包括处理单元PUL1～PULk中的一个。换句话说，第一局部处理器LP1包括第一处理单元PUL1，第二局部处理器LP2包括第二处理单元PUL2，并且以这种方式，最后一个局部处理器LPk包括最后一个处理单元PULk。第一至第k处理单元PUL1～PULk可以提供作为基于输入信号INL1～INLk的局部子处理结果的输出信号OUTL1～OUTLk。
无论数据处理的种类如何，由每个局部处理器LPi(i＝1～k)执行的每个局部子处理可以是固定的。换句话说，每个局部处理器LPi可以包括单个处理单元PULi，并且处理单元PULi的配置可以是固定的。
在本发明构思的示例性实施例中，由局部处理器LP1～LPi执行的局部处理的至少两个处理可以彼此相等。换句话说，k个处理单元PUL1～PULk中的至少两个处理单元可以具有相同的配置。在本发明构思的示例性实施例中，可以同时执行由局部处理器LP1～LPk执行的局部处理中的至少两个处理。
例如，在图1中，第一存储器半导体裸片1200的第一局部处理器LP1和第二存储器半导体裸片1300的第二局部处理器LP2可以分别具有执行数据/模式匹配的相同配置。第一局部处理器LP1可以相对于存储在第一存储器集成电路MEM1中的数据执行数据/模式匹配，并且独立地，第二局部处理器LP2可以相对于存储在第二存储器集成电路MEM2中的数据执行数据/模式匹配。可以仅将第一和第二数据/模式匹配的结果提供给逻辑半导体裸片1100的全局处理器GP。使用分别在相同层中形成的局部处理器和存储器集成电路，可以同时执行局部处理，从而降低整体处理时间和功耗。
在本发明构思的示例性实施例中，由局部处理器LP1～LPk执行的局部处理中的至少两个处理可以彼此不同。
例如，在图1中，第一存储器半导体裸片1200的第一局部处理器LP1可以具有执行堆叠式存储器件1000的管理的配置，并且第二存储器半导体裸片1300的第二局部处理器LP2可以具有执行数据/模式匹配的配置。在这种情况下，第一存储器集成电路MEM1可以存储用于堆叠式存储器件1000的管理的元数据，并且第二存储器集成电路MEM2可以存储用于数据处理的数据。当执行堆叠式存储器件1000的管理时，图4A的全局处理器GP可以选择处理单元PUG1～PUGn中的一个对应单元，并且全局处理器GP和第一局部处理器LP1可以分散地执行堆叠式存储器件1000的管理。当执行诸如数据/模式匹配的数据处理时，图4A的全局处理器GP可以选择处理单元PUG1～PUGn中的一个对应单元，并且全局处理器GP和第二局部处理器LP2可以分散地执行数据处理。
图5是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的存储器半导体裸片的局部处理器的框图。
参考图5，局部处理器LP可以包括被配置为响应于读地址ADD来比较参考数据DREF和从对应的存储器集成电路MEM提供的读取数据的比较器COM。局部处理器LP还可以包括被配置为当读取数据的位数大于参考数据DREF的位数时顺序移位所读取的数据的位的移位寄存器SR。使用移位寄存器SR，检测所读取的数据是否包括与参考数据DREF相同的数据/模式。
在本发明构思的示例性实施例中，局部处理器LP还可以包括被配置为生成顺序增加或减少的读地址ADD的地址生成器ADGEN。例如，地址生成器ADGEN可以基于全局处理器GP提供的开始地址SAD和结束地址EAD来确定数据/模式匹配的范围。可以在与存储器集成电路MEM相同的存储器半导体裸片中形成图5的局部处理器LP。在这种情况下，可以省略半导体裸片之间的数据和/或控制信号的频繁交换。可以在相同的存储器半导体裸片中(借助于局部处理器LP中的地址发生器ADGEN)提供地址和数据来降低带宽，从而可以降低功耗。
图6是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的逻辑半导体裸片的全局处理器的框图。
参考图6，全局处理器100可以包括选择器140和算术逻辑单元ALU。
选择器140可以包括被配置为通过存储器接口(MIF)1110选择并提供从存储器集成电路(MEMi)提供的内部数据ING1和从外部设备提供的外部数据ING2中的至少一个的多工器(multiplexer)(M1、M2、M4)141、142和143。内部数据ING1和外部数据ING2可以是用于生成相对地址的地址或偏移或点值。在本发明构思的示例性实施例中，全局处理器100还可以包括被配置为顺序增加或减少外部数据ING2的计数器INC。
算术逻辑单元ALU可以基于选择器140的输出生成访问存储器集成电路MEMj的地址ADD。由地址ADD访问的存储器集成电路MEMj可以与提供内部数据ING1的存储器集成电路MEMi相同或不同。
存储器集成电路MEMj的相同存储器半导体裸片中的局部处理器LPj可以基于从全局处理器100提供的地址ADD改变存储在存储器集成电路MEMj中的数据的结构。数据结构的改变可以包括诸如数据收集、数据散布、数据转置、数据交换等的与数据结构相关联的各种处理。
这样，由全局处理器100执行的全局子处理可以输出用于访问存储器集成电路MEMj的地址ADD，然后，局部处理器LPj可以响应地址ADD改变存储在存储器集成电路MEMj中的数据的结构。局部处理器LPj可以访问同一层中的存储器集成电路MEMj，换句话说，相同的存储器半导体裸片。在这种情况下，可以不频繁交换数据和/或控制信号而执行局部子处理以降低带宽，因此可以降低功耗。
图7是示出根据本发明构思的示例性实施例的图1的堆叠式存储器件中的存储器半导体裸片的存储器集成电路的框图。
参考图7，DRAM被描述为在存储器半导体裸片1200和1300中形成的存储器集成电路1210和1310的示例。堆叠式存储器件1000可以是各种存储器单元架构中的任何一种，包括但不限于诸如DRAM、TRAM和SRAM之类的易失性存储器架构或诸如ROM、闪速存储器、FRAM、MRAM等的非易失性存储器架构。参考图7，存储器集成电路400包括控制逻辑410、地址寄存器420、存储体控制逻辑(bank control logic)430、行地址多工器440、列地址锁存器450、行解码器460、列解码器470、存储单元阵列480、读出放大器单元(sense amplifier unit)485、输入/输出(I/O)选通电路490、数据I/O缓冲器495和刷新计数器445。
存储单元阵列480可以包括多个存储体阵列480a～480h。行解码器460可以包括分别耦合到存储体阵列480a～480h的多个存储体行解码器460a～460h，列解码器470可以包括分别耦合到存储体阵列480a～480h的多个存储体列解码器470a～470h，并且读出放大器单元485可以包括分别耦合到存储体阵列480a～480h的多个存储体读出放大器485a～485h。
地址寄存器420可以从存储器控制器接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器420可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑430，可以将接收到的行地址ROW_ADDR提供给行地址多工器440，并且可以将接收到的列地址COL_ADDR提供给列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR而生成存储体控制信号。可以响应于存储体控制信号来激活对应于存储体地址BANK_ADDR的行解码器460a～460h中的一个，并且可响应于存储体控制信号激活对应于存储体地址BANK_ADDR的存储体列解码器470a～470h中的一个。
行地址多工器440可以从地址寄存器420接收行地址ROW_ADDR，并且可以从刷新计数器445接收刷新行地址REF_ADDR。行地址多工器440可以选择性地输出行地址ROW_ADDR或刷新行将REF_ADDR地址作为行地址RA。可以将从行地址多工器440输出的行地址RA施加于于存储体行解码器460a～460h。
行解码器460a～460h中被激活的一个可以解码从行地址多工器440输出的行地址RA，并且可以激活对应于行地址RA的字线。例如，被激活的存储体行解码器可以将字线驱动电压施加到与行地址RA对应的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并且可以临时存储所接收的列地址COL_ADDR。在本发明构思的示例性实施例中，在突发模式下，列地址锁存器450可以生成从所接收的列地址COL_ADDR增加的列地址。列地址锁存器450可以将临时存储或生成的列地址施加于存储体列解码器470a～470h。
存储体列解码器470a～470h中被激活的一个可以解码从列地址锁存器450输出的列地址COL_ADDR，并且可以控制输入/输出门控电路490输出对应于列地址COL_ADDR的数据。
I/O门控电路490可以包括用于门控输入/输出数据的电路。I/O门控电路490还可以包括用于存储从存储体阵列480a～480h输出的数据的读数据锁存器，并将用于将数据写入存储体阵列480a～480h的数据驱动器。
将从存储体阵列480a～480h的一个存储体阵列中读取的数据可以由耦合到将从其读取数据的一个存储体阵列的存储体读出放大器485a～48h中的一个所读取(sensed)，并且可以被存储在读数据锁存器中。存储在读数据锁存器中的数据可以经由数据I/O缓冲器495被提供给存储器控制器。将写入存储体阵列480a～480h的一个存储体阵列的数据DQ可以从内存控制器提供给数据I/O缓冲器495。写入驱动器可以将数据DQ写入存储体阵列480a～480h的一个存储体阵列。
控制逻辑410可以控制存储器集成电路400的操作。例如，控制逻辑410可以生成用于存储器集成电路400的控制信号以执行写入操作或读取操作。控制逻辑410可以包括解码从存储器控制器接收的命令CMD的命令解码器411和设置存储器集成电路400的操作模式的模式寄存器组412。例如，命令解码器411可以通过解码写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等生成对应于命令CMD的控制信号。
图8和图9是示出根据本发明构思的示例性实施例的堆叠式存储器件的结构的图。
图8示出了包括具有与其它存储器半导体裸片620的其它存储器集成电路的配置相等的配置的存储器集成电路的逻辑半导体裸片的示例配置。图9示出了不包括存储器集成电路的逻辑半导体裸片的示例配置。
参考图8，半导体存储器件601可以包括第一至第k半导体集成电路层LA1至LAk，其中第一半导体集成电路层LA1可以是主层(例如，逻辑半导体裸片)，并且其它半导体集成电路层LA2至LAK可以是从属层(例如，存储器半导体裸片)。
第一至第k半导体集成电路层LA1至LAk可以通过贯穿衬底通孔(例如，穿硅通孔)TSV在层之间传输和接收信号。作为主层的第一半导体集成电路层LA1可以通过在外表面上形成的导电结构与外部设备(例如，存储器控制器)通信。将通过主要使用第一半导体集成电路层LA1或610作为主层和第k个半导体集成电路层LAk或620作为从属层来描述关于半导体存储器件601的结构和操作。
第一半导体集成电路层610和第k个半导体集成电路层620可以包括用于驱动存储区域621的存储区域621和各种外围电路。例如，外围电路可以包括用于驱动存储区域621的字线的行(X)驱动器、用于驱动存储区域621的位线的列(Y)驱动器、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)、用于从外部接收命令CMD并缓冲命令CMD的命令缓冲器(CMD)，以及用于从外部接收地址并缓存该地址的地址缓冲器(ADDR)。
第一半导体集成电路层610还可以包括用于基于来自存储器控制器的命令和地址信号来控制半导体存储器件601的总体操作的控制逻辑。
根据本发明构思的示例性实施例，分别地，第一半导体集成电路层610可以包括全局处理器GP，并且第k个半导体集成电路层620可以包括局部处理器LP。可以使用全局处理器GP和局部处理器LP分散地执行数据处理，并且可以有效地组合处理和数据的访问以降低延迟和功耗。
参考图9，半导体存储器件602可以包括第一至第k半导体集成电路层LA1至LAk，其中第一半导体集成电路层LA1可以是接口(interface)层(例如，逻辑半导体裸片)，并且其它半导体集成电路层LA2至LAk可以是存储器层(例如，存储器半导体裸片)。
第一至第k半导体集成电路层LA1至LAk可以通过贯穿衬底通孔(例如，穿硅通孔)TSV在层之间发送和接收信号。作为接口层的第一半导体集成电路层LA1可以通过在外表面上形成的导电结构与外部存储器控制器通信。将通过主要使用第一半导体集成电路层LA1或610作为接口层和第k半导体集成电路层LAk或620作为存储层来描述半导体存储器件602的结构和操作。
作为主层的第一半导体集成电路层610可以包括用于驱动在作为存储层的第k半导体集成电路层620中的存储区域621的各种外围电路。例如，第一半导体集成电路层610可以包括用于驱动存储区域621的字线的行(X)驱动器6101、用于驱动存储区域621的位线的列(Y)驱动器6102、用于控制数据的输入/输出的数据输入/输出电路(Din/Dout)6103、用于从外部接收命令CMD并缓冲命令CMD的命令缓冲器(CMD缓冲器)6104，以及用于从外部接收地址并缓冲该地址的地址缓冲器(ADDR缓冲器)6105。
第一半导体集成电路层610还可以包括控制电路6107，并且控制电路6107可以基于来自存储器控制器的命令-地址信号生成控制信号以控制第k半导体集成电路层620中的存储区域621。
根据本发明构思的示例性实施例，分别地，第一半导体集成电路层610可以包括全局处理器GP，并且第k半导体集成电路层620可以包括局部处理器LP。可以使用全局处理器GP和局部处理器LP分散地执行数据处理，并且可以有效地组合处理和数据的访问以降低延迟和功耗。
图10和图11是示出根据本发明构思的示例性实施例的堆叠式存储器件的封装结构的图。
参考图10，存储芯片801可以包括基底或插入器ITP和堆叠在插入器ITP上的堆叠式存储器件。堆叠式存储器件可以包括逻辑半导体裸片LSD和多个存储器半导体裸片(MSD1～MSD4)。
参考图11，存储芯片802可以包括基底BSUB和堆叠在基底BSUB上的堆叠式存储器件。堆叠式存储器件可以包括逻辑半导体裸片LSD和多个存储器半导体裸片(MSD1～MSD4)。
图10示出了其中除了逻辑半导体裸片LSD之外的存储器半导体裸片MSD1～MSD4垂直堆叠并且逻辑半导体裸片LSD通过插入器ITP或基底电路电连接到存储器半导体裸片MSD1～MSD4的结构。相比之下，图11示出了其中逻辑半导体裸片LSD与存储器半导体裸片MSD1～MSD4垂直堆叠的结构。
如上所述，根据本发明构思的示例性实施例，在逻辑半导体裸片LSD中形成全局处理器GP，并且在存储器半导体裸片MSD1～MSD4中形成局部处理器LP1～LP4，以分散地执行数据处理。
在下文中，基底BSUB可以与插入器ITP相同或包括插入器ITP。基底BSUB可以是印刷电路板(PCB)。可以在基底BSUB的下表面上形成诸如导电凸块BMP的外部连接元件，并且可以在基底BSUB的上表面上形成诸如导电凸块的内部连接元件。在本发明构思的示例性实施例中，半导体裸片LSD和MSD1～MSD4可以通过穿硅通孔电连接。在本发明构思的示例性实施例中，半导体裸片LSD和MSD1～MSD4可以通过接合线(bonding wires)电连接。在本发明构思的示例性实施例中，半导体裸片LSD和MSD1～MSD4可以通过穿硅通孔和接合线的组合电连接。在图10的示例性实施例中，逻辑半导体裸片LSD可以通过在插入件ITP中形成的导电线模式(pattern)电连接到存储器半导体裸片MSD1～MSD4。堆叠的半导体裸片LSD和MSD1～MSD4可以使用树脂RSN封装。
图12是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的数据收集的图。
参考图12，可以从每个存储器半导体裸片的内部读出数据并提供给每个局部处理器。例如，可以从第一存储器集成电路MEM1的第一源地址SADD1读出包括第一数据D1的数据，并将其作为第一存储器半导体裸片中的第一信号SIG1提供给第一局部处理器LP1。可以从第二存储器集成电路MEM2的第二源地址SADD2读出包括第二数据D2的数据，并将其作为第二存储器半导体裸片中的第二信号SIG2提供给第二局部处理器LP2。第一局部处理器LP1和第二局部处理器LP2可以执行各自的局部子处理，以提供第三信号SIG3和第四信号SIG4作为局部子处理的结果。例如，由第一局部处理器LP1和第二局部处理器LP2执行的局部子处理可以是用于从输入数据提取第一数据D1和第二数据D2的过滤操作。第一局部处理器LP1和第二局部处理器LP2可以具有相同的配置，并且第一局部处理器LP1和第二局部处理器LP2的局部子处理可以并行地和同时地执行。
局部子处理的结果，换句话说，第三信号SIG3和第四信号SIG4可以被提供给全局处理器GP，并且全局处理器GP可以响应于第三信号SIG3和第四信号SIG4执行全局子处理。例如，由全局处理器GP执行的全局子处理可以是组合输入数据D1和D2以生成第五信号SIG5并将组合的数据存储在存储器集成电路MEMT的目标地址TADD中的处理。
图13是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的数据散射的图。
参考图13，可以从存储器集成电路MEMS的源地址SADD读出包括第一数据D1和第二数据D2的数据，并将其作为第一信号SIG1提供给全局处理器GP。全局处理器GP可以执行全局子处理以产生第二信号SIG2和第三信号SIG3作为全局子处理的结果。例如，由全局处理器GP执行的全局子处理可以是从输入数据分离第一数据D1和第二数据D2的处理。
全局子处理的结果，换句话说，第二信号SIG2和第三信号SIG3可以被提供给第一局部处理器LP1和第二局部处理器LP2，并且第一和第二局部处理器可以执行各自的局部子处理。例如，由第一局部处理器LP1和第二局部处理器LP2执行的局部子处理可以是将输入数据存储在各自存储区域中的处理。在存储输入数据之前，可以由第一局部处理器LP1和第二局部处理器LP2对输入数据进行过滤，然后可以存储经过滤的数据。第一局部处理器LP1可以生成第四信号SIG4以将第一数据D1存储在第一存储器集成电路MEM1的第一目标地址TADD1中，并且第二局部处理器LP2可以生成第五信号SIG5以将第二数据D2存储在第二存储器集成电路MEM2的第二目标地址TADD2中。第一局部处理器LP1和第二局部处理器LP2可以具有相同的配置，并且第一局部处理器LP1和第二局部处理器LP2的局部子处理可以并行地和同时地执行。
图14是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的数据转置的图。
参考图14，可以从存储器集成电路MEMS的第一源地址SADD1和第二源地址SADD2中读出包括第一数据D1至第四数据D4的数据，并将其作为第一信号SIG1和第二信号SIG2提供给全局处理器GP。全局处理器GP可以执行全局子处理以产生第三信号SIG3和第四信号SIG4作为全局子处理的结果。例如，由全局处理器GP执行的全局子处理可以是用于从输入数据提取第一数据D1至第四数据D4的过滤操作。
全局子处理的结果，换句话说，第三信号SIG3和第四信号SIG4可以被提供给第一局部处理器LP1，并且第一局部处理器LP1可以响应于第三信号SIG3和第四信号SIG4执行局部子处理。例如，由第一局部处理器LP1执行的局部子处理可以是对转置的数据进行数据转置的处理。如图14所示，第二数据D2和第三数据D3可以被转置。第一局部处理器LP1可以生成第五信号SIG5以将第一数据D1和第三数据D3存储在第一存储器集成电路MEM1的第一目标地址TADD1中，并且生成第六信号SIG6以将第二数据D2和第四数据D4存储在第一存储器集成电路MEM1的第二目标地址TADD2中。
如参考图12、图13和图14描述的，与数据结构相关联的数据处理可以被分散地执行，其是本发明构思的非限制性示例性实施例。应当理解，本发明构思可以施加于各种数据处理。
图15是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的图像信号处理的图。
参考图15，可以将由图像传感器感测到的对应于帧的数据P1、P2、P3和P4作为源信号SIGS提供给全局处理器GP。全局处理器GP可以执行全局子处理以提供信号SIG1～SIG4作为全局子处理的结果。图15示出了将一帧数据分成四部分数据P1～P4的非限制性示例。然而，全局处理器GP可以将一帧数据划分成不同数量的部分数据。在本发明构思的示例性实施例中，全局处理器GP可以根据H.264标准提供部分数据P1～P4作为宏块和/或片段。
全局子处理的结果，换句话说，第一至第四信号SIG1～SIG4，可以被分别提供给第一至第四局部处理器LP1～LP4，并且第一至第四局部处理器LP1～LP4可以执行局部子处理。例如，由第一至第四局部处理器LP1～LP4执行的局部子处理可以是对输入部分数据P1～P4进行压缩或编码的处理，以产生并随后在各个存储区域中存储压缩的部分数据C1～C4。压缩的部分数据C1～C4可以具有小于输入部分数据P1～P4的尺寸。第一局部处理器LP1可以生成第五信号SIG5以将第一压缩数据C1存储在第一存储器集成电路MEM1的第一目标地址TADD1中，第二局部处理器LP2可以生成第六信号SIG6以将第二压缩数据C2存储在第二存储器集成电路MEM2的第二目标地址TADD2中，第三局部处理器LP3可以生成第七信号SIG7以将第三压缩数据C3存储在第三存储器集成电路MEM3的第三目标地址TADD3中，第四局部处理器LP4可以生成第八信号SIG8以将第四压缩数据C4存储在第四存储器集成电路MEM4的第四目标地址TADD4中。
图16是用于描述根据本发明构思的示例性实施例的由堆叠式存储器件执行的数据处理的显示数据处理的图。
参考图16，可以从每个存储器半导体裸片的内部读出数据并将其提供给每个局部处理器。例如，可以从第一存储器集成电路MEM1的第一源地址SADD1读出第一数据C1，并且将其作为第一存储器半导体裸片中的第一信号SIG1提供给第一局部处理器LP1，可以从第二存储器集成电路MEM2的第二源地址SADD2读出第二数据C2，并将其作为第二存储器半导体裸片中的第二信号SIG2提供给第二局部处理器LP2，可以从第三存储器集成电路MEM3的第三源地址SADD3读出第三数据C3，并将其作为第三存储器半导体裸片中的第三信号SIG提供给第三局部处理器LP3，并且可以从第四存储器集成电路MEM4的第四源地址SADD4读出第四数据C4，并将其作为第四存储器半导体裸片中的第四信号SIG4提供给第四局部处理器LP4。第一局部处理器LP1至第四局部处理器LP4可以执行局部子处理，以提供第五信号SIG5至第八信号SIG8作为局部子处理的结果。例如，如上所述，第一数据C1至第四数据C4可以是对应于数据的一帧的压缩的部分数据，并且局部子处理可以是解压缩或解码压缩的部分数据C1～C4的数据解码处理，以提供解码的数据P1～P4。
局部子处理的结果，换句话说，第五至第八信号SIG5至SIG8可以被提供给全局处理器GP，并且全局处理器GP可以响应于第五信号SIG5至第八信号SIG8执行全局子处理。例如，由全局处理器GP执行的全局子处理可以是组合输入部分数据P1至P4并生成适合于显示格式的显示信号SIGD的处理。然后可以将显示信号提供给显示装置。
在图15和图16的示例中，第一局部处理器LP1至第四局部处理器LP4可以具有相同的配置，并且第一局部处理器LP1至第四局部处理器LP4的局部子处理可以并行地和同时地执行。此外，第一局部处理器LP1至第四局部处理器LP4可访问相应的存储器半导体裸片中的各个存储器集成电路MEM1至MEM4。因此，可以执行局部子处理而不在半导体裸片之间频繁交换数据和/或控制信号以降低带宽，因此可以降低功耗。
图17是包括根据本发明构思的示例性实施例的堆叠式存储器件的系统的分解透视图。
图17的堆叠式存储器件1000a类似于图1的堆叠式存储器件1000，因此，省略重复的说明。
与图1的堆叠式存储器件1000相比，图17的堆叠式存储器件1000a还可以包括被配置为临时存储与数据处理相关联的数据的缓冲存储器(BF)1120。使用缓冲存储器1120，可以临时存储全局处理器GP和局部处理器LP1和LP2的操作数数据和结果数据。可以实现(implement)缓冲存储器1120以使得全局处理器GP到缓冲存储器1120的访问时间可能短于全局处理器GP对存储器集成电路MEM1和MEM2的访问时间。此外，可以实现缓冲存储器1120以使得缓冲存储器1120可以由诸如主机设备的外部设备直接访问。使用缓冲存储器1120，堆叠式存储器件1000a和包括堆叠式存储器件1000a的系统可以具有提高的操作速度和降低的功耗。
图18、图19和图20是用于描述根据本发明构思的示例性实施例的堆叠式存储器件中的数据流的图。
参考图18，第一局部处理器LP1和第二局部处理器LP2可以并行地或同时地执行各自的局部子处理，并且全局处理器GP可以响应于局部子处理的结果执行全局子处理。
第一选择器M1可以通过存储器接口MIF选择从第一存储器集成电路MEM1提供的内部数据和来自外部设备的外部数据中的一个，以向第一局部处理器LP1提供第一信号SIG1。第二选择器M2可以通过存储器接口MIF选择从第二存储器集成电路MEM2提供的内部数据和来自外部设备的外部数据中的一个，以向第二局部处理器LP2提供第二信号SIG2。第一局部处理器LP1和第二局部处理器LP2可以并行地或同时地执行各自的局部子处理以分别提供第三信号SIG3和第四信号SIG4，并且全局处理器GP可以响应于对应于局部子处理的结果的第三信号SIG3和第四信号SIG4来执行全局子处理，以提供第五信号SIG5。第三选择器M3可以通过存储器接口MIF将对应于全局子程序的结果的第五信号SIG5或数据处理的结果输出到缓冲存储器BF、目标存储器集成电路MEMT和外部设备中的一个。
参见图19，局部处理器LP可以预先执行局部子处理，然后，全局处理器GP可以响应于局部子处理的结果执行全局子处理。
第一选择器M1可以通过存储器接口MIF选择从源存储器集成电路MEMS提供的内部数据和来自外部设备的外部数据中的一个，以向局部处理器LP提供第一信号SIG1。局部处理器LP可以执行局部子处理以提供第二信号SIG2，并且全局处理器GP可以响应于对应于局部子处理的结果的第二信号SIG2执行全局子处理，以提供第三信号SIG3。第二选择器M2可以通过存储器接口MIF将与全局子程序的结果对应的第三信号SIG3或数据处理结果输出到缓冲存储器BF、目标存储器集成电路MEMT和外部设备中的一个。
参考图20，全局处理器GP可以预先执行全局子处理，然后局部处理器LP可以响应于全局子处理的结果执行局部子处理。
第一选择器M1可以通过存储器接口MIF选择从源存储器集成电路MEMS提供的内部数据和来自外部设备的外部数据中的一个，以向全局处理器GP提供第一信号SIG1。全局处理器GP可以执行全局子处理以提供第二信号SIG2，并且局部处理器LP可以响应于对应于全局子处理的结果的第二信号SIG2执行局部子处理，以提供第三信号SIG3。第二选择器M2可以通过存储器接口MIF将对应于局部子处理结果的第三信号SIG3或数据处理结果输出到缓冲存储器BF、目标存储器集成电路MEMT和外部设备中的一个。
图21是示出根据本发明构思的示例性实施例的移动系统的框图。
参考图21，移动系统3000包括应用处理器3100、连接单元3200、易失性存储设备(VM)3300、非易失性存储设备(NVM)3400、用户接口3500和经由总线3700连接的电源3600。
应用处理器3100可以执行诸如网络浏览器、游戏应用、视频播放器等的应用。连接单元3200可以执行与外部设备的有线或无线通信。易失性存储器件3300可以存储由应用处理器3100处理的数据，或者可以作为工作存储器来运行。例如，易失性存储器件3300可以是DRAM，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)等。非易失性存储器件3400可以存储引导移动系统3000的引导镜像和其他数据。用户接口3500可以包括诸如键盘、触摸屏等的至少一个输入设备，以及诸如扬声器、显示设备等的至少一个输出设备。电源3600可以向移动系统3000提供电压。在本发明构思的示例性实施例中，移动系统3000还可以包括相机图像处理器(CIS)和/或诸如存储卡、固态驱动器(SSD)，硬盘驱动器(HDD)、光盘只读存储器(CD-ROM)等的存储设备。
易失性存储器件3300和/或非易失性存储器件3400可以在如参照图1至图20所述的堆叠结构中实现。堆叠结构可以包括包含全局处理器GP和包括局部处理器LP的至少一个存储器半导体裸片的逻辑半导体裸片。
可以以软件、硬件或软件和硬件的组合来实现全局处理器GP和局部处理器LP。特别地，全局处理器GP和局部处理器LP的处理单元可以是包括存储在计算机可读介质中的程序代码的产品。
如上所述，根据本发明构思的示例性实施例的堆叠式存储器件、相关联的系统和方法可以有效地组合数据的处理和访问(例如，读取和写入)以通过向逻辑半导体裸片中的全局处理器和存储器半导体中的局部处理器分配存储器密集型和数据密集型处理来降低延迟和功耗。此外，根据本发明构思的示例性实施例的堆叠式存储器件、相关联的系统和方法可以通过在全局处理器和局部处理器中执行要由外部设备执行的数据处理来降低堆叠式存储器件与主机设备的外部器件之间传输的数据的带宽。此外，根据示例性实施例的堆叠式存储器件、相关联的系统和方法可以卸载(offload)由将外部设备执行的数据处理，以使得外部设备可以快速执行其他任务，从而提高整体系统性能。
本发明构思的示例性实施例可以施加于包括存储器件的任何设备和系统。例如，本发明构思的示例性实施例可以施加于诸如手机、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视(TV)，机顶盒、便携式游戏机、导航系统等的系统。
虽然已经参照本发明的示例性实施例具体显示和描述了本发明的概念，但是对于本领域普通技术人员来说显而易见的是，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (19)

1.一种堆叠式存储器件，包括：
逻辑半导体裸片；
与逻辑半导体裸片堆叠的多个存储器半导体裸片；
电连接逻辑半导体裸片和存储器半导体裸片的多个穿硅通孔(TSV)；
设置在逻辑半导体裸片中并被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器；
分别设置在存储器半导体裸片中并且被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器，其中，所述局部处理器中的每一个包括：比较器，被配置为将参考数据与响应于读取地址从其对应的存储器集成电路提供的读取数据进行比较；移位寄存器，被配置为当读取数据的位数大于参考数据的位数时顺序移位所读取的数据的位，所述移位寄存器还被配置为检测所读取的数据是否包括与参考数据相同的数据/模式；以及地址生成器，被配置为生成顺序增加或减少的读取地址，所述地址生成器还被配置为基于从全局处理器提供的开始地址和结束地址来确定数据/模式匹配的范围；以及
分别设置在存储器半导体裸片中并且被配置为存储与数据处理相关联的数据的多个存储器集成电路。
2.如权利要求1所述的堆叠式存储器件，其中，所述全局处理器和所述局部处理器而非外部设备执行数据处理。
3.如权利要求2所述的堆叠式存储器件，其中，所述全局处理器响应于从外部设备提供的外部数据或从存储器集成电路提供的内部数据执行全局子处理，并且局部处理器响应于全局子处理的结果执行局部子处理。
4.如权利要求3所述的堆叠式存储器件，其中，所述全局处理器响应于从外部设备提供的外部数据执行全局子处理，并且所述局部处理器中的每一个将其局部子处理的结果存储在其对应的存储器集成电路中。
5.如权利要求3所述的堆叠式存储器件，其中，所述全局子处理的结果是访问存储器集成电路的地址，并且所述局部处理器中的每一个响应于所述地址访问其相应的存储器集成电路以获得用于其局部子处理的数据。
6.如权利要求2所述的堆叠式存储器件，其中，所述局部处理器响应于从外部设备提供的外部数据或从存储器集成电路提供的内部数据执行局部子处理，并且所述全局处理器响应于局部子处理的结果执行全局子处理。
7.如权利要求6所述的堆叠式存储器件，其中，所述局部处理器中的每一个响应于从其对应的存储器集成电路提供的内部数据执行其局部子处理，并且所述全局处理器将全局子处理的结果提供给外部设备。
8.如权利要求2所述的堆叠式存储器件，其中，所述全局处理器包括：
选择器，被配置为选择和输出从外部设备提供的外部数据或从存储器集成电路提供的内部数据；以及
算术逻辑单元，被配置为响应于选择器的输出而生成访问存储器集成电路的地址。
9.如权利要求8所述的堆叠式存储器件，其中，所述局部处理器响应于从所述全局处理器提供的地址来改变存储在存储器集成电路中的数据的结构。
10.如权利要求1所述的堆叠式存储器件，其中，由所述全局处理器执行的全局子处理根据数据处理的类型而变化。
11.如权利要求10所述的堆叠式存储器件，其中，所述全局处理器包括：
多个处理单元，被配置为执行不同处理；
输入选择器，被配置为响应于第一选择信号选择输入信号中的一个作为处理单元的输入；
输出选择器，被配置为响应于第二选择信号选择处理单元的输出中的一个作为输出信号；以及
选择控制器，被配置为根据数据处理的类型生成第一选择信号和第二选择信号。
12.如权利要求1所述的堆叠式存储器件，其中，由所述局部处理器执行的局部子处理是固定的。
13.如权利要求1所述的堆叠式存储器件，其中，由所述局部处理器执行的局部处理的至少两个处理彼此相等。
14.如权利要求1所述的堆叠式存储器件，其中，由所述局部处理器执行的局部处理的至少两个处理被同时执行。
15.如权利要求1所述的堆叠式存储器件，其中，由所述局部处理器执行的局部处理的至少两个处理彼此不同。
16.如权利要求1所述的堆叠式存储器件，其中，所述逻辑半导体裸片还包括具有与存储器半导体裸片的存储器集成电路相同的配置的存储器集成电路。
17.如权利要求1所述的堆叠式存储器件，其中，所述逻辑半导体裸片还包括被配置为存储与数据处理相关联的数据的缓冲存储器，并且数据处理的结果被输出到缓冲存储器、存储器集成电路或外部设备。
18.一种堆叠式存储器件，包括：
逻辑半导体裸片，包括被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器；以及
垂直堆叠的多个存储器半导体裸片，所述存储器半导体裸片包括被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器以及被配置为存储与数据处理相关联的数据的多个存储器集成电路，
其中，所述局部处理器中的每一个包括：比较器，被配置为将参考数据与响应于读取地址从其对应的存储器集成电路提供的读取数据进行比较；移位寄存器，被配置为当读取数据的位数大于参考数据的位数时顺序移位所读取的数据的位，所述移位寄存器还被配置为检测所读取的数据是否包括与参考数据相同的数据/模式；以及地址生成器，被配置为生成顺序增加或减少的读取地址，所述地址生成器还被配置为基于从全局处理器提供的开始地址和结束地址来确定数据/模式匹配的范围。
19.一种存储器件，包括：
逻辑半导体裸片，包括被配置为执行与外部设备的数据处理的第一部分相对应的全局子处理的全局处理器；以及
多个存储器半导体裸片，其中，所述存储器半导体裸片相对于彼此堆叠，并且第一存储器半导体裸片包括被配置为执行与数据处理的第二部分相对应的局部子处理的第一局部处理器，
其中，所述第一局部处理器包括：比较器，被配置为将参考数据与响应于读取地址从其对应的存储器集成电路提供的读取数据进行比较；移位寄存器，被配置为当读取数据的位数大于参考数据的位数时顺序移位所读取的数据的位，所述移位寄存器还被配置为检测所读取的数据是否包括与参考数据相同的数据/模式；以及地址生成器，被配置为生成顺序增加或减少的读取地址，所述地址生成器还被配置为基于从全局处理器提供的开始地址和结束地址来确定数据/模式匹配的范围。
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