KR101487588B1 - 메모리 회로 및 메모리 회로 동작 방법 - Google Patents

메모리 회로 및 메모리 회로 동작 방법 Download PDF

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Abstract

캐시 메모리 다이는 기판, 기판 위에 있는 미리 정해진 수의 메모리 셀 집합, 캐시 메모리 다이의 제1 표면에 있는 제1 집합의 입력/출력 단자, 및 캐시 메모리 다이의 제2 표면에 있는 제2 집합의 입력/출력 단자를 포함한다. 제1 집합의 입력/출력 단자는 캐시 메모리 다이 외측의 1차 메모리 회로에 접속된다. 제2 집합의 입력/출력 단자의 일부는 제1 집합의 입력/출력 단자에 대응된다.

Description

메모리 회로 및 메모리 회로 동작 방법{MEMORY CIRCUIT AND METHOD OF OPERATING THE MEMORY CIRCUIT}
반도체 산업은 최소 피처 크기(feature size)의 계속되는 감소에 의해 각종 전기 부품(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선하고 있고, 이러한 개선에 의해 주어진 면적에 더 많은 컴포넌트가 집적될 수 있다. 또한, 집적 회로(IC) 패키지 내에서 집적 밀도를 더욱 증가시키기 위해, 종래의 2차원(2D) IC 패키징과 비교하여 2.5차원(2.5D) 집적회로(IC) 패키징 또는 3차원(3D) IC 패키징과 같은 새로운 패키징 기술이 개발되기 시작하였다. 2D IC 패키징은 하나의 패키징 기판에 하나의 IC 다이를 결합하는 것을 말하고, 2.5D IC 패키징은 공통 인터포저에 복수의 IC 다이를 결합한 것을 말하며, 3D IC 패키징은 하나의 IC 다이 위에 다른 IC 다이를 적층하는 형식으로 복수의 IC 다이를 적층한 것을 말한다.
종종 다른 전기적/기계적 특성을 요구하는 각종 유형의 회로들은 모두 동일한 제조 공정을 이용하여 동일한 다이에서 제조되어서는 안된다. 단일 IC 패키징으로 처리 유닛 및 메모리 회로를 통합시킴에 있어서, 2.5D IC 패키징 및 3D IC 패키징은 2.5D IC 패키징 또는 3D IC 패키징을 이용하지 않는 시스템의 경우보다 처리 유닛 및 메모리 회로를 접속하는 입력/출력(I/O) 단자(I/O 핀이라고도 부른다)를 훨씬 더 많이 수용할 수 있다.
캐시 메모리 다이는 기판, 기판 위에 있는 미리 정해진 수의 메모리 셀 집합, 캐시 메모리 다이의 제1 표면에 있는 제1 집합의 입력/출력 단자, 및 캐시 메모리 다이의 제2 표면에 있는 제2 집합의 입력/출력 단자를 포함한다. 제1 집합의 입력/출력 단자는 캐시 메모리 다이 외측의 1차 메모리 회로에 접속된다. 제2 집합의 입력/출력 단자의 일부는 제1 집합의 입력/출력 단자에 대응된다.
하나 이상의 실시형태가 첨부 도면에 제한하는 의도가 없는 단순한 예로서 도시되어 있고, 전체 도면에서 동일한 참조 번호를 가진 요소들은 동일한 요소를 나타낸다.
도 1은 하나 이상의 실시형태에 따른 컴퓨팅 시스템의 계통 블록도이다.
도 2는 하나 이상의 실시형태에 따른 메모리 회로의 계통 블록도이다.
도 3은 하나 이상의 실시형태에 따른 1차 메모리 회로 및 캐시 메모리 회로의 기능 블록도이다.
도 4A 내지 도 4C는 하나 이상의 실시형태에 따른 각종 유형의 패키징 기술을 이용하여 패키지된 메모리 회로의 횡단면도이다.
도 5A는 하나 이상의 실시형태에 따른 예시적인 캐시 메모리 회로의 상면도이다.
도 5B는 하나 이상의 실시형태에 따른 1차 메모리 회로와 함께 적층된 도 5A의 캐시 메모리 회로의 횡단면도이다.
도 6은 하나 이상의 실시형태에 따른 판독 명령에 응답하여 데이터를 판독하는 방법을 보인 흐름도이다.
도 7은 하나 이상의 실시형태에 따른 기록 명령에 응답하여 데이터를 기록하는 방법을 보인 흐름도이다.
이하의 설명에서는 발명의 다른 특징들을 구현하는 하나 이상의 다른 실시형태 또는 실시예를 제공한다. 본 발명의 설명을 단순화하기 위해 컴포넌트 및 구성의 특수한 실시예가 이하에서 설명된다. 물론, 이러한 실시예는 단순히 예일 뿐이고 제한하는 것으로 의도되지 않는다. 산업계의 표준적인 실시에 따라서, 도면에서의 각종 특징들은 정확한 축척으로 작도된 것이 아니며, 설명의 목적으로만 사용된다.
또한, 공간적으로 상대적인 용어, 예를 들면, "하부", "상부", "수평", "수직", "위", "아래", "상향", "하향", "최상부", "바닥부", "좌측", "우측" 등 및 이들의 파생어(예를 들면, "수평으로", "하향으로", "상향으로" 등)는 특징들의 관계에서 본 발명의 설명을 용이하게 하기 위해 사용된다. 공간적으로 상대적인 용어들은 특징을 내포하는 장치의 다른 방위를 포함하는 것으로 의도된다.
도 1은 컴퓨팅 시스템(100)의 계통 블록도이다. 컴퓨팅 시스템(100)은 처리 유닛(110), 메모리 회로(120), 및 종합적으로 회로 블록(130)으로 표시된 다른 주변 회로를 포함한다. 일부 실시형태에 있어서, 다른 주변 회로는 입력/출력 회로, 디스플레이 유닛, 네트워크 인터페이스 회로, 및/또는 하드 드라이브 또는 광디스크 드라이브와 같은 스토리지 장치를 포함한다. 일부 실시형태에 있어서, 처리 유닛(110)은 단일 프로세서를 포함한다. 일부 다른 실시형태에 있어서, 처리 유닛(110)은 2개 이상의 프로세서를 포함한다. 일부 다른 실시형태에 있어서, 메모리 회로(120)는 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 비휘발성 메모리이다. 많은 응용에 있어서, 처리 유닛(110) 및 메모리 회로(120)는 상이한 복잡성 및 전기적 특성을 요구하고, 동일한 다이에서 및/또는 동일한 제조 공정에 따라서 처리 유닛(110)과 메모리 회로(120)를 제조하는 것은 경제적으로 적당하지 않다.
도 2는 하나 이상의 실시형태에 따른 메모리 회로(200)의 계통 블록도이다. 메모리 회로(200)는 1차(primary) 메모리 회로(210), 캐시 메모리 회로(220), 메모리 제어기 회로(230) 및 캐시 제어기 회로(240)를 포함한다. 1차 메모리 회로(210)는 하나 이상의 제1 다이로 형성된다. 일부 실시형태에 있어서, 1차 메모리 회로(210)는 단일 다이로 형성된다. 일부 다른 실시형태에 있어서, 1차 메모리 회로(210)는 하나의 다이 위에 다른 다이가 적층되는 형식으로 적층되고 3D IC 패키징 구성을 가진 복수의 다이로 형성된다. 캐시 메모리 회로(220)는 다른 다이로 형성되고 버스(252)를 통해 1차 메모리 회로(210)에 결합된다. 1차 메모리 회로(210)는 제1 유형의 메모리 셀을 포함하고, 캐시 메모리 회로(220)는 제2 유형의 메모리 셀을 포함한다. 일부 실시형태에 있어서, 제2 유형의 메모리 셀은 제1 유형의 메모리 셀보다 더 빠른 속도로 판독 및/또는 기록한다. 일부 실시형태에 있어서, 속도는 판독 대상 어드레스를 수신한 때로부터 그 어드레스에서 데이터의 판독 동작을 완료할 때까지 필요한 시간에 따라서 측정된다.
일부 실시형태에 있어서, 제1 유형의 메모리 셀은 동적 랜덤 액세스 메모리(DRAM) 셀이고, 제2 유형의 메모리 셀은 정적 랜덤 액세스 메모리(SRAM) 셀이다. 일부 실시형태에 있어서, 제1 유형의 메모리 셀과 제2 유형의 메모리 셀은 상이한 판독 속도를 가진 SRAM 셀이다.
메모리 제어기 회로(230)는 버스(254)를 통해 1차 메모리 회로(210)에 결합되고 버스(256)를 통해 캐시 메모리 회로(220)에 결합된다. 메모리 제어기 회로(230)는 1차 메모리 회로(210)에 저장된 데이터의 액세스를 제어하기 위해 사용할 수 있다. 캐시 제어기 회로(240)는 버스(257)를 통해 메모리 제어기 회로(230)에 결합되고 버스(258)를 통해 캐시 메모리 회로(220)에 결합된다. 캐시 제어기 회로(240)는 판독 어드레스에서 1차 메모리 회로(210)에 저장된 데이터를 판독하기 위해 버스(262)를 통해 판독 명령을 수신하고 및/또는 기록 어드레스에 대응하는 데이터를 1차 메모리 회로(210)에 기록하기 위해 버스(262)를 통해 기록 명령을 수신한다. 캐시 제어기 회로(240)는 데이터의 유효 복제 데이터가 캐시 메모리 회로(220)에 있는지를 결정하고, 만일 1차 메모리 회로(210)에 대한 직접 액세스가 필요하면 버스(257)를 통해 1차 메모리 회로(210)에 제어 신호를 선택적으로 보낸다. 그렇지 않으면, 캐시 제어기 회로(240)는 메모리 제어기 회로(230) 및 1차 메모리 회로(210)를 동작시키지 않고 버스(258)를 통해 캐시 메모리 회로(220)에 제어 신호를 보낸다. 일부 실시형태에 있어서, 메모리 제어기 회로(230)가 판독/기록 명령에 응답하여 사용되려고 하는지 여부에 관계없이, 어드레스 정보가 또한 버스(264)를 통해 메모리 제어기 회로(230)에 보내진다.
캐시 메모리 회로(220)에서의 복제 데이터는 만일 캐시 메모리 회로(220)에서의 복제 데이터가 1차 메모리 회로(210)에 저장된 대응하는 원래 데이터와 일치하면 유효하다. 일부 실시형태에 있어서, 원래 데이터의 어드레스 및 유효성(validity)은 캐시 메모리 회로(220)에 기록된다.
일부 실시형태에 있어서, 메모리 제어기 회로(230)와 캐시 제어기 회로(240) 중의 어느 하나 또는 둘 다는 처리 유닛(110)(도 1)과 통합되고, 따라서 메모리 회로(200)에서는 제거된다. 일부 실시형태에 있어서, 메모리 제어기 회로(230)와 캐시 제어기 회로(240)는 결합 메모리 제어 회로로서 통합된다. 일부 실시형태에 있어서, 1차 메모리 회로(210)와 캐시 메모리 회로(220)는 캐시 메모리 회로(220) 및 캐시 제어기 회로(240)로부터의 원조없이 1차 메모리 회로(210)에 대한 데이터의 액세스가 가능하도록 구성할 수 있다. 적어도 하나의 실시형태에 있어서, 캐시 제어기 회로(240)는 캐시 제어기 회로(240)에 제공된 설정에 따라서 캐시 메모리 회로를 선택적으로 우회(bypass)한다.
도 3은 하나 이상의 실시형태에 따른 1차 메모리 회로(210) 및 캐시 메모리 회로(220)의 기능 블록도이다. 1차 메모리 회로(210)는 제1 유형의 메모리 셀을 4 세트(312, 314, 316, 318) 포함한다. 각 세트의 제1 유형의 메모리 셀은 Q개의 입력/출력(I/O) 단자를 구비하고, 여기에서 Q는 1보다 큰 정수이다. 4개의 메모리 셀 세트(312, 314, 316, 318)의 Q-비트 I/O 단자는 4개의 대응하는 액세스 채널(322, 324, 326, 328)을 포함한 I/O 버스(252)로서 종합적으로 표시되어 있다. 일부 실시형태에 있어서, 1차 메모리 회로(210)는 P세트의 제1 유형의 메모리 셀을 포함하고, 여기에서 P는 1보다 큰 정수이다. 일부 실시형태에 있어서, 1차 메모리 회로(210)는 단일 판독 사이클 또는 단일 기록 사이클 중에 P 세트의 메모리 셀 중 각 메모리 셀의 Q 비트에 액세스하도록 동작되고, 따라서 1차 메모리 회로(210)는 P*Q I/O 핀을 가진 P*Q 비트 I/O 버스(252)를 갖는다. 일부 실시형태에 있어서, 수(number) P는 1차 메모리 회로(210)의 액세스 채널의 수를 나타내고, 수 Q는 1차 메모리 회로(210)의 각 액세스 채널의 대역폭을 나타낸다. 적어도 하나의 실시형태에 있어서, P는 4이고, Q는 128이며, 따라서 1차 메모리 회로(210)는 또한 각각 128 비트 대역폭을 가진 4개의 액세스 채널을 가진 것으로서 인용된다. 일부 실시형태에 있어서, 1차 메모리 회로(210)는 JEDEC WIDE I/O 메모리 표준 또는 HYBRID MEMORY CUBIT(HMC) 표준과 호환하는 메모리 회로이다.
캐시 메모리 회로(220)는 D개의 행(또는 집합)(330-1, 330-2, 330-3,... 330-D)으로 배열된 복수의 제2 유형의 메모리 셀을 포함한다. 각 집합의 제2 유형의 메모리 셀은 제2 유형의 Q*N 메모리 셀의 P개(P는 도 3에 도시된 실시형태에서 4이다)의 부분집합 또는 캐시부(340-1, 340-2, 340-3, 및 340-4로 표시된 열(column)에 대응함)를 포함한다. D와 N은 양의 정수이다. 일부 실시형태에 있어서, D는 8~32의 범위를 갖는다. 일부 실시형태에 있어서, N은 1~32의 범위를 갖는다.
제2 유형의 메모리 셀(330-1, 330-2, 330-3,... 330-D)의 P개의 부분집합은 각각 P개의 제1 유형의 메모리 셀 집합(312, 314, 316, 318) 중 대응하는 집합과 관련된다. 캐시 제어기 회로(240)는 1 판독 사이클 중에 각 메모리 셀 집합(312, 314, 316, 318)으로부터 P*Q 비트의 데이터를 저장한다. 더욱이, 캐시 제어기 회로(240)는 다음의 최대 (N-1)개까지의 추가 사이클 동안에 P개의 메모리 셀 집합(312, 314, 316, 318)으로부터의 더 많은 연속적으로 어드레스되는 데이터의 프리페치를 또한 수행할 수 있다. 그래서, 제2 유형의 메모리 셀(330-1, 330-2, 330-3,... 330-D)의 P개의 부분집합 각각은 전체적으로 P*Q 비트 데이터의 최대 N개의 "버스트"를 유지한다. 일부 실시형태에 있어서, 인에이블 또는 사용되는 "버스트"의 수는 캐시 제어기 회로(240)에 의해 프로그래밍 가능하다. 일부 실시형태에 있어서, 인에이블 또는 사용되는 "버스트"의 수는 처리 유닛(110)에서 현재 실행되는 하나 이상의 소프트웨어 프로그램에 따라서 동적으로 조정된다. 일부 실시형태에 있어서, 인에이블 또는 사용되는 "버스트"의 수는 프리페치 데이터가 후속적으로 얼마나 자주 사용되는가에 관한 통계 기록 및/또는 2개의 판독/기록 명령 사이에 이용가능한 추가 사이클에 따라 동적으로 설정된다.
제2 유형의 메모리 셀의 각 집합(330-1, 330-2, 330-3,... 330-D)은 어드레스부(열(350)로 표시됨)와 유효성 태그부(열(360)로 표시됨)를 또한 포함한다. 어드레스부(350)는 캐시부(340-1, 340-2, 340-3, 340-4)의 저장된 복제 데이터가 관련된 어드레스 정보를 저장한다. 일부 실시형태에 있어서, 어드레스부(350)는 캐시부(340-1, 340-2, 340-3, 340-4) 중의 하나에 대응하는 어드레스 정보를 각각 저장하는 P개의 하위구획(sub-section)으로 나누어진다. 유효성 태그부(360)는 캐시부(340-1, 340-2, 340-3, 340-4)가 유효 복제 데이터를 포함하는지를 표시하는 값을 저장한다. 일부 실시형태에 있어서, 유효성 태그부(360)는 캐시부(340-1, 340-2, 340-3, 340-4) 중의 하나에 대응하는 유효성 정보를 각각 저장하는 P개의 하위구획으로 나누어진다. 일부 실시형태에 있어서, 유효성 태그부(360)는 캐시부(340-1, 340-2, 340-3, 340-4)의 유효성에 기초하여 계산된 값을 저장한다.
일부 실시형태에 있어서, 캐시 제어기 회로(240)는 기록 어드레스에 대응하는 데이터를 캐시 제어기 회로(240)에 의해 수신된 기록 명령에 응답하여 1차 메모리 회로(210)에 기록한다. 적어도 하나의 실시형태에 있어서, 캐시 제어기 회로(240)는 대응하는 유효성 태그부(360)에 저장된 값들을 변경시켜서 기록 어드레스에 대응하는 캐시 메모리 회로(220)에 저장된 복제 데이터를 무효화한다.
일부 또 다른 실시형태에 있어서, 캐시 제어기 회로(240)는, 기록 어드레스에 대응하는 유효 복제 데이터가 현재 캐시 메모리 회로(220)에 저장되어 있으면, 기록 어드레스에 대응하는 데이터를 캐시 제어기 회로(240)에 의해 수신된 기록 명령에 응답하여 캐시 메모리 회로(220)에 기록한다. 적어도 하나의 실시형태에 있어서, 캐시 제어기 회로(240)는 기록 어드레스에 대응하는 캐시 메모리 회로(220)에 저장된 데이터를 1차 메모리 회로(210)에 기록한다.
도 4A 내지 도 4C는 하나 이상의 실시형태에 따라서 각종 유형의 패키징 기술을 이용하여 패키지된 메모리 회로(200)의 횡단면도이다.
도 4A는 메모리 회로(200)의 2.5D IC 패키지(400A)의 횡단면도이다. 2.5D IC 패키지(400A)는 1차 메모리 회로(210)용의 적층형 메모리 다이(410)와, 캐시 메모리 회로(220)용의 캐시 메모리 다이(420)와, 메모리 제어기 회로(230) 및/또는 캐시 제어기 회로(240)에 대응하는 로직 다이(430)를 포함한다. 일부 실시형태에 있어서, 적층형 메모리 다이(410)는 하나 이상의 다이를 구비한다. 적층형 메모리 다이(410), 캐시 메모리 다이(420) 및 로직 다이(430)는 복수의 마이크로 범프(450)를 이용하여 인터포저(440) 위에 장착된다. 일부 실시형태에 있어서, 메모리 제어기 회로(230)와 캐시 제어기 회로(240)는 복수의 다이로 형성된다. 일부 실시형태에 있어서, 다른 다이가 또한 인터포저(450) 위에 장착된다.
도 4B는 메모리 회로(200)의 하이브리드 2.5D/3D IC 패키지(400B)의 횡단면도이다. 하이브리드 IC 패키지(400B)는 적층형 메모리 다이(410) 및 캐시 메모리 다이(420)의 3D IC 패키지(460)를 형성하도록 마이크로 범프(450)를 이용하여 캐시 메모리 다이(420) 위에 장착된 적층형 메모리 다이(410)를 포함한다. 일부 실시형태에 있어서, 적층형 메모리 다이(410)는 하나 이상의 다이를 구비한다. 그 다음에, 3D IC 패키지(460) 및 로직 다이(430)가 인터포저(440) 위에 장착된다.
도 4C는 메모리 회로(200)의 3D IC 패키지(400C)의 횡단면도이다. 3D IC 패키지(400C)는 3D IC 패키지(400C)를 형성하도록 캐시 메모리 다이(420) 위에 장착되고 그 다음에 로직 다이 위에 장착된 적층형 메모리 다이(410)를 포함한다.
도 5A는 하나 이상의 실시형태에 따른 메모리 회로(220)의 캐시 메모리 다이(420)의 예시적인 구성을 보인 상면도이다. 캐시 메모리 다이(420)는 캐시 메모리 다이(420)의 엣지를 따라서 배치된 6개 그룹의 메모리 셀로 나누어진 메모리 셀을 구비한다. 메모리 셀 그룹 중 4개는 캐시브(340-1, 340-2, 340-3, 340-4)에 대응한다. 메모리 셀 그룹 중 2개는 어드레스부(350) 및 유효성 태그부(360)에 대응하고, 각각 2개의 대응하는 메모리 셀 그룹(340-1/340-2, 340-3/340-4) 사이에 위치된다. 캐시 메모리 다이(420)의 중앙부(510과 520으로 표시된 영역)에는 복수의 입력/출력 단자가 있다. 일부 실시형태에 있어서, 캐시 메모리 다이(420)는 6개 이상 또는 6개 미만의 메모리 셀 그룹으로 나누어진 메모리 셀을 구비한다. 적어도 하나의 실시형태에 있어서, 캐시 메모리 다이(420)는 모든 캐시부(340-1, 340-2, 340-3, 340-4)용의 메모리 셀 그룹 및 어드레스부(350) 및 유효성 태그부(360)용의 다른 메모리 셀 그룹으로 나누어진 메모리 셀을 구비한다.
도 5B는 도 5A의 캐시 메모리 다이(420)를 선 A를 따라 취한 횡단면도 및 하나 이상의 실시형태에 따른 1차 메모리 회로(210)용의 적층형 메모리 다이(410)를 보인 것이다. 복수의 입력/출력 단자는 캐시 메모리 다이(420)의 제1 표면 위에 제1 집합의 입력/출력 단자(510의 영역에 대응하는 영역을 점유하는 마이크로 범프(532)로 표시됨)를 구비한다. 제1 집합의 입력/출력 단자(532)는 1차 메모리 회로(210)의 적층형 메모리 다이(410)에 전기적으로 접속된다. 복수의 입력/출력 단자는 캐시 메모리 다이의 제2 표면 위에 제2 집합의 입력/출력 단자(510의 영역에 대응하는 영역을 점유하는 마이크로 범프(534) 및 510의 영역에 대응하는 영역을 점유하는 마이크로 범프(536)로 표시됨)를 또한 구비한다. 제2 집합의 입력/출력 단자의 일부, 예를 들면 마이크로 범프(534)는 제1 집합의 입력/출력 단자(532)와 핀대핀으로 대응한다. 기판(540)은 제1 집합의 입력/출력 단자(532)를 제2 집합의 입력/출력 단자의 일부(534)와 전기적으로 결합하는 복수의 실리콘 관통 비아(542)를 구비한다.
도 6은 하나 이상의 실시형태에 따라서 판독 명령에 응답하여 데이터를 판독하는 방법(600)의 흐름도이다. 추가의 처리가 도 6에 도시된 방법(600)을 실행하기 전에, 실행 중에, 및/또는 실행 후에 수행될 수 있고, 일부 다른 처리들은 여기에서 간단하게만 설명된다는 점을 이해하기 바란다.
도 6 및 도 2와 도 3에 도시된 것처럼, 블록 610에서, 캐시 제어기 회로(240)는 1차 메모리 회로(210)에 저장된 데이터를 판독하기 위한 판독 명령을 수신한다. 판독 명령은 적어도 1차 메모리 회로(210)의 제1 액세스 채널(322)을 통해 액세스가능한 제1 데이터 및 1차 메모리 회로(210)의 제2 액세스 채널(324)을 통해 액세스가능한 제2 데이터를 요청한다.
처리는 블록 620으로 진행하고, 이 블록에서 캐시 제어기 회로(240)는 수신된 판독 명령을 처리할 때 캐시 메모리 회로(220)가 우회되어야 하는지를 결정한다. 만일 캐시 메모리 회로(220)가 우회되어야 한다고 결정되면, 처리는 블록 630으로 진행하고, 이 블록에서 캐시 제어기 회로(240)는 요청된 데이터를 1차 메모리 회로로부터 판독하도록 제어 신호를 메모리 제어기 회로(230)에 보낸다. 일부 실시형태에 있어서, 캐시 메모리 회로(220)를 우회해야 하는지의 결정은 버스(262)로부터 캐시 제어기 회로(240)에 의해 수신된 외부 요청에 따른다.
만일 캐시 메모리 회로(220)가 우회되지 않을 것이라고 결정되면, 처리는 블록 640으로 진행한다. 블록 640에서, 캐시 제어기 회로(240)는 제1 데이터 및 제2 데이터의 유효 복제 데이터가 캐시 메모리 회로(220)에 저장되어 있는지를 결정한다.
블록 650에서, 판독 명령에 의해 요청된 제1 데이터 및 제2 데이터의 유효 복제 데이터가 캐시 메모리 회로(220)에 저장되어 있지 않으면, 액세스 채널(322)로부터 연속적으로 어드레스된 데이터의 Q*n 비트의 복제 데이터, 액세스 채널(324)로부터 연속적으로 어드레스된 데이터의 Q*n 비트의 복제 데이터, 액세스 채널(326)로부터 연속적으로 어드레스된 데이터의 Q*n 비트의 복제 데이터, 및 액세스 채널(328)로부터 연속적으로 어드레스된 데이터의 Q*n 비트의 복제 데이터가 캐시 메모리 회로(220)에 저장된다. n은 1~N의 정수이다. 일부 실시형태에서는 블록 650에서 모든 액세스 채널(322, 324, 326, 328)이 사용되지 않는다.
일부 실시형태에 있어서, n은 캐시 메모리 제어기(220)에 의해 수신된 외부 요청에 따라 설정된다. 일부 실시형태에 있어서, 처리 유닛(110)은 특수 집합의 실행가능 명령어, 예를 들면, 소프트웨어 프로그램을 실행할 때 이전의 판독 명령으로 액세스된 데이터 부근에서 어드레스된 데이터를 액세스할 가능성에 따라서 수 n을 결정한다. 이전에 액세스된 데이터 부근에 저장된 데이터를 액세스하는 현상은 "메모리 액세싱의 장소"(locality of memory accessing)로서 또한 알려진다. 그러므로, 만일 처리 유닛(110)이 현재 실행되는 소프트웨어 프로그램이 더 나은 메모리 액세싱의 장소를 갖는다고 통지하면, 수 n이 증가된다. 반대로, 만일 처리 유닛(110)이 현재 실행되는 소프트웨어 프로그램이 더 열악한 메모리 액세싱의 장소를 갖는다고 통지하면, 수 n이 감소된다.
일부 실시형태에 있어서, n은 메모리 회로(200)의 액세스 로딩에 따라서 캐시 제어기 회로(240)에 의해 설정된다. 만일 메모리 회로(200)가 낮은 워크로드를 가지면, 캐시 제어기 회로(240)는 다음 판독 또는 기록 명령이 수신되기 전에 유휴 사이클을 레버리지하여 가능한 한 많은 데이터를 프리페치하려고 시도한다. 일부 실시형태에 있어서, 수 n은 처리 유닛(110)에 의해 현재 실행되는 하나 이상의 소프트웨어 프로그램에 따라 동적으로 조정된다.
데이터가 캐시 메모리 회로(220)에 의해 프리페치된 후에, 또는 판독 명령에 의해 요청된 제1 데이터 및 제2 데이터의 유효 복제 데이터가 현재 캐시 메모리 회로(220)에 저장되어 있으면, 캐시 제어기 회로(240)는 요청된 제1 데이터 및 요청된 제2 데이터를 캐시 메모리 회로(220)로부터 출력한다.
도 7은 하나 이상의 실시형태에 따라서 기록 명령에 응답하여 데이터를 기록하는 방법(700)의 흐름도이다. 추가의 처리가 도 7에 도시된 방법(700)을 실행하기 전에, 실행 중에, 및/또는 실행 후에 수행될 수 있고, 일부 다른 처리들은 여기에서 간단하게만 설명된다는 점을 이해하기 바란다.
도 7 및 도 2와 도 3에 도시된 것처럼, 블록 710에서, 캐시 제어기 회로(240)는 1차 메모리 회로(210)에 데이터를 기록하기 위한 기록 명령을 수신한다. 처리는 블록 720으로 진행하고, 이 블록에서 캐시 제어기 회로(240)는 기록 명령에 의해 지정된 어드레스에 따라서 1차 메모리 회로(210)에 데이터를 기록하기 위해 메모리 제어기(230)에 제어 신호를 보낸다.
블록 730에서, 캐시 제어기 회로(240)는 캐시 메모리 회로(220)가 유효 복제 데이터를 갖고 있는지를 결정한다. 1차 메모리 회로(210)의 지정된 어드레스에서의 데이터가 지금 막 갱신되었기 때문에, 캐시 메모리 회로(220)에 있는 복제 데이터는, 만일 있다면, 더 이상 "유효"한 것으로 간주되지 않는다. 그러므로, 블록 740에서, 유효 복제 데이터가 캐시 메모리 회로(220)에 저장되어 있으면, 복제 데이터를 무효화하기 위해 유효성 태그가 갱신된다. 반면에, 캐시 메모리 회로(220)가 유효 복제 데이터를 갖고 있지 않으면, 블록 740은 건너뛴다.
일 실시형태에 따라서, 메모리 회로는 제1 메모리 회로, 제2 메모리, 메모리 제어기 및 캐시 제어기 회로를 포함한다. 제1 메모리 회로는 제1 다이 또는 적층형 다이의 집합으로 형성되고, 제2 메모리 회로는 제2 다이로 형성된다. 제1 메모리 회로는 P개의 제1 유형의 메모리 셀 집합을 포함하고, 제1 유형 메모리 셀의 각 집합은 Q개의 입력/출력(I/O) 단자를 구비하며, P와 Q는 1보다 큰 정수이다. 제2 메모리 회로는 D개의 제2 유형의 메모리 셀 집합을 포함한다. 제2 유형 메모리 셀의 각 집합은 P개의 제2 유형의 Q*N 메모리 셀 부분집합을 포함하고, 제2 유형 메모리 셀의 P개의 부분집합은 각각 제1 유형 메모리 셀의 P개의 집합 중 대응하는 집합과 연관된다. D와 N은 양의 정수이다. 제2 유형의 메모리 셀은 제1 유형의 메모리 셀보다 더 고속으로 판독할 수 있다. 메모리 제어기 회로는 제1 메모리 회로와 제2 메모리 회로에 결합된다. 캐시 제어기 회로는 메모리 제어기 회로와 제2 메모리 회로에 결합된다. 캐시 제어기 회로는 판독 어드레스로 제1 메모리 회로에 저장된 데이터를 판독하기 위한 판독 명령을 수신하고, 만일 판독 명령에 의해 요청된 데이터의 유효 복제 데이터가 제2 메모리 회로에 있으면 제2 메모리 회로로부터 데이터를 검색한다.
다른 실시형태에 따르면, 캐시 메모리 다이는 기판, 기판 위에 있는 미리 정해진 수의 메모리 셀 집합, 캐시 메모리 다이의 제1 표면에 있는 제1 집합의 입력/출력 단자, 및 캐시 메모리 다이의 제2 표면에 있는 제2 집합의 입력/출력 단자를 포함한다. 제1 집합의 입력/출력 단자는 캐시 메모리 다이 외측의 1차 메모리 회로에 접속된다. 제2 집합의 입력/출력 단자의 일부는 제1 집합의 입력/출력 단자에 핀대핀으로 대응된다.
다른 실시형태에 따르면, 메모리 회로를 동작시키는 방법은 1차 메모리 회로의 제1 액세스 채널을 통해 액세스가능한 제1 데이터 및 1차 메모리 회로의 제2 액세스 채널을 통해 액세스가능한 제2 데이터를 판독하기 위한 판독 명령에 응답하여 캐시 제어기 회로에 의해, 제1 데이터 및 제2 데이터의 유효 복제 데이터가 캐시 메모리에 저장되어 있는지를 결정하는 단계를 포함한다. 메모리 회로는 1차 메모리 회로와 캐시 메모리 회로를 포함한다. 1차 메모리 회로는 Q 비트 채널 대역폭의 P개의 액세스 채널을 구비하고, 캐시 메모리 회로는 Q*N 메모리 셀의 P개의 부분집합을 구비한다. P와 Q는 1보다 큰 정수이고, N은 양의 정수이다. 이 방법은, 만일 판독 명령에 의해 요청된 제1 데이터 및 제2 데이터의 유효 복제 데이터가 캐시 메모리에 저장되어 있지 않으면, 제1 액세스 채널로부터 연속적으로 어드레스되는 Q*n 비트의 데이터의 복제 데이터 및 제2 액세스 채널로부터 연속적으로 어드레스되는 Q*n 비트의 데이터의 복제 데이터를 캐시 메모리 회로에 저장하는 단계를 또한 포함한다. 여기에서 n은 1 내지 N 사이의 정수이다. 제1 데이터와 제2 데이터는 만일 제1 데이터 및 제2 데이터의 유효 복제 데이터가 캐시 메모리 회로에 저장되어 있으면 캐시 메모리 회로에서 출력된다.
지금까지, 이 기술에 숙련된 사람이라면 본 발명의 각종 양태를 잘 이해할 수 있도록 몇 가지 실시형태의 특징들을 설명하였다. 이 기술에 숙련된 사람이라면 여기에서 소개한 실시형태와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하도록 다른 공정 및 구조를 설계 또는 수정하는 기초로서 여기에서의 설명을 쉽게 이용할 수 있을 것으로 예상된다. 이 기술에 숙련된 사람이라면, 그러한 등가 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 것을 또한 이해할 것이며, 본 발명의 정신 및 범위로부터 벗어나지 않고 각종 변경, 치환 및 수정을 행하는 것이 가능할 것이다.

Claims (10)

  1. 제1 다이 또는 적층형 다이의 집합으로 형성되고, Q개의 입력/출력(I/O) 단자를 각각 구비하는 P개- P와 Q는 1보다 큰 정수이다- 의 제1 유형의 메모리 셀 집합을 포함하는 제1 메모리 회로와;
    제2 다이로 형성되고, D개의 제2 유형의 메모리 셀 집합- 제2 유형의 메모리 셀은 상기 제1 유형의 메모리 셀보다 더 고속으로 판독할 수 있는 것이고, 상기 제2 유형 메모리 셀의 각 집합은 P개의 제2 유형의 Q*N 메모리 셀 부분집합을 포함하며, 상기 제2 유형 메모리 셀의 P개의 부분집합은 각각 상기 제1 유형 메모리 셀의 P개의 집합 중 대응하는 집합과 연관되고, D와 N은 양의 정수이다- 을 포함하는 제2 메모리 회로와;
    상기 제1 메모리 회로 및 상기 제2 메모리 회로에 결합되고 P개의 제1 유형의 메모리 셀 집합에 액세스하도록 구성된 메모리 제어기 회로와;
    상기 메모리 제어기 회로와 상기 제2 메모리 회로에 결합되고, 판독 어드레스로 상기 제1 메모리 회로에 저장된 데이터를 판독하기 위한 판독 명령을 수신하고, 판독 명령에 의해 요청된 데이터의 유효 복제 데이터가 상기 제2 메모리 회로에 있으면 상기 제2 메모리 회로로부터 데이터를 검색하도록 구성되는 캐시 제어기 회로를 포함하는, 메모리 회로.
  2. 제1항에 있어서, 상기 캐시 제어기 회로는 상기 제2 메모리 회로가 상기 판독 명령에 의해 요청된 데이터의 유효 복제 데이터를 갖지 않는 경우에 상기 제2 유형의 메모리 셀의 D개의 집합 중 하나에 P*n 비트 데이터의 복제 데이터를 저장하도록 더 구성되고, 상기 P*n 비트의 데이터는 상기 판독 명령에 의해 요청된 데이터를 포함하며, n은 1 내지 N 사이의 정수인 것인, 메모리 회로.
  3. 제2항에 있어서, 상기 캐시 제어기 회로는 외부 요청에 응답하여 상기 수 n을 설정하도록 구성되는 것인, 메모리 회로.
  4. 제1항에 있어서, 상기 캐시 제어기 회로는 기록 어드레스에 대응하는 데이터를 캐시 제어기에 의해 수신된 기록 명령에 응답하여 상기 제1 메모리 회로에 기록하도록 더 구성되는 것인, 메모리 회로.
  5. 제4항에 있어서, 상기 캐시 제어기 회로는 상기 기록 어드레스에 대응하는 상기 제2 메모리 회로에 저장된 데이터의 복제 데이터를 무효화하도록 더 구성되는 것인, 메모리 회로.
  6. 제1항에 있어서, 상기 캐시 제어기 회로는 외부 요청에 응답하여 상기 제2 메모리 회로를 우회(bypass)하도록 더 구성되는 것인, 메모리 회로.
  7. 제1항에 있어서, 상기 제1 메모리 회로는 상기 제1 메모리 회로를 상기 제2 메모리 회로의 제1 표면에 접속하는 제1 범프 집합을 포함하고, 상기 제2 메모리 회로는 상기 제2 메모리 회로의 제2 표면상의 제2 범프 집합을 포함하며, 상기 제2 범프 집합의 일부는 상기 제1 메모리 회로의 제1 범프 집합과 핀대핀으로 대응하는 것인, 메모리 회로.
  8. 삭제
  9. Q 비트의 채널 대역폭을 가진 P개의 액세스 채널을 구비한 1차 메모리 회로와, Q*N 메모리 셀의 P개의 부분집합을 구비한 - P와 Q는 1보다 큰 정수이고, N은 양의 정수임 - 캐시 메모리 회로를 포함하는 메모리 회로를 동작시키는 방법에 있어서,
    상기 1차 메모리 회로의 제1 액세스 채널을 통해 액세스 가능한 제1 데이터 및 상기 1차 메모리 회로의 제2 액세스 채널을 통해 액세스 가능한 제2 데이터를 판독하기 위한 판독 명령에 응답하여 캐시 제어기 회로에 의해, 상기 제1 데이터 및 상기 제2 데이터의 유효 복제 데이터가 상기 캐시 메모리에 저장되어 있는지를 결정하는 단계와;
    상기 판독 명령에 의해 요청된 상기 제1 데이터 및 상기 제2 데이터의 유효 복제 데이터가 상기 캐시 메모리에 저장되어 있지 않으면, 상기 제1 액세스 채널로부터 연속적으로 어드레스되는 Q*n 비트의 데이터의 복제 데이터 및 상기 제2 액세스 채널로부터 연속적으로 어드레스되는 Q*n 비트의 데이터의 복제 데이터를 상기 캐시 메모리 회로에 저장하는 단계- n은 1 내지 N 사이의 정수임- 와;
    상기 제1 데이터 및 상기 제2 데이터의 유효 복제 데이터가 상기 캐시 메모리 회로에 저장되어 있으면, 상기 캐시 메모리 회로로부터 상기 제1 데이터와 상기 제2 데이터를 출력하는 단계를 포함하는, 메모리 회로 동작 방법.
  10. 제9항에 있어서, 상기 캐시 메모리 제어기에 의해 수신된 외부 요청에 따라서 n을 설정하거나 상기 메모리 회로의 액세스 로딩(access loading)에 따라 상기 캐시 제어기 회로에 의해 n을 설정하는 단계를 더 포함하는, 메모리 회로 동작 방법.
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