CN104464823A - 用于管理错误区域的存储器装置及方法 - Google Patents

用于管理错误区域的存储器装置及方法 Download PDF

Info

Publication number
CN104464823A
CN104464823A CN201410815500.0A CN201410815500A CN104464823A CN 104464823 A CN104464823 A CN 104464823A CN 201410815500 A CN201410815500 A CN 201410815500A CN 104464823 A CN104464823 A CN 104464823A
Authority
CN
China
Prior art keywords
memory
stacking
die
logic
memory die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410815500.0A
Other languages
English (en)
Other versions
CN104464823B (zh
Inventor
乔·M·杰德罗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN104464823A publication Critical patent/CN104464823A/zh
Application granted granted Critical
Publication of CN104464823B publication Critical patent/CN104464823B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Semiconductor Memories (AREA)
  • Debugging And Monitoring (AREA)

Abstract

本申请涉及用于管理错误区域的存储器装置及方法。本发明描述包含存储器裸片堆叠及逻辑裸片的存储器装置及方法。所描述的方法及装置包含实现重新分割所述存储器裸片堆叠及将新的分区存储于存储器映射中的那些方法及装置。以选定配置进行重新分割允许移除存储器的若干部分使其不再使用而不影响所述存储器装置的其余部分。还揭示额外装置、系统及方法。

Description

用于管理错误区域的存储器装置及方法
本案是一件分案申请。本案的母案是国际申请号为PCT/US2010/021807、申请日为2010年1月22日、PCT申请进入中国国家阶段后申请号为201080005316.X、发明名称为“用于管理错误区域的存储器装置及方法”的发明专利申请案。
相关申请案交叉参考
本专利申请案主张2009年1月23日提出申请的第12/359,014号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
本文中所描述的各种实施例涉及与半导体存储器相关联的设备、系统及方法。
背景技术
微处理器技术已以比半导体存储器技术的速率快的速率演变。因此，现代主机处理器与半导体存储器子系统之间通常存在性能的不匹配，所述处理器配接到所述半导体存储器子系统以接收指令及数据。举例来说，据估计，一些高端服务器闲置四分之三时钟来等待对存储器请求的响应。
另外，随着处理器核心及线程的数目继续增加，软件应用程序及操作系统技术的演变已增加了对较高密度存储器子系统的需求。然而，当前技术的存储器子系统通常表示性能与密度之间的折衷。较高带宽可限制在不超过联合电子装置工程委员会(JEDEC)电气规范的情况下可连接于系统中的存储器卡或存储器模块的数目。
已提出对JEDEC接口标准(例如，双倍数据速率(DDR)同步动态随机存取存储器(SDRAM))的扩展，但关于未来所预期存储器带宽及密度通常可发现其不足。缺点包含缺少存储器功率优化及主机处理器与存储器子系统之间的接口的唯一性。随着处理器及/或存储器技术的改变，后一缺点可导致对重新设计所述接口的需要。
附图说明
图1展示根据本发明的实施例的存储器系统的框图。
图2展示根据本发明的实施例的具有逻辑裸片的堆叠式裸片3D存储器的剖切概念图。
图3展示根据本发明的实施例的存储器库控制器及相关联模块的框图。
图4展示根据本发明的实施例的操作存储器装置的方法的流程图。
图5展示根据本发明的实施例的制作存储器装置的方法的流程图。
图6展示根据本发明的实施例的信息处置系统的框图。
具体实施方式
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示其中可实践本发明的特定实施例的附图。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明。可利用其它实施例且可做出结构、逻辑及电改变。
图1包含根据本发明的各种实例性实施例的存储器装置100的框图。存储器装置100操作以在一个或一个以上始发装置及/或目的地装置(例如，一个或一个以上处理器)与堆叠式阵列存储器“库”110集合之间大致同时传送多个传出及/或传入命令流、地址流及/或数据流。可产生增加的存储器系统密度、带宽、平行性及可缩放性。
多裸片存储器阵列实施例聚合在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。在本发明中称为存储器库的堆叠式裸片群组的子区段展示为图1中的实例性库110且展示为图2中的实例性库230。在所图解说明的实例中所展示的存储器库共享共用控制逻辑。存储器库架构战略性地分割存储器控制逻辑以增加能量效率同时提供已通电存储器组的较细粒度。所展示的实施例还实现标准化的主机处理器到存储器系统接口。随着存储器技术演变，所述标准化接口可减少重新设计循环次数。
图2是根据各种实例性实施例与逻辑裸片202堆叠在一起以形成存储器装置100的堆叠式裸片3D存储器阵列200的剖切概念图。存储器装置100并入有产生堆叠式裸片3D存储器阵列200的一个或一个以上存储器阵列203堆叠。将多个存储器阵列(例如，存储器阵列203)制作到多个裸片中的每一者(例如，裸片204)上。接着堆叠所述存储器阵列裸片以形成堆叠式裸片3D存储器阵列200。
将所述堆叠中的每一裸片划分成多个“瓦片”(例如，与堆叠式裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。存储器阵列203并不限于任一特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。
堆叠式存储器阵列瓦片集合208可包含来自所述堆叠式裸片中的每一者的单个瓦片(例如，瓦片212B、212C及212D，其中基底瓦片在图1中被隐藏而看不到)。电力、地址及/或数据以及类似共用信号可沿“Z”维度220在传导路径(例如，传导路径224)(例如，“穿晶片互连件”(TWI))上横越堆叠式瓦片集合208。注意，TWI未必需要完全穿过特定晶片或裸片。
将一种配置中的堆叠式裸片3D存储器阵列200分割成存储器“库”(例如，存储器库230)集合。每一存储器库包含一堆叠式瓦片集合(例如，瓦片集合208)、来自多个堆叠式裸片中的每一者的一个瓦片连同用以电互连瓦片集合208的TWI集合。所述库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。虽然描述分割成个别库230，但也可以若干种其它方式分割3D存储器阵列200。其它实例性分割包含按裸片、瓦片等分割。
在图1中于存储器装置100内的背景下图解说明存储器库集合102(所述存储器库类似于来自图2的存储器库230)。存储器装置100还包含多个存储器库控制器(MVC)104(例如，MVC 106)。每一MVC以一对一关系通信地耦合到对应存储器库(例如，集合102的存储器库110)。因此，每一MVC能够独立于其它MVC与其相应存储器库之间的通信而与对应存储器库通信。
存储器装置100还包含多个可配置串行化通信链路接口(SCLI)112。SCLI 112被划分成SCLI传出群组113及SCLI传入群组115，其中“传出”及“传入”方向是从处理器114的角度界定的。多个SCLI 112中的每一SCLI能够与其它SCLI同时操作。SCLI112共同将多个MVC 104通信地耦合到一个或一个以上主机处理器114。存储器装置100呈现到主机处理器114的多链路高吞吐量接口。
存储器装置100还可包含开关116。在一些实施例中，开关116可包括矩阵开关，其还可称为交叉连接开关。开关116通信地耦合到多个SCLI 112且耦合到多个MVC104。开关116能够将每一SCLI交叉连接到选定MVC。因此，主机处理器114可跨越多个SCLI 112以大致同时的方式存取多个存储器库102。此架构可为现代处理器技术(包含多核技术)提供高处理器到存储器带宽。
存储器装置100还可包含耦合到开关116的存储器组构控制寄存器117。存储器组构控制寄存器117接受来自配置源的存储器组构配置参数且配置存储器装置100的一个或一个以上组件以根据可选择模式操作。举例来说，开关116及多个存储器库102以及多个MVC 104中的每一者通常可经配置以响应于单独存储器请求而独立于彼此地操作。此配置可由于SCLI 112与存储器库102之间的平行性而增强存储器系统带宽。
或者，存储器装置100可经由存储器组构控制寄存器117重新配置以致使多个存储器库102中的两者或两者以上的子集及对应MVC子集响应于单个请求而同步操作。后一配置可用于存取比与单个库相关联的数据字的宽度宽的数据字。此字在本文中称为宽数据字。此技术可降低等待时间。可通过将选定位型式加载到存储器组构控制寄存器117中来实现其它配置。
在一个实例中，传出SCLI 113可包含多个传出差分对串行路径(DPSP)128。DPSP128通信地耦合到主机处理器114且可共同地输送传出包。传出SCLI 113还可包含耦合到多个传出DPSP 128的解串行化器130。传出SCLI还可包含通信地耦合到解串行化器130的多路分用器138。在一个实施例中，DSPS、解串行化器及多路分用器的配置促进数据包或子包的有效传送。类似于传出SLCI，在一个实施例中，传入SCLI以及DSPS、串行化器及多路复用器的类似配置促进数据包或子包的有效传送。
图3是根据各种实例性实施例的MVC(例如，MVC 106)及相关联模块的框图。MVC 106可包含可编程库控制逻辑(PVCL)组件310。PVCL 310将MVC 106介接到对应存储器库(例如，存储器库110)。PVCL 310产生与对应存储器库110相关联的一个或一个以上控制信号及/或定时信号。
PVCL 310可经配置以将MVC 106调适到选定配置或选定技术的存储器库110。因此，举例来说，最初可使用当前可用的DDR2 DRAM配置存储器装置100。随后可调适存储器装置100以通过将PVCL 310重新配置为包含DDR3组控制与定时逻辑来适应基于DDR3的存储器库技术。
MVC 106还可包含通信地耦合到PVCL 310的存储器定序器314。存储器定序器314基于用于实施相关联存储器库110的技术来执行存储器技术相依操作集合。举例来说，存储器定序器314可执行与对应存储器库110相关联的命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/或存储器库预取操作。在一些实施例中，存储器定序器314可包括DRAM定序器。在一些实施例中，存储器刷新操作可始发于单独刷新控制器(未展示)中。
存储器定序器314可经配置以将存储器装置100调适到选定配置或技术的存储器库110。举例来说，存储器定序器314可经配置以与同存储器装置100相关联的其它存储器定序器同步地操作。此配置可用于响应于单个高速缓存线请求而将宽数据字从多个存储器库递送到与主机处理器114相关联的高速缓存线(未展示)。
MVC 106还可包含写入缓冲器316。写入缓冲器316可耦合到PVCL 310以缓冲从主机处理器114抵达MVC 106的数据。MVC 106可进一步包含读取缓冲器317。读取缓冲器317可耦合到PVCL 310以缓冲从对应存储器库110抵达MVC 106的数据。
MVC 106还可包含无序请求队列318。无序请求队列318建立对包含于存储器库110中的多个存储器组的有序读取及/或写入操作序列。选择所述有序序列以避免对任一单个存储器组的顺序操作以减少组冲突且降低读取到写入周转时间。
MVC 106还可包含存储器映射逻辑(MML)组件324。MML 324管理若干个操作，例如使用TWI修复逻辑328的TWI修复操作或其它修复操作。在一个实例中，MML 324针对3D存储器阵列200的多个部分追踪多个错误数据。下文更详细地论述错误数据的使用。可使用MML 324来追踪若干个不同部分的错误率。在一个实例中，针对每一裸片204追踪错误数据。其它实例包含针对每一瓦片205、每一阵列203等追踪错误数据。
在一个实例中，所追踪的部分是动态的。举例来说，在裸片204具有超过阈值的错误率的情况下，可选择裸片204的一部分进行追踪。在另一实例中，在错误率低于一部分(例如，瓦片)的阈值错误率的情况下，MVEL可仅针对包含所述瓦片的库追踪错误率。在一个实例中，针对3D存储器阵列200的一部分的所追踪错误率信息用于调整(例如，改变)选定部分的刷新速率。
图3展示包含存储器映射315的实施例。存储器映射315与MML 324交互、保持追踪3D存储器阵列200的各个部分且存储与所追踪部分相关联的特性(例如错误数据)。实例包含针对个别裸片204、库230、瓦片205或3D存储器阵列200内的若干个存储器单元的其它分组追踪错误数据。在一个实例中，存储器映射315同时针对一个以上部分保持追踪此信息。在一个实例中，每一MVC 106包含单独存储器映射315，但本发明并不受如此限制。其它实施例包含位于逻辑芯片202上的单个存储器映射315或其它数目个存储器映射315以服务于3D存储器阵列200。
虽然将错误数据论述为由存储器装置100追踪并使用的特性，但本发明并不受如此限制。在各种实施例中还追踪每一部分所特有的其它特性。其它特性可包含(但不限于)温度、断电状态及刷新速率。
如上文所论述，在一个实施例中，所追踪的错误数据包含对应于3D存储器阵列200的个别部分的错误率。其它错误数据(例如错误类型或积累错误)也是可能的错误数据。错误类型包含可使用错误校正码(ECC)校正的错误及例如有故障穿晶片互连件的硬错误。在一个实施例中，将错误率与阈值错误率进行比较。在一个实施例中，在超过阈值错误率的情况下，将存储器部分视为需要校正动作。校正动作可包含若干个方法，包含实施错误校正算法或移除坏的区域使其不再操作。下文更详细地论述使用3D存储器阵列200的重新分割的校正动作。
在一个实例中，收集错误数据一次，且将校正动作实施为静态校正。举例来说，可在通电操作期间评估存储器装置100一次，且收集3D存储器阵列200的各个部分的错误数据一次。产生(例如，创建)存储器映射315，且移除具有超过阈值水平的错误的存储器部分使其不再操作。接着，MML 324使用存储器映射315来将3D存储器阵列200从在通电之前已存在的第一分割状态重新分割为移除坏的存储器部分使其不再操作的第二分割状态。
在另一实例中，仅在制造之后收集错误数据一次，且产生存储器映射315以移除因制造错误所致的任何有缺陷存储器部分。制造合格率错误的实例包含有故障通孔、TWI、其它光刻缺陷等。其它错误可因硅的变化或产生具有比正常高的错误率的起作用部分的处理所致。在一些实施例中，在首先使用ECC校正错误接着将数据移动到3D存储器阵列200的以至少正常性能起作用的一部分之后，移除以比正常低的性能起作用的此些部分使其不再操作。在移动数据之后，接着移除3D存储器阵列200的具有不可接受错误率的部分使其不在存储器映射315中使用，且重新分割3D存储器阵列200。
在一个实例中，在存储器装置100的操作期间动态地收集错误数据，且响应于改变错误数据而动态地实施校正动作。动态地改变3D存储器阵列200的条件可出于若干个原因，包含导体的电迁移、随时间的热损坏等。在动态实施例中，当个别存储器部分的条件改变时，更新存储器映射315，且视需要由MML 324实施校正动作。类似于上文所描述的实施例，校正动作包含移动数据、移除有故障存储器部分及重新分割3D存储器阵列200。
图4图解说明包含3D存储器阵列200的动态重新分割的操作存储器的方法。在操作410中，从存储器裸片堆叠的若干个不同第一分区收集错误数据。第一分区可对应于所列举的存储器部分(例如库110、瓦片205等)中的一些部分，然而本发明并不受如此限制。错误数据可包含仅指示第一分区不起作用，或错误数据可包含第一分区的错误率。如上文所论述，还可能有其它类型的错误数据。
在操作420中，使用在操作410中所收集的错误数据在本地附接的逻辑裸片(例如逻辑裸片202)内产生(例如，创建)存储器映射315。在操作430中，在错误数据超过阈值的情况下，在存储器装置100的操作期间改变存储器映射315以重新分割存储器裸片堆叠从而形成若干个第二分区。
上文所描述的实施例论述移除不起作用的分区使其不再操作。其它实施例挽救分区中仍起作用的部分。在一个实施例中，组合第一分区中仍起作用的部分以形成第二分区。举例来说，在TWI于存储器库110中发生故障的情况下，库110的下部部分可保持起作用。可组合并重新分割此些库110的两个或两个以上下部部分以在第二分区中用作整个库。在此实例中，可使两个或两个以上存储器定序器314同步以作为单个库操作。
在一个实施例中，3D存储器阵列200制作有备用存储器部分。备用存储器部分的实例包含备用存储器裸片204、备用存储器库110、备用存储器瓦片205等。在一个实例中，备用存储器区域在第一分割中被分割为若干备用区，且如此记录于存储器映射315中。在静态重新分割存储器实例中，在通电时或在制造之后，在3D存储器阵列200的“主要”部分(与备用部分相对)是坏的且移除所述部分使其不再使用的情况下，将一个或一个以上备用存储器部分映射到在重新分割过程中使用。同样地，在动态重新分割存储器实例中，在存储器操作期间，一旦一存储器部分满足移除准则(例如错误率超过阈值)，便将弥补差所必需的一定量备用存储器部分映射到使用中，且将3D存储器阵列200重新分割为包含所述备用区。
在一个实例中，在重新分割之后，可能不存在足够的备用存储器部分来使3D存储器阵列200恢复高达特定存储器容量。举例来说，3D存储器阵列200可最终短缺一个或一个以上库110。在不具有备用存储器部分的其它实施例中，任何重新分割均将导致比制造中所设计的存储器容量小的存储器容量。
图5图解说明根据可用带宽在制造之后将存储器分类的制造过程。在操作510中，形成若干个存储器裸片堆叠，且在操作520中，将逻辑裸片与所述存储器裸片堆叠堆叠在一起。以第一分割结构制造每一存储器裸片堆叠。接着在操作530中通过从所述存储器裸片堆叠的不同存储器部分收集(例如，采集、产生等)错误数据来评估每一存储器裸片堆叠。在操作540中，重新分割每一存储器裸片堆叠以移除具有未满足标准的错误数据的存储器部分使其不再操作。如上文的实例中所论述，在存储器裸片堆叠的一部分完全不起作用的情况下，错误数据可能未满足标准。在其它实例中，在错误率超过存储器裸片堆叠的一部分的阈值错误率的情况下，错误数据可能未满足标准。
在操作550中，根据通过所述存储器裸片堆叠中的每一者的剩余存储器容量所确定的可用带宽将所述存储器裸片堆叠分类。如上文所论述，在不具有备用存储器部分的实施例中，移除堆叠的一部分可导致相同的读取带宽，但写入带宽稍微缩减。即使在具有备用存储器部分的实施例中，也可超过备用部分，且所得堆叠可具有缩减的带宽。
根据可用带宽将存储器裸片堆叠分类类似于在制造之后通过所示范的速度将处理器分类。可接着将存储器裸片堆叠与仅需要特定经分类存储器带宽的计算系统相匹配。举例来说，可以选定处理器速度及选定存储器带宽售卖个人计算机。与取决于处理器速度及存储器带宽两者相比，所得组合将基于用户提供计算速度。
此方法使得制造合格率对于存储器制造商来说根本不成问题。如上文实施例中所描述的存储器装置100无需完美，且由于例如所附接逻辑芯片及存储器映射的特征，大百分比的操作存储器带宽仍可用且可如此售卖给最终用户。使存储器映射315本地存储于存储器装置100上本地安装的逻辑芯片202内允许存储器装置100优化与处理器114无关的存储器操作。
各种实施例的设备及系统可用于除高密度多链路、高吞吐量半导体存储器子系统以外的应用中。因此，本发明的各种实施例将不受如此限制。对存储器装置100的图解说明打算提供对各种实施例的结构的一般理解。所述图解说明并非打算用作对可利用本文中所描述结构的设备及系统的所有元件及特征的完全说明。
各种实施例的新颖设备及系统可包括用于计算机、通信及信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、数据交换机及其它信息处置系统中的电子电路或并入到其中。
此些系统的实例包含(但不限于)电视、蜂窝式电话、个人数据助理(PDA)、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组音频层3)播放器)、车辆、医用装置(例如，心脏监测器、血压监测器等)、机顶盒及其它电子系统。
在图6中包含个人计算机的高级实例以展示本发明的较高级装置应用。图6是根据本发明的实施例的并入有至少一个存储器装置606的信息处置系统600的框图。
在此实例中，信息处置系统600包括数据处理系统，所述数据处理系统包含用以耦合所述系统的各种组件的系统总线602。系统总线602在信息处置系统600的各种组件当中提供通信链路且可实施为单个总线、实施为总线组合或以任一其它适合方式实施。
芯片组合件604耦合到系统总线602。芯片组合件504可包含任一电路或若干电路的操作兼容组合。在一个实施例中，芯片组合件604包含可为任一类型的处理器608或多个处理器。如本文中所使用，“处理器”意指任一类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任一其它类型的处理器或处理电路。如本文中所使用，“处理器”包含多个处理器或多个处理器核心。
在一个实施例中，存储器装置606包含于芯片组合件604中。所属领域的技术人员将认识到，各种存储器装置配置可用于芯片组合件604中。在上文实施例中描述在操作期间不断刷新的存储器装置(例如，DRAM)。DRAM装置的一个实例包含具有如上文实施例中所描述的集成式逻辑芯片的堆叠式存储器芯片3D存储器装置。存储器606还可包含非易失性存储器(例如，快闪存储器)。
信息处置系统600还可包含外部存储器611，所述外部存储器又可包含适于特定应用的一个或一个以上存储器元件，例如，一个或一个以上硬驱动器612及/或处置可装卸媒体613(例如，快闪存储器驱动器、光盘(CD)、数字视频盘(DVD)及类似物)的一个或一个以上驱动器。
信息处置系统600还可包含显示装置609(例如，监视器)、额外外围组件610(例如，扬声器等)及键盘及/或控制器614，其可包含鼠标、轨迹球、游戏控制器、话音辨识装置或准许系统用户将信息输入到信息处置系统600中及从信息处置系统600接收信息的任一其它装置。
尽管描述了本发明的若干个实施例，但以上列表并非打算为穷尽性。虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所展示的特定实施例。本申请案打算涵盖对本发明的任何修改或变型。应理解，以上说明打算为说明性而非限制性。在审阅以上说明之后，所属领域的技术人员将即刻明了以上实施例的组合及其它实施例。

Claims (30)

1.一种存储器装置，其包括：
经分割的存储器裸片堆叠；及
至少一个逻辑裸片，其耦合到所述存储器裸片堆叠，所述逻辑裸片包含存储器映射逻辑，所述存储器映射逻辑经配置以重新分割所述存储器裸片堆叠，其中所述存储器映射逻辑经配置以追踪对应于所述经分割的存储器裸片堆叠的不同部分的错误数据，且要被追踪的所述不同部分是依据对应于所述不同部分的所述错误数据而可调节的。
2.根据权利要求1所述的存储器装置，其中所述至少一个逻辑裸片与所述经分割的存储器裸片堆叠堆叠在一起。
3.根据权利要求1所述的存储器装置，其中所述存储器裸片堆叠被分割成若干垂直存储器库。
4.根据权利要求3所述的存储器装置，其中所述存储器库进一步包括若干备用存储器库。
5.根据权利要求1所述的存储器装置，其中所述存储器映射逻辑经配置以使用在所述存储器装置通电时随即产生的存储器映射。
6.根据权利要求1所述的存储器装置，其中所述存储器映射逻辑使用在所述存储器装置的制造之后随即产生的存储器映射。
7.根据权利要求3所述的存储器装置，其中所述存储器映射逻辑经配置以将部分有缺陷的库的若干部分一起组合成单个分区。
8.一种存储器装置，其包括：
存储器裸片堆叠；及
逻辑裸片，其耦合到所述存储器裸片堆叠，所述逻辑裸片包含存储器映射逻辑以依据所述存储器裸片堆叠的不同部分中的所追踪错误数据而相对于所述存储器裸片堆叠采取校正动作；
其中所述存储器映射逻辑经配置以追踪所述不同部分中的错误数据，且其中要被追踪的所述不同部分是依据对应于所述不同部分的所追踪错误数据而可调节的。
9.根据权利要求8所述的存储器装置，其中所述逻辑裸片经配置以动态地重新分割所述存储器裸片堆叠以移除所述存储器裸片堆叠的具有超过错误阈值的所追踪错误数据的部分使其不再操作。
10.根据权利要求8所述的存储器装置，其中所述存储器映射经配置以同时追踪对应于所述存储器裸片堆叠的多个部分的错误数据。
11.根据权利要求8所述的存储器装置，其中所述所追踪错误数据包含可使用错误校正码(ECC)校正的错误。
12.根据权利要求11所述的存储器装置，其中所述逻辑裸片经配置以在所述错误可使用错误校正码(ECC)校正的情况下将数据移动到所述存储器裸片堆叠的另一部分。
13.一种存储器装置，其包括：
存储器裸片堆叠，其包含：
若干个主要部分；及
至少一个备用部分；及
逻辑裸片，其耦合到所述存储器裸片堆叠，所述逻辑裸片包含存储器映射逻辑以在所述若干个主要部分中的一者中的错误率超过阈值的情况下相对于所述存储器裸片堆叠采取校正动作；
其中所述存储器映射逻辑经配置以追踪所述存储器裸片堆叠的不同部分中的错误率，且其中要被追踪的所述不同部分是依据对应于所述不同部分的所追踪错误率而可调节的。
14.根据权利要求13所述的存储器装置，其中所述校正动作包含重新分割所述存储器裸片堆叠。
15.根据权利要求13所述的存储器装置，其中所述若干个主要部分包含若干个存储器库。
16.根据权利要求15所述的存储器装置，其中所述备用部分包含存储器库。
17.根据权利要求13所述的存储器装置，其中所述若干个主要部分包含若干个存储器瓦片。
18.一种方法，其包括：
形成存储器裸片堆叠；
将相应逻辑裸片与所述存储器裸片堆叠堆叠在一起；及
形成存储器映射以从每一存储器裸片堆叠内的若干不同存储器部分收集数据，其中所述存储器映射经配置以相应于所述数据而重新分割所述存储器裸片堆叠的经动态定大小的部分。
19.根据权利要求18所述的方法，其中形成所述存储器映射以收集数据包含形成存储器映射以收集错误数据。
20.根据权利要求18所述的方法，其中形成所述存储器映射以收集数据包含形成存储器映射以追踪可使用错误校正码(ECC)校正的错误。
21.根据权利要求18所述的方法，其中形成所述存储器映射以收集数据包含形成存储器映射以收集错误率数据并且当所述错误率数据超过错误率阈值时重新分割所述经动态定大小的部分。
22.根据权利要求18所述的方法，其中形成所述存储器映射包含形成经配置以在所述错误可使用错误校正码(ECC)校正的情况下将数据移动到所述存储器裸片堆叠的另一部分的存储器映射。
23.一种方法，其包括：
形成存储器裸片堆叠；
将相应逻辑裸片与所述存储器裸片堆叠堆叠在一起；及
从所述存储器裸片堆叠内的若干不同存储器部分收集数据；及
依据不满足标准的数据而分割所述存储器裸片堆叠内的动态定大小的部分。
24.根据权利要求23所述的方法，其中分割所述存储器堆叠包含将有缺陷穿晶片互连件(TWI)下面的所述存储器裸片堆叠中的第一存储器库的若干部分一起重新分割成至少一个第二分区。
25.根据权利要求23所述的方法，其中分割所述存储器裸片堆叠包含将若干个部分有缺陷的第一分区的若干部分一起重新分割成至少一个第二分区。
26.根据权利要求23所述的方法，其中分割所述存储器裸片堆叠包含分割所述存储器裸片堆叠以移除所述存储器堆叠中的有缺陷的存储器瓦片使其不再操作。
27.根据权利要求23所述的方法，其中从所述若干个不同存储器部分收集数据包括从所述存储器裸片堆叠中的若干个存储器库收集数据。
28.根据权利要求23所述的方法，其进一步包括在所述存储器裸片堆叠内形成备用部分。
29.根据权利要求28所述的方法，其中形成所述备用部分包含形成备用存储器库。
30.根据权利要求28所述的方法，其中形成所述备用部分包含形成备用存储器裸片。
CN201410815500.0A 2009-01-23 2010-01-22 用于管理错误区域的存储器装置及方法 Active CN104464823B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/359,014 US8127185B2 (en) 2009-01-23 2009-01-23 Memory devices and methods for managing error regions
US12/359,014 2009-01-23
CN201080005316.XA CN102292778B (zh) 2009-01-23 2010-01-22 用于管理错误区域的存储器装置及方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080005316.XA Division CN102292778B (zh) 2009-01-23 2010-01-22 用于管理错误区域的存储器装置及方法

Publications (2)

Publication Number Publication Date
CN104464823A true CN104464823A (zh) 2015-03-25
CN104464823B CN104464823B (zh) 2017-09-29

Family

ID=42355154

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410815500.0A Active CN104464823B (zh) 2009-01-23 2010-01-22 用于管理错误区域的存储器装置及方法
CN201080005316.XA Active CN102292778B (zh) 2009-01-23 2010-01-22 用于管理错误区域的存储器装置及方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201080005316.XA Active CN102292778B (zh) 2009-01-23 2010-01-22 用于管理错误区域的存储器装置及方法

Country Status (7)

Country Link
US (7) US8127185B2 (zh)
EP (1) EP2389674B1 (zh)
JP (1) JP5763550B2 (zh)
KR (1) KR101547723B1 (zh)
CN (2) CN104464823B (zh)
TW (1) TWI512747B (zh)
WO (1) WO2010085647A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953724B2 (en) 2009-01-23 2018-04-24 Micron Technology, Inc. Memory devices and methods for managing error regions
CN110462592A (zh) * 2017-03-29 2019-11-15 美光科技公司 用于多维存储器的选择性错误率信息
CN112867993A (zh) * 2018-12-11 2021-05-28 德州仪器公司 用于嵌入式ecc保护的方法及系统

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7929368B2 (en) * 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8018752B2 (en) 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8412882B2 (en) * 2010-06-18 2013-04-02 Microsoft Corporation Leveraging chip variability
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
CN103052946A (zh) 2011-07-01 2013-04-17 松下电器产业株式会社 存储器访问控制装置及制造方法
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US20130100752A1 (en) * 2011-10-20 2013-04-25 Fluiditech Ip Limited Method of restoring reconstructed memory spaces
US8804394B2 (en) 2012-01-11 2014-08-12 Rambus Inc. Stacked memory with redundancy
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US10042750B2 (en) 2013-03-15 2018-08-07 Micron Technology, Inc. Apparatuses and methods for adaptive control of memory using an adaptive memory controller with a memory management hypervisor
US9496050B2 (en) 2013-05-22 2016-11-15 Micron Technology, Inc. Methods and apparatuses for stacked device testing
US9286948B2 (en) 2013-07-15 2016-03-15 Advanced Micro Devices, Inc. Query operations for stacked-die memory device
US9548137B2 (en) * 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
US9959936B1 (en) * 2014-03-12 2018-05-01 Marvell International Ltd. Temperature-based memory access
JP6200381B2 (ja) * 2014-06-11 2017-09-20 ファナック株式会社 監視対象の稼働状況に応じた誤り訂正機能を有する制御装置
WO2016003449A1 (en) * 2014-07-01 2016-01-07 Hewlett-Packard Development Company, L.P. Memory controller
US10691531B2 (en) 2014-12-04 2020-06-23 Western Digital Technologies, Inc. Systems and methods for multi-zone data tiering for endurance extension in solid state drives
KR102269899B1 (ko) 2015-01-12 2021-06-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9703661B2 (en) 2015-02-05 2017-07-11 International Business Machines Corporation Eliminate corrupted portions of cache during runtime
US9760437B2 (en) 2015-07-01 2017-09-12 International Business Machines Corporation Error correction based on thermal profile of flash memory device
US10013192B2 (en) 2016-08-17 2018-07-03 Nxp Usa, Inc. Soft error detection in a memory system
US10437729B2 (en) 2017-04-19 2019-10-08 International Business Machines Corporation Non-disruptive clearing of varying address ranges from cache
KR102395463B1 (ko) * 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
US10740177B2 (en) * 2018-01-16 2020-08-11 International Business Machines Corporation Optimizing error correcting code in three-dimensional stacked memory
US11048597B2 (en) * 2018-05-14 2021-06-29 Micron Technology, Inc. Memory die remapping
US10461076B1 (en) 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US10748874B2 (en) 2018-10-24 2020-08-18 Micron Technology, Inc. Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit
US10666264B1 (en) 2018-12-13 2020-05-26 Micron Technology, Inc. 3D stacked integrated circuits having failure management
US10707197B1 (en) 2018-12-13 2020-07-07 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to provide redundancy sites
US11042483B2 (en) 2019-04-26 2021-06-22 International Business Machines Corporation Efficient eviction of whole set associated cache or selected range of addresses
CN110476209B (zh) * 2019-06-28 2020-11-17 长江存储科技有限责任公司 三维存储器件中的存储器内计算
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
JP7306945B2 (ja) * 2019-10-03 2023-07-11 ファナック株式会社 メモリエラー判別装置及びメモリエラー判別用コンピュータプログラム
US11422887B2 (en) * 2019-12-26 2022-08-23 Micron Technology, Inc. Techniques for non-deterministic operation of a stacked memory system
KR20220110295A (ko) 2019-12-26 2022-08-05 마이크론 테크놀로지, 인크. 적층 메모리 시스템을 위한 진리표 확장
WO2021133690A1 (en) 2019-12-26 2021-07-01 Micron Technology, Inc. Host techniques for stacked memory systems
KR20230003766A (ko) * 2021-06-30 2023-01-06 삼성전자주식회사 메모리 컨트롤러의 구동 방법, 이를 수행하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US11687251B2 (en) 2021-09-28 2023-06-27 Advanced Micro Devices, Inc. Dynamic repartition of memory physical address mapping

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196081A (ja) 1988-01-30 1989-08-07 Konica Corp 多色画像形成装置
US5070502A (en) * 1989-06-23 1991-12-03 Digital Equipment Corporation Defect tolerant set associative cache
US5274646A (en) 1991-04-17 1993-12-28 International Business Machines Corporation Excessive error correction control
DE69506404T2 (de) * 1994-06-10 1999-05-27 Texas Micro Inc Hauptspeichervorrichtung und wiederanlaufkennzeichnungsverfahren für ein fehlertolerantes rechnersystem
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5991699A (en) * 1995-05-04 1999-11-23 Kla Instruments Corporation Detecting groups of defects in semiconductor feature space
US6014586A (en) * 1995-11-20 2000-01-11 Pacesetter, Inc. Vertically integrated semiconductor package for an implantable medical device
US5745672A (en) * 1995-11-29 1998-04-28 Texas Micro, Inc. Main memory system and checkpointing protocol for a fault-tolerant computer system using a read buffer
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US6271598B1 (en) * 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP3974287B2 (ja) * 1999-04-16 2007-09-12 富士通株式会社 アドレス信号供給方法及びそれを利用した半導体記憶装置
GB2369693B (en) * 2000-11-29 2002-10-16 Sun Microsystems Inc Protection for memory modification tracking
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4284154B2 (ja) * 2003-10-30 2009-06-24 株式会社東芝 マルチチップパッケージ型メモリシステム
US7229845B1 (en) * 2004-01-26 2007-06-12 Si Glaz Automated sourcing of substrate microfabrication defects using defects signatures
US20050184376A1 (en) * 2004-02-19 2005-08-25 Salmon Peter C. System in package
US6991947B1 (en) * 2004-03-22 2006-01-31 Tushar Gheewala Hybrid semiconductor circuit with programmable intraconnectivity
US7200021B2 (en) 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
US8060774B2 (en) * 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20070061637A1 (en) 2005-09-12 2007-03-15 Lsi Logic Corporation Process for conducting high-speed bitmapping of memory cells during production
US7478268B2 (en) 2005-09-13 2009-01-13 International Business Machines Corporation Deallocation of memory in a logically-partitioned computer
US7562271B2 (en) * 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7609561B2 (en) * 2006-01-18 2009-10-27 Apple Inc. Disabling faulty flash memory dies
US20080010566A1 (en) * 2006-06-21 2008-01-10 Chang Tsung-Yung Jonathan Disabling portions of memory with non-deterministic errors
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US7607824B2 (en) * 2006-10-25 2009-10-27 Delphi Technologies, Inc. Method of analyzing electrical connection and test system
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US7895483B2 (en) * 2007-05-25 2011-02-22 International Business Machines Corporation Software memory leak analysis using memory isolation
US7700410B2 (en) * 2007-06-07 2010-04-20 International Business Machines Corporation Chip-in-slot interconnect for 3D chip stacks
US7545698B2 (en) * 2007-06-28 2009-06-09 Intel Corporation Memory test mode for charge retention testing
WO2009072101A2 (en) * 2007-12-05 2009-06-11 Densbits Technologies Ltd. Apparatus and methods for generating row-specific reading thresholds in flash memory
US7979757B2 (en) * 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US8796073B2 (en) * 2008-09-24 2014-08-05 Qualcomm Incorporated Low cost die-to-wafer alignment/bond for 3d IC stacking
US7996736B2 (en) * 2008-10-26 2011-08-09 Sandisk 3D Llc Bad page marking strategy for fast readout in memory
US7929368B2 (en) * 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8032804B2 (en) * 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US20100210518A1 (en) 2009-01-23 2010-08-19 Brian Charles Keller Peg-lipid conjugates for increasing the solubility of drug compounds
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953724B2 (en) 2009-01-23 2018-04-24 Micron Technology, Inc. Memory devices and methods for managing error regions
US10347356B2 (en) 2009-01-23 2019-07-09 Micron Technology, Inc. Memory devices and methods for managing error regions
US11145384B2 (en) 2009-01-23 2021-10-12 Micron Technology, Inc. Memory devices and methods for managing error regions
US11915774B2 (en) 2009-01-23 2024-02-27 Micron Technology, Inc. Memory devices and methods for managing error regions
CN110462592A (zh) * 2017-03-29 2019-11-15 美光科技公司 用于多维存储器的选择性错误率信息
CN112867993A (zh) * 2018-12-11 2021-05-28 德州仪器公司 用于嵌入式ecc保护的方法及系统

Also Published As

Publication number Publication date
US8990647B2 (en) 2015-03-24
WO2010085647A2 (en) 2010-07-29
US20100192041A1 (en) 2010-07-29
EP2389674B1 (en) 2014-11-12
US11915774B2 (en) 2024-02-27
KR101547723B1 (ko) 2015-08-26
US8392771B2 (en) 2013-03-05
WO2010085647A3 (en) 2010-10-21
US10347356B2 (en) 2019-07-09
CN104464823B (zh) 2017-09-29
US9953724B2 (en) 2018-04-24
CN102292778A (zh) 2011-12-21
US20150194224A1 (en) 2015-07-09
US20200058363A1 (en) 2020-02-20
TWI512747B (zh) 2015-12-11
US8127185B2 (en) 2012-02-28
CN102292778B (zh) 2015-01-21
US20220027236A1 (en) 2022-01-27
US20180374557A1 (en) 2018-12-27
EP2389674A2 (en) 2011-11-30
JP5763550B2 (ja) 2015-08-12
TW201035985A (en) 2010-10-01
KR20110125215A (ko) 2011-11-18
JP2012515988A (ja) 2012-07-12
US20130179740A1 (en) 2013-07-11
US11145384B2 (en) 2021-10-12
US20120159270A1 (en) 2012-06-21
EP2389674A4 (en) 2013-08-21

Similar Documents

Publication Publication Date Title
CN102292778B (zh) 用于管理错误区域的存储器装置及方法
CN102272849B (zh) 可变存储器刷新装置和方法
CN102292715B (zh) 存储器装置功率管理器及其方法
CN102405498B (zh) 可配置带宽存储器装置及方法
CN102239523B (zh) 切换式接口堆叠裸片存储器架构
KR20140057125A (ko) 메모리 회로 및 메모리 회로 동작 방법
CN105518784A (zh) 具有用于高可靠性操作的存储控制器的数据处理器和方法
CN215341078U (zh) 存储访问电路、集成芯片及电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant