CN102405498B - 可配置带宽存储器装置及方法 - Google Patents

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Abstract

本发明描述存储器装置及方法，例如包含存储器裸片堆叠及所附接逻辑裸片的那些存储器装置及方法。所描述的方法及装置提供配置存储器裸片堆叠的选定部分的带宽。本发明还揭示额外装置、系统及方法。

Description

可配置带宽存储器装置及方法
相关申请案交叉参考
本专利申请案主张2009年3月23日提出申请的第12/408,906号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
本文中所描述的各种实施例涉及与半导体存储器相关联的设备、系统及方法。
背景技术
微处理器技术已经以比半导体存储器技术的速率更快的速率演进。因此，在现代主机处理器与所述处理器所配接到以接收指令及数据的半导体存储器子系统之间通常存在性能上的不匹配。举例来说，据估计，一些高端服务器空闲四分之三时钟循环来等待对存储器请求的响应。
另外，随着处理器核心及线程的数目继续增加，软件应用程序及操作系统技术的演进对较高密度存储器子系统具有增加的需求。然而，当前技术存储器子系统通常表示性能与密度之间的折衷。在不超出联合电子装置工程委员会(JEDEC)电气规范的情况下，较高带宽可限制可连接于系统中的存储器卡或模块的数目。
已提出对JEDEC接口标准(例如，双倍数据速率(DDR)同步动态随机存取存储器(SDRAM))的扩展，但对于未来所预期的存储器带宽及密度通常可发现所述扩展不足。缺点包含缺少存储器功率优化及主机处理器与存储器子系统之间的接口的独特性。随着处理器及/或存储器技术的改变，后一种缺点可导致需要重新设计所述接口。
发明内容
附图说明
图1展示根据本发明一实施例的存储器系统的框图。
图2展示根据本发明一实施例的具有逻辑裸片的堆叠式裸片3D存储器的剖面概念图。
图3展示根据本发明一实施例的存储器库控制器及相关联模块的框图。
图4展示根据本发明一实施例的操作存储器装置的方法。
图5展示根据本发明一实施例的另一存储器系统的框图。
图6展示根据本发明一实施例的信息处置系统的框图。
具体实施方式
在本发明的以下具体实施方式中，参考形成本发明的一部分且其中以图解说明方式展示其中可实践本发明的特定实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例且可做出结构、逻辑及电改变。
图1包含根据本发明的各种实例性实施例的存储器装置100的框图。存储器装置100操作以在一个或一个以上始发装置及/或目的装置(例如，主机，例如包括一个或一个以上处理器的主机)与堆叠式阵列存储器“库”集合110之间大致同时传送多个命令、地址及/或数据传出及/或传入流。可产生增加的存储器系统密度、带宽、平行性及可缩放性。
多裸片存储器阵列实施例聚集了在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。本发明中称为存储器库的堆叠式裸片群组的子区段在图1中展示为实例性库110且在图2中展示为实例性库230。在所图解说明的实例中所展示的存储器库共享共用控制逻辑。存储器库架构策略性地分割存储器控制逻辑以增加能量效率同时提供已通电存储器组的较精细粒度。所展示的实施例还实现标准化的主机处理器到存储器系统接口。随着存储器技术演进，所述标准化的接口可减少重新设计循环次数。
图2是根据各种实例性实施例与逻辑裸片202堆叠在一起以形成存储器装置100的堆叠式裸片3D存储器阵列200的剖面概念图。存储器装置100并入有产生堆叠式裸片3D存储器阵列200的一个或一个以上存储器阵列203的堆叠。多个存储器阵列(例如，存储器阵列203)被制作到多个裸片中的每一者(例如，裸片204)上。所述存储器阵列裸片接着经堆叠以形成堆叠式裸片3D存储器阵列200。
所述堆叠中的每一裸片被划分成多个“瓦片”(例如，与堆叠式裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。存储器阵列203并不限于任何特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。
堆叠式存储器阵列瓦片集合208可包含来自所述堆叠式裸片中的每一者的单个瓦片
(例如，瓦片212B、212C及212D，其中在图I中基底瓦片被隐藏而看不到)。功率、地址及/或数据以及类似共用信号可沿“Z”维度220在例如“穿晶片互连件”(TWI)的传导路径(例如，传导路径224)上横过堆叠式瓦片集合208。应注意，TWI未必完全穿过特定晶片或裸片。
一个配置中的堆叠式裸片3D存储器阵列200被分割成存储器“库”(例如，存储器库230)集合。每一存储器库包含堆叠式瓦片集合(例如，瓦片集合208)、来自多个堆叠式裸片中的每一者的一个瓦片连同用以电互连瓦片集合208的TWI集合。所述库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。虽然描述为分割成个别库230，但也可以若干种其它方式来分割3D存储器阵列200。其它实例性分割包含按裸片、瓦片等进行分割。
在图1中在存储器装置100内的背景中图解说明类似于来自图2的存储器库230的存储器库集合102。存储器装置100还包含多个存储器库控制器(MVC)104(例如，MVC 106)。每一MVC按照一对一关系以通信方式耦合到对应存储器库(例如，集合102的存储器库110)。因此，每一MVC能够独立于其它MVC与其相应存储器库之间的通信而与对应存储器库通信。
存储器装置100还包含多个可配置串行化通信链路接口(SCLI)112。SCLI 112被划分成SCLI传出群组113及SCLI传入群组115，其中“传出”及“传入”方向是从处理器114的角度界定的。多个SCLI 112中的每一SCLI能够与其它SCLI同时操作。SCLI 112共同将多个MVC 104以通信方式耦合到一个或一个以上处理器114。存储器装置100呈现到主机处理器114的多链路高吞吐量接口。
存储器装置100还可包含开关116。在一些实施例中，开关116可包括矩阵开关，其还可称为交叉连接开关。开关116以通信方式耦合到多个SCLI 112及多个MVC 104。开关116能够将每一SCLI直接交叉连接到选定MVC。因此，主机处理器114可跨越多个SCLI 112以大致同时方式存取多个存储器库102。此架构可为现代处理器技术(包含多核心技术)提供高处理器到存储器带宽。
存储器装置100还可包含耦合到开关116的存储器组构控制寄存器117。存储器组构控制寄存器117接受来自配置源的存储器组构配置参数且将存储器装置100的一个或一个以上组件配置为根据可选模式操作。举例来说，开关116以及多个存储器库102及多个MVC 104中的每一者通常可经配置以响应于单独存储器请求而彼此独立地操作。此配置可因SCLI 112与存储器库102之间的平行性而增强存储器系统带宽。
或者，存储器装置100可经由存储器组构控制寄存器117重新配置以致使多个存储器库102中的两者或两者以上的子集及对应MVC子集响应于单个请求而同步操作。后一种配置可用来存取比与单个库相关联的数据字的宽度宽的数据字。此字在本文中称为宽数据字。此技术可减少等待时间。可通过将选定位型式加载到存储器组构控制寄存器117中来实现其它配置。
在一个实例中，传出SCLI 113可包含多个传出差分对串行路径(DPSP)128。DPSP128以通信方式耦合到主机处理器114且可共同输送传出包。传出SCLI 113还可包含耦合到多个传出DPSP 128的解串行化器130。传出SCLI还可包含以通信方式耦合到解串行化器130的多路分用器138。在一个实施例中，DSPS、解串行化器及多路分用器的配置促进数据包或数据子包的高效传送。类似于传出SCLI，在一个实施例中，传入SCLI以及DSPS、串行化器及多路复用器的类似配置促进数据包或数据子包的高效传送。
图3是根据各种实例性实施例的MVC(例如，MVC 106)及相关联模块的框图。MVC 106可包含可编程库控制逻辑(PVCL)组件310。PVCL 310将MVC 106介接到对应存储器库(例如，存储器库110)。PVCL 310产生与对应存储器库110相关联的一个或一个以上控制信号及/或定时信号。
PVCL 310可经配置以将MVC 106调适到选定配置或选定技术的存储器库110。因此，举例来说，最初可使用当前可用的DDR2DRAM来配置存储器装置100。随后，可通过将PVCL 310重新配置为包含DDR3组控制及定时逻辑来调适存储器装置100以适应基于DDR3的存储器库技术。
MVC 106包含以通信方式耦合到PVCL 310的存储器定序器314。存储器定序器314基于用以实施相关联存储器库110的技术执行存储器技术相依操作集合。举例来说，存储器定序器314可执行与对应存储器库110相关联的命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/或存储器库预取操作。在一些实施例中，存储器定序器314可包括DRAM定序器。在一些实施例中，存储器刷新操作可始发于单独刷新控制器(未展示)中。
存储器定序器314可经配置以将存储器装置100调适到选定配置或技术的存储器库110。举例来说，存储器定序器314可经配置以与同存储器装置100相关联的其它存储器定序器同步操作。此配置可用来响应于单个高速缓冲存储器线请求而将宽数据字从多个存储器库递送到与主机处理器114相关联的高速缓冲存储器线(未展示)。
MVC 106还可包含写入缓冲器316。写入缓冲器316可耦合到PVCL 310以缓冲从主机处理器114到达MVC 106的数据。MVC 106可进一步包含读取缓冲器317。读取缓冲器317可耦合到PVCL 310以缓冲从对应存储器库110到达MVC 106的数据。
MVC 106还可包含无序请求队列318。无序请求队列318建立对包含于存储器库110中的多个存储器组的有序读取及/或写入操作序列。选择所述有序序列以避免对任何单个存储器组的顺序操作以便减少组冲突且减少读取到写入周转时间。
MVC 106还可包含存储器修复逻辑(MRL)组件324。MRL 324可管理例如使用TWI修复逻辑328的TWI修复操作或其它修复操作等若干个操作。
图4图解说明根据本发明一实施例的操作的方法。在操作410中，选择耦合到主机的第一数目个第一链路。第一链路的实例包含如上文所描述的SCLI 112。每一第一链路具有个别带宽。当选择第一数目个第一链路共同操作时，所述经组合第一链路的带宽会增加。
在操作420中，选择耦合到所述堆叠的多个存储器库中的相应存储器库的第二数目个第二链路。第二链路的实例包含如图1中所图解说明的链路120。在图1实例中，第二链路120将MVC 104中的相应MVC耦合到堆叠式裸片3D存储器阵列200中的每一相关联存储器库102。虽然存储器库被叙述为堆叠式裸片3D存储器阵列200的部分，但其它部分(例如裸片204、瓦片205等)也是可能的。
在操作430中，选定的第一数目个第一链路及选定的第二数目个第二链路耦合在一起以提供存储器裸片堆叠与主机之间的存储器带宽。再次使用图1作为实例，选定数目个第一链路112及选定数目个第二链路120经耦合以提供堆叠式裸片3D存储器阵列200与主机114之间的存储器带宽。
实例性实施例包含将一个第一链路112耦合到多个第二链路120以并行提供对多个库110的存取。另一实例性实施例包含将一个第二链路120耦合到多个第一链路112以从单个给定库110提供比在仅单个第一链路112的情况下可用的更多的带宽。其它实例包含多个第一链路112与第二链路120的组合以提供关于多个库110与多个第一链路112两者的若干个带宽组合。
图1中展示用以将所述数目个第一链路112耦合到所述数目个第二链路120的开关116。在一个实例中，开关116为动态链路控制器，其能够在存储器操作期间改变到堆叠式裸片3D存储器阵列200的部分的存储器带宽。动态链路控制器的实例包含纵横开关，所述纵横开关将任何一个或若干个第一链路直接连接到任何一个或若干个第二链路。在另一实例中，所述动态链路控制器包含第一链路与第二链路之间的一个本地直接连接，其中在给定第一链路与其它远程第二链路之间具有多个缓冲连接。下文关于图5更详细地描述此实例性实施例。
在另一实例中，开关116为静态控制器，其在制造时或在装置启动时设定到堆叠式裸片3D存储器阵列200的部分的存储器带宽。在实例性静态配置中，链路配置寄存器(例如，存储器组构控制寄存器117)用来在制造时、在启动或另一事件(例如，装置复位)后即刻配置所述带宽。
在一个实例中，从主机114经由路径122将所要配置(例如，上文所描述的静态配置或动态配置)发送到存储器组构控制寄存器117。在一个实施例中，从存储器映射发送所述所要配置。在存储器映射配置中，存储器地址空间的区域可经映射以由一个或多个库服务。在选定实例中，所述存储器映射可位于逻辑芯片202上、如上文所描述的主机114中或存储器装置100外部的其它位置中。
上文所描述的存储器装置及系统可经配置以使带宽与各种类型的存储器操作匹配。举例来说，可组合多个链路以提供一个宽带宽路径，或可划分链路以形成较大数目个较小带宽路径。在一个应用中，使用较小带宽路径来节约功率，而在另一应用中，使用较宽带宽路径来提供速度。
在一个实例中，组合多个链路以动态地提供不同于读取带宽的写入带宽。通常，在存储器系统中读取操作花费与写入操作不同的时间量。通过组合链路以从写入操作带宽改变为读取操作带宽，可调整写入操作的速度以大致匹配读取操作的速度。在一个实施例中，确定给定存储器装置中的操作速度的读取对写入比率。在一个实施例中，接着将所述读取对写入比率储存于寄存器中，且在装置操作期间，基于储存于所述寄存器中的所述值而在读取操作与写入操作之间改变带宽。在一个实例中，所述寄存器位于存储器装置100上(例如)上文实施例中所描述的逻辑裸片中。用以追踪所述读取对写入比率的其它方法也是可能的，例如将所述比率储存于主机114内或寄存器中的不同位置处。
图5展示另一存储器装置500的实例。图中展示主机514通过若干个第一链路512耦合到存储器装置500。图中展示堆叠式裸片3D存储器阵列501(类似于上文实施例)通过若干个第二链路520耦合到逻辑裸片502。在图5的实施例中，每一第一链路512包含到堆叠式裸片3D存储器阵列501的一部分(例如，存储器库)的一个直接连接。每一第一链路512还可选择性地经由缓冲到远程存储器部分(例如，库)的信息交换的动态链路控制器522耦合到任一其它部分(例如，库)。图中展示每一缓冲连接524耦合于动态链路控制器522与本地开关(例如，类似于上文所描述实施例的MVC 506)之间。
具有直接本地连接与缓冲远程连接两者的实施例提供快速本地存取，同时还提供胜过例如全纵横链路控制器等实例的功率节省。由于对远程库或其它存储器部分的缓冲操作而促进功率节省。
各种实施例的设备及系统可在除高密度、多链路、高吞吐量半导体存储器子系统以外的应用中有用。因此，本发明的各种实施例不限于此。对存储器装置100的图解说明打算提供对各种实施例的结构的大体理解。所述图解说明并非打算充当对可使用本文中所描述结构的设备及系统的所有元件及特征的完整描述。
如上文所论述，在本发明中描述包含3D存储器装置及处理器的系统。此些系统的实例包含但不限于电视、蜂窝式电话、个人数据助理(PDA)、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(运动图像专家组、音频层3)播放器)、车辆、医学装置(例如，心脏监视器、血压监视器等)、机顶盒及其它装置。
个人计算机的高级实例包含于图6中以展示本发明的一个可能较高级装置应用。图6是根据本发明一实施例的并入有至少一个存储器装置606的信息处置系统600的框图。
在此实例中，信息处置系统600包括数据处理系统，所述数据处理系统包含用以耦合所述系统的各种组件的系统总线602。系统总线602在信息处置系统600的各种组件间提供通信链路且可实施为单个总线、实施为总线的组合或以任何其它适合的方式实施。
芯片组合件604耦合到系统总线602。芯片组合件604可包含任何电路或可操作地兼容的电路组合。在一个实施例中，芯片组合件604包含可为任何类型的处理器608或多个处理器。如本文中所使用，“处理器”意指任何类型的计算电路，举例来说但不限于微处理器、微控制器、图形处理器、数字信号处理器(DSP)或者任何其它类型的处理器或处理电路。如本文中所使用，“处理器”包含多个处理器或多个处理器核心。
在一个实施例中，存储器装置606包含于芯片组合件604中。存储器装置(例如，DRAM)是此存储器装置606的一个实例。DRAM装置的一个实例包含具有如上文实施例中所描述的集成逻辑芯片的堆叠式存储器芯片3D存储器装置。存储器606还可包含非易失性存储器(例如，快闪存储器)。
信息处置系统600还可包含外部存储器611，外部存储器611又可包含适合于特定应用的一个或一个以上存储器元件，例如一个或一个以上硬盘驱动器612及/或处置可抽换式媒体613(例如，快闪存储器驱动器、光盘(CD)、数字视频光盘(DVD)及类似物)的一个或一个以上驱动器。
信息处置系统600还可包含显示器装置509(例如，监视器)、额外外围组件610(例如，扬声器等)以及键盘及/或控制器614，键盘及/或控制器614可包含鼠标、轨迹球、游戏控制器、语音识别装置或准许系统用户将信息输入到信息处置系统600中及从信息处置系统600接收信息的任何其它装置。
虽然描述了本发明的若干个实施例，但上文列表并非打算为穷尽性。虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所示特定实施例。本申请案打算涵盖本发明的任何更改形式或变化形式。应理解，上文描述打算为图解说明性而非限制性。在审阅上文描述之后，所属领域的技术人员将明了上文实施例的组合及其它实施例。

Claims (24)

1.一种存储器装置，其包括：
存储器裸片堆叠，在所述存储器裸片堆叠内包含若干个存储器部分，其中所述存储器裸片堆叠被分割成多个存储器库，且所述多个存储器库中的每个存储器库包含堆叠式瓦片的集合；
逻辑裸片，其与所述存储器裸片堆叠堆叠在一起，且包括：
所述逻辑裸片内的第一链路，其用以耦合到始发及／或目的装置；
第二链路，其耦合到所述存储器部分；及
开关，其用以将选定数目个所述第一链路耦合到选定数目个所述第二链路以改变所述存储器部分与所述始发及／或目的装置之间的带宽，
其中所述开关包含第一链路与第二链路之间的一个本地直接连接，其中在给定第一链路与远程第二链路之间具有多个缓冲连接。
2.根据权利要求1所述的存储器装置，其进一步包含耦合到所述若干个存储器部分中的每一者的若干个存储器库控制器，其中每一存储器库控制器耦合到一个本地直接连接及一个缓冲连接。
3.根据权利要求1所述的存储器装置，其中所述存储器裸片堆叠内的所述若干个存储器部分包含若干个存储器库。
4.根据权利要求1所述的存储器装置，其中所述开关适于在制造时配置所述存储器装置中的带宽。
5.根据权利要求1所述的存储器装置，其中所述开关适于在所述存储器装置的复位后即刻配置所述存储器装置中的带宽。
6.根据权利要求1所述的存储器装置，其中所述开关适于在操作期间动态地配置所述存储器装置中的带宽。
7.根据权利要求1所述的存储器装置，其中所述开关包含位于所述逻辑裸片上用以配置所述带宽的链路配置寄存器。
8.根据权利要求7所述的存储器装置，其中所述链路配置寄存器经配置以在启动后即刻设定所述选定数目个所述第一链路到所述选定数目个所述第二链路。
9.根据权利要求7所述的存储器装置，其中所述链路配置寄存器经配置以在装置复位后即刻设定所述选定数目个所述第一链路到所述选定数目个所述第二链路。
10.一种存储器装置，其包括：
存储器裸片堆叠；
逻辑裸片，其与所述存储器裸片堆叠堆叠在一起，所述逻辑裸片包括耦合到所述存储器裸片堆叠的部分的若干个链路，其中所述若干个链路包含所述逻辑裸片内的第一链路，其用以耦合到始发及／或目的装置，及耦合到所述存储器裸片堆叠的所述部分的第二链路；
开关，其用以将选定数目个所述第一链路耦合到选定数目个所述第二链路以选择所述存储器裸片堆叠的若干个部分并行地操作，以改变所述存储器部分与所述始发及／或目的装置之间的带宽，
其中所述开关包含第一链路与第二链路之间的一个本地直接连接，其中在给定第一链路与远程第二链路之间具有多个缓冲连接。
11.根据权利要求10所述的存储器装置，其中所述开关位于所述逻辑裸片上。
12.根据权利要求10所述的存储器装置，其中所述开关位于所述存储器装置的外部。
13.一种设定存储器带宽的方法，其包括：
选择耦合到始发及／或目的装置的若干个第一链路；
选择耦合到存储器裸片堆叠中的多个存储器库中的相应存储器库的第二数目个第二链路，其中所述存储器裸片堆叠被分割成所述多个存储器库，且所述多个存储器库中的每个存储器库包含堆叠式瓦片的集合；及
将选定数目个第一链路耦合到选定数目个第二链路以提供所述存储器裸片堆叠与所述始发及／或目的装置之间的存储器带宽，
其中形成了第一链路与第二链路之间的一个本地直接连接和在给定第一链路与远程第二链路之间的多个缓冲连接。
14.根据权利要求13所述的方法，其中在存储器操作期间改变对所述若干个第一链路及所述第二数目个第二链路的选择。
15.根据权利要求13所述的方法，其中对所述若干个第一链路及所述第二数目个第二链路的选择包含选择耦合到所述存储器裸片堆叠的第一部分的多个链路以提供至少一个宽带宽路径，且在所述存储器裸片堆叠的第二部分中，选择单个链路以形成到所述第二部分的窄带宽路径。
16.根据权利要求13所述的方法，其进一步包括从存储器映射接收指令，其中至少部分地响应于所述指令而执行所述选择动作。
17.根据权利要求16所述的方法，其中从存储器映射接收指令包含从位于存储器装置外部的位置中的存储器映射接收指令。
18.根据权利要求16所述的方法，其中从存储器映射接收指令包含从位于与所述存储器裸片堆叠堆叠在一起的逻辑芯片上的存储器映射接收指令。
19.根据权利要求16所述的方法，其中从存储器映射接收指令包含从位于所述始发及／或目的装置中的存储器映射接收指令。
20.一种设定存储器带宽的方法，其包括：
选择耦合到始发及／或目的装置的若干个第一链路；
选择耦合到存储器裸片堆叠中的多个存储器库中的相应存储器库的第二数目个第二链路，其中所述存储器裸片堆叠被分割成所述多个存储器库，且所述多个存储器库中的每个存储器库包含堆叠式瓦片的集合；
将选定数目个第一链路耦合到选定数目个第二链路以提供所述存储器裸片堆叠与所述始发及／或目的装置之间的写入带宽；及
在读取操作期间组合所述选定数目个第一链路和所述选定数目个第二链路以提供不同于所述写入带宽的读取带宽，
其中形成了第一链路与第二链路之间的一个本地直接连接和在给定第一链路与远程第二链路之间具有多个缓冲连接。
21.根据权利要求20所述的方法，其中在读取操作期间组合所述选定数目个第一链路和所述选定数目个第二链路以提供读取带宽包含提供用以使读取速度大致匹配写入速度的读取带宽。
22.根据权利要求20所述的方法，其进一步将存储器装置中的寄存器设定为选定读取对写入比率。
23.根据权利要求22所述的方法，其中在所述存储器装置启动后即刻设定所述寄存器。
24.根据权利要求22所述的方法，其中在所述存储器装置复位后即刻设定所述寄存器。
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