CN102232215B - 多串行接口堆叠裸片存储器架构 - Google Patents

多串行接口堆叠裸片存储器架构 Download PDF

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Abstract

本文所揭示的系统及方法跨越对应多个经串行化通信链路接口(SCLI)在一个或一个以上发端装置或目的地装置(例如，处理器及开关)之间大致同时传送多个命令、地址及/或数据流。在所述开关处，可将对应于每一流的一个或一个以上命令、地址或数据传送到与对应存储器库相关联的对应目的地存储器库控制器(MVC)。所述目的地MVC可独立于与耦合到对应多个存储器库的其它MVC相关联的同时操作来执行写入操作、读取操作及/或存储器库内务处理操作。

Description

多串行接口堆叠裸片存储器架构
相关申请案交叉参考
本申请案主张2008年10月30日提出申请的第12/261,942号美国申请案的优先权权益，所述申请案为2008年7月2日提出申请的序列号为12/166,814的美国申请案、2008年7月2日提出申请的序列号为12/166,871的美国申请案及2008年7月21号提出申请的序列号为12/176,951的美国申请案的部分接续申请案。这些申请案均以引用方式并入本文中。
技术领域
本文所描述的各种实施例涉及与半导体存储器(包含堆叠裸片存储器架构)相关联的设备、系统及方法。
背景技术
微处理器技术以比半导体存储器技术快的速率演进。因此，通常在现代主机处理器与所述处理器与其配对以接收指令及数据的半导体存储器子系统之间存在性能不匹配。举例来说，据估计，一些高端服务器闲置四个时钟中的三个时钟来等待响应于存储器请求。
另外，软件应用及操作系统技术的演进随着处理器核心及线程数目不断增加而增加了对较高密度存储器子系统的要求。然而，当前技术的存储器子系统通常在性能与密度之间表现折衷。较高带宽可限制可连接于系统中的存储器卡或存储器模块的数目不超过电子装置工程联合委员会(JEDEC)电气技术规范。
虽然已提出对JEDEC接口标准(例如动态数据速率(DDR)同步动态随机存取存储器(SDRAM))的扩展，但通常可发现关于未来所预测的存储器带宽及密度的不足。缺点包含存储器功率优化的不足及主机处理器与存储器子系统之间的接口的唯一性。后一缺点可导致当处理器及/或存储器技术改变时需要重新设计接口。
附图说明
图1是根据本发明的各种实例性实施例的存储器系统的框图。
图2是根据各种实例性实施例的与逻辑裸片堆叠在一起的堆叠式裸片3D存储器阵列的剖切概念性视图。
图3及图4是展示根据各种实例性实施例的与实例性包相关联的字段的包图。
图5是根据各种实例性实施例的存储器库控制器及相关联模块的框图。
图6A及6B是图解说明根据各种实例性实施例的方法的流程图。
图7A及7B是图解说明根据各种实例性实施例的方法的流程图。
具体实施方式
图1是根据本发明的各种实例性实施例的存储器系统100的框图。存储器系统100操作以在一个或一个以上发端装置及/或目的地装置(例如，一个或一个以上处理器)与堆叠式阵列存储器“库”集合之间大致同时传送多个出站及/或入站命令、地址及/或数据流。可产生增加的存储器系统密度、带宽、并行性及可缩放性。
本文中的多裸片存储器阵列实施例聚集在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。本文中称为“存储器库”的堆叠式裸片群组的子区段分用共用控制逻辑。所述存储器库架构策略性地分割存储器控制逻辑以在提供较精细粒度的通电存储器组时增加能量效率。本文中的实施例还实现标准化的主机处理器/存储器系统接口。标准化接口可减少因存储器技术演进所致的重新设计周期时间。
图2是根据各种实例性实施例的与逻辑裸片202堆叠在一起的堆叠式裸片3D存储器阵列200的剖切概念性视图。存储器系统100并入有一个或一个以上平铺存储器阵列堆叠，例如，堆叠式裸片3D存储器阵列200。多个存储器阵列(例如，存储器阵列203)制造于多个裸片(例如，裸片204)中的每一者上。然后，所述存储器阵列裸片经堆叠以形成堆叠式裸片3D存储器阵列200。
所述堆叠裸片中的每一者划分成多个“瓦片”(例如，与堆叠裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。在一些实施例中，每一存储器阵列203可在存储器系统100中配置为一个或一个以上独立存储器组。存储器阵列203并不限于任一特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。
堆叠式存储器阵列瓦片集合208可包含来自所述堆叠裸片中的每一者的单个瓦片(例如，瓦片212B、212C及212D，其中图1中看不出基底瓦片)。功率、地址及/或数据以及类似共用信号可沿“Z”维度220在本文中称为“贯穿晶片互连件”(TWI)的导电路径(例如，导电路径224)上穿越堆叠式瓦片集合208。注意，TWI不需一定要全部穿过特定晶片或裸片。
因此，堆叠式裸片3D存储器阵列200分割成存储器“库”(例如，存储器库230)集合。每一存储器库包含堆叠式瓦片集合(例如，瓦片集合208)(一个瓦片来自多个堆叠裸片中的每一者)，以及使瓦片集合208电互连的TWI集合。所述库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。
图1中展示所得存储器库集合102。存储器系统100还包含多个存储器库控制器(MVC)104(例如，MVC 106)。每一MVC以一对一关系以通信方式耦合到对应存储器库(例如，集合102的存储器库110)。因此，每一MVC能够独立于其它MVC与其相应存储器库之间的通信与对应存储器库通信。
存储器系统100还包含多个可配置经串行化通信链路接口(SCLI)112。SCLI 112划分成出站SCLI群组113(例如，出站SCLI 114)及入站SCLI群组115。多个SCLI 112中的每一者能够与其它SCLI 112同时操作。同时，SCLI 112以通信方式将多个MVC 104耦合到一个或一个以上主机处理器114。存储器系统100将高度抽象的多链路高通量接口呈现给主机处理器114。
存储器系统100还可包含开关116。在一些实施例中，开关116可包括矩阵开关或交叉连接开关。开关116以通信方式耦合到多个SCLI 112且耦合到多个MVC 104。开关116能够将每一SCLI交叉连接到选定MVC。因此，主机处理器114可跨越多个SCLI112以大致同时方式存取多个存储器库102。此架构可提供现代处理器技术(包含多核技术)所需要的处理器到存储器带宽。
存储器系统100还可包含耦合到开关116的存储器组构控制寄存器117。存储器组构控制寄存器117接受来自配置源的存储器组构配置参数且将存储器系统100的一个或一个以上组件配置成根据可选择模式操作。举例来说，开关116以及多个存储器库102中的每一者及多个MVC 104通常可经配置以响应于单独存储器请求而彼此独立地操作。此配置可由于SCLI 112与存储器库102之间的并行性而增强存储器系统带宽。
另一选择为，存储器系统100可经重新配置经由存储器组构控制寄存器117以致使多个存储器库102中的两者或两者以上的子集及对应MVC子集响应于单个请求而同步操作。后一种配置可用于存取比与单个库相关联的数据字的宽度较宽的数据字。此技术可缩短等待时间，如下文进一步描述。可通过将选定位模式加载到存储器组构控制寄存器117中来实现其它配置。
图3及图4是展示根据各种实例性实施例分别与实例性包300及400相关联的字段的包图。结合图3及图4转到图1，存储器系统100还可包含耦合到开关116的多个包解码器118(例如，包解码器120)。主机处理器114组装出站包122，所述出站包在一些实施例中可在结构上类似于实例性命令包300或数据包400。即，出站包122可含有命令字段310、地址字段320及/或数据字段410。然后，主机处理器114跨越出站SCLI(例如，出站SCLI 114)以下文进一步阐释的方式将出站包122发送到包解码器120。
出站SCLI 114可包含多个出站差分对串行路径(DPSP)128。DPSP 128以通信方式耦合到主机处理器114且可集体地输送出站包122。即，多个出站DPSP 128中的每一DPSP可以第一数据速率输送出站包122中的第一数据速率出站子包部分。
出站SCLI 114还可包含耦合到多个出站DPSP 128的解串行化器130。解串行化器130将出站包122中的每一第一数据速率出站子包部分转换成多个第二数据速率出站子包。跨越第一多个出站单端数据路径(SEDP)134以第二数据速率发送多个第二数据速率出站子包。所述第二数据速率比所述第一数据速率慢。
出站SCLI 114还可包含以通信方式耦合到解串行化器130的多路分用器138。多路分用器138将多个第二数据速率出站子包中的每一者转换成多个第三数据速率出站子包。跨越第二多个出站SEDP 142以第三数据速率将所述多个第三数据速率出站子包发送到包解码器120。所述第三数据速率比所述第二数据速率慢。
包解码器120接收出站包122且提取命令字段310(例如，实例性包300的命令字段)、地址字段320(例如，实例性包300的地址字段)及/或数据字段(例如，实例性包400的数据字段)。在一些实施例中，包解码器120将地址字段320解码以确定对应存储器库选择信号集合。包解码器120在接口146上将所述存储器库选择信号集合呈现给开关116。所述库选择信号致使将输入数据路径148切换到对应于出站包122的MVC106。
现在转到对入站数据路径的论述，存储器系统100可包含耦合到开关116的多个包编码器154(例如，包编码器158)。包编码器158可经由开关116从多个MVC 104中的一者接收入站存储器命令、入站存储器地址及/或入站存储器数据。包编码器158将入站存储器命令、地址及/或数据编码成入站包160以供跨越入站SCLI 164传输到主机处理器114。
在一些实施例中，包编码器158可将入站包158切分成多个第三数据速率入站子包。包编码器158可跨越第一多个入站单端数据路径(SEDP)166以第三数据速率发送所述多个第三数据速率入站子包。存储器系统100还可包含以通信方式耦合到包编码器158的一多路复用器168。多路复用器168可将所述第三数据速率入站子包的多个子集多路复用成第二数据速率入站子包。多路复用器168跨越第二多个入站SEDP 170以比所述第三数据速率快的第二数据速率发送所述第二数据速率入站子包。
存储器系统100可进一步包含以通信方式耦合到多路复用器168的串行化器172。串行化器172可将所述第二数据速率入站子包的多个子集中的每一者聚集成第一数据速率入站子包。跨越多个入站差分对串行路径(DPSP)174以比所述第二数据速率快的第一数据速率将所述第一数据速率入站子包发送到主机处理器114。因此，经由开关116跨越SCLI 112在主机处理器114与MVC 104之间往复地传送命令、地址及数据信息。MVC 104、SCLI 112及开关116制造于逻辑裸片202上。
图5是根据各种实例性实施例的MVC(例如，MVC 106)及相关联模块的框图。MVC 106可包含可编程库控制逻辑(PVCL)组件(例如，PVCL 510)。PVCL 510将MVC 106介接到对应存储器库(例如，存储器库110)。PVCL 510产生与对应存储器库110相关联的一个或一个以上组控制信号及/或计时信号。
PVCL 510可经配置以使MVC 106适于选定配置或选定技术的存储器库110。因此，举例来说，存储器系统100最初可经配置使用当前可用的DDR2 DRAM。随后，存储器系统100可经调适以通过重新配置PVCL 510以包含DDR3组控制及计时逻辑而适应基于DDR3的存储器库技术。
MVC 106还可包含以通信方式耦合到PVCL 510的存储器定序器514。存储器定序器514基于用于实施相关联存储器库110的技术而执行存储器技术相依操作集合。举例来说，存储器定序器514可执行与对应存储器库110相关联的命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/或存储器库预取操作。在一些实施例中，存储器定序器514可包括DRAM定序器。在一些实施例中，存储器刷新操作可源于刷新控制器515中。
存储器定序器514可经配置以使存储器系统100适于选定配置或技术的存储器库110。举例来说，存储器定序器514可经配置以与同存储器系统100相关联的其它存储器定序器同步操作。此配置可用于响应于单个高速缓冲存储器线请求而将宽数据字从多个存储器库递送到与主机处理器114相关联的高速缓冲存储器线(未展示)。
MVC 106还可包含写入缓冲器516。写入缓冲器516可耦合到PVCL 510以缓冲从主机处理器114到达MVC 106的数据。MVC 106可进一步包含读取缓冲器517。读取缓冲器517可耦合到PVCL 510以缓冲从对应存储器库110到达MVC 106的数据。
MVC 106还可包含无序请求队列518。无序请求队列518确立有序序列的对包含于存储器库110中的多个存储器组的读取及/或写入操作。选取有序序列以避免对任一单个存储器组的序列操作以减少组冲突且缩短读取到写入周转时间
MVC 106还可包含存储器库修复逻辑(MVRL)组件524。MVRL 524可使用阵列修复逻辑526来执行有缺陷存储器阵列地址重映射操作。阵列修复逻辑526可将请求重映射到位于存储器库裸片上(例如，图2的堆叠裸片204上)及/或位于逻辑裸片202上的冗余单元或单元阵列(例如，备用阵列527)。MVRL 524还可使用TWI修复逻辑528来执行与对应存储器库110相关联的TWI修复操作。
可以包含硬件、软件、固件或其组合的实施例的若干方式实施先前所描述的组件中的任一者。注意，在此上下文中“软件”是指法定软件结构且不仅仅是指软件列表。
因此，在本文中存储器系统100；存储器阵列200、203、240、527；裸片202、204；瓦片205A、205B、205C、208、212B、212C、212D；“Z”维度220；路径224、148；存储器库230、102、110；MVC 104、106；SCLI 112、113、114、115、164；处理器114；开关116；寄存器117；包300、400、122、160；包解码器118、120；字段310、320、410；DPSP 128、174；解串行化器130；SEDP 134、142、166、170；多路分用器138；接口146；包编码器154、158；多路复用器168；串行化器172；PVCL 510；存储器定序器514；刷新控制器515；缓冲器516、517；无序请求队列518；MVRL 524；阵列修复逻辑526；及TWI修复逻辑528可全部表征为“模块”。
所述模块可包含存储器系统100的架构所期望且适合于各种实施例的特定实施方案的硬件电路、光学组件、单处理器或多处理器电路、存储器电路、软件程序模块及对象、固件及其组合。
各种实施例的设备及系统可在除高密度多链路高通量半导体存储器子系统以外的应用中有用。因此，本发明的各种实施例并不受此限制。对存储器系统100的图解说明意欲提供对各种实施例的结构的一般理解。所述图解说明并非意欲用作对可利用本文中所描述结构的设备及系统的所有元件及特征的完全描述。
各种实施例的新颖设备及系统可包括用于计算机、通信及信号处理电路、单处理器模块或多处理器模块、单个嵌入式处理器或多个嵌入式处理器、多核处理器、数据开关及包含多层多芯片模块的专用模块中的电子电路或并入到其中。此等设备及系统可作为子组件进一步包含于各种电子系统内，例如电视、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作台、无线电、视频播放器、音频播放器(例如，MP3(动画专家群，音频层3)播放器)、车辆、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒及其它装置。一些实施例可包含若干种方法。
图6A及图6B是图解说明根据各种实例性实施例的方法600的流程图。方法600包含将多个命令、地址及/或数据出站流从一个或一个以上发端装置(例如，图1的处理器114)大致同时传送到多个存储器库(例如，图1的存储器库102)。可包化所述流且跨越多个出站SCLI(例如，图1的出站SCLI 113)将其从发端装置输送到包解码器(例如，图1的包解码器118)集合。然后，可将所述命令、地址及数据流切换到对应MVC(例如，MVC 104)以供执行及/或写入到所述存储器库或从所述存储器库读取。
方法600可在框606处开始以在发端装置处将出站包切分成第一数据速率子包部分集合。在一些实施例中，所述发端装置可包含一个或一个以上处理器。在一些实施例中，所述发端装置可包含具有直接存储器存取(DMA)能力的类别的装置，例如，图形控制器。所述包可携载待写入到一个或一个以上存储器子系统位置的一个或一个以上出站存储器子系统命令、地址或数据字段。
方法600可在框610处继续以将所述第一数据速率子包中的每一者从发端装置(例如，从选定处理器)发送到解串行化器(例如，图1的解串行化器130)。可跨越对应于选定出站SCLI(例如，图1的出站SCLI 114)的多个DPSP(例如，图1的DPSP 128)以第一数据速率发送所述第一数据速率子包。方法600还可在框612处包含在所述解串行化器处将所述第一数据速率子包中的每一者切分成多个第二数据速率子包。
方法600可在框614处进一步包含以比第一数据速率慢的第二数据速率将所述第二数据速率子包中的每一者从解串行化器发送到多路分用器(例如，图1的多路分用器138)。在所述多路分用器处，可如框616处所绘示将第二数据速率子包中的每一者切分成第三数据速率子包集合。方法600还可在框618处包含以比第二数据速率慢的第三数据速率将第三数据速率子包发送到包解码器。
方法600可在框622处继续以在包解码器处从选定SCLI接收第三数据速率子包。方法600可在框626处包含将所述第三数据速率子包集合组装成出站包。方法600还可在框628处包含从所述包提取出站命令、出站地址或出站数据中的至少一者。
方法600还可在框632处包含将出站命令、地址或数据呈现给矩阵开关。方法600可在框636处进一步包含在矩阵开关处同时切换与每一流相关联的出站命令、地址及/或数据。将与每一流相关联的出站命令、地址及/或数据切换到与对应存储器库(例如，图1的存储器库110)相关联的目的地MVC(例如，图1的MVC 106)。
方法600可在框640处继续以在MVC的写入缓冲器组件(例如，图1的写入缓冲器516)处缓冲出站命令、地址及/或数据。方法600可在框644处包含将出站命令、数据及/或数据呈现给存储器定序器(例如，图1的存储器定序器514)以供处理。
在一些实施例中，方法600可在框645处视情况包含确定存储器子系统是否已配置成以同步并行模式操作。如果是，那么方法600可在框646处包含响应于单个存储器请求而操作同步存储器库子集。此操作可用于通过同步传送宽度为单个存储器库字长度倍数的宽数据字来缩短存取等待时间。所得宽数据字宽度对应于同步库子集中的存储器库的数目。
方法600可在框648处视情况包含在存储器定序器的无序请求队列组件(例如，图5的无序请求队列518)处排序与对应存储器库相关联的多个存储器组的读取及/或写入操作。所述排序可操作以避免多次顺序读取任一单个存储器组及/或写入到任一单个存储器组，且可借此减少组冲突并缩短读取到写入周转时间。
方法600可在框650处结束以执行用于将出站数据写入到对应存储器库的数据写入操作、用于从对应存储器库读取数据的数据读取操作、及/或存储器库内务处理操作。所述数据写入操作、数据读取操作及/或内务处理操作可是独立于与耦合到其它存储器库的其它MVC相关联的同时操作执行的。
图7A及图7B是图解说明根据各种实例性实施例的方法700的流程图。方法700包含将多个经包化命令、地址及/或数据入站流从多个存储器库(例如，图1的存储器库102)大致同时传送到一个或一个以上目的地装置(例如，图1的处理器114)。可由与存储器库(例如，图1的MVC 104)相关联的MVC集合从存储器库读取命令、地址及/或数据流，及/或所述命令、地址及/或数据流可源于MVC处。可通过开关(例如，图1的开关116)将所述流切换到包编码器(例如，图1的包编码器154)集合。然后，可包化所述流且跨越多个入站SCLI(例如，图1的入站SCLI 115)将其输送到目的地装置。
方法700可在框706处开始以在对应于选定存储器库(例如，图1的存储器库110)的MVC(例如，图1的MVC 106)处从处理器接收读取命令。注意，在一些实施例中，处理器及目的地装置可为同一装置；然而此情况不必如此。方法700可在框710处继续以使用与MVC相关联的存储器定序器(例如，图1的存储器定序器514)从与存储器库相关联的选定存储器组存取入站数据字。方法700可在框714处包含将入站数据字呈现给开关。
方法700还可在框718处包含使用开关将入站数据字切换到与选定SCLI(例如，入站SCLI 164)相关联的包编码器(例如，图1的包编码器158)。方法700可在框722处进一步包含使用包编码器将入站数据字包化成入站包。
方法700可在框726处继续以将入站包切分成多个第三数据速率入站子包。方法700可在框734处包含以第三数据速率将所述多个第三数据速率入站子包发送到多路复用器(例如，图1的多路复用器168)。方法700还可在框738处包含使用多路复用器将第三数据速率入站子包的多个子集中的每一者多路复用成第二数据速率入站子包。方法700可在框742处进一步包含以第二数据速率将所述第二数据速率入站子包发送到串行化器(例如，图1的串行化器172)。
方法700可在框746处继续以使用串行化器将第二数据速率入站子包的多个子集中的每一者聚集成第一数据速率入站子包。方法700可在框754处包含将所述第一数据速率入站子包呈现给目的地装置。方法700还可在框758处包含将所述第一数据速率入站子包组装成入站包。方法700可结束以在框762处从入站包提取入站数据字且在框768处将所述入站数据字呈现给与目的地装置相关联的操作系统。
注意，可以除所描述次序以外的次序执行本文中所描述的活动。还可以重复、串行及/或并行方式执行相对于本文中所识别的方法描述的各种活动。
在基于计算机的系统中可从计算机可读媒体发射软件程序以执行所述软件程序中所定义的功能。可采用各种编程语言来创建经设计以实施及执行本文中所揭示的方法的软件程序。可使用对象导向语言(例如，Java语言或C++语言)将所述程序结构化为对象导向格式。另一选择为，可使用程序语言(例如，组装语言或C语言)将所述程序结构化为程序导向格式。软件组件可尤其使用包含应用程序接口、过程间通信技术及远程程序呼叫等众所周知的机制来进行通信。各种实施例的教示并不限于任一特定编程语言或环境。
本文中所描述的设备、系统及方法可操作以在一个或一个以上发端装置及/或目的地装置(例如，一个或一个以上处理器)与堆叠式阵列存储器库集合之间大致同时传送多个命令、地址及/或数据流。可产生增加的存储器系统密度、带宽、并行性及可缩放性。
借助图解说明而非限制方式，附图展示其中可实践标的物的特定实施例。足够详细地描述了所图解说明的实施例以使得所属领域的技术人员能够实践本文中所揭示的教示。可使用其它实施例且可从本发明得出其它实施例，以使得可在不背离本发明范围的情况下做出结构及逻辑替代及改变。因此，不应将此具体实施方式视为具有限制意义。
发明性标的物的此类实施例在本文中可个别地或集体地由术语“发明(invention)”指示，此仅出于便利性且并非意欲在事实上已揭示多于一个发明或发明性概念的情况下将本申请案自发地限于任一单个发明或发明性概念。因此，虽然本文中已图解说明且描述了特定实施例，但旨在实现相同目的的任一布置可替代所展示的特定实施例。本发明意欲涵盖各种实施例的任一及所有改动或变化形式。在审阅以上描述之后，所属领域的技术人员将即刻明了上述实施例的组合及本文中未特定描述的其它实施例。
提供本发明摘要以遵循37C.F.R.§1.72(b)，其需要将允许读者快速弄清本技术性发明的性质的摘要。提交本发明摘要是基于以下理解：其并非用于解释或限制所述权利要求书的范围或含义。在前述具体实施方式中，出于简化本发明的目的将各种特征一起组合于单个实施例中。不应将本发明方法解释为需要比每一权利要求中所明确陈述更多的特征。而是，发明性标的物可处于少于单个所揭示实施例的所有特征中。因此，以上权利要求书借此并入到具体实施方式中，其中每一权利要求本身作为单独实施例。

Claims (13)

1.一种存储器系统，其包括：
多个存储器库，其包括多个堆叠式平铺存储器阵列，每一存储器库包括多个堆叠式存储器阵列裸片区段；
多个存储器库控制器MVC，每一MVC以一对一关系耦合到所述多个存储器库中的一对应存储器库，从而独立于所述多个MVC中的其它MVC与对应于所述多个MVC中的所述其它MVC的存储器库之间的通信来与所述对应存储器库通信；
多个可配置经串行化通信链路接口SCLI，其被配置为同时操作而以通信方式将所述多个MVC耦合到发端装置或目的地装置中的至少一者；
开关，其耦合到所述多个SCLI且耦合到所述多个MVC以将选定SCLI交叉连接到选定MVC；
包解码器，其耦合到所述开关以接收跨越所述多个SCLI中的一出站SCLI从所述发端装置发送的出站包以从所述出站包提取出站存储器命令、出站存储器地址或出站存储器数据字段中的至少一者，且将存储器库选择信号集合呈现给所述开关；及
包编码器，其耦合到所述开关以从所述多个MVC中的一者接收入站存储器命令、入站存储器地址或入站存储器数据中的至少一者，且将所述入站存储器地址或所述入站存储器数据编码成入站包以供跨越所述多个SCLI中的一入站SCLI传输到所述目的地装置。
2.根据权利要求1所述的存储器系统，其中所述多个堆叠式存储器阵列裸片区段包括来自所述多个堆叠式平铺存储器阵列中的每一者的单个瓦片。
3.根据权利要求1所述的存储器系统，其中对应于每一存储器库的所述多个存储器阵列裸片区段是使用贯穿晶片互连件(TWI)互连。
4.根据权利要求1所述的存储器系统，其进一步包括：
控制寄存器，其耦合到所述开关以接受来自配置源的配置参数且将所述开关配置成根据可选择模式操作。
5.根据权利要求4所述的存储器系统，其中所述可选择模式包含以下各项中的至少一者：响应于至少一个请求而同步地操作所述多个存储器库或响应于至少一个请求而异步地操作所述多个存储器库。
6.根据权利要求1所述的存储器系统，其中：
所述多个SCLI中的一出站SCLI进一步包括：
多个出站差分对串行路径DPSP，其耦合到所述发端装置以跨越所述出站SCLI输送含有命令信息、地址信息或数据中的至少一者的出站包，所述多个出站DPSP中的每一者用以以第一数据速率输送所述出站包中的第一数据速率出站子包部分；
解串行化器，其耦合到所述多个出站DPSP以将所述出站包中的每一第一数据速率出站子包部分转换成多个第二数据速率出站子包以供跨越第一多个出站单端数据路径以第二数据速率传输，所述第二数据速率比所述第一数据速率慢；及
多路分用器，其以通信方式耦合到所述解串行化器以将所述多个第二数据速率出站子包中的每一者转换成多个第三数据速率出站子包以供跨越第二多个出站单端数据路径以第三数据速率传输到所述包解码器，所述第三数据速率比所述第二数据速率慢。
7.根据权利要求1所述的存储器系统，其包括：
每一MVC进一步包括：
可编程库控制逻辑PVCL组件，其用以将所述MVC介接到所述对应存储器库，且产生与所述对应存储器库相关联的组控制信号或计时信号中的至少一者；
存储器定序器，其耦合到所述PVCL，所述存储器定序器用以执行与所述对应存储器库相关联的命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作或存储器库预取操作中的至少一者；
写入缓冲器，其耦合到所述PVCL以缓冲从所述发端装置到达所述MVC的数据；及
读取缓冲器，其耦合到所述PVCL以缓冲从所述对应存储器库到达所述MVC的数据。
8.根据权利要求7所述的存储器系统，其中所述存储器定序器包括动态随机存取存储器(DRAM)定序器。
9.根据权利要求7所述的存储器系统，其中所述PVCL经配置以将所述MVC介接到所述对应存储器库，且根据与选定配置或选定技术中的至少一者的存储器库相关联的规范产生所述组控制信号或计时信号。
10.根据权利要求7所述的存储器系统，其中所述存储器定序器经配置以根据与选定配置的存储器库相关联的规范执行所述命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作或存储器库预取操作。
11.根据权利要求7所述的存储器系统，其进一步包括：
与每一MVC相关联的无序请求队列，所述无序请求队列用以将以下操作中的至少一者排序以避免对任一单个存储器组的顺序操作：对多个存储器组的读取操作或对所述多个存储器组的写入操作。
12.根据权利要求1所述的存储器系统，每一MVC进一步包括：
存储器库修复逻辑(MVRL)组件，其用以执行与所述对应存储器库相关联的有缺陷存储器阵列地址重映射操作或有缺陷贯穿晶片互连件(TWI)修复操作中的至少一者。
13.一种存储器系统，其包括：
多个存储器库，其包括多个堆叠式平铺存储器阵列，每一存储器库包括多个堆叠式存储器阵列裸片区段；
多个存储器库控制器MVC，每一MVC以一对一关系耦合到所述多个存储器库中的一对应存储器库，从而独立于所述多个MVC中的其它MVC与对应于所述多个MVC中的所述其它MVC的存储器库之间的通信来与所述对应存储器库通信；
多个可配置经串行化通信链路接口SCLI，其被配置为同时操作而以通信方式将所述多个MVC耦合到发端装置或目的地装置中的至少一者；
包编码器，其以通信方式耦合到开关以包化从与选定存储器库相关联的MVC所接收的命令信息、地址信息或数据中的至少一者以供跨越所述多个SCLI中的一入站SCLI传输到所述目的地装置，以将所得入站包切分成多个第三数据速率入站子包，且跨越第一多个入站单端数据路径SEDP以第三数据速率发送所述第三数据速率入站子包；
多路复用器，其以通信方式耦合到所述包编码器以将所述第三数据速率入站子包的多个子集中的每一者多路复用成第二数据速率入站子包，且跨越第二多个入站SEDP以比所述第三数据速率快的第二数据速率发送所述第二数据速率入站子包；及
串行化器，其以通信方式耦合到所述多路复用器以将所述第二数据速率入站子包的多个子集中的每一者聚集成第一数据速率入站子包，且跨越多个入站差分对串行路径(DPSP)以比所述第二数据速率快的第一数据速率将所述第一数据速率入站子包发送到所述目的地装置。
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