JPH06251172A - 半導体集積回路システム装置 - Google Patents
半導体集積回路システム装置Info
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- JPH06251172A JPH06251172A JP3789293A JP3789293A JPH06251172A JP H06251172 A JPH06251172 A JP H06251172A JP 3789293 A JP3789293 A JP 3789293A JP 3789293 A JP3789293 A JP 3789293A JP H06251172 A JPH06251172 A JP H06251172A
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/05552—Shape in top view
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Microcomputers (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
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Abstract
(57)【要約】
【目的】 （１）半導体集積回路システム装置１００に
おいて、高実装密度化を図るとともに回路動作の高速化
を図る。（２）半導体集積回路システム装置２００にお
いて、高実装密度化を図るとともに回路動作の誤動作を
防止する。 【構成】 （１）半導体集積回路システム装置１００に
おいて、プリント配線基板７の実装面にＣＰＵを内蔵す
る半導体装置１、メモリシステムを内蔵する半導体装置
２、３、インターフェイスシステムを内蔵する半導体装
置４、５の夫々を積層する。（２）半導体集積回路シス
テム装置２００において、プリント配線基板９０の実装
面にアナログ系システムを内蔵する半導体装置７０、７
１、デジタル系システムを内蔵する半導体装置７２、７
３、ＣＰＵを内蔵する半導体装置７４の夫々を積層す
る。
おいて、高実装密度化を図るとともに回路動作の高速化
を図る。（２）半導体集積回路システム装置２００にお
いて、高実装密度化を図るとともに回路動作の誤動作を
防止する。 【構成】 （１）半導体集積回路システム装置１００に
おいて、プリント配線基板７の実装面にＣＰＵを内蔵す
る半導体装置１、メモリシステムを内蔵する半導体装置
２、３、インターフェイスシステムを内蔵する半導体装
置４、５の夫々を積層する。（２）半導体集積回路シス
テム装置２００において、プリント配線基板９０の実装
面にアナログ系システムを内蔵する半導体装置７０、７
１、デジタル系システムを内蔵する半導体装置７２、７
３、ＣＰＵを内蔵する半導体装置７４の夫々を積層す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路システ
ム装置に関し、特に、相互に異なるシステムが内蔵され
た複数個の半導体装置が実装基板に実装される半導体集
積回路システム装置に適用して有効な技術に関するもの
である。
ム装置に関し、特に、相互に異なるシステムが内蔵され
た複数個の半導体装置が実装基板に実装される半導体集
積回路システム装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】スーパーコンピュータ、大型コンピュー
タ等に組込まれるコンピュータシステムを構成する半導
体集積回路システム装置（コンピュータシステムユニッ
トボード）はプリント配線基板（ＰＣＢ）に複数個の半
導体装置が実装される。複数個の半導体装置のうち、特
にマイクロコンピュータシステム（ＣＰＵ）を内蔵する
半導体装置は、この構造に限定はされないが、多端子化
に最適なＰＧＡ(Ｐin Ｇrid Ａrray）構造を採用する半
導体装置で構成される。このＰＧＡ構造を採用する半導
体装置はその裏面に複数個の端子（ピン）が配列された
ベース基板の表面にマイクロコンピュータシステムを搭
載する半導体ペレットが実装される。このマイクロコン
ピュータシステムを内蔵する半導体装置の他に、コンピ
ュータシステムには、共通バス配線を通して相互に結線
されるメモリシステムを内蔵する半導体装置、インター
フェイスシステムを内蔵する半導体装置等が組込まれ
る。前記インターフェイスシステムを内蔵する半導体装
置は例えばＰＧＡ構造が採用され、前記メモリシステム
を内蔵する半導体装置は例えばＳＯＪ構造、ＱＦＰ構
造、ＺＩＰ構造等、樹脂封止型構造が採用される。
タ等に組込まれるコンピュータシステムを構成する半導
体集積回路システム装置（コンピュータシステムユニッ
トボード）はプリント配線基板（ＰＣＢ）に複数個の半
導体装置が実装される。複数個の半導体装置のうち、特
にマイクロコンピュータシステム（ＣＰＵ）を内蔵する
半導体装置は、この構造に限定はされないが、多端子化
に最適なＰＧＡ(Ｐin Ｇrid Ａrray）構造を採用する半
導体装置で構成される。このＰＧＡ構造を採用する半導
体装置はその裏面に複数個の端子（ピン）が配列された
ベース基板の表面にマイクロコンピュータシステムを搭
載する半導体ペレットが実装される。このマイクロコン
ピュータシステムを内蔵する半導体装置の他に、コンピ
ュータシステムには、共通バス配線を通して相互に結線
されるメモリシステムを内蔵する半導体装置、インター
フェイスシステムを内蔵する半導体装置等が組込まれ
る。前記インターフェイスシステムを内蔵する半導体装
置は例えばＰＧＡ構造が採用され、前記メモリシステム
を内蔵する半導体装置は例えばＳＯＪ構造、ＱＦＰ構
造、ＺＩＰ構造等、樹脂封止型構造が採用される。
【０００３】複数個の半導体装置の夫々はプリント配線
基板の表面上の相互に異なる領域に夫々実装され、この
複数個の半導体装置の夫々はプリント配線基板の表面に
形成された共通バス配線、電源系配線の夫々を通して相
互に電気的に接続される。
基板の表面上の相互に異なる領域に夫々実装され、この
複数個の半導体装置の夫々はプリント配線基板の表面に
形成された共通バス配線、電源系配線の夫々を通して相
互に電気的に接続される。
【０００４】なお、この種の半導体集積回路システム装
置については、例えば特願平１−２６７１６０号に記載
される。
置については、例えば特願平１−２６７１６０号に記載
される。
【０００５】
【発明が解決しようとする課題】本発明者は、前述の半
導体集積回路システム装置について、以下の問題点を見
出した。
導体集積回路システム装置について、以下の問題点を見
出した。
【０００６】（１）前述の半導体集積回路システム装置
はプリント配線基板の実装面に複数個の半導体装置が実
装される。このため、コンピュータシステムの増強やメ
モリ容量の増強を図ると、プリント配線基板に実装する
半導体装置の実装個数が増大し、このプリント配線基板
自体のサイズも大きくなるので、半導体集積回路システ
ム装置が大型化する。この半導体集積回路システム装置
の大型化はコンピュータシステムに組込み際の実装密度
が低下する。
はプリント配線基板の実装面に複数個の半導体装置が実
装される。このため、コンピュータシステムの増強やメ
モリ容量の増強を図ると、プリント配線基板に実装する
半導体装置の実装個数が増大し、このプリント配線基板
自体のサイズも大きくなるので、半導体集積回路システ
ム装置が大型化する。この半導体集積回路システム装置
の大型化はコンピュータシステムに組込み際の実装密度
が低下する。
【０００７】（２）また、前記半導体集積回路システム
装置は、プリント配線基板の表面の共通バス配線や電源
系配線を介在して、複数個の半導体装置の夫々の間を電
気的に結線する。この平面的に延在する共通バス配線や
電源系配線においては、特定の半導体装置を迂回する結
線（引き回わされる結線）がいくつも発生し、このた
め、結線長が長くなり、信号伝達速度が低下したり、ノ
イズを拾いやすくなる。前記信号伝達速度の低下は、半
導体集積回路システム装置のコンピュータシステム自体
の回路動作速度の低下を招く。また、ノイズの発生は、
半導体集積回路システム装置のコンピュータシステム自
体の回路動作の誤動作を招く。
装置は、プリント配線基板の表面の共通バス配線や電源
系配線を介在して、複数個の半導体装置の夫々の間を電
気的に結線する。この平面的に延在する共通バス配線や
電源系配線においては、特定の半導体装置を迂回する結
線（引き回わされる結線）がいくつも発生し、このた
め、結線長が長くなり、信号伝達速度が低下したり、ノ
イズを拾いやすくなる。前記信号伝達速度の低下は、半
導体集積回路システム装置のコンピュータシステム自体
の回路動作速度の低下を招く。また、ノイズの発生は、
半導体集積回路システム装置のコンピュータシステム自
体の回路動作の誤動作を招く。
【０００８】（３）また、半導体集積回路システム装置
として、マイクロコンピュータシステムを内蔵する半導
体装置等のデジタル系システムに加えて、アナログ・デ
ジタル変換器、デジタル・アナログ変換器等、アナログ
系システムを内蔵する半導体装置を組込む場合がある。
この種のアナログ系システムは、デジタル系システムに
比べて、ノイズを拾いやすい。このため、半導体集積回
路システム装置は回路動作の誤動作を招く。
として、マイクロコンピュータシステムを内蔵する半導
体装置等のデジタル系システムに加えて、アナログ・デ
ジタル変換器、デジタル・アナログ変換器等、アナログ
系システムを内蔵する半導体装置を組込む場合がある。
この種のアナログ系システムは、デジタル系システムに
比べて、ノイズを拾いやすい。このため、半導体集積回
路システム装置は回路動作の誤動作を招く。
【０００９】本発明の目的は、以下のとおりである。 （１）半導体集積回路システム装置において、高実装密
度化を図るとともに、回路動作の高速化を図る。
度化を図るとともに、回路動作の高速化を図る。
【００１０】（２）半導体集積回路システム装置におい
て、高実装密度化を図るとともに、回路動作の誤動作を
防止する。
て、高実装密度化を図るとともに、回路動作の誤動作を
防止する。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１３】（１）マイクロコンピュータシステムを内
蔵する第１半導体装置、この第１半導体装置に内蔵され
たマイクロコンピュータシステムに共通バス配線を介在
して結線されるメモリシステムを内蔵する第２半導体装
置及びインターフェイスシステムを内蔵する第３半導体
装置の夫々が、実装基板の実装面に実装される半導体集
積回路システム装置において、前記実装基板の実装面
に、この実装面からその上方に向って、前記マイクロコ
ンピュータシステムを内蔵する第１半導体装置、前記メ
モリシステムを内蔵する第２半導体装置、前記インター
フェイスシステムを内蔵する第３半導体装置の夫々が夫
々の厚さ方向を一致した状態で積層される。
蔵する第１半導体装置、この第１半導体装置に内蔵され
たマイクロコンピュータシステムに共通バス配線を介在
して結線されるメモリシステムを内蔵する第２半導体装
置及びインターフェイスシステムを内蔵する第３半導体
装置の夫々が、実装基板の実装面に実装される半導体集
積回路システム装置において、前記実装基板の実装面
に、この実装面からその上方に向って、前記マイクロコ
ンピュータシステムを内蔵する第１半導体装置、前記メ
モリシステムを内蔵する第２半導体装置、前記インター
フェイスシステムを内蔵する第３半導体装置の夫々が夫
々の厚さ方向を一致した状態で積層される。
【００１４】（２）マイクロコンピュータシステムを内
蔵する第１半導体装置、この第１半導体装置に内蔵され
たマイクロコンピュータシステムに共通バス配線を介在
して結線されるデジタル系システムを内蔵する第２半導
体装置、この第２半導体装置に内蔵されたデジタル系シ
ステムに結線されるアナログ系システムを内蔵する第３
半導体装置の夫々が、実装基板の実装面に実装される半
導体集積回路システム装置において、前記実装基板の実
装面に、この実装面からその上方に向って、前記アナロ
グ系システムを内蔵する第３半導体装置、前記デジタル
系システムを内蔵する第２半導体装置、前記マイクロコ
ンピュータシステムを内蔵する第１半導体装置の夫々が
夫々の厚さ方向を一致した状態で積層される。
蔵する第１半導体装置、この第１半導体装置に内蔵され
たマイクロコンピュータシステムに共通バス配線を介在
して結線されるデジタル系システムを内蔵する第２半導
体装置、この第２半導体装置に内蔵されたデジタル系シ
ステムに結線されるアナログ系システムを内蔵する第３
半導体装置の夫々が、実装基板の実装面に実装される半
導体集積回路システム装置において、前記実装基板の実
装面に、この実装面からその上方に向って、前記アナロ
グ系システムを内蔵する第３半導体装置、前記デジタル
系システムを内蔵する第２半導体装置、前記マイクロコ
ンピュータシステムを内蔵する第１半導体装置の夫々が
夫々の厚さ方向を一致した状態で積層される。
【００１５】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （Ａ）前記実装基板の実装面のほぼ同一領域に複数個の
第１半導体装置、第２半導体装置、第３半導体装置の夫
々を積層し、いずれか一方の占有面積、いずれか他方の
占有面積の夫々を相互に重復したので、前記実装基板の
実装面の単位面積当りの半導体装置の実装率を向上し、
半導体集積回路システム装置の小型化が図れる。この半
導体集積回路システム装置の小型化は半導体集積回路シ
ステム装置の高実装密度化が図れる。 （Ｂ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最下層に前記第１
半導体装置を実装し、前記実装基板のクロック系信号端
子、第１半導体装置のマイクロコンピュータシステムの
クロック系信号端子の夫々の結線長を短縮できるので、
実装基板のクロック系信号端子から第１半導体装置のマ
イクロコンピュータシステムのクロック系信号端子に入
力されるクロック系信号の入力時間を減少し、前記第１
半導体装置のマイクロコンピュータシステムの回路動作
開始時間を速くできる。前記第１半導体装置のマイクロ
コンピュータシステムの回路動作開始時間は半導体集積
回路システム装置の全体の回路動作時間を律則するの
で、回路動作開始時間の高速化は半導体集積回路システ
ム装置の全体の回路動作速度を高速化できる。 （Ｃ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最下層に前記第１
半導体装置を実装し、前記実装基板の信号系端子、電源
系端子の夫々と、第１半導体装置のマイクロコンピュー
タシステムの信号系端子、電源系端子の夫々との間の各
々の結線長を短縮し、実装基板の各端子から第１半導体
装置のマイクロコンピュータシステムの各端子までの間
の結線中でのノイズが拾いにくくなる、又このノイズが
前記実装基板の容量が大きい（低いインピーダンスを有
する）信号線若しくは電源線に即座に吸収できるので、
前記第１半導体装置のマイクロコンピュータシステムの
回路動作の誤動作を防止できる。この回路動作の誤動作
の防止により、半導体集積回路システム装置の全体の回
路動作の誤動作が防止できる。 （Ｄ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、前記第１半導体装
置に近接して第２半導体装置を実装し、前記第１半導体
装置のマイクロコンピュータシステム、第２半導体装置
のメモリシステムの夫々の信号系端子間の結線長を短縮
したので、前記マイクロコンピュータシステムとメモリ
システムとの間の情報伝達速度を速め、半導体集積回路
システム装置の全体の回路動作速度を高速化できる。
が得られる。 （Ａ）前記実装基板の実装面のほぼ同一領域に複数個の
第１半導体装置、第２半導体装置、第３半導体装置の夫
々を積層し、いずれか一方の占有面積、いずれか他方の
占有面積の夫々を相互に重復したので、前記実装基板の
実装面の単位面積当りの半導体装置の実装率を向上し、
半導体集積回路システム装置の小型化が図れる。この半
導体集積回路システム装置の小型化は半導体集積回路シ
ステム装置の高実装密度化が図れる。 （Ｂ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最下層に前記第１
半導体装置を実装し、前記実装基板のクロック系信号端
子、第１半導体装置のマイクロコンピュータシステムの
クロック系信号端子の夫々の結線長を短縮できるので、
実装基板のクロック系信号端子から第１半導体装置のマ
イクロコンピュータシステムのクロック系信号端子に入
力されるクロック系信号の入力時間を減少し、前記第１
半導体装置のマイクロコンピュータシステムの回路動作
開始時間を速くできる。前記第１半導体装置のマイクロ
コンピュータシステムの回路動作開始時間は半導体集積
回路システム装置の全体の回路動作時間を律則するの
で、回路動作開始時間の高速化は半導体集積回路システ
ム装置の全体の回路動作速度を高速化できる。 （Ｃ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最下層に前記第１
半導体装置を実装し、前記実装基板の信号系端子、電源
系端子の夫々と、第１半導体装置のマイクロコンピュー
タシステムの信号系端子、電源系端子の夫々との間の各
々の結線長を短縮し、実装基板の各端子から第１半導体
装置のマイクロコンピュータシステムの各端子までの間
の結線中でのノイズが拾いにくくなる、又このノイズが
前記実装基板の容量が大きい（低いインピーダンスを有
する）信号線若しくは電源線に即座に吸収できるので、
前記第１半導体装置のマイクロコンピュータシステムの
回路動作の誤動作を防止できる。この回路動作の誤動作
の防止により、半導体集積回路システム装置の全体の回
路動作の誤動作が防止できる。 （Ｄ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、前記第１半導体装
置に近接して第２半導体装置を実装し、前記第１半導体
装置のマイクロコンピュータシステム、第２半導体装置
のメモリシステムの夫々の信号系端子間の結線長を短縮
したので、前記マイクロコンピュータシステムとメモリ
システムとの間の情報伝達速度を速め、半導体集積回路
システム装置の全体の回路動作速度を高速化できる。
【００１６】上述した手段（２）によれば、前記作用効
果（１）の作用効果（Ａ）の他に、以下の作用効果が得
られる。 （Ａ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最下層に前記第３
半導体装置を実装し、前記実装基板のアナログ系信号端
子、アナログ系電源端子の夫々と、第３半導体装置のア
ナログ系システムのアナログ系信号端子、アナログ系電
源端子の夫々との間の各々の結線長を短縮し、実装基板
の各端子から第３半導体装置のアナログ系システムの各
端子までの間の結線中でのノイズが拾いにくくなる、又
このノイズが前記実装基板の容量が大きい（低いインピ
ーダンスを有する）アナログ系信号線若しくはアナログ
系電源線に即座に吸収できるので、前記第３半導体装置
のアナログ系システムの回路動作の誤動作を防止でき
る。この回路動作の誤動作の防止により、半導体集積回
路システム装置の全体の回路動作の誤動作が防止でき
る。 （Ｂ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最上層に前記第１
半導体装置を実装し、前記実装基板の信号系端子、電源
系端子の夫々と、第１半導体装置のマイクロコンピュー
タシステムの信号系端子、電源系端子の夫々との間の各
々の結線中でノイズが拾いにくくなるので、前記第１半
導体装置のマイクロコンピュータシステムの回路動作の
誤動作を防止できる。この回路動作の誤動作の防止によ
り、半導体集積回路システム装置の全体の回路動作の誤
動作が防止できる。
果（１）の作用効果（Ａ）の他に、以下の作用効果が得
られる。 （Ａ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最下層に前記第３
半導体装置を実装し、前記実装基板のアナログ系信号端
子、アナログ系電源端子の夫々と、第３半導体装置のア
ナログ系システムのアナログ系信号端子、アナログ系電
源端子の夫々との間の各々の結線長を短縮し、実装基板
の各端子から第３半導体装置のアナログ系システムの各
端子までの間の結線中でのノイズが拾いにくくなる、又
このノイズが前記実装基板の容量が大きい（低いインピ
ーダンスを有する）アナログ系信号線若しくはアナログ
系電源線に即座に吸収できるので、前記第３半導体装置
のアナログ系システムの回路動作の誤動作を防止でき
る。この回路動作の誤動作の防止により、半導体集積回
路システム装置の全体の回路動作の誤動作が防止でき
る。 （Ｂ）前記実装基板の実装面に複数個積層される第１半
導体装置乃至第３半導体装置のうち、最上層に前記第１
半導体装置を実装し、前記実装基板の信号系端子、電源
系端子の夫々と、第１半導体装置のマイクロコンピュー
タシステムの信号系端子、電源系端子の夫々との間の各
々の結線中でノイズが拾いにくくなるので、前記第１半
導体装置のマイクロコンピュータシステムの回路動作の
誤動作を防止できる。この回路動作の誤動作の防止によ
り、半導体集積回路システム装置の全体の回路動作の誤
動作が防止できる。
【００１７】以下、本発明の構成について、プリント配
線基板に複数個のＰＧＡ構造を採用する半導体装置を実
装する半導体集積回路システム装置に本発明を適用し
た、一実施例とともに説明する。
線基板に複数個のＰＧＡ構造を採用する半導体装置を実
装する半導体集積回路システム装置に本発明を適用し
た、一実施例とともに説明する。
【００１８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１９】
（実 施 例 １）本実施例１は、デジタル系システムが
内蔵された半導体集積回路システム装置に本発明を適用
した、本発明の第１実施例である。
内蔵された半導体集積回路システム装置に本発明を適用
した、本発明の第１実施例である。
【００２０】本発明の実施例１である半導体集積回路シ
ステム装置の構成を図１（斜視図）、図２（システムブ
ロック回路図）及び図３（概念図）で示す。
ステム装置の構成を図１（斜視図）、図２（システムブ
ロック回路図）及び図３（概念図）で示す。
【００２１】図１乃至図３の夫々に示すように、本実施
例１の半導体集積回路システム装置１００は複数個のＰ
ＧＡ構造を採用する半導体装置１〜５を備え、この複数
個の半導体装置１〜５はプリント配線基板７の実装面上
に実装される。複数個の半導体装置１〜５の夫々は、プ
リント配線基板７の実装面からその高さ方向に向って、
ＣＰＵ（Ｃentral Ｐrocessing Ｕnit）を内蔵する半導
体装置１、ＲＡＭ（Ｒandom Ａccess Ｍemory）を内蔵
する半導体装置２、ＲＯＭ（Ｒead Ｏnly Ｍemory）を
内蔵する半導体装置３、ＰＩＯ（Ｐeriferial Ｉnput
Ｏutput）を内蔵する半導体装置４、ＳＩＯ（Ｓerial
Ｉnput Ｏutput）を内蔵する半導体装置５の夫々が順次
積層される。
例１の半導体集積回路システム装置１００は複数個のＰ
ＧＡ構造を採用する半導体装置１〜５を備え、この複数
個の半導体装置１〜５はプリント配線基板７の実装面上
に実装される。複数個の半導体装置１〜５の夫々は、プ
リント配線基板７の実装面からその高さ方向に向って、
ＣＰＵ（Ｃentral Ｐrocessing Ｕnit）を内蔵する半導
体装置１、ＲＡＭ（Ｒandom Ａccess Ｍemory）を内蔵
する半導体装置２、ＲＯＭ（Ｒead Ｏnly Ｍemory）を
内蔵する半導体装置３、ＰＩＯ（Ｐeriferial Ｉnput
Ｏutput）を内蔵する半導体装置４、ＳＩＯ（Ｓerial
Ｉnput Ｏutput）を内蔵する半導体装置５の夫々が順次
積層される。
【００２２】前記ＰＧＡ構造を採用する半導体装置１〜
５の夫々はベース基板（例えば、セラミック基板又は樹
脂基板）６０の一表面（上側表面）に搭載された半導体
ペレット１Ａ〜５Ａの夫々が夫々キャップ６２で封止さ
れる。前記ベース基板６０は平面形状が方形状で構成さ
れ、このベース基板６０の裏面の方形状の各辺に沿った
周辺領域には夫々複数本の外部接続ピン６３が配列され
る。ベース基板６０の一表面の方形状の各辺に沿った周
辺領域であって、裏面に配列された外部接続ピン６３に
対応する位置には外部接続端子６４が配列される。
５の夫々はベース基板（例えば、セラミック基板又は樹
脂基板）６０の一表面（上側表面）に搭載された半導体
ペレット１Ａ〜５Ａの夫々が夫々キャップ６２で封止さ
れる。前記ベース基板６０は平面形状が方形状で構成さ
れ、このベース基板６０の裏面の方形状の各辺に沿った
周辺領域には夫々複数本の外部接続ピン６３が配列され
る。ベース基板６０の一表面の方形状の各辺に沿った周
辺領域であって、裏面に配列された外部接続ピン６３に
対応する位置には外部接続端子６４が配列される。
【００２３】複数個の半導体装置１〜５の夫々は、下層
に位置する半導体装置（例えば、半導体装置１）のベー
ス基板６０の一表面に配列された複数個の外部接続端子
６４の夫々に上層に位置する半導体装置（例えば、半導
体装置２）のベース基板６０の裏面に配列された複数個
の外部接続ピン６３の夫々が各々電気的かつ機械的に接
続される。図示しないが、ベース基板６０の一表面に配
列される外部接続端子６４、この外部接続端子６４の配
列位置に対応した位置に裏面に配列される外部接続ピン
６３の夫々は基本的に同一信号が伝達され若しくは同一
電源が供給される。
に位置する半導体装置（例えば、半導体装置１）のベー
ス基板６０の一表面に配列された複数個の外部接続端子
６４の夫々に上層に位置する半導体装置（例えば、半導
体装置２）のベース基板６０の裏面に配列された複数個
の外部接続ピン６３の夫々が各々電気的かつ機械的に接
続される。図示しないが、ベース基板６０の一表面に配
列される外部接続端子６４、この外部接続端子６４の配
列位置に対応した位置に裏面に配列される外部接続ピン
６３の夫々は基本的に同一信号が伝達され若しくは同一
電源が供給される。
【００２４】図２に示すように、複数個の半導体装置１
〜５は、アドレスバス配線６３Ａ、データバス配線６３
Ｄ及びコントロール信号配線６３Ｃつまり信号系配線、
電源電圧配線６３Ｖ及び基準電圧配線（接地）６３Ｇつ
まり電源系配線の夫々を通して相互に接続される。これ
らの信号系配線、電源系配線の夫々は前記ベース基板６
０の複数個の外部接続ピン６３、複数個の外部接続端子
６４の夫々に振り分けられる。前記複数個の半導体装置
１〜５の夫々に共通のアドレスバス配線６３Ａ、データ
バス配線６３Ｄ、コントロール信号配線６３Ｃの夫々
は、プリント配線基板７に延在するアドレスバス配線７
Ａ、データバス配線７Ｄ、コントロール信号配線７Ｃの
夫々に接続される。同様に、複数個の半導体装置１〜５
の夫々に共通の電源電圧配線６３Ｖ、基準電圧配線６３
Ｇの夫々はプリント配線基板７に延在する電源電圧配線
７Ｖ、基準電圧配線７Ｇの夫々に接続される。このプリ
ント配線基板７のアドレスバス配線７Ａ、データバス配
線７Ｄ、コントロール信号配線７Ｃ、電源電圧配線７
Ｖ、基準電圧配線７Ｇの夫々は、例えばＣｕやそれを主
体とする積層膜で形成され、電流密度が半導体装置１〜
５に共通のそれに比べて大きく構成される（例えば、電
源電圧配線７Ｖ、基準電圧配線７Ｇの夫々は低インピー
ダンスで構成される）。
〜５は、アドレスバス配線６３Ａ、データバス配線６３
Ｄ及びコントロール信号配線６３Ｃつまり信号系配線、
電源電圧配線６３Ｖ及び基準電圧配線（接地）６３Ｇつ
まり電源系配線の夫々を通して相互に接続される。これ
らの信号系配線、電源系配線の夫々は前記ベース基板６
０の複数個の外部接続ピン６３、複数個の外部接続端子
６４の夫々に振り分けられる。前記複数個の半導体装置
１〜５の夫々に共通のアドレスバス配線６３Ａ、データ
バス配線６３Ｄ、コントロール信号配線６３Ｃの夫々
は、プリント配線基板７に延在するアドレスバス配線７
Ａ、データバス配線７Ｄ、コントロール信号配線７Ｃの
夫々に接続される。同様に、複数個の半導体装置１〜５
の夫々に共通の電源電圧配線６３Ｖ、基準電圧配線６３
Ｇの夫々はプリント配線基板７に延在する電源電圧配線
７Ｖ、基準電圧配線７Ｇの夫々に接続される。このプリ
ント配線基板７のアドレスバス配線７Ａ、データバス配
線７Ｄ、コントロール信号配線７Ｃ、電源電圧配線７
Ｖ、基準電圧配線７Ｇの夫々は、例えばＣｕやそれを主
体とする積層膜で形成され、電流密度が半導体装置１〜
５に共通のそれに比べて大きく構成される（例えば、電
源電圧配線７Ｖ、基準電圧配線７Ｇの夫々は低インピー
ダンスで構成される）。
【００２５】前記複数個の半導体装置１〜５のうち、最
下層に位置する半導体装置１は、図４（ペレットレイア
ウト図）に示すように、平面形状が方形状で形成された
半導体ペレット１Ａが封止される。半導体ペレット１Ａ
の素子形成面の各辺に沿った夫々の周辺領域には夫々複
数個の外部端子（ボンディングパッド）１０が配列され
る。外部端子１０は、夫々、便宜的に（通常は規格化さ
れ）端子番号が付され、所定の信号が伝達され又は電源
が供給される。図４中、半導体ペレット１Ａの下辺に沿
って、外部端子１０は左側から右側に向って１番端子か
ら２１番端子まで配列される。同様に、半導体ペレット
１Ａの右辺には下側から上側に向って２２番端子から４
２番端子まで配列され、上辺には右側から左側に向って
４３番端子から６３番端子まで配列され、左辺には上側
から下側に向って６４番端子から８４番端子まで配列さ
れる。これらの外部端子１０の配列位置は前述の外部接
続ピン６３及び外部接続端子６４の配列位置に対応して
配置される。
下層に位置する半導体装置１は、図４（ペレットレイア
ウト図）に示すように、平面形状が方形状で形成された
半導体ペレット１Ａが封止される。半導体ペレット１Ａ
の素子形成面の各辺に沿った夫々の周辺領域には夫々複
数個の外部端子（ボンディングパッド）１０が配列され
る。外部端子１０は、夫々、便宜的に（通常は規格化さ
れ）端子番号が付され、所定の信号が伝達され又は電源
が供給される。図４中、半導体ペレット１Ａの下辺に沿
って、外部端子１０は左側から右側に向って１番端子か
ら２１番端子まで配列される。同様に、半導体ペレット
１Ａの右辺には下側から上側に向って２２番端子から４
２番端子まで配列され、上辺には右側から左側に向って
４３番端子から６３番端子まで配列され、左辺には上側
から下側に向って６４番端子から８４番端子まで配列さ
れる。これらの外部端子１０の配列位置は前述の外部接
続ピン６３及び外部接続端子６４の配列位置に対応して
配置される。
【００２６】表１に外部端子１０に伝達される信号名若
しくは供給される電源名を表示する。表１（Ａ）は図４
に示す半導体ペレット１Ａの下辺に配列された１番端子
〜２１番端子の夫々に伝達される信号名を示す。同様
に、表１（Ｂ）は半導体ペレット１Ａの右辺に配列され
た２２番端子〜４２番端子の夫々に伝達される信号名を
示す。表１（Ｃ）は半導体ペレット１Ａの上辺に配列さ
れた４３番端子〜６３番端子の夫々に伝達される信号名
若しくは電源名を示す。表１（Ｄ）は半導体ペレット１
Ａの左辺に配列された６４番端子〜８４番端子の夫々に
伝達される信号名若しくは電源名を示す。この図４に示
す半導体ペレット１Ａの外部端子１０の配列に付された
端子番号と表１に示された信号名若しくは電源名との関
係は、後述する半導体ペレット２Ａ、３Ａ、４Ａ、５Ａ
の夫々についても同様である。
しくは供給される電源名を表示する。表１（Ａ）は図４
に示す半導体ペレット１Ａの下辺に配列された１番端子
〜２１番端子の夫々に伝達される信号名を示す。同様
に、表１（Ｂ）は半導体ペレット１Ａの右辺に配列され
た２２番端子〜４２番端子の夫々に伝達される信号名を
示す。表１（Ｃ）は半導体ペレット１Ａの上辺に配列さ
れた４３番端子〜６３番端子の夫々に伝達される信号名
若しくは電源名を示す。表１（Ｄ）は半導体ペレット１
Ａの左辺に配列された６４番端子〜８４番端子の夫々に
伝達される信号名若しくは電源名を示す。この図４に示
す半導体ペレット１Ａの外部端子１０の配列に付された
端子番号と表１に示された信号名若しくは電源名との関
係は、後述する半導体ペレット２Ａ、３Ａ、４Ａ、５Ａ
の夫々についても同様である。
【００２７】
【表１】
【００２８】前記半導体ペレット１Ａは、図４に示すよ
うに、その素子形成面にデータバスコントローラ１１、
ＣＰＵ制御回路１２、命令レジスタ１３、ＡＬＵ１４、
アドレスレジスタ１５及びアドレスバッファ１６が搭載
され、ＣＰＵが構成される。
うに、その素子形成面にデータバスコントローラ１１、
ＣＰＵ制御回路１２、命令レジスタ１３、ＡＬＵ１４、
アドレスレジスタ１５及びアドレスバッファ１６が搭載
され、ＣＰＵが構成される。
【００２９】また、半導体装置１の上層に積層された半
導体装置２は、図５（ペレットレイアウト図）に示すよ
うに、半導体ペレット２Ａが封止される。半導体ペレッ
ト２Ａは、その素子形成面にＲＡＭ２１及びアドレスデ
コーダ２２が搭載され、ＲＡＭ（メモリシステム）が構
成される。
導体装置２は、図５（ペレットレイアウト図）に示すよ
うに、半導体ペレット２Ａが封止される。半導体ペレッ
ト２Ａは、その素子形成面にＲＡＭ２１及びアドレスデ
コーダ２２が搭載され、ＲＡＭ（メモリシステム）が構
成される。
【００３０】半導体装置２の上層に積層された半導体装
置３は、図６（ペレットレイアウト図）に示すように、
半導体ペレット３Ａが封止される。半導体ペレット３Ａ
は、その素子形成面にＲＯＭ３１及びアドレスデコーダ
３２が搭載され、ＲＯＭ（メモリシステム）が構成され
る。
置３は、図６（ペレットレイアウト図）に示すように、
半導体ペレット３Ａが封止される。半導体ペレット３Ａ
は、その素子形成面にＲＯＭ３１及びアドレスデコーダ
３２が搭載され、ＲＯＭ（メモリシステム）が構成され
る。
【００３１】半導体装置３の上層に積層された半導体装
置４は、図７（ペレットレイアウト図）に示すように、
半導体ペレット４Ａが封止される。半導体ペレット４Ａ
は、その素子形成面にデータバスバッファ４１、パラレ
ルインターフェイスＡ４２、パラレルインターフェイス
Ｂ４３、コントロールレジスタ４４、コントローラ４
５、割込みエンコーダ４６、割込み制御４７及びアドレ
スデコーダ４８が搭載され、ＰＩＯ（インターフェイス
システム）が構成される。
置４は、図７（ペレットレイアウト図）に示すように、
半導体ペレット４Ａが封止される。半導体ペレット４Ａ
は、その素子形成面にデータバスバッファ４１、パラレ
ルインターフェイスＡ４２、パラレルインターフェイス
Ｂ４３、コントロールレジスタ４４、コントローラ４
５、割込みエンコーダ４６、割込み制御４７及びアドレ
スデコーダ４８が搭載され、ＰＩＯ（インターフェイス
システム）が構成される。
【００３２】半導体装置４の上層に積層された半導体装
置５は、図８（ペレットレイアウト図）に示すように、
半導体ペレット５Ａが封止される。半導体ペレット５Ａ
は、その素子形成面にデータバスバッファ５１、トラン
スミットシフトレジスタ５２、トランスミットデータレ
ジスタ５３、５４、コントロールレジスタ５５、割込み
エンコーダ５６、割込み制御５７及びアドレスデコーダ
５８が搭載され、ＳＩＯ（インターフェイスシステム）
が構成される。
置５は、図８（ペレットレイアウト図）に示すように、
半導体ペレット５Ａが封止される。半導体ペレット５Ａ
は、その素子形成面にデータバスバッファ５１、トラン
スミットシフトレジスタ５２、トランスミットデータレ
ジスタ５３、５４、コントロールレジスタ５５、割込み
エンコーダ５６、割込み制御５７及びアドレスデコーダ
５８が搭載され、ＳＩＯ（インターフェイスシステム）
が構成される。
【００３３】前記図４乃至図８、表１及び図３に示すよ
うに、積層された複数個の半導体装置１〜５の複数個の
半導体ペレット１Ａ〜５Ａの夫々の下辺はアドレス系信
号Ａ及びコントロール系信号を主体に伝達する外部端子
１０が集結され、複数個の半導体装置１〜５の夫々の外
部接続ピン６３及び外部接続端子６４はアドレスバス配
線６３Ａ、コントロール信号配線６３Ｃの夫々を構成す
る。同様に、半導体ペレット１Ａ〜５Ａの夫々の右辺は
アドレス系信号Ａを主体に伝達する外部端子１０が集結
され、複数個の半導体装置１〜５の夫々の外部接続ピン
６３及び外部接続端子６４はアドレスバス配線６３Ａを
構成する。また、複数個の半導体ペレット１Ａ〜５Ａの
夫々の上辺はデータ系信号Ｄを伝達する外部端子１０及
び基準電圧を供給する外部端子１０が主体に集結され、
複数個の半導体装置１〜５の夫々の外部接続ピン６３及
び外部接続端子６４はデータバス配線６３Ｄ、基準電圧
配線６３Ｇの夫々を構成する。また、複数個の半導体ペ
レット１Ａ〜５Ａの夫々の左辺はコントロール系信号を
伝達する外部端子１０及び電源電圧を供給する外部端子
１０が主体に集結され、コントロール信号配線６３Ｃ、
電源電圧配線６３Ｖの夫々を構成する。
うに、積層された複数個の半導体装置１〜５の複数個の
半導体ペレット１Ａ〜５Ａの夫々の下辺はアドレス系信
号Ａ及びコントロール系信号を主体に伝達する外部端子
１０が集結され、複数個の半導体装置１〜５の夫々の外
部接続ピン６３及び外部接続端子６４はアドレスバス配
線６３Ａ、コントロール信号配線６３Ｃの夫々を構成す
る。同様に、半導体ペレット１Ａ〜５Ａの夫々の右辺は
アドレス系信号Ａを主体に伝達する外部端子１０が集結
され、複数個の半導体装置１〜５の夫々の外部接続ピン
６３及び外部接続端子６４はアドレスバス配線６３Ａを
構成する。また、複数個の半導体ペレット１Ａ〜５Ａの
夫々の上辺はデータ系信号Ｄを伝達する外部端子１０及
び基準電圧を供給する外部端子１０が主体に集結され、
複数個の半導体装置１〜５の夫々の外部接続ピン６３及
び外部接続端子６４はデータバス配線６３Ｄ、基準電圧
配線６３Ｇの夫々を構成する。また、複数個の半導体ペ
レット１Ａ〜５Ａの夫々の左辺はコントロール系信号を
伝達する外部端子１０及び電源電圧を供給する外部端子
１０が主体に集結され、コントロール信号配線６３Ｃ、
電源電圧配線６３Ｖの夫々を構成する。
【００３４】このように、ＣＰＵを内蔵する半導体装置
１、この半導体装置１に内蔵されたＣＰＵに共通バス配
線（６３Ａ，６３Ｄ，６３Ｃ，６３Ｇ，６３Ｖ）を介在
して結線されるメモリシステム（ＲＡＭ，ＲＯＭ）を内
蔵する半導体装置２、３及びインターフェイスシステム
（ＰＩＯ，ＳＩＯ）を内蔵する半導体装置４、５の夫々
が、プリント配線基板７の実装面に実装される半導体集
積回路システム装置１００において、前記プリント配線
基板７の実装面に、この実装面からその上方に向って、
前記ＣＰＵを内蔵する半導体装置１、前記メモリシステ
ムを内蔵する半導体装置２、３、前記インターフェイス
システムを内蔵する半導体装置４、５の夫々が夫々の厚
さ方向を一致した状態で積層される。
１、この半導体装置１に内蔵されたＣＰＵに共通バス配
線（６３Ａ，６３Ｄ，６３Ｃ，６３Ｇ，６３Ｖ）を介在
して結線されるメモリシステム（ＲＡＭ，ＲＯＭ）を内
蔵する半導体装置２、３及びインターフェイスシステム
（ＰＩＯ，ＳＩＯ）を内蔵する半導体装置４、５の夫々
が、プリント配線基板７の実装面に実装される半導体集
積回路システム装置１００において、前記プリント配線
基板７の実装面に、この実装面からその上方に向って、
前記ＣＰＵを内蔵する半導体装置１、前記メモリシステ
ムを内蔵する半導体装置２、３、前記インターフェイス
システムを内蔵する半導体装置４、５の夫々が夫々の厚
さ方向を一致した状態で積層される。
【００３５】この構成により、以下の作用効果が得られ
る。（Ａ）前記プリント配線基板７の実装面のほぼ同一
領域に複数個の半導体装置１〜５の夫々を積層し、いず
れか一方の占有面積、いずれか他方の占有面積の夫々を
相互に重復したので、前記プリント配線基板７の実装面
の単位面積当りの半導体装置１〜５の実装率を向上し、
半導体集積回路システム装置１００の小型化が図れる。
この半導体集積回路システム装置１００の小型化は半導
体集積回路システム装置１００の高実装密度化が図れ
る。（Ｂ）前記プリント配線基板７の実装面に複数個積
層される半導体装置１〜５のうち、最下層に前記ＣＰＵ
を内蔵する半導体装置１を実装し、前記プリント配線基
板７のクロック系信号配線（コントロール系信号配線７
Ｃの一部）、半導体装置１のＣＰＵのクロック系信号端
子（外部端子１０、外部接続ピン６３、外部接続端子６
４のいずれか）の夫々の結線長を短縮できるので、プリ
ント配線基板のクロック系信号配線から半導体装置１の
ＣＰＵのクロック系信号端子に入力されるクロック系信
号の入力時間を減少し、前記半導体装置１のＣＰＵの回
路動作開始時間を速くできる。前記半導体装置１のＣＰ
Ｕの回路動作開始時間は半導体集積回路システム装置１
００の全体の回路動作時間を律則するので、回路動作開
始時間の高速化は半導体集積回路システム装置１００の
全体の回路動作速度を高速化できる。（Ｃ）前記プリン
ト配線基板１００の実装面に複数個積層される半導体装
置１〜５のうち、最下層に前記ＣＰＵを内蔵する半導体
装置１を実装し、前記プリント配線基板７の信号系配線
７Ａ、７Ｄ、７Ｃ、電源系配線７Ｇ、７Ｖの夫々と、半
導体装置１のＣＰＵの信号系端子、電源系端子（外部端
子１０に相当する）の夫々との間の各々の結線長を短縮
し、プリント配線基板７の各端子から半導体装置１のＣ
ＰＵの各端子までの間の結線中でのノイズが拾いにくく
なる、又このノイズが前記プリント配線基板７の容量が
大きい（低いインピーダンスを有する）信号系配線７
Ａ、７Ｄ、７Ｃ、電源系配線７Ｇ、７Ｖのいずれかに即
座に吸収できるので、前記半導体装置１のＣＰＵの回路
動作の誤動作を防止できる。この回路動作の誤動作の防
止により、半導体集積回路システム装置１００の全体の
回路動作の誤動作が防止できる。（Ｄ）前記プリント配
線基板７の実装面に複数個積層される半導体装置１〜５
のうち、前記半導体装置１に近接してメモリシステム
（ＲＡＭ、ＲＯＭ）を内蔵する半導体装置２、３を実装
し、前記半導体装置１のＣＰＵと半導体装置２、３の夫
々のメモリシステムとの信号系端子間の結線長を短縮し
たので、前記ＣＰＵとメモリシステムとの間の情報伝達
速度を速め、半導体集積回路システム装置１００の全体
の回路動作速度を高速化できる。
る。（Ａ）前記プリント配線基板７の実装面のほぼ同一
領域に複数個の半導体装置１〜５の夫々を積層し、いず
れか一方の占有面積、いずれか他方の占有面積の夫々を
相互に重復したので、前記プリント配線基板７の実装面
の単位面積当りの半導体装置１〜５の実装率を向上し、
半導体集積回路システム装置１００の小型化が図れる。
この半導体集積回路システム装置１００の小型化は半導
体集積回路システム装置１００の高実装密度化が図れ
る。（Ｂ）前記プリント配線基板７の実装面に複数個積
層される半導体装置１〜５のうち、最下層に前記ＣＰＵ
を内蔵する半導体装置１を実装し、前記プリント配線基
板７のクロック系信号配線（コントロール系信号配線７
Ｃの一部）、半導体装置１のＣＰＵのクロック系信号端
子（外部端子１０、外部接続ピン６３、外部接続端子６
４のいずれか）の夫々の結線長を短縮できるので、プリ
ント配線基板のクロック系信号配線から半導体装置１の
ＣＰＵのクロック系信号端子に入力されるクロック系信
号の入力時間を減少し、前記半導体装置１のＣＰＵの回
路動作開始時間を速くできる。前記半導体装置１のＣＰ
Ｕの回路動作開始時間は半導体集積回路システム装置１
００の全体の回路動作時間を律則するので、回路動作開
始時間の高速化は半導体集積回路システム装置１００の
全体の回路動作速度を高速化できる。（Ｃ）前記プリン
ト配線基板１００の実装面に複数個積層される半導体装
置１〜５のうち、最下層に前記ＣＰＵを内蔵する半導体
装置１を実装し、前記プリント配線基板７の信号系配線
７Ａ、７Ｄ、７Ｃ、電源系配線７Ｇ、７Ｖの夫々と、半
導体装置１のＣＰＵの信号系端子、電源系端子（外部端
子１０に相当する）の夫々との間の各々の結線長を短縮
し、プリント配線基板７の各端子から半導体装置１のＣ
ＰＵの各端子までの間の結線中でのノイズが拾いにくく
なる、又このノイズが前記プリント配線基板７の容量が
大きい（低いインピーダンスを有する）信号系配線７
Ａ、７Ｄ、７Ｃ、電源系配線７Ｇ、７Ｖのいずれかに即
座に吸収できるので、前記半導体装置１のＣＰＵの回路
動作の誤動作を防止できる。この回路動作の誤動作の防
止により、半導体集積回路システム装置１００の全体の
回路動作の誤動作が防止できる。（Ｄ）前記プリント配
線基板７の実装面に複数個積層される半導体装置１〜５
のうち、前記半導体装置１に近接してメモリシステム
（ＲＡＭ、ＲＯＭ）を内蔵する半導体装置２、３を実装
し、前記半導体装置１のＣＰＵと半導体装置２、３の夫
々のメモリシステムとの信号系端子間の結線長を短縮し
たので、前記ＣＰＵとメモリシステムとの間の情報伝達
速度を速め、半導体集積回路システム装置１００の全体
の回路動作速度を高速化できる。
【００３６】（実 施 例 ２）本実施例２は、デジタル
系システム、アナログ系システムの夫々が混在し内蔵さ
れた半導体集積回路システム装置に本発明を適用した、
本発明の第２実施例である。
系システム、アナログ系システムの夫々が混在し内蔵さ
れた半導体集積回路システム装置に本発明を適用した、
本発明の第２実施例である。
【００３７】本発明の実施例２である半導体集積回路シ
ステム装置の構成を図９（システムブロック回路図）で
示す。
ステム装置の構成を図９（システムブロック回路図）で
示す。
【００３８】図９に示すように、本実施例２の半導体集
積回路システム装置２００は、その構造を図示しない
が、前記実施例１と同様に、複数個のＰＧＡ構造を採用
する半導体装置７０〜７４を備え、この複数個の半導体
装置７０〜７４の夫々に封止される半導体ペレット７０
Ａ〜７４Ａの夫々はプリント配線基板９０の実装面上に
実装される。複数個の半導体装置７０〜７４の夫々は、
プリント配線基板９０の実装面からその高さ方向に向っ
て、Ｄ／Ａ（Ｄigital／Ａnalog）変換器を内蔵する半
導体装置７０、Ａ／Ｄ（Ａnalog／Ｄigital）変換器を
内蔵する半導体装置７１、ＤＳＰ（Ｄigital Ｓignal
Ｐrocessor）を内蔵する半導体装置７２、７３、ＣＰＵ
を内蔵する半導体装置７４の夫々が順次積層される。
積回路システム装置２００は、その構造を図示しない
が、前記実施例１と同様に、複数個のＰＧＡ構造を採用
する半導体装置７０〜７４を備え、この複数個の半導体
装置７０〜７４の夫々に封止される半導体ペレット７０
Ａ〜７４Ａの夫々はプリント配線基板９０の実装面上に
実装される。複数個の半導体装置７０〜７４の夫々は、
プリント配線基板９０の実装面からその高さ方向に向っ
て、Ｄ／Ａ（Ｄigital／Ａnalog）変換器を内蔵する半
導体装置７０、Ａ／Ｄ（Ａnalog／Ｄigital）変換器を
内蔵する半導体装置７１、ＤＳＰ（Ｄigital Ｓignal
Ｐrocessor）を内蔵する半導体装置７２、７３、ＣＰＵ
を内蔵する半導体装置７４の夫々が順次積層される。
【００３９】同図９に示すように、複数個の半導体装置
７０〜７４の夫々のうち、半導体装置７２〜７４の夫々
の半導体ペレット７２Ａ〜７４Ａの夫々つまりデジタル
系システム８１は、デジタル系バス配線８１Ｄを通して
相互に電気的に接続され、デジタル系電源電圧配線８１
Ｖ、デジタル系基準電圧配線８１Ｇの夫々を通して電源
が供給される。このデジタル系バス配線８１Ｄ、デジタ
ル系電源電圧配線８１Ｖ、デジタル系基準電圧配線８１
Ｇの夫々はプリント配線基板９０のデジタル系バス配線
９２Ｄ、デジタル系電源電圧配線９２Ｖ、デジタル系基
準電圧配線９２Ｇの夫々に電気的に接続される。
７０〜７４の夫々のうち、半導体装置７２〜７４の夫々
の半導体ペレット７２Ａ〜７４Ａの夫々つまりデジタル
系システム８１は、デジタル系バス配線８１Ｄを通して
相互に電気的に接続され、デジタル系電源電圧配線８１
Ｖ、デジタル系基準電圧配線８１Ｇの夫々を通して電源
が供給される。このデジタル系バス配線８１Ｄ、デジタ
ル系電源電圧配線８１Ｖ、デジタル系基準電圧配線８１
Ｇの夫々はプリント配線基板９０のデジタル系バス配線
９２Ｄ、デジタル系電源電圧配線９２Ｖ、デジタル系基
準電圧配線９２Ｇの夫々に電気的に接続される。
【００４０】同様に、複数個の半導体装置７０〜７４の
夫々のうち、半導体装置７０、７１の夫々の半導体ペレ
ット７０Ａ、７１Ａの夫々つまりアナログ系システム８
０は、アナログ系バス配線８０Ａを通して相互に電気的
に接続され、アナログ系電源電圧配線８０Ｖ、アナログ
系基準電圧配線８０Ｇの夫々を通して電源が供給され
る。このアナログ系バス配線８０Ｄ、アナログ系電源電
圧配線８０Ｖ、アナログ系基準電圧配線８０Ｇの夫々は
プリント配線基板９０のアナログ系バス配線９１Ａ、ア
ナログ系電源電圧配線９１Ｖ、アナログ系基準電圧配線
９１Ｇの夫々に電気的に接続される。
夫々のうち、半導体装置７０、７１の夫々の半導体ペレ
ット７０Ａ、７１Ａの夫々つまりアナログ系システム８
０は、アナログ系バス配線８０Ａを通して相互に電気的
に接続され、アナログ系電源電圧配線８０Ｖ、アナログ
系基準電圧配線８０Ｇの夫々を通して電源が供給され
る。このアナログ系バス配線８０Ｄ、アナログ系電源電
圧配線８０Ｖ、アナログ系基準電圧配線８０Ｇの夫々は
プリント配線基板９０のアナログ系バス配線９１Ａ、ア
ナログ系電源電圧配線９１Ｖ、アナログ系基準電圧配線
９１Ｇの夫々に電気的に接続される。
【００４１】プリント配線基板９０のデジタル系電源電
圧配線９２Ｖ、デジタル系基準電圧配線９２Ｇ、アナロ
グ系電源電圧配線９１Ｖ、アナログ系基準電圧配線９１
Ｇの夫々は、前記実施例１と同様に、低インピーダンス
で構成される。
圧配線９２Ｖ、デジタル系基準電圧配線９２Ｇ、アナロ
グ系電源電圧配線９１Ｖ、アナログ系基準電圧配線９１
Ｇの夫々は、前記実施例１と同様に、低インピーダンス
で構成される。
【００４２】前記複数個の半導体装置７０〜７４のう
ち、最下層に位置する半導体装置７０の半導体ペレット
７０Ａは、図１３（ペレットレイアウト図）に示すよう
に、素子形成面の各辺に沿った夫々の周辺領域に複数個
の外部端子１０が配列される。外部端子１０は、図１３
中、半導体ペレット７０Ａの下辺に沿って、左側から右
側に向って２７番端子から４３番端子まで配列され、表
２（Ａ）に示す電源が供給される。この下辺に配列され
る外部端子１０は大半が空端子（ＮＣ）となる。同様
に、半導体ペレット７０Ａの右辺には下側から上側に向
って４４番端子から６０番端子まで配列され、上辺には
右側から左側に向って６１番端子から６８番端子まで及
び１番端子から９番端子まで配列され、左辺には上側か
ら下側に向って１０番端子から２６番端子まで配列され
る。前記実施例１と同様に、図示しないが、これらの外
部端子１０の配列位置に対応し、外部接続ピン６３及び
外部接続端子６４の夫々が配列される。この図１０に示
す半導体ペレット７０Ａの外部端子１０の配列に付され
た端子番号と表２に示された信号名若しくは電源名との
関係は、後述する半導体ペレット７１Ａ、７２Ａ、７２
Ａ、７４Ａの夫々についても同様である。
ち、最下層に位置する半導体装置７０の半導体ペレット
７０Ａは、図１３（ペレットレイアウト図）に示すよう
に、素子形成面の各辺に沿った夫々の周辺領域に複数個
の外部端子１０が配列される。外部端子１０は、図１３
中、半導体ペレット７０Ａの下辺に沿って、左側から右
側に向って２７番端子から４３番端子まで配列され、表
２（Ａ）に示す電源が供給される。この下辺に配列され
る外部端子１０は大半が空端子（ＮＣ）となる。同様
に、半導体ペレット７０Ａの右辺には下側から上側に向
って４４番端子から６０番端子まで配列され、上辺には
右側から左側に向って６１番端子から６８番端子まで及
び１番端子から９番端子まで配列され、左辺には上側か
ら下側に向って１０番端子から２６番端子まで配列され
る。前記実施例１と同様に、図示しないが、これらの外
部端子１０の配列位置に対応し、外部接続ピン６３及び
外部接続端子６４の夫々が配列される。この図１０に示
す半導体ペレット７０Ａの外部端子１０の配列に付され
た端子番号と表２に示された信号名若しくは電源名との
関係は、後述する半導体ペレット７１Ａ、７２Ａ、７２
Ａ、７４Ａの夫々についても同様である。
【００４３】
【表２】
【００４４】前記半導体ペレット７０Ａは、図１３に示
すように、その素子形成面にラッチ７０１、バイアス回
路７０２、比較器７０３等が搭載され、Ｄ／Ａ変換器が
構成される。
すように、その素子形成面にラッチ７０１、バイアス回
路７０２、比較器７０３等が搭載され、Ｄ／Ａ変換器が
構成される。
【００４５】また、半導体装置７０の上層に積層された
半導体装置７１の半導体ペレット７１Ａは、図１２（ペ
レットレイアウト図）に示すように、その素子形成面に
出力ラッチ７１１、逐次比較ロジック７１２、比較器７
１３、ＤＡコンバータ７１４等が搭載され、Ａ／Ｄ変換
器が構成される。
半導体装置７１の半導体ペレット７１Ａは、図１２（ペ
レットレイアウト図）に示すように、その素子形成面に
出力ラッチ７１１、逐次比較ロジック７１２、比較器７
１３、ＤＡコンバータ７１４等が搭載され、Ａ／Ｄ変換
器が構成される。
【００４６】半導体装置７１の上層に積層された半導体
装置７２、７３の夫々の半導体ペレット７２Ａ、７３Ａ
の夫々は、図１１（ペレットレイアウト図）に示すよう
に、その素子形成面にコントロール７２１、命令ＲＯＭ
７２２、データＲＡＭ７２３、データＲＯＭ７２４、デ
ータバス７２５、演算装置７２６、レジスタ７２７、乗
算器７２８等が搭載され、ＤＳＰを構成する。
装置７２、７３の夫々の半導体ペレット７２Ａ、７３Ａ
の夫々は、図１１（ペレットレイアウト図）に示すよう
に、その素子形成面にコントロール７２１、命令ＲＯＭ
７２２、データＲＡＭ７２３、データＲＯＭ７２４、デ
ータバス７２５、演算装置７２６、レジスタ７２７、乗
算器７２８等が搭載され、ＤＳＰを構成する。
【００４７】半導体装置７３の上層に積層された半導体
装置７４の半導体ペレット７４Ａは、図１０（ペレット
レイアウト図）に示すように、その素子形成面にタイミ
ングコントロール７４１、ポート７４２、ＲＯＭ７４
３、ＲＡＭ７４４、データバス７４５等が搭載され、Ｃ
ＰＵを構成する。
装置７４の半導体ペレット７４Ａは、図１０（ペレット
レイアウト図）に示すように、その素子形成面にタイミ
ングコントロール７４１、ポート７４２、ＲＯＭ７４
３、ＲＡＭ７４４、データバス７４５等が搭載され、Ｃ
ＰＵを構成する。
【００４８】前述のように、半導体装置７０〜７４の夫
々の半導体ペレット７０Ａ〜７４Ａの各辺の夫々に、デ
ジタル系信号、アナログ系信号、デジタル系電源、アナ
ログ系電源の夫々が振り分けられる。
々の半導体ペレット７０Ａ〜７４Ａの各辺の夫々に、デ
ジタル系信号、アナログ系信号、デジタル系電源、アナ
ログ系電源の夫々が振り分けられる。
【００４９】このように、ＣＰＵを内蔵する半導体装置
７４、この半導体装置７４に内蔵されたＣＰＵに共通バ
ス配線８１Ｄを介在して結線されるデジタル系システム
（ＤＳＰ）を内蔵する半導体装置７２、７３、この半導
体装置７２、７３に内蔵されたデジタル系システムに結
線されるアナログ系システム（Ａ／Ｄ変換器、Ｄ／Ａ変
換器）を内蔵する半導体装置７０、７１の夫々が、プリ
ント配線基板９０の実装面に実装される半導体集積回路
システム装置２００において、前記プリント配線基板９
０の実装面に、この実装面からその上方に向って、前記
アナログ系システムを内蔵する半導体装置７０、７１、
前記デジタル系システムを内蔵する半導体装置７２、７
３、前記ＣＰＵを内蔵する半導体装置７４の夫々が夫々
の厚さ方向を一致した状態で積層される。
７４、この半導体装置７４に内蔵されたＣＰＵに共通バ
ス配線８１Ｄを介在して結線されるデジタル系システム
（ＤＳＰ）を内蔵する半導体装置７２、７３、この半導
体装置７２、７３に内蔵されたデジタル系システムに結
線されるアナログ系システム（Ａ／Ｄ変換器、Ｄ／Ａ変
換器）を内蔵する半導体装置７０、７１の夫々が、プリ
ント配線基板９０の実装面に実装される半導体集積回路
システム装置２００において、前記プリント配線基板９
０の実装面に、この実装面からその上方に向って、前記
アナログ系システムを内蔵する半導体装置７０、７１、
前記デジタル系システムを内蔵する半導体装置７２、７
３、前記ＣＰＵを内蔵する半導体装置７４の夫々が夫々
の厚さ方向を一致した状態で積層される。
【００５０】この構成により、前記実施例１の作用効果
（Ａ）の他に、以下の作用効果が得られる。（Ａ）前記
プリント配線基板９０の実装面に複数個積層される半導
体装置７０〜７４のうち、最下層にアナログ系システム
を内蔵する半導体装置７０、７１の夫々を実装し、前記
プリント配線基板９０のアナログ系信号配線９１Ａ、ア
ナログ系電源配線９１Ｇ、９１Ｖの夫々と、半導体装置
７０、７１の夫々のアナログ系システムのアナログ系信
号端子、アナログ系電源端子（外部端子１０に相当す
る）の夫々との間の各々の結線長を短縮し、プリント配
線基板９０の各配線から半導体装置７０、７１の夫々の
アナログ系システムの各端子までの間の結線中でのノイ
ズが拾いにくくなる、又このノイズが前記プリント配線
基板９０の容量が大きい（低いインピーダンスを有す
る）アナログ系信号配線９１Ａ若しくはアナログ系電源
配線９１Ｇ、９１Ｖのいずれかに即座に吸収できるの
で、前記半導体装置７０、７１の夫々のアナログ系シス
テムの回路動作の誤動作を防止できる。この回路動作の
誤動作の防止により、半導体集積回路システム装置２０
０の全体の回路動作の誤動作が防止できる。（Ｂ）前記
プリント配線基板９０の実装面に複数個積層される半導
体装置７０〜７４のうち、最上層に前記ＣＰＵを内蔵す
る半導体装置７４を実装し、前記プリント配線基板９０
の信号系配線９２Ｄ、電源系配線９２Ｇ、９２Ｖの夫々
と、半導体装置７４のＣＰＵの信号系端子、電源系端子
（外部端子１０に相当する）の夫々との間の各々の結線
中でノイズが拾いにくくなるので、前記半導体装置７４
のＣＰＵの回路動作の誤動作を防止できる。この回路動
作の誤動作の防止により、半導体集積回路システム装置
２００の全体の回路動作の誤動作が防止できる。
（Ａ）の他に、以下の作用効果が得られる。（Ａ）前記
プリント配線基板９０の実装面に複数個積層される半導
体装置７０〜７４のうち、最下層にアナログ系システム
を内蔵する半導体装置７０、７１の夫々を実装し、前記
プリント配線基板９０のアナログ系信号配線９１Ａ、ア
ナログ系電源配線９１Ｇ、９１Ｖの夫々と、半導体装置
７０、７１の夫々のアナログ系システムのアナログ系信
号端子、アナログ系電源端子（外部端子１０に相当す
る）の夫々との間の各々の結線長を短縮し、プリント配
線基板９０の各配線から半導体装置７０、７１の夫々の
アナログ系システムの各端子までの間の結線中でのノイ
ズが拾いにくくなる、又このノイズが前記プリント配線
基板９０の容量が大きい（低いインピーダンスを有す
る）アナログ系信号配線９１Ａ若しくはアナログ系電源
配線９１Ｇ、９１Ｖのいずれかに即座に吸収できるの
で、前記半導体装置７０、７１の夫々のアナログ系シス
テムの回路動作の誤動作を防止できる。この回路動作の
誤動作の防止により、半導体集積回路システム装置２０
０の全体の回路動作の誤動作が防止できる。（Ｂ）前記
プリント配線基板９０の実装面に複数個積層される半導
体装置７０〜７４のうち、最上層に前記ＣＰＵを内蔵す
る半導体装置７４を実装し、前記プリント配線基板９０
の信号系配線９２Ｄ、電源系配線９２Ｇ、９２Ｖの夫々
と、半導体装置７４のＣＰＵの信号系端子、電源系端子
（外部端子１０に相当する）の夫々との間の各々の結線
中でノイズが拾いにくくなるので、前記半導体装置７４
のＣＰＵの回路動作の誤動作を防止できる。この回路動
作の誤動作の防止により、半導体集積回路システム装置
２００の全体の回路動作の誤動作が防止できる。
【００５１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５２】例えば、本発明は、多層セラミック配線基
板の表面に複数個の半導体装置を積層した半導体集積回
路システム装置に、若しくは前記多層セラミック配線基
板の表面に複数個積層された半導体装置をキャップで封
止する半導体集積回路システム装置に適用できる。
板の表面に複数個の半導体装置を積層した半導体集積回
路システム装置に、若しくは前記多層セラミック配線基
板の表面に複数個積層された半導体装置をキャップで封
止する半導体集積回路システム装置に適用できる。
【００５３】また、本発明は、配線基板の表面上に樹脂
封止型半導体装置を複数個積層した場合にも適用でき
る。
封止型半導体装置を複数個積層した場合にも適用でき
る。
【００５４】また、本発明は、配線基板の表面上に、パ
ッケージングされない半導体ペレットをそのまま積層し
た場合（ベアチップの積層）にも適用できる。
ッケージングされない半導体ペレットをそのまま積層し
た場合（ベアチップの積層）にも適用できる。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）半導体集積回路システム装置において、高実装密
度化が図れるとともに、回路動作の高速化が図れる。 （２）半導体集積回路システム装置において、高実装密
度化が図れるとともに、回路動作の誤動作が防止でき
る。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）半導体集積回路システム装置において、高実装密
度化が図れるとともに、回路動作の高速化が図れる。 （２）半導体集積回路システム装置において、高実装密
度化が図れるとともに、回路動作の誤動作が防止でき
る。
【図１】 本発明の実施例１である半導体集積回路シス
テム装置の斜視図。
テム装置の斜視図。
【図２】 前記半導体集積回路システム装置のブロック
回路図。
回路図。
【図３】 前記半導体集積回路システム装置の積層概念
図。
図。
【図４】 前記半導体集積回路システム装置の半導体ペ
レットの平面図。
レットの平面図。
【図５】 前記半導体集積回路システム装置の半導体ペ
レットの平面図。
レットの平面図。
【図６】 前記半導体集積回路システム装置の半導体ペ
レットの平面図。
レットの平面図。
【図７】 前記半導体集積回路システム装置の半導体ペ
レットの平面図。
レットの平面図。
【図８】 前記半導体集積回路システム装置の半導体ペ
レットの平面図。
レットの平面図。
【図９】 本発明の実施例２である半導体集積回路シス
テム装置のブロック回路図。
テム装置のブロック回路図。
【図１０】 前記半導体集積回路システム装置の半導体
ペレットの平面図。
ペレットの平面図。
【図１１】 前記半導体集積回路システム装置の半導体
ペレットの平面図。
ペレットの平面図。
【図１２】 前記半導体集積回路システム装置の半導体
ペレットの平面図。
ペレットの平面図。
【図１３】 前記半導体集積回路システム装置の半導体
ペレットの平面図。
ペレットの平面図。
【符号の説明】 １００，２００…半導体集積回路システム装置、１〜
５，７０〜７４…半導体装置、１Ａ〜５Ａ，７０Ａ〜７
４Ａ…半導体ペレット、６０…ベース基板、６３…外部
接続ピン、６４…外部接続端子、１０…外部端子、７，
９０…プリント配線基板、６３Ａ，６３Ｄ，６３Ｃ，６
３Ｖ，６３Ｇ，７Ａ，７Ｄ，７Ｃ，７Ｖ，７Ｇ，９１
Ａ，９１Ｇ，９１Ｖ，９２Ｄ，９２Ｇ，９２Ｖ…配線、
８０…アナログ系システム、８１…デジタル系システ
ム。
５，７０〜７４…半導体装置、１Ａ〜５Ａ，７０Ａ〜７
４Ａ…半導体ペレット、６０…ベース基板、６３…外部
接続ピン、６４…外部接続端子、１０…外部端子、７，
９０…プリント配線基板、６３Ａ，６３Ｄ，６３Ｃ，６
３Ｖ，６３Ｇ，７Ａ，７Ｄ，７Ｃ，７Ｖ，７Ｇ，９１
Ａ，９１Ｇ，９１Ｖ，９２Ｄ，９２Ｇ，９２Ｖ…配線、
８０…アナログ系システム、８１…デジタル系システ
ム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 Ｈ０５Ｋ 1/18 Ｓ 7128−4Ｅ (72)発明者 森田 正行 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石井 重雄 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (2)
- 【請求項１】 マイクロコンピュータシステムを内蔵す
る第１半導体装置、この第１半導体装置に内蔵されたマ
イクロコンピュータシステムに共通バス配線を介在して
結線されるメモリシステムを内蔵する第２半導体装置及
びインターフェイスシステムを内蔵する第３半導体装置
の夫々が、実装基板の実装面に実装される半導体集積回
路システム装置において、前記実装基板の実装面に、こ
の実装面からその上方に向って、前記マイクロコンピュ
ータシステムを内蔵する第１半導体装置、前記メモリシ
ステムを内蔵する第２半導体装置、前記インターフェイ
スシステムを内蔵する第３半導体装置の夫々が、夫々の
厚さ方向を一致した状態で積層される。 - 【請求項２】 マイクロコンピュータシステムを内蔵す
る第１半導体装置、この第１半導体装置に内蔵されたマ
イクロコンピュータシステムに共通バス配線を介在して
結線されるデジタル系システムを内蔵する第２半導体装
置、この第２半導体装置に内蔵されたデジタル系システ
ムに結線されるアナログ系システムを内蔵する第３半導
体装置の夫々が、実装基板の実装面に実装される半導体
集積回路システム装置において、前記実装基板の実装面
に、この実装面からその上方に向って、前記アナログ系
システムを内蔵する第３半導体装置、前記デジタル系シ
ステムを内蔵する第２半導体装置、前記マイクロコンピ
ュータシステムを内蔵する第１半導体装置の夫々が、夫
々の厚さ方向を一致した状態で積層される。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3789293A JPH06251172A (ja) | 1993-02-26 | 1993-02-26 | 半導体集積回路システム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3789293A JPH06251172A (ja) | 1993-02-26 | 1993-02-26 | 半導体集積回路システム装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251172A true JPH06251172A (ja) | 1994-09-09 |
Family
ID=12510198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3789293A Pending JPH06251172A (ja) | 1993-02-26 | 1993-02-26 | 半導体集積回路システム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251172A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025213A1 (fr) * | 1996-12-04 | 1998-06-11 | Hitachi, Ltd. | Dispositif de circuit semi-conducteur integre |
| JP2007134686A (ja) * | 2006-10-06 | 2007-05-31 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2011512598A (ja) * | 2008-02-19 | 2011-04-21 | マイクロン テクノロジー， インク． | チップ上にネットワークを有するメモリ・デバイスの方法、装置、及びシステム |
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
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| US9047991B2 (en) | 2008-09-11 | 2015-06-02 | Micron Technology, Inc. | Methods, apparatus, and systems to repair memory |
| US9123552B2 (en) | 2010-03-30 | 2015-09-01 | Micron Technology, Inc. | Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same |
| US9524254B2 (en) | 2008-07-02 | 2016-12-20 | Micron Technology, Inc. | Multi-serial interface stacked-die memory architecture |
| JP2018151219A (ja) * | 2017-03-10 | 2018-09-27 | 株式会社豊田中央研究所 | データ収録装置 |
-
1993
- 1993-02-26 JP JP3789293A patent/JPH06251172A/ja active Pending
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