CN102292715B - 存储器装置功率管理器及其方法 - Google Patents

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Abstract

本发明描述包含存储器裸片堆叠及所附接逻辑裸片的存储器装置及方法。所描述的方法及装置实现对存储器裸片堆叠的若干部分的功率管理。还揭示额外装置、系统及方法。

Description

存储器装置功率管理器及其方法
相关申请案交叉参考
本专利申请案主张2009年1月23日提出申请的第12/359,039号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
本文中所描述的各种实施例涉及与半导体存储器相关联的设备、系统及方法。
背景技术
微处理器技术已以比半导体存储器技术的速率快的速率演变。因此，现代主机处理器与半导体存储器子系统之间通常存在性能的不匹配，所述处理器配接到所述半导体存储器子系统以接收指令及数据。举例来说，据估计，一些高端服务器闲置四分之三时钟来等待对存储器请求的响应。
另外，随着处理器核心及线程的数目继续增加，软件应用程序及操作系统技术的演变已增加了对较高密度存储器子系统的需求。然而，当前技术的存储器子系统通常表示性能与密度之间的折衷。较高带宽可限制在不超过联合电子装置工程委员会(JEDEC)电气规范的情况下可连接于系统中的存储器卡或存储器模块的数目。
已提出对JEDEC接口标准(例如，双倍数据速率(DDR)同步动态随机存取存储器(SDRAM))的扩展，但关于未来所预期存储器带宽及密度通常可发现其不足。缺点包含缺少存储器功率优化及主机处理器与存储器子系统之间的接口的唯一性。随着处理器及/或存储器技术的改变，后一缺点可导致对重新设计所述接口的需要。
附图说明
图1展示根据本发明的实施例的存储器系统的框图。
图2展示根据本发明的实施例的具有逻辑裸片的堆叠式裸片3D存储器的剖切概念图。
图3展示根据本发明的实施例的存储器库控制器及相关联模块的框图。
图4A展示根据本发明的实施例的操作存储器装置的方法。
图4B展示根据本发明的实施例的操作存储器装置的另一方法。
图5展示根据本发明的实施例的信息处置系统的框图。
具体实施方式
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示其中可实践本发明的特定实施例的附图。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明。可利用其它实施例且可做出结构、逻辑及电改变。
图1包含根据本发明的各种实例性实施例的存储器装置100的框图。存储器装置100操作以在一个或一个以上始发装置及/或目的地装置(例如，一个或一个以上处理器)与堆叠式阵列存储器“库”110集合之间大致同时传送多个传出及/或传入命令流、地址流及/或数据流。可产生增加的存储器系统密度、带宽、平行性及可缩放性。
多裸片存储器阵列实施例聚合在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。在本发明中称为存储器库的堆叠式裸片群组的子区段展示为图1中的实例性库110且展示为图2中的实例性库230。在所图解说明的实例中所展示的存储器库共享共用控制逻辑。存储器库架构战略性地分割存储器控制逻辑以增加能量效率同时提供已通电存储器组的较细粒度。所展示的实施例还实现标准化的主机处理器到存储器系统接口。随着存储器技术演变，所述标准化接口可减少重新设计循环次数。
图2是根据各种实例性实施例与逻辑裸片202堆叠在一起以形成存储器装置100的堆叠式裸片3D存储器阵列200的剖切概念图。存储器装置100并入有产生堆叠式裸片3D存储器阵列200的一个或一个以上存储器阵列203堆叠。将多个存储器阵列(例如，存储器阵列203)制作到多个裸片中的每一者(例如，裸片204)上。接着堆叠所述存储器阵列裸片以形成堆叠式裸片3D存储器阵列200。
将所述堆叠中的每一裸片划分成多个“瓦片”(例如，与堆叠式裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。存储器阵列203并不限于任一特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。
堆叠式存储器阵列瓦片集合208可包含来自所述堆叠式裸片中的每一者的单个瓦片(例如，瓦片212B、212C及212D，其中基底瓦片在图1中被隐藏而看不到)。电力、地址及/或数据以及类似共用信号可沿“Z”维度220在传导路径(例如，传导路径224)(例如，“穿晶片互连件”(TWI))上横越堆叠式瓦片集合208。注意，TWI未必需要完全穿过特定晶片或裸片。
将一种配置中的堆叠式裸片3D存储器阵列200分割成存储器“库”(例如，存储器库230)集合。每一存储器库包含一堆叠式瓦片集合(例如，瓦片集合208)、来自多个堆叠式裸片中的每一者的一个瓦片连同用以电互连瓦片集合208的TWI集合。所述库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。虽然描述分割成个别库230，但也可以若干种其它方式分割3D存储器阵列200。其它实例性分割包含按裸片、瓦片等分割。
在图1中于存储器装置100内的背景下图解说明存储器库集合102(所述存储器库类似于来自图2的存储器库230)。存储器装置100还包含多个存储器库控制器(MVC)104(例如，MVC 106)。每一MVC以一对一关系通信地耦合到对应存储器库(例如，集合102的存储器库110)。因此，每一MVC能够独立于其它MVC与其相应存储器库之间的通信而与对应存储器库通信。
存储器装置100还包含多个可配置串行化通信链路接口(SCLI)112。SCLI 112被划分成SCLI传出群组113及SCLI传入群组115，其中“传出”及“传入”方向是从处理器114的角度界定的。多个SCLI 112中的每一SCLI能够与其它SCLI同时操作。SCLI112共同将多个MVC 104通信地耦合到一个或一个以上主机处理器114。存储器装置100呈现到主机处理器114的多链路高吞吐量接口。
存储器装置100还可包含开关116。在一些实施例中，开关116可包括矩阵开关，其还可称为交叉连接开关。开关116通信地耦合到多个SCLI 112且耦合到多个MVC104。开关116能够将每一SCLI交叉连接到选定MVC。因此，主机处理器114可跨越多个SCLI 112以大致同时的方式存取多个存储器库102。此架构可为现代处理器技术(包含多核心技术)提供高处理器到存储器带宽。
存储器装置100还可包含耦合到开关116的存储器组构控制寄存器117。存储器组构控制寄存器117接受来自配置源的存储器组构配置参数且配置存储器装置100的一个或一个以上组件以根据可选择模式操作。举例来说，开关116及多个存储器库102以及多个MVC 104中的每一者通常可经配置以响应于单独存储器请求而独立于彼此地操作。此配置可由于SCLI 112与存储器库102之间的平行性而增强存储器系统带宽。
或者，存储器装置100可经由存储器组构控制寄存器117重新配置以致使多个存储器库102中的两者或两者以上的子集及对应MVC子集响应于单个请求而同步操作。后一配置可用于存取比与单个库相关联的数据字的宽度宽的数据字。此字在本文中称为宽数据字。此技术可降低等待时间。可通过将选定位型式加载到存储器组构控制寄存器117中来实现其它配置。
在一个实例中，传出SCLI 113可包含多个传出差分对串行路径(DPSP)128。DPSP128通信地耦合到主机处理器114且可共同地输送传出包。传出SCLI 113还可包含耦合到多个传出DPSP 128的解串行化器130。传出SCLI还可包含通信地耦合到解串行化器130的多路分用器138。在一个实施例中，DSPS、解串行化器及多路分用器的配置促进数据包或子包的有效传送。类似于传出SLCI，在一个实施例中，传入SCLI以及DSPS、串行化器及多路复用器的类似配置促进数据包或子包的有效传送。
图3是根据各种实例性实施例的MVC(例如，MVC 106)及相关联模块的框图。MVC 106可包含可编程库控制逻辑(PVCL)组件310。PVCL 310将MVC 106介接到对应存储器库(例如，存储器库110)。PVCL 310产生与对应存储器库110相关联的一个或一个以上控制信号及/或定时信号。
PVCL 310可经配置以将MVC 106调适到选定配置或选定技术的存储器库110。因此，举例来说，最初可使用当前可用的DDR2 DRAM配置存储器装置100。随后可调适存储器装置100以通过将PVCL 310重新配置为包含DDR3组控制与定时逻辑来适应基于DDR3的存储器库技术。
MVC 106包含通信地耦合到PVCL 310的存储器定序器314。存储器定序器314基于用于实施相关联存储器库110的技术来执行存储器技术相依操作集合。举例来说，存储器定序器314可执行与对应存储器库110相关联的命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/或存储器库预取操作。在一些实施例中，存储器定序器314可包括DRAM定序器。在一些实施例中，存储器刷新操作可始发于单独刷新控制器(未展示)中。
存储器定序器314可经配置以将存储器装置100调适到选定配置或技术的存储器库110。举例来说，存储器定序器314可经配置以与同存储器装置100相关联的其它存储器定序器同步地操作。此配置可用于响应于单个高速缓存线请求而将宽数据字从多个存储器库递送到与主机处理器114相关联的高速缓存线(未展示)。
MVC 106还可包含写入缓冲器316。写入缓冲器316可耦合到PVCL 310以缓冲从主机处理器114抵达MVC 106的数据。MVC 106可进一步包含读取缓冲器317。读取缓冲器317可耦合到PVCL 310以缓冲从对应存储器库110抵达MVC 106的数据。
MVC 106还可包含无序请求队列318。无序请求队列318建立对包含于存储器库110中的多个存储器组的有序读取及/或写入操作序列。选择所述有序序列以避免对任一单个存储器组的顺序操作以减少组冲突且降低读取到写入周转时间。
MVC 106还可包含存储器映射逻辑(MML)组件324。MML 324管理若干个操作，例如使用TWI修复逻辑328的TWI修复操作或其它修复操作。在一个实例中，MML 324针对3D存储器阵列200的多个部分追踪多个错误数据。可使用MML 324来追踪若干个不同部分。在一个实例中，针对每一裸片204追踪错误数据。其它实例包含针对每一瓦片205、每一阵列203等追踪错误数据。
图3展示包含存储器映射315的实施例。存储器映射315与MML 324交互、保持追踪3D存储器阵列200的各个存储器部分且存储特定被追踪部分所特有的特性(例如，错误数据)。实例包含针对个别裸片204、库230、瓦片205或3D存储器阵列200的若干个存储器单元的其它分组追踪一个或一个以上特性。虽然将错误数据论述为由存储器装置100追踪并使用的特性，但本发明并不受如此限制。在各种实施例中还追踪每一存储器部分所特有的其它特性。其它特性可包含(但不限于)温度、活动级、断电状态及刷新速率。存储于存储器映射315中的各种特性数据可在选定实施例中用于个别地管理3D存储器阵列200的不同存储器部分。
在一个实施例中，包含活动追踪器326以监视3D存储器阵列200的多个存储器部分的个别活动级。在一个实例中，使用来自活动追踪器326的数据来改变3D存储器阵列200的个别存储器部分(例如，库、裸片、瓦片等)的个别功率状态。通过降低未被使用或未被高度利用的部分的功率状态，增加存储器装置100的功率效率。
在图3中所图解说明的实例中，包含若干个活动追踪器326，每一MVC 106一个。在此配置中，每一单独活动追踪器326用于追踪相关联库230。在一些实例中，每一活动追踪器326进一步用于追踪每一相关联库230的若干部分(例如，个别瓦片212等)。虽然图1到图3图解说明具有多个活动追踪器326的实施例，但其它实施例包含不同数目个活动追踪器，例如位于逻辑芯片202上的单个活动追踪器。在每一MVC 106中具有一个活动追踪器326促进对库粒度级的容易监视及功率调节。
图4A图解说明使用活动追踪器(例如，追踪器326)的操作的实例性方法。在操作410中，使用本地附接的逻辑控制器(例如，图1到图3中所示的MVC 106)来控制存储器阵列堆叠内的个别存储器部分。如上文所论述，存储器部分的实例包含库、裸片、瓦片等。
操作420叙述监视若干个不同存储器部分中的每一者的活动级。在一个实例中，控制并监视整个3D存储器阵列200，但本发明并不受如此限制。在其它实例中，仅监视并操作3D存储器阵列200的一部分以仅调节所监视部分中的功率。
在操作430中，将所述部分中的一者或一者以上的功率状态改变为对应于每一部分的活动级。在一个实例中，在一时间长度内追踪活动级，并将其与阈值时间长度进行比较。如果超过所述阈值，那么改变所述部分的功率状态。活动级的一个实例包含监视完全不活动。如果一部分在超过阈值的时间长度内不活动，那么改变所述部分的功率状态。使用活动追踪器326或逻辑芯片202内的其它本地逻辑来监视并管理功率级允许存储器装置100独立于处理器114而提供功率效率。
使用所论述的配置，可能有若干个功率状态级。最简单的功率级包含完全接通或完全关断给一存储器部分(例如，存储器库230)的供电。在一个实施例中，还包含若干个中间功率级。在一个实例中，将一部分(例如，存储器库230)通电，但不将任何刷新信号发送到所述部分。在一个实例中，取决于所述存储器部分的活动级而增加或减小刷新速率。在一个实例中，基于所述存储器部分的活动级而将其它支持电路(例如，介于存储器部分与处理器之间的数据链路)断电或通电。数据链路实例包含图1中所展示且上文所论述的SCLI 112。除上文所列举的个别组件实例以外，还可在选定实施例中将组件的组合通电或断电。
上文描述使用本地附接的活动追踪器326对存储器部分的活动监视及相关联功率级调整。在其它实施例中，不利用本地活动追踪器326，且由一或多个处理器114来控制功率级调整。图4B图解说明一种方法，其中在操作440中，从主机处理器(例如，处理器114)接收包命令以改变存储器阵列堆叠的存储器库(例如，库230)的功率状态。在操作450中，使用本地附接到所述存储器阵列堆叠的逻辑控制器来实施所述包命令。
本地附接的逻辑控制器的一个实例包含MVC 106。在图3中，举例来说，可通过发送到MVC 106的包命令来控制功率状态选项的以上实例中的任一者。一个特定实例包含由于改变库230内的活动而在包命令接收到MVC 106之后即刻改变库230的刷新速率。包命令的另一实例包含将选定MVC 106通电或断电。包命令的另一实例包含将选定SCLI通电或断电。
选定系统实施例包含耦合到多个处理器(例如，多核心处理器)的存储器装置，例如装置100。在一个实施例中，存储器装置100的一部分与对应处理器或处理器核心直接相关联。在一个实例中，如果将处理器或处理器核心断电，或将其设定为降低的功率状态，那么也将存储器装置100的对应部分断电。举例来说，当将相关联处理器或处理器核心断电时，将库230断电。同样地，当将处理器或处理器核心供电到较高级时，也将相关联库或其它存储器部分供电到较高状态。
在一个实例中，活动追踪器(例如，来自图3的追踪器326)监视相关联处理器或处理器核心，且位于逻辑裸片202上的本地逻辑将存储器部分通电或断电。在另一实例中，当处理器或处理器核心改变处理器功率状态时，从所述处理器或处理器核心发送包命令。接着，位于逻辑裸片202上的本地逻辑做出响应并相应地改变存储器装置的所述部分的功率状态。
各种实施例的设备及系统可用于除高密度多链路、高吞吐量半导体存储器子系统以外的应用中。因此，本发明的各种实施例并不受如此限制。对存储器装置100的图解说明打算提供对各种实施例的结构的一般理解。所述图解说明并非打算用作对可使用本文中所描述结构的设备及系统的所有元件及特征的完全说明。
如上文所论述，在本发明中描述包含3D存储器装置及处理器的系统。此些系统的实例包含(但不限于)电视、蜂窝式电话、个人数据助理(PDA)、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组音频层3)播放器)、车辆、医用装置(例如，心脏监测器、血压监测器等)、机顶盒及其它电子系统。
在图5中包含个人计算机的高级实例以展示本发明的一个可能较高级装置应用。图5是根据本发明的实施例的并入有至少一个存储器装置506的信息处置系统500的框图。
在此实例中，信息处置系统500包括数据处理系统，所述数据处理系统包含用以耦合所述系统的各种组件的系统总线502。系统总线502在信息处置系统500的各种组件当中提供通信链路且可实施为单个总线、实施为总线组合或以任一其它适合方式实施。
芯片组合件504耦合到系统总线502。芯片组合件504可包含任一电路或若干电路的操作兼容组合。在一个实施例中，芯片组合件504包含可为任一类型的处理器508或多个处理器。如本文中所使用，“处理器”意指任一类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任一其它类型的处理器或处理电路。如本文中所使用，“处理器”包含多个处理器或多个处理器核心。
在一个实施例中，存储器装置506包含于芯片组合件504中。存储器装置(例如，DRAM)为此存储器装置506的一个实例。DRAM装置的一个实例包含具有如上文实施例中所描述的集成式逻辑芯片的堆叠式存储器芯片3D存储器装置。存储器506还可包含非易失性存储器(例如，快闪存储器)。
信息处置系统500还可包含外部存储器511，所述外部存储器又可包含适于特定应用的一个或一个以上存储器元件，例如，一个或一个以上硬驱动器512及/或处置可装卸媒体513(例如，快闪存储器驱动器、光盘(CD)、数字视频盘(DVD)及类似物)的一个或一个以上驱动器。
信息处置系统500还可包含显示装置509(例如，监视器)、额外外围组件510(例如，扬声器等)及键盘及/或控制器514，其可包含鼠标、轨迹球、游戏控制器、话音辨识装置或准许系统用户将信息输入到信息处置系统500中及从信息处置系统500接收信息的任一其它装置。
尽管描述了本发明的若干个实施例，但以上列表并非打算为穷尽性。虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所展示的特定实施例。本申请案打算涵盖对本发明的任何修改或变型。应理解，以上说明打算为说明性而非限制性。在审阅以上说明之后，所属领域的技术人员将即刻明了以上实施例的组合及其它实施例。

Claims (23)

1.一种存储器装置，其包括：
存储器阵列堆叠；
逻辑控制器，其位于与所述存储器阵列堆叠堆叠在一起的裸片上；及
活动追踪器，其位于所述逻辑控制器中以监视所述存储器阵列堆叠的多个部分中的至少一者的不同活动级；
其中所述逻辑控制器经配置以将所述多个部分中的至少一者的功率状态调整为对应于所述多个部分中的至少一者的所述活动级，其中一功率状态包括将一存储器部分通电，但不将任何刷新信号发送到所述存储器部分。
2.根据权利要求1所述的存储器装置，其中所述存储器阵列堆叠为存储器裸片堆叠的一部分。
3.根据权利要求1所述的存储器装置，其中所述逻辑控制器包括多个库控制器，且每一库控制器包含一活动追踪器。
4.根据权利要求1所述的存储器装置，其中所述逻辑控制器经配置以改变一个或一个以上串行化通信链路接口的功率状态。
5.根据权利要求1所述的存储器装置，其中所述逻辑控制器经配置以将功率状态改变为多个可能刷新速率中的一者。
6.一种存储器装置，其包括：
存储器裸片堆叠；
逻辑裸片，其与所述存储器裸片堆叠堆叠在一起；
活动追踪器，其位于所述逻辑裸片中以监视所述存储器裸片堆叠的至少一个部分的活动级；
其中所述逻辑裸片经配置以将所述至少一个部分的功率状态调整为对应于所述至少一个部分的所述活动级，其中一功率状态包括将一存储器部分通电，但不将任何刷新信号发送到所述存储器部分。
7.根据权利要求6所述的存储器装置，其中所述至少一个部分包含多个垂直存储器库。
8.根据权利要求7所述的存储器装置，其中每一垂直存储器库与位于所述逻辑裸片中的相应库控制器相关联，且每一库控制器包含一活动追踪器。
9.根据权利要求8所述的存储器装置，其中所述逻辑裸片经配置以改变个别库控制器的功率状态。
10.根据权利要求8所述的存储器装置，其中所述逻辑裸片经配置以改变耦合到所述库控制器的一个或一个以上串行化通信链路接口的功率状态。
11.根据权利要求6所述的存储器装置，其中所述逻辑裸片经配置以将功率状态改变为多个可能刷新速率中的一者。
12.一种存储器装置，其包括：
存储器裸片堆叠；
若干个始发装置；及
逻辑裸片，其与所述存储器裸片堆叠堆叠在一起以介接于所述存储器裸片堆叠与所述若干个始发装置之间，其中所述逻辑裸片经配置以将所述存储器裸片堆叠的一部分的功率状态改变为对应于所述若干个始发装置中的一者的功率状态，其中一功率状态包括将一存储器部分通电，但不将任何刷新信号发送到所述存储器部分。
13.根据权利要求12所述的存储器装置，其中所述若干个始发装置包括若干个处理器。
14.根据权利要求13所述的存储器装置，其中所述若干个处理器包括多核心处理装置的若干个处理器核心。
15.根据权利要求12所述的存储器装置，其中所述存储器裸片堆叠包含若干个垂直存储器库，且所述逻辑裸片经配置以改变一个或一个以上垂直存储器库的功率状态。
16.根据权利要求15所述的存储器装置，其中每一垂直存储器库与位于所述逻辑裸片中的对应库控制器相关联，且每一库控制器包含一活动追踪器以监视相关联始发装置的功率状态。
17.根据权利要求15所述的存储器装置，其中所述逻辑裸片经配置以从所述始发装置中的一者或一者以上接收包命令以改变所述功率状态。
18.一种操作存储器装置的方法，其包括：
使用本地附接的逻辑控制器个别地控制存储器阵列堆叠的若干个不同存储器部分；
监视所述若干个不同存储器部分中的至少一者的活动级；及
将一个或一个以上部分的功率状态调整为对应于所述一个或一个以上部分的所述活动级，其中一功率状态包括一存储器部分通电，但不将任何刷新信号发送到所述一存储器部分。
19.根据权利要求18所述的方法，其进一步包含将所述若干个不同存储器部分中的所述至少一者的所述活动级与阈值时间长度进行比较。
20.根据权利要求18所述的方法，其中个别地控制存储器阵列堆叠的若干个不同存储器部分包含控制若干个不同垂直存储器库。
21.根据权利要求18所述的方法，其中调整一个或一个以上部分的功率状态进一步包括对应于一个或一个以上相关联处理器核心的功率状态来调整一个或一个以上部分的功率状态。
22.一种操作存储器装置的方法，其包括：
从始发装置及/或目的地装置接收包命令以调整存储器阵列堆叠的存储器库的功率状态；
使用本地附接到所述存储器阵列堆叠的逻辑控制器来实施所述包命令；及
从所述始发装置及/或目的地装置接收包命令以改变所述逻辑控制器的一部分的功率状态。
23.根据权利要求22所述的方法，其进一步包含从所述始发装置及/或目的地装置接收包命令以改变本地位于所述逻辑控制器上的一个或一个以上通信链路的功率状态。
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