KR101547723B1 - 오류 영역들을 관리하기 위한 메모리 장치 및 방법 - Google Patents

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Abstract

메모리 다이 적층 및 로직 다이를 포함하는 메모리 장치들 및 방법들이 기술된다. 기술된 방법 및 장치들은 메모리 다이 적층을 재분할하고 새로운 분할들을 메모리 맵에 저장하는 것을 제공하는 것들을 포함한다. 선택된 구성들로 재분할하는 것은 나머지 메모리 장치에 영향을 미치지 않고 사용으로부터 메모리의 부분들이 제거될 수 있게 한다. 추가의 장치들, 시스템들, 및 방법들이 개시된다.

Description

오류 영역들을 관리하기 위한 메모리 장치 및 방법{MEMORY DEVICES AND METHODS FOR MANAGING ERROR REGIONS}
관련 출원
이 특허출원은 참조로서 여기에 포함되는 2009년 1월 23일에 출원된 미국특허출원번호 12/359,014로부터의 우선권 혜택을 주장한다.
여기에 기술된 여러 실시예들은 반도체 메모리들에 연관된 장치, 시스템들, 및 방법들에 관계된 것이다.
마이크로프로세서 기술은 반도체 메모리 기술보다 더 빠른 속도로 발전하였다. 결국, 최신의 호스트 프로세서와 명령들 및 데이터를 수신하기 위해 프로세서가 상대하는 반도체 메모리 서브-시스템 간에 성능에서 오일치가 흔히 존재한다. 예를 들어, 일부 하이-엔드 서버들은 메모리 요청들에 대한 응답을 기다리는데 있어 4개의 클럭 사이클 중 3개의 클럭 사이클 동안 아이들 상태에 있는 것으로 추정된다.
또한, 소프트웨어 애플리케이션 및 운영 시스템 기술의 발달은 프로세서 코어들 및 스레드(thread)의 수가 계속하여 증가함에 따라 더 높은 밀도의 메모리 서브-시스템에 대한 요구를 증가시켰다. 그러나, 현 기술의 메모리 서브-시스템들은 흔히 성능과 밀도 간에 절충을 제기한다. 더 큰 대역폭들은 JEDEC(Joint Electron Device Engineering Council) 전기 명세의 범위를 넘지 않고 시스템 내 연결될 수 있는 메모리 카드들 또는 모듈들의 수를 제한할 수 있다.
동적 데이터 레이트(DDR) 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 JEDEC 인터페이스 표준들에 대한 확장들이 제안되었으나 일반적으로 앞으로 예상되는 메모리 대역폭들 및 밀도들에 관해선 제안된 것이 없다. 불충분 속에는 메모리 파워 최적화 및 호스트 프로세서와 메모리 서브-시스템 간에 인터페이스의 고유성이 없는 것도 들어있다. 후자의 불충분 때문에 프로세서 및/또는 메모리 기술들이 변하였을 때 인터페이스를 다시 설계해야 할 필요성이 야기될 수 있다.
도 1은 발명의 실시에에 따른 메모리 시스템의 블록도이다.
도 2는 발명의 실시예에 따라 로직 다이가 함께 적층된 적층-다이 3D 메모리 어레이를 절단하여 도시한 개념도이다.
도 3은 발명의 실시예에 따라 메모리 볼트 제어기 및 연관된 모듈들의 블록도이다.
도 4는 발명의 실시예에 따라 메모리 장치를 동작시키는 방법의 흐름도이다.
도 5는 발명의 실시예에 따른 메모리 장치 제조방법의 흐름도이다.
도 6은 발명의 실시예에 따른 정보 처리 시스템의 블록도이다.
발명의 다음 상세한 설명에서, 이의 일부를 이루며 발명이 실시될 수 있는 특정의 예시적 실시예들에 의해 도시된 동반된 도면들을 참조한다. 이들 실시예들은 당업자들이 발명을 실시할 수 있게 충분히 상세히 기술된다. 다른 실시예들이 이용될 수도 있고 구조적, 논리적, 및 전기적 변경들이 행해질 수 있다.
도 1은 본 발명의 여러 실시예들에 따른 메모리 장치(100)의 블록도를 포함한다. 메모리 장치(100)는 하나 이상의 발원측 장치들 및/또는 목적지 장치들(예를 들면, 하나 이상의 프로세서들)와 한 세트의 적층된-어레이 메모리 "볼트들(Vault)"(110) 간에 복수의 외향 및/또는 내향 스트림들의 명령들, 어드레스들, 및/또는 데이터를 실질적으로 동시에 전송하게 동작한다. 메모리 시스템 밀도, 대역폭, 병행성, 및 확장성이 증가하게 될 수 있다.
복수-다이 메모리 어레이 실시예들은 일반적으로 종래 설계의 각각의 개개의 메모리 어레이 다이 상에 배치되는 제어 로직을 하나로 집성한다. 본원에서 메모리 볼트들라고 하는 적층된 일 그룹의 다이들의 일부가 도 1에 볼트(110)의 예에서와 같이 도 2에 볼트(230)의 예로서 도시되었다. 예시된 예에 도시된 메모리 볼트들은 공통의 제어 로직을 공유한다. 메모리 볼트 아키텍처는 더 작은 입도(granularity)의 기동된 메모리 뱅크들을 제공하면서도 에너지 효율을 증가시키기 위해 메모리 제어 로직을 전략적으로 분할한다. 도시된 실시예들은 호스트 프로세서 대 메모리 시스템 간의 표준화된 인터페이스를 할 수 있게 한다. 표준화된 인터페이스는 메모리 기술이 발전함에 따라 재설계 사이클 시간을 감소시킬 수 있다.
도 2는 여러 실시예에 따라 메모리 장치(100)를 형성하기 위해 로직 다이(202)로 적층된 적층-다이 3D 메모리 어레이(200)를 절단하여 도시한 개념도이다. 메모리 장치(100)는 적층-다이 3D 메모리 어레이(200)가 되게 타일식 메모리 어레이들(203)의 적층을 하나 이상을 포함한다. 복수의 메모리 어레이들(예를 들면, 메모리 어레이(203))은 복수의 다이들 각각(예를 들면, 다이(204))에 제조된다. 이어서 메모리 어레이 다이들을 적층하여 적층-다이 3D 메모리 어레이(200)를 형성한다.
적층의 각각의 다이는 적층된 다이(204)에 연관된 복수의 "타일들"(예를 들면, 타일들(205A, 205B, 205C))로 분할된다. 각각의 타일(예를 들면, 타일(205C))은 하나 이상의 메모리 어레이들(203)을 포함할 수 있다. 메모리 어레이들(203)은 임의의 특별한 메모리 기술로 제한되지 않으며, 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 등을 포함할 수 있다.
적층된 한 세트의 메모리 어레이 타일들(208)은 적층된 다이들 각각으로부터 단일의 타일을 포함할 수 있다(예를 들면, 타일들(212B, 212C, 212D), 기초 타일은 도 1에서 가려져 있다). 파워, 어드레스, 및/또는 데이터 및 유사한 공통의 신호들은 이를테면 "웨이퍼-관통 상호연결들"(TWI)과 같은 도전성 경로들(예를 들면, 도전성 경로(224)) 상에 "Z" 차원(220)으로, 적층된 한 세트의 타일들(208)을 가로질러 갈 수 있다. TWI은 반드시 완전히 특정 웨이퍼 또는 다이를 관통하여 지나갈 필요는 없는 것에 유의한다.
일 구성에서 적층-다이 3D 메모리 어레이(200)는 한 세트의 메모리 "볼트들"(예를 들면, 메모리 볼트(230))로 분할된다. 각각의 메모리 볼트는 한 세트의 타일들(208)을 전기적으로 상호연결하는 한 세트의 TWI들과 함께, 복수의 적층된 다이들 각각으로부터 한 타일로, 적층된 한 세트의 타일들(예를 들면, 한 세트의 타일들(208))을 포함한다. 볼트의 각각의 타일은 하나 이상의 메모리 어레이들(예를 들면, 메모리 어레이(240))을 포함한다. 개개의 볼트들(230)로의 분할들이 기술될지라도, 3D 메모리 어레이(200)는 다수의 다른 방법들로 분할될 수 있다. 다른 예의 분할들은 다이들, 타일들, 등에 의한 분할을 포함한다.
도 2로부터 메모리 볼트들(230)와 유사하게, 한 세트의 메모리 볼트들(102)이 메모리 장치(100)의 정황에서 도 1에 도시되었다. 또한, 메모리 장치(100)는 복수의 메모리 볼트 제어기들(MVC)(예를 들면, MVC(106))(104)를 포함한다. 각각의 MVC는 대응하는 메모리 볼트(예를 들면, 세트(102)의 메모리 볼트(110))에 1 대 1 관계로 통신이 되게 결합된다. 이에 따라 각각의 MVC는 다른 MVC들과 이들의 각각의 메모리 볼트들 간에 통신과는 독립적으로, 대응하는 메모리 볼트와 통신할 수 있다.
또한, 메모리 장치(100)는 복수의 구성가능한 직렬화된 통신 링크 인터페이스들(SCLI)(112)을 포함한다. SCLI들(112)은 일 그룹의 외향 SCLI들(113) 및 일 그룹의 내향 SCLI들(115)로 분할되고, "외향" 및 "내향" 방향들은 프로세서(들)(114)의 입장에서 정의된다. 복수의 SCLI들(112)의 각각의 SCLI는 다른 SCLI들과 동시에 동작할 수 있다. 동시에 SCLI들(112)은 복수의 MVC들(104)을 통신이 되게 하나 이상의 호스트 프로세서(들)(114)에 결합한다. 메모리 장치(100)는 호스트 프로세서(들)(114)에 대한 고도의 추상화된, 복수-링크, 고-스루풋 인터페이스를 제공한다.
또한, 메모리 장치(100)는 스위치(116)를 포함할 수 있다. 일부 실시예들에서, 스위치(116)는 교차 연결 스위치라고도 할 수도 있을 매트릭스 스위치를 포함할 수 있다. 스위치(116)는 통신이 되게 복수의 SCLI들(112)에 그리고 복수의 MVC들(104)에 결합된다. 스위치(116)는 각각의 SCLI을 선택된 MVC에 교차 연결할 수 있다. 이에 따라 호스트 프로세서(들)(114)은 실질적으로 동시에 복수의 SCLI들(112)을 통해 복수의 메모리 볼트들(102)에 액세스 할 수 있다. 이 아키텍처는 복수-코어 기술들을 포함한 최신의 프로세서 기술들을 위한 고 프로세서-대-메모리 대역폭을 제공할 수 있다.
또한, 메모리 장치(100)는 스위치(116)에 결합된 메모리 패브릭(fabric) 제어 레지스터(117)을 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 받아들여 선택된 모드에 따라 동작하게 메모리 장치(100)의 하나 이상의 성분들을 구성한다. 예를 들어, 스위치(116)와, 복수의 메모리 볼트들(102) 및 복수의 MVC들(104) 각각은 일반적으로 개별적 메모리 요청들에 응하여 서로간에 독립적으로 동작하게 구성될 수 있다. 이러한 구성은 SCLI들(112)과 메모리 볼트들(102) 간에 병행성의 결과로서 메모리 시스템 대역폭을 향상시킬 수 있다.
대안적으로, 메모리 장치(100)는 복수의 메모리 볼트들(102) 중 둘 이상의 일부와 MVC들 중 대응하는 일부가 단일 요청에 응하여 동기하여 동작하게 메모리 패브릭 제어 레지스터(117)를 통해 재구성될 수도 있다. 후자의 구성은 단일 볼트에 연관된 데이터 워드의 폭보다 넓은 데이터 워드에 액세스하기 위해 사용될 수 있다. 이러한 워드를 여기에서는 광폭 데이터 워드라 칭한다. 이 기술은 레이턴시를 감소시킬 수 있다. 그외 구성들은 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)에 로딩함으로써 가능해질 수 있다.
일예에서 외향 SCLI들(113)은 복수의 외향 차분쌍 직렬 경로들(DPSP)(128)을 포함할 수 있다. DPSP들(128)은 통신이 되게 호스트 프로세서(들)(114)에 결합될 수 있고 외향 패킷을 일괄하여 수송할 수 있다. 외향 SCLI(113)은 복수의 외향 DPSP들(128)에 결합된 비직렬화기(130)를 포함할 수 있다. 외향 SCLI은 비직렬화기(130)에 통신이 되게 결합된 디멀티플렉서(138)를 포함할 수 있다. 일실시예에서, DSPS들, 비직렬화기들, 및 디멀티플렉서들의 구성은 데이터 패킷들 또는 서브-패킷들을 효율적으로 전송할 수 있게 한다. 외향 SLCI들과 유사하게, 일실시예에서, 내향 SCLI들, 그리고 DSPS들, 직렬화기들, 및 멀티플렉서들의 유사한 구성은 데이터 패킷들 또는 서브-패킷들을 효율적으로 전송할 수 있게 한다.
도 3은 여러 실시예에 따른 MVC(예를 들면, MVC(106)) 및 연관된 모듈들의 블록도이다. MVC(106)는 프로그램가능 볼트 제어 로직(PVCL) 성분(310)을 포함할 수 있다. PVCL(310)은 MVC(106)를 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))에 인터페이스시킨다. PVCL(310)은 대응하는 메모리 볼트(110)에 연관된 하나 이상의 제어 신호들 및/또는 타이밍 신호들을 발생한다.
PVCL(310)는 선택된 구성 또는 선택된 기술의 메모리 볼트(110)에 맞게 MVC(106)를 수정하게 구성될 수 있다. 이에 따라, 예를 들어, 메모리 장치(100)는 초기에는 현재 가용한 DDR2 DRAM들을 사용하여 구성될 수 있다. 나중에 메모리 장치(100)는 DDR3 뱅크 제어 및 타이밍 로직을 포함하게 PVCL(310)을 재구성함으로써 DDR3-기반 메모리 볼트 기술을 수용하도록 수정될 수 있다.
또한, MVC(106)는 통신이 되게 PVCL(310)에 결합되는 메모리 시퀀서(314)를 포함할 수 있다. 메모리 시퀀서(314)는 연관된 메모리 볼트(110)를 구현하기 위해 사용되는 기술에 기초하여 메모리 기술에 따른 한 세트의 동작들을 수행한다. 메모리 시퀀서(314)는 예를 들면, 명령 디코딩 동작들, 메모리 어드레스 멀티플렉싱 동작들, 메모리 어드레스 디멀티플렉싱 동작들, 메모리 리프레시 동작들, 메모리 볼트 훈련 동작들, 및/또는 대응하는 메모리 볼트(110)에 연관된 메모리 볼트 프리페치 동작들을 수행할 수 있다. 일부 실시예들에서, 메모리 시퀀서(314)는 DRAM 시퀀서를 포함할 수 있다. 일부 실시예들에서, 메모리 리프레시 동작들은 별도의 리프레시 제어기(도시되지 않음)에서 발원할 수도 있다.
메모리 시퀀서(314)는 선택된 구성 또는 기술의 메모리 볼트(110)에 맞게 메모리 장치(100)를 수성하게 구성될 수 있다. 예를 들어, 메모리 시퀀서(314)는 메모리 장치(100)에 연관된 다른 메모리 시퀀서들과 동기하여 동작하게 구성될 수 있다. 이러한 구성은 단일 캐시 라인 요청에 응하여 복수의 메모리 볼트들로부터 넓은 데이터 워드를 호스트 프로세서(들)(114)에 연관된 캐시 라인(도시되지 않음)에 전달하기 위해 사용될 수 있다.
또한, MVC(106)는 기입 버퍼(316)를 포함할 수 있다. 기입 버퍼(316)는 호스트 프로세서(들)(114)로부터 MVC(106)에 도착하는 데이터를 버퍼하기 위해 PVCL(310)에 결합될 수 있다. MVC(106)는 판독 버퍼(317)를 더 포함할 수 있다. 판독 버퍼(317)는 대응하는 메모리 볼트(110)로부터 MVC(106)에 도착하는 데이터를 버퍼하기 위해 PVCL(310)에 결합될 수 있다.
또한, MVC(106)는 비순서 요청 큐(out-of-order request queue)(318)를 포함할 수 있다. 비순서 요청 큐(318)는 메모리 볼트(110)에 포함된 복수의 메모리 뱅크들에 순서화된 한 시퀀스의 판독 및/또는 기입 동작들을 설정한다. 순서화된 시퀀스는 뱅크 충돌을 줄이고 판독 대 기입 턴어라운드 시간을 감소시키기 위해서 임의의 단일의 메모리 뱅크에의 순차적인 동작들을 피하기 위해서 선택된다.
또한, MVC(106)는 메모리 맵 로직(MML) 성분(324)을 포함할 수 있다. MML(324)은 TWI 수선 로직(328)을 사용한 TWI 수선 동작들, 혹은 이외 수선 동작들과 같은 다수의 동작들을 관리한다. 일예에서, MML(324)은 3D 메모리 어레이(200)의 복수의 부분들에 대한 복수의 오류 레이트들을 추적한다. 오류 데이터의 사용은 이하 상세히 논의된다. 다수의 서로 다른 부분들의 오류 레이트는 MML(324)을 사용하여 추적될 수 있다. 일예에서, 오류 데이터는 각각의 다이(204)에 대해 추적된다. 다른 예들은 각각의 타일(205), 각각의 어레이(203), 등에 대한 오류 데이터를 추적하는 것을 포함한다.
일예에서, 추적되는 부분은 동적이다. 예를 들어, 다이(204)가 임계값을 초과하는 오류 레이트를 갖는다면, 다이(204)의 한 부분은 추적을 위해 선택될 수 있다. 또 다른 예에서, 오류 레이트가 타일과 같은 부분의 임계 오류 레이트 미만이라면, MVEL은 이 타일을 포함하는 볼트에 대한 오류 레이트만을 추적할 수 있다. 일예에서, 3D 메모리 어레이(200)의 한 부분에 대해 추적된 오류 레이트 정보는 선택된 부분들에서 리프레시 레이트들을 조절하기 위해서(예를 들면, 가변시키기 위해서) 사용된다.
도 3은 메모리 맵(315)을 포함하는 실시예를 도시한 것이다. 메모리 맵(315)은 MML(324)와 상호동작하여, 3D 메모리 어레이(200) 내에 여러 부분들을 추적관리하며, 추적된 부분에 연관된 오류 데이터와 같은 특징들을 저장한다. 예들은 개개의 다이들(204), 볼트들(230), 타일들(205), 혹은 3D 메모리 어레이(200)의 다수의 메모리 셀들의 그외 그룹들에 대한 오류 데이터를 추적하는 것을 포함한다. 일예에서 메모리 맵(315)은 동시에 하나 이상의 부분에 대한 이러한 정보를 추적관리한다. 일예에서, 각각의 MVC(106)는 별도의 메모리 맵(315)을 포함하나, 발명은 이것으로 제한되는 것은 아니다. 다른 실시예들은 로직 칩(202) 상에 단일 메모리 맵(315), 또는 3D 메모리 어레이(200)에 사용할 다른 다수의 메모리 맵들(315)을 포함한다.
오류 데이터가 메모리 장치(100)에 의해 추적되고 이에 의해 사용되는 특징으로서 논의되었을지라도, 발명은 이것으로 제한되는 것은 아니다. 각 부분에 특정한 다른 특징들은 여러 실시예들에서 추적된다. 다른 특징들은 온도, 파워 다운 상태, 및 리프레시 레이트를 포함하나, 그러나 이들로 제한되는 것은 아니다.
위에 논의된 바와 같이, 일실시예에서, 추적되는 오류 데이터는 3D 메모리 어레이(200)의 개개의 부분에 대응하는 오류 레이트를 포함한다. 오류 유형, 혹은 누적 오류들과 같은 다른 오류 데이터도 가능한 오류 데이터이다. 오류 유형들은 오류 정정 코드 (ECC)을 사용하여 정정될 수 있는 오류들, 및 웨이퍼 관통 상호연결 불량과 같은 하드(hard) 오류들을 포함한다. 일실시예에서, 오류 레이트는 임계 오류 레이트와 비교된다. 일실시예에서, 임계 오류 레이트를 초과한다면, 메모리 부분은 정정 동작이 필요한 것으로 간주된다. 정정 동작은 오류 정정 알고리즘들을 이행하거나, 동작으로부터 불량 영역을 제거하는 것을 포함한 다수의 방법들을 포함할 수 있다. 3D 메모리 어레이(200)의 재분할을 사용한 정정 동작이 이하 상세히 논의된다.
일예에서 오류 데이터는 일회 수집되고, 정정 동작은 정적 정정으로서 구현된다. 예를 들면, 메모리 장치(100)는 기동 동작 동안에 한번 평가될 수 있고, 3D 메모리 어레이(200)의 여러 부분들에 대한 오류 데이터는 한번 수집된다. 메모리 맵(315)이 발생(예를 들면, 생성)되고, 임계 레벨을 초과하는 오류들을 가진 메모리 부분들이 동작으로부터 제거된다. MML(324)은 이전에 기동시 존재하였던 제 1 분할 상태에서 동작으로부터 불량 메모리 부분들을 제거하는 제 2 분할 상태로 3D 메모리 어레이(200)을 재분할하기 위해 메모리 맵(315)을 사용한다.
또 다른 예에서, 오류 데이터는 제조후 1회만 수거되고, 제조 오류들에 기인하여 임의의 결함이 있는 메모리 부분들을 제거하기 위해 메모리 맵(315)이 생성된다. 제조 수율 오류들의 예들은 불량 비아들, TWI들, 그외 리소그래피 결함들, 등을 포함한다. 그외 오류들은 실리콘 변동들, 또는 통상의 오류 레이트들보다 높게 기능하는 부분들을 형성하는 가공에 기인할 수 있다. 정상적 성능보다 낮게 기능하는 이러한 부분들은 먼저 ECC를 사용하여 오류들을 정정한 후에, 이어서 적어도 정상적 성능으로 기능하는 3D 메모리 어레이(200)의 부분으로 데이터를 이동시킨 후에, 일부 실시예들에서 동작으로부터 제거된다. 데이터가 제거된 후에, 수락불가한 오류 레이트를 가진 3D 메모리 어레이(200)의 부분이 메모리 맵(315)에서 사용으로부터 제거되고, 3D 메모리 어레이(200)는 재분할된다.
일예에서 오류 데이터는 메모리 장치(100)의 동작 동안 동적으로 정정되며, 정정 동작은 변하는 오류 데이터에 응하여 동적으로 이행된다. 3D 메모리 어레이(200)의 동적으로 변하는 상태들은 도체들의 전자이동(electromigration), 시간에 따른 열 손상, 등을 포함한 다수의 원인들로부터 올 수 있다. 동적 실시예들에서, 개개의 메모리 부분의 상태가 변하기 때문에, 메모리 맵(315)는 업데이트되고, 정정 동작들은 필요에 따라 MML(324)에 의해 구현된다. 위에 기술된 실시예들과 유사하게, 정정 동작들은 데이터를 이동시키고, 불량이 난 메모리 부분들을 제거하고, 3D 메모리 어레이(200)을 재분할하는 것을 포함한다.
도 4는 3D 메모리 어레이(200)의 동적 재분할을 포함한 메모리를 동작시키는 방법을 도시한 것이다. 동작(410)에서, 메모리 다이 적층의 다수의 서로 다른 제 1 분할들로부터 오류 데이터가 수집된다. 제 1 분할들은 볼트들(110), 타일들(205), 등과 같은 열거된 메모리 부분들 중 일부에 대응할 수 있는데, 그러나 발명은 이것으로 제한되는 것은 아니다. 오류 데이터는 단순히 제 1 분할이 기능하지 않음을 나타내는 것을 포함할 수 있고, 혹은 오류 데이터는 제 1 분할에 대한 오류 레이트를 포함할 수 있다. 위에 논의된 바와 같이, 다른 유형들의 오류 데이터도 있을 수 있다.
동작(420)에서는, 동작(410)에서 수집된 오류 데이터를 사용하여 로직 다이(202)와 같은 국부적으로 부착된 로직 다이 내에 메모리 맵(315)이 발생(예를 들면, 발생)된다. 동작(430)에서, 메모리 맵(315)은 오류 데이터가 임계값을 초과한다면 메모리 장치(100)의 동작 동안에 다수의 제 2 분할들을 형성하기 위해 메모리 다이 적층을 재분할하게 변경된다.
위에 기술된 실시예들은 기능하지 않는 분할들을 동작으로부터 제거하는 것을 다룬 것이다. 다른 실시예들은 여전히 기능하는 분할들의 부분들을 구제한다. 일실시예에서, 여전히 기능하는 제 1 분할들의 부분들은 제 1 분할들을 형성하게 결합된다. 예를 들면, TWI가 메모리 볼트(110)에서 불량이 되었더라도, 볼트(110)의 하측 부분은 여전히 기능하고 있을 수 있다. 이러한 볼트들(110)의 2 이상의 하측 부분들은 결합되어 제 2 분할에서 전체 볼트로서 기능하게 재분할될 수 있다. 이러한 예에서, 2 이상의 메모리 시퀀서들(314)이 단일 볼트로서 동작하게 동기될 수 있다.
일실시예에서, 3D 메모리 어레이(200)는 예비 메모리 부분들을 구비하여 제조된다. 예비 메모리 부분들의 예들은 예비 메모리 다이들(204), 예비 메모리 볼트들(110), 예비 메모리 타일들(205), 등을 포함한다. 일예에서 예비 메모리 영역들은 제 1 분할에서 예비들로서 분할되고 이대로 메모리 맵(315)에 기록된다. 정적 재분할 메모리 예에서, 기동시, 혹은 제조 후에, 3D 메모리 어레이(200)의 "주" 부분들(예비 부분들이 아닌)이 불량이 발생하여 사용으로부터 제거된다면, 하나 이상의 예비 메모리 부분들이 재분할 프로세스에서 사용하게 매핑된다. 마찬가지로, 동적 재분할 메모리 예에서, 메모리 동작 동안에, 임계값을 초과하는 오류 레이트와 같이, 일단 메모리 부분이 제거 기준에 부합하게 되면, 차이를 벌충하는데 필요한 예비 메모리 부분들의 량은 사용되게 매핑되고, 3D 메모리 어레이(200)는 예비들을 포함하게 재분할된다.
일예에서, 재분할 후에, 3D 메모리 어레이(200)를 다시 특정 메모리 용량까지 되게 할만큼 충분한 예비 메모리 부분들이 없을 수도 있다. 예를 들면, 3D 메모리 어레이(200)는 하나 이상의 작은 볼트들(110)이 될 수 있다. 예비 메모리 부분들이 없는 다른 실시예들에서, 임의의 재분할은 제조시 설계되었던 것보다 적은 메모리 용량을 초래할 것이다.
도 5는 가용한 대역폭에 따라 제조 후에 메모리를 분류하는 제조 공정을 도시한 것이다. 동작(510)에서, 다수의 메모리 다이 적층들이 형성되며, 동작(520)에서 로직 다이가 메모리 다이 적층과 함께 적층된다. 각각의 메모리 다이 적층은 제 1 분할 구조를 갖게 제조된다. 이어서 다수의 메모리 다이 적층들의 서로 다른 메모리 부분들로부터 오류 데이터를 수집함으로써(예를 들면, 모으거나, 생성하거나, 등) 각각의 메모리 다이 적층은 동작(530)에서 평가된다. 동작(540)에서, 각각의 메모리 다이 적층은 표준을 충족하지 못하는 오류 데이터를 가진 메모리 부분들을 동작으로부터 제거하기 위해 재분할된다. 위에 예들에서 논의된 바와 같이, 오류 데이터는 메모리 다이 적층의 일부가 단순히 기능하지 않는다면 표준을 충족시키지 못하는 것일 수 있다. 다른 예들에서, 오류 데이터는 오류 레이트가 메모리 다이 적층의 한 부분의 임계 오류 레이트를 초과한다면 표준을 충족시키지 못하는 것일 수 있다.
동작(550)에서, 다수의 메모리 다이 적층들은 다수의 메모리 다이 적층들 각각의 남은 메모리 용량에 의해 판정되는 가용한 대역폭에 따라 분류된다. 위에 논의된 바와 같이, 예비 메모리 부분들이 없는 실시예들에서, 적층의 한 부분의 제거는 판독 대역폭을 동일할 수 있게 하지만 기입 대역폭은 약간 감소된다. 예비 메모리 부분들을 가진 실시예들에서도, 예비 부분들은 초과될 수 있고, 결과적인 적층은 감소된 대역폭을 가질 수 있다.
가용한 대역폭에 따라 다수 메모리 다이 적층들을 분류하는 것은 제조 후에 나타난 속도에 의해 프로세서들을 분류하는 것과 유사하다. 다수 메모리 다이 적층들은 특정한 분류된 메모리 대역폭만을 요구하는 계산 시스템과 맞을 수 있다. 예를 들면, 선택된 프로세서 속도, 및 선택된 메모리 대역폭을 가진 개인용 컴퓨터가 시판될 수 있다. 결과적인 조합은 프로세서 속도 및 메모리 대역폭 둘 다에 의존하는 것보다 사용자에게 기초한 계산 속도를 제공할 것이다.
이 방법은 메모리 제조업자에게 제조수율이 문제가 적게 또는 아무 문제가 없게 한다. 위에 실시예들에서 기술된 메모리 장치(100)는 완전할 필요는 없으며, 부착된 로직 칩 및 메모리 맵과 같은 특징들의 결과로서, 동작 메모리 대역폭의 상당 퍼센티지가 여전히 가용하고 이대로 최종 사용자에게 시판될 수 있다. 국부적으로 장착된 로직 칩(202) 내에 국부적으로 메모리 장치(100) 상에 메모리 맵(315)을 저장되게 함으로써 메모리 장치(100)는 프로세서(114)와 관계없이 메모리 동작을 최적화할 수 있다.
여러 실시예들의 장치 및 시스템들은 고-밀도, 복수-링크, 고-스루풋 반도체 메모리 서브-시스템 이외의 응용들에서 유용할 수도 있다. 이에 따라, 발명의 여러 실시예들은 이것으로 제한되는 것이 아니다. 메모리 장치(100)의 예시들은 여러 실시예들의 구조의 전반적인 이해를 제공하기 위한 것이다. 이들은 여기에서 기술된 구조들을 이용할 수도 있을 장치 및 시스템들의 모든 요소들 및 특징들의 완전한 설명으로서 사용되게 한 것은 아니다.
여러 실시예들의 신규한 장치 및 시스템들은 컴퓨터들, 통신 및 신호 처리 회로, 단일-프로세서 혹은 복수-프로세서 모듈들, 단일 혹은 복수의 내장형 프로세서들, 복수-코어 프로세서들, 데이터 스위치들, 및 그외 정보 취급 시스템들에서 사용되는 전자회로를 포함하거나 이에 탑재될 수 있다.
이러한 시스템들의 예들은 텔레비전들, 셀룰라 전화들, PDA(personal data assistants), 개인용 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 휴대 컴퓨터들, 타블렛 컴퓨터들, 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료장치들(예를 들면, 심장 모니터, 혈압 모니터, 등), 셋탑박스들, 및 기타들을 포함하나, 이들로 제한되는 것은 아니다.
본 발명에 대한 고 레벨 장치 적용을 보여주는 개인용 컴퓨터의 고 레벨 예가 도 6에 포함되어 있다. 도 6은 발명의 실시예에 따라 적어도 한 메모리 장치(606)를 탑재한 정보 취급 시스템(600)의 블록도이다.
이 예에서, 정보 취급 시스템(600)은 시스템의 여러 성분들을 결합하기 위해 시스템 버스(602)을 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(602)는 정보 취급 시스템(600)의 여러 성분들 간에 통신 링크들을 제공하며, 단일 버스로서, 버스들의 조합으로서, 혹은 이외 어떤 다른 적합한 방식으로 구현될 수 있다.
칩 어셈블리(604)는 시스템 버스(602)에 결합된다. 칩 어셈블리(604)는 임의의 회로 혹은 회로들의 동작면에서 호환될 수 있는 조합을 포함할 수 있다. 일실시예에서, 칩 어셈블리(604)는 임의의 유형일 수 있는 프로세서(608) 또는 복수의 프로세서들을 포함한다. 여기에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로제어기, 그래픽스 프로세서, 디지털 신호 프로세서(DSP), 혹은 이외 어떤 다른 유형의 프로세서 또는 처리회로 -이들로 제한되는 것은 아니다- 와 같은 임의의 유형의 계산 회로를 의미한다. 여기에서 사용되는 바와 같이, "프로세서"는 복수의 프로세서들 혹은 복수의 프로세서 코어들을 포함한다.
일실시예에서, 메모리 장치(606)는 칩 어셈블리(604) 내에 포함된다. 당업자들은 매우 다양한 메모리 장치 구성들이 칩 어셈블리(604)에 사용될 수 있음을 인식할 것이다. 동작동안 계속적으로 리프레시되는 DRAM과 같은 메모리 장치는 위에 실시예들에서 기술되었다. DRAM 장치의 일예는 위에 실시예들에서 기술된 바와 같은 통합된 로직 칩을 구비한 적층된 메모리 칩 3D 메모리 장치를 포함한다. 또한, 메모리(606)는 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
또한, 정보 취급 시스템(600)은 외부 메모리(611)를 포함할 수 있고, 외부 메모리는 이를테면 하나 이상의 하드 드라이브들(612), 및/또는 플래시 메모리 드라이브들, 콤팩트 디스크들(CD), 디지털 비디오 디스크들(DVD), 등과 같은 착탈가능 매체(613)를 다루는 하나 이상의 드라이브들과 같은 특정 응용에 적합한 하나 이상의 메모리 요소들을 포함할 수 있다.
정보 취급 시스템(600)은 모니터와 같은 디스플레이 장치(609), 스피커들 등과 같은 추가의 주변 성분들(610), 및 마우스, 트랙볼, 게임 제어기, 음성-인식 장치, 또는 사용자가 정보 취급 시스템(600)에 정보를 입력하고 이로부터 정보를 수신할 수 있게 하는 그외 어떤 다른 장치를 포함할 수 있는 키보드 및/또는 제어기(614)를 포함할 수 있다.
발명의 다수의 실시예들이 기술되었으나, 위에서 열거한 것들은 전부 다를 열거하려고 한 것이 아니다. 특정한 실시예들이 여기에 예시되고 기술되었을지라도 동일 결과들을 달성하기 위해 계산되는 임의의 배열은 도시된 특정 실시예들을 대신할 수 있음을 당업자들은 알 것이다. 본원은 본 발명의 적응들 또는 변형들을 포함한다. 위에 설명은 제약하려는 것이 아니라 예시하려는 것임을 알아야 한다. 위에 실시예들, 및 다른 실시예들의 조합들은 위에 설명을 검토하였을 때 당업자들에게 명백해질 것이다.

Claims (55)

  1. 메모리 장치에 있어서,
    분할된 메모리 다이들(dies)의 적층(stack); 및
    상기 메모리 다이들의 적층의 일측에 부착된 적어도 하나의 로직 다이로서, 상기 로직 다이는 상기 메모리 다이들의 적층을 재분할하기 위한 메모리 맵 로직을 포함하는 로직 다이를 포함하고,
    상기 메모리 맵 로직은 상기 분할된 메모리 다이들의 적층의 동적으로 크기를 갖는 부분들을 모니터하며, 상기 부분들의 크기는 오류 레이트의 함수로서 조절가능한, 메모리 장치.
  2. 청구항 1에 있어서, 상기 메모리 다이들의 적층은 수직 메모리 볼트들(vault)로 분할된, 메모리 장치.
  3. 청구항 2에 있어서, 상기 메모리 볼트들은 다수의 예비 메모리 볼트들을 더 포함하는, 메모리 장치.
  4. 청구항 2에 있어서, 상기 메모리 맵 로직은 부분적으로 결함이 있는 볼트들의 부분들을 함께 단일 분할로 결합하는, 메모리 장치.
  5. 청구항 1에 있어서, 상기 메모리 맵 로직은 상기 메모리 장치의 기동시 일회 생성되는 메모리 맵을 사용하는, 메모리 장치.
  6. 청구항 1에 있어서, 상기 메모리 맵 로직은 상기 메모리 장치의 제조 후 일회 생성되는 메모리 맵을 사용하는, 메모리 장치.
  7. 메모리 장치에 있어서,
    메모리 다이들의 적층; 및
    상기 메모리 다이들의 적층의 일측에 부착되고, 상기 메모리 다이들의 적층의 서로 다른 부분들에서 추적된 오류 데이터의 함수로서 상기 메모리 다이들의 적층에 관하여 정정 동작을 취하는 메모리 맵 로직을 포함하는 로직 다이를 포함하고,
    상기 메모리 맵 로직은 상기 메모리 다이들의 적층의 동적으로 크기를 갖는 부분들을 모니터하며, 모니터된 상기 부분들의 크기는 오류 레이트의 함수로서 조절되는, 메모리 장치.
  8. 청구항 7에 있어서, 상기 로직 다이는 오류 임계값을 초과하는 추적된 오류 데이터를 가진 상기 메모리 다이들의 적층의 부분들을 동작으로부터 제거하기 위해 상기 메모리 다이들의 적층을 동적으로 재분할하는, 메모리 장치.
  9. 청구항 7에 있어서, 상기 메모리 맵 로직은 상기 메모리 다이들의 적층의 복수의 부분들에 대응하는 오류 데이터를 동시에 추적하도록 구성된, 메모리 장치.
  10. 청구항 7에 있어서, 상기 추적된 오류 데이터는 오류 정정 코드(ECC)를 사용하여 정정될 수 있는 오류들을 포함하는, 메모리 장치.
  11. 청구항 10에 있어서, 상기 로직 다이는 상기 오류들이 오류 정정 코드(ECC)를 사용하여 정정될 수 있는 경우 상기 메모리 다이들의 적층의 또 다른 부분으로 데이터를 이동시키도록 구성된, 메모리 장치.
  12. 메모리 장치에 있어서,
    다수의 주 부분들; 및 적어도 하나의 예비 부분을 포함하는 메모리 다이들의 적층; 및
    상기 메모리 다이들의 적층과 함께 적층되고, 상기 다수의 주 부분들 중 하나에서 오류 레이트가 임계값을 초과한다면 상기 메모리 다이들의 적층에 관하여 정정 동작을 취하는 메모리 맵 로직을 포함하는 로직 다이를 포함하고,
    상기 메모리 맵 로직은 상기 메모리 다이들의 적층의 동적으로 크기를 갖는 부분들을 모니터하며, 모니터된 상기 부분들의 크기는 오류 레이트의 함수로서 조절되는, 메모리 장치.
  13. 청구항 12에 있어서, 상기 정정 동작은 상기 메모리 다이들의 적층을 재분할하는 것을 포함하는, 메모리 장치.
  14. 청구항 12에 있어서, 상기 다수의 주 부분들은 다수의 메모리 볼트들을 포함하는, 메모리 장치.
  15. 청구항 14에 있어서, 상기 예비 부분은 메모리 볼트를 포함하는, 메모리 장치.
  16. 청구항 12에 있어서, 상기 다수의 주 부분들은 다수의 메모리 타일들을 포함하는, 메모리 장치.
  17. 메모리 장치를 동작시키는 방법에 있어서,
    메모리 다이들의 적층의 다수의 서로 다른 제 1 부분들로부터 오류 데이터를 수집하는 단계;
    상기 오류 데이터를 사용하여 국부적으로 부착된 로직 다이에 메모리 맵을 생성하는 단계;
    상기 오류 데이터가 임계값을 초과한다면 메모리 장치 동작 동안에 상기 메모리 다이들의 적층을 재분할하여 다수의 제 2 부분들을 형성하기 위해 상기 메모리 맵을 변경하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 메모리 다이들의 적층을 재분할하기 위해 상기 메모리 맵을 변경하는 단계는 다수의 부분적으로 결함이 있는 제 1 부분들의 일부분들을 함께 적어도 하나의 제 2 부분으로 결합하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 다수의 부분적으로 결함이 있는 제 1 부분들의 일부분들을 함께 적어도 하나의 제 2 부분으로 결합하는 단계는 결함이 있는 웨이퍼 관통 상호연결(TWI) 밑에 제 1 메모리 볼트들의 일부분들을 함께 적어도 하나의 제 2 부분으로 결합하는 단계를 포함하는, 방법.
  20. 다수의 메모리 다이들의 적층들을 형성하는 단계;
    각각의 메모리 다이들의 적층에 각각의 로직 다이를 적층하는 단계;
    각각의 메모리 다이들의 적층 내의 다수의 서로 다른 메모리 부분들로부터 오류 데이터를 수집하는 단계;
    표준을 충족시키지 못하는 오류 데이터를 가진 메모리 부분들을 동작으로부터 제거하기 위해 각각의 메모리 다이들의 적층을 분할하는 단계; 및
    상기 메모리 다이들의 적층들 각각의 남은 메모리 용량에 의해 결정된 가용 대역폭에 따라 상기 다수의 메모리 다이들의 적층들을 분류하는 단계를 포함하는, 방법.
  21. 청구항 20에 있어서, 상기 다수의 서로 다른 메모리 부분들로부터 오류 데이터를 수집하는 단계는 기능하지 않는 메모리 부분들의 위치들을 모으는 단계를 포함하는, 방법.
  22. 청구항 20에 있어서, 상기 다수의 서로 다른 메모리 부분들로부터 오류 데이터를 수집하는 단계는 서로 다른 메모리 부분들에서 대응하는 오류 레이트들을 모으는 단계를 포함하는, 방법.
  23. 청구항 20에 있어서, 상기 표준을 충족하지 못하는 오류 데이터를 가진 메모리 부분들을 제거하기 위해 각각의 메모리 다이들의 적층을 분할하는 단계는 동작으로부터 상기 메모리 다이들의 적층의 결함이 있는 메모리 볼트들을 제거하기 위해 각각의 메모리 다이들의 적층을 분할하는 단계를 포함하는, 방법.
  24. 청구항 20에 있어서, 상기 표준을 충족하지 못하는 오류 데이터를 가진 메모리 부분들을 제거하기 위해 각각의 메모리 다이들의 적층을 분할하는 단계는 동작으로부터 상기 메모리 다이들의 적층의 결함이 있는 메모리 타일들을 제거하기 위해 각각의 메모리 다이들의 적층을 분할하는 단계를 포함하는, 방법.
  25. 청구항 20에 있어서, 특정한 분류된 메모리 대역폭만을 요구하는 계산 시스템에 상기 특정한 분류된 메모리 대역폭을 가진 메모리 다이들의 적층을 매칭하는 단계를 더 포함하는, 방법.
  26. 메모리 다이들의 적층을 형성하는 단계;
    상기 메모리 다이들의 적층에 각각의 로직 다이를 적층하는 단계; 및
    각각의 메모리 다이들의 적층 내의 다수의 서로 다른 메모리 부분들로부터 데이터를 수집하기 위한 메모리 맵을 형성하는 단계를 포함하고,
    상기 메모리 맵은 상기 데이터에 응답하여 상기 메모리 다이들의 적층의 동적으로 크기를 갖는 부분들을 재분할하도록 구성된, 방법.
  27. 청구항 26에 있어서, 데이터를 수집하기 위한 상기 메모리 맵을 형성하는 단계는 오류 데이터를 수집하기 위한 메모리 맵을 형성하는 단계를 포함하는, 방법.
  28. 청구항 26에 있어서, 데이터를 수집하기 위한 상기 메모리 맵을 형성하는 단계는 오류 정정 코드(ECC)를 사용하여 정정될 수 있는 오류들을 추적하기 위한 메모리 맵을 형성하는 단계를 포함하는, 방법.
  29. 청구항 26에 있어서, 데이터를 수집하기 위한 상기 메모리 맵을 형성하는 단계는 오류 레이트 데이터를 수집하고 상기 오류 레이트 데이터가 오류 레이트 임계값을 초과할 때 상기 동적으로 크기를 갖는 부분들을 재분할하기 위한 메모리 맵을 형성하는 단계를 포함하는, 방법.
  30. 청구항 28에 있어서, 상기 메모리 맵은 상기 오류들이 오류 정정 코드(ECC)를 사용하여 정정될 수 있는 경우 상기 메모리 다이들의 적층의 또 다른 부분으로 데이터를 이동시키도록 구성되는, 방법.
  31. 메모리 다이들의 적층을 형성하는 단계;
    상기 메모리 다이들의 적층에 각각의 로직 다이를 적층하는 단계;
    상기 메모리 다이들의 적층 내의 다수의 서로 다른 메모리 부분들로부터 데이터를 수집하는 단계; 및
    표준을 충족시키지 못하는 데이터의 함수로서 상기 메모리 다이들의 적층 내의 동적으로 크기를 갖는 부분들을 분할하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서, 상기 메모리 다이들의 적층을 분할하는 단계는 결함이 있는 웨이퍼 관통 상호연결(TWI) 밑에 상기 메모리 다이들의 적층의 제 1 메모리 볼트들의 부분들을 함께 적어도 하나의 제 2 분할로 재분할하는 단계를 포함하는, 방법.
  33. 청구항 31에 있어서, 상기 메모리 다이들의 적층을 분할하는 단계는 다수의 부분적으로 결함이 있는 제 1 분할들의 부분들을 함께 적어도 하나의 제 2 분할로 재분할하는 단계를 포함하는, 방법.
  34. 청구항 31에 있어서, 상기 메모리 다이들의 적층을 분할하는 단계는 동작으로부터 상기 메모리 다이들의 적층의 결함이 있는 메모리 타일들을 제거하기 위해 메모리 다이들의 적층을 분할하는 단계를 포함하는, 방법.
  35. 청구항 31에 있어서, 상기 다수의 서로 다른 메모리 부분들로부터 데이터를 수집하는 단계는 상기 메모리 다이들의 적층의 다수의 메모리 볼트들로부터 데이터를 수집하는 단계를 포함하는, 방법.
  36. 청구항 31에 있어서, 상기 메모리 다이들의 적층 내의 예비 부분을 형성하는 단계를 더 포함하는, 방법.
  37. 청구항 36에 있어서, 상기 예비 부분을 형성하는 단계는 예비 메모리 볼트를 형성하는 단계를 더 포함하는, 방법.
  38. 청구항 36에 있어서, 상기 예비 부분을 형성하는 단계는 예비 메모리 다이를 형성하는 단계를 더 포함하는, 방법.
  39. 메모리 장치에 있어서,
    분할된 메모리 다이들의 적층; 및
    상기 메모리 다이들의 적층에 결합된 적어도 하나의 로직 다이로서, 상기 로직 다이는 상기 메모리 다이들의 적층을 재분할하도록 구성된 메모리 맵 로직을 포함하는 로직 다이를 포함하고,
    상기 메모리 맵 로직은 상기 분할된 메모리 다이들의 적층의 서로 다른 부분들에서 오류 데이터를 추적하도록 구성되고, 상기 서로 다른 부분들은 상기 서로 다른 부분들에서의 상기 오류 데이터의 함수로서 조절가능한, 메모리 장치.
  40. 청구항 39에 있어서, 상기 적어도 하나의 로직 다이는 상기 분할된 메모리 다이들의 적층과 함께 적층된, 메모리 장치.
  41. 청구항 39에 있어서, 상기 메모리 다이들의 적층은 수직 메모리 볼트들로 분할된, 메모리 장치.
  42. 청구항 41에 있어서, 상기 메모리 볼트들은 다수의 예비 메모리 볼트들을 더 포함하는, 메모리 장치.
  43. 청구항 39에 있어서, 상기 메모리 맵 로직은 상기 메모리 장치의 기동시 일회 생성되는 메모리 맵을 사용하도록 구성된, 메모리 장치.
  44. 청구항 39에 있어서, 상기 메모리 맵 로직은 상기 메모리 장치의 제조 후 일회 생성되는 메모리 맵을 사용하는, 메모리 장치.
  45. 청구항 41에 있어서, 상기 메모리 맵 로직은 부분적으로 결함이 있는 볼트들의 부분들을 함께 단일 분할로 결합하도록 구성된, 메모리 장치.
  46. 메모리 장치에 있어서,
    메모리 다이들의 적층; 및
    상기 메모리 다이들의 적층에 결합되고, 상기 메모리 다이들의 적층의 서로 다른 부분들에서 추적된 오류 데이터의 함수로서 상기 메모리 다이들의 적층에 관하여 정정 동작을 취하는 메모리 맵 로직을 포함하는 로직 다이를 포함하고,
    상기 메모리 맵 로직은 상기 서로 다른 부분들에서 상기 오류 데이터를 추적하도록 구성되고, 상기 서로 다른 부분들은 상기 서로 다른 부분들에서의 상기 추적된 오류 데이터의 함수로서 조절가능한, 메모리 장치.
  47. 청구항 46에 있어서, 상기 로직 다이는 오류 임계값을 초과하는 추적된 오류 데이터를 가진 상기 메모리 다이들의 적층의 부분들을 동작으로부터 제거하기 위해 상기 메모리 다이들의 적층을 동적으로 재분할하도록 구성된, 메모리 장치.
  48. 청구항 46에 있어서, 상기 메모리 맵 로직은 상기 메모리 다이들의 적층의 복수의 부분들에 대응하는 오류 데이터를 동시에 추적하도록 구성된, 메모리 장치.
  49. 청구항 46에 있어서, 상기 추적된 오류 데이터는 오류 정정 코드(ECC)를 사용하여 정정될 수 있는 오류들을 포함하는, 메모리 장치.
  50. 청구항 49에 있어서, 상기 로직 다이는 상기 오류들이 오류 정정 코드(ECC)를 사용하여 정정될 수 있는 경우 상기 메모리 다이들의 적층의 또 다른 부분으로 데이터를 이동시키도록 구성된, 메모리 장치.
  51. 메모리 장치에 있어서,
    다수의 주 부분들; 및 적어도 하나의 예비 부분을 포함하는 메모리 다이들의 적층; 및
    상기 메모리 다이들의 적층에 결합되고, 상기 다수의 주 부분들 중 하나에서 오류 레이트가 임계값을 초과한다면 상기 메모리 다이들의 적층에 관하여 정정 동작을 취하는 메모리 맵 로직을 포함하는 로직 다이를 포함하고,
    상기 메모리 맵 로직은 상기 메모리 다이들의 적층의 서로 다른 부분들에서 오류 레이트들을 추적하도록 구성되고, 상기 서로 다른 부분들은 상기 서로 다른 부분들에서의 상기 추적된 오류 레이트들의 함수로서 조절가능한, 메모리 장치.
  52. 청구항 51에 있어서, 상기 정정 동작은 상기 메모리 다이들의 적층을 재분할하는 것을 포함하는, 메모리 장치.
  53. 청구항 51에 있어서, 상기 다수의 주 부분들은 다수의 메모리 볼트들을 포함하는, 메모리 장치.
  54. 청구항 53에 있어서, 상기 예비 부분은 메모리 볼트를 포함하는, 메모리 장치.
  55. 청구항 51에 있어서, 상기 다수의 주 부분들은 다수의 메모리 타일들을 포함하는, 메모리 장치.
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