CN103811050A - 存储电路及操作存储电路的方法 - Google Patents

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Abstract

本发明公开了一种缓存存储管芯，包括：衬底，位于衬底上的预确定组数的存储单元，位于缓存存储管芯的第一表面上的第一组输入/输出端，以及位于缓存存储管芯的第二表面上的第二组输入/输出端。第一组输入/输出端与缓存存储管芯外部的主存储电路连接。第二组输入/输出端的一部分与第一组输入/输出端兼容。本发明还公开了存储电路以及操作存储电路的方法。

Description

存储电路及操作存储电路的方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及存储电路以及操作存储电路的方法。
背景技术
半导体工业通过不断减小最小部件尺寸来持续提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使得更多的部件被集成到给定的面积。而且，为进一步提高集成电路(IC)封装件内的集成密度，新的封装技术，诸如与传统的二维(2D)IC封装相比的2.5维(2.5D)集成电路(IC)封装或者三维(3D)IC封装开始发展。2D IC封装指将一个IC管芯接合到一个封装衬底上，2.5D IC封装指将多个IC管芯接合到共同的中介板上，并且3D IC封装指多个IC管芯相互堆叠。
由于各种类型的电路有时需要不同的电/机械特性，所以不必都使用相同的制造工艺在相同的管芯上制造。在加强单个IC封装中的处理单元和存储电路方面，2.5D IC封装和3D IC封装比没有使用2.5D IC封装和3D IC封装的系统能够容纳将处理单元和存储电路连接的更多数量的输入/输出(I/O)端(也被称为I/O管脚)。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种存储电路，包括：
第一存储电路，由第一管芯或者一组堆叠管芯形成，所述第一存储电路包括P组第一类型的存储单元，每组所述第一类型的存储单元都具有Q个输入/输出(I/O)端，P和Q是大于1的整数；
第二存储电路，由第二管芯形成，所述第二存储电路包括D组第二类型的存储单元，所述第二类型的存储单元比所述第一类型的存储单元具有更快的读取速度，并且每组所述第二类型的存储单元都包括P个所述第二类型的Q*N存储单元的子集，所述第二类型的存储单元的P个子集中的每一个子集都与所述P组第一类型的存储单元中对应的一组相关联，D和N是正整数；
存储控制电路，与所述第一存储电路和所述第二存储电路连接，所述存储控制电路被配置为存取所述P组第一类型的存储单元；以及
缓存控制电路，与所述存储控制电路和所述第二存储电路连接，所述缓存控制电路被配置为：接收用于以读取地址读取存储在所述第一存储电路中的数据的读取命令，以及如果在所述第二存储电路中存在所述读取命令所请求的数据的有效副本，则从所述第二存储电路检索所述数据。
在可选实施例中，所述缓存控制电路进一步被配置为：如果所述第二存储电路不具有所述读取命令所请求的数据的有效副本，则将P*n比特的数据的副本存储在所述D组第二类型的存储单元中的一组中，所述P*n比特的数据包括所述读取命令所请求的数据，n是介于1至N的整数。
在可选实施例中，3所述缓存控制电路被配置为响应于外部请求设置数值n。
在可选实施例中，所述第一类型的存储单元是动态随机存取存储(DRAM)单元，而所述第二类型的存储单元是静态随机存取存储(SRAM)单元。
在一可选实施例中，P为4，并且Q为128。在另一可选实施例中，D在8至32的范围内。在又一可选实施例中，N在1至32的范围内。
在可选实施例中，所述缓存控制电路进一步被配置为：响应于所述缓存控制电路接收的写入命令，将与写入地址对应的数据写入到所述第一存储电路中。
在可选实施例中，所述缓存控制电路进一步被配置为：使与所述写入地址对应的所述第二存储电路中存储的数据的副本无效。
在可选实施例中，所述缓存控制电路进一步被配置为：响应于外部请求绕过所述第二存储电路。
在可选实施例中，所述第一存储电路包括将所述第一存储电路和所述第二存储电路的第一表面连接的第一组凸块，所述第二存储电路包括位于所述第二存储电路的第二表面上的第二组凸块，并且所述第二组凸块的一部分与所述第一存储电路的第一组凸块管脚兼容。
根据本发明的另一方面，还提供了一种缓存存储管芯，包括：
衬底；
预定组数的存储单元，位于所述衬底上；
第一组输入/输出端，位于所述缓存存储管芯的第一表面上，所述第一组输入/输出端被配置为连接至所述缓存存储管芯外部的主存储电路；
第二组输入/输出端，位于所述缓存存储管芯的第二表面上，所述第二组输入/输出端的一部分与所述第一组输入/输出端管脚兼容。
在可选实施例中，所述衬底包括多个硅通孔，多个所述硅通孔将所述第一组输入/输出端和所述第二组输入/输出端的一部分电连接。
在可选实施例中，每一组存储单元都包括：预定数目的缓存部分，每一个缓存部分都被配置为在对应的存储地址范围内存储数据的副本；地址部分，被配置为存储地址信息，所述地址信息与所存储的数据的副本相关联；以及，有效性标记部分，被配置为存储指示所述缓存部分是否包含数据的有效副本的值。
在可选实施例中，所述存储单元是静态随机存取存储(SRAM)单元。
根据本发明的又一方面，还提供了一种操作存储电路的方法，所述存储电路包括主存储电路和缓存存储电路，所述主存储电路具有P个Q比特信道带宽的存取通道，所述缓存存储电路具有P个Q*N存储单元的子集，P和Q是大于1的整数，N是正整数，所述方法包括：
通过缓存控制电路响应于用于读取可通过所述主存储电路的第一存取通道存取的第一数据和可通过所述主存储电路的第二存取通道存取的第二数据的读取命令，确定所述缓存存储电路中是否存储有所述第一数据和所述第二数据的有效副本；
如果所述缓存存储电路中没有存储所述读取命令所请求的第一数据和第二数据的有效副本，则将来自所述第一存取通道的Q*n比特的连续寻址数据的副本和来自所述第二存取通道的Q*n比特的连续寻址数据的副本存储到所述缓存存储电路，n是介于1到N的整数；以及
如果所述缓存存储电路中存储有所述第一数据和所述第二数据的有效副本，则从所述缓存存储电路输出所述第一数据和所述第二数据。
在可选实施例中，所述方法进一步包括根据所述缓存控制电路接收到的外部请求设置n。
在可选实施例中，所述方法进一步包括：根据所述存储电路的访问负载通过所述缓存控制电路设置n。
在可选实施例中，所述方法进一步包括：响应于所述缓存控制电路接收到的写入命令，将与写入地址对应的数据写入到所述主存储电路中。
在可选实施例中，所述方法进一步包括：使与所述写入地址对应的所述缓存存储电路中存储的数据的副本无效。
附图说明
在附图部分的多个图中通过实例的方式示例说明了一个或多个实施例，但不限于这些实施例，其中，在整个说明书和附图中具有相同的参考编号的元件表示相同的元件，其中：
图1是根据一个或多个实施例的计算系统的系统框图；
图2是根据一个或多个实施例的存储电路的系统框图；
图3是根据一个或多个实施例的主存储电路和缓存存储电路的功能框图；
图4A至图4C是根据一个或多个实施例的使用各种封装技术封装的存储电路的截面图；
图5A是根据一个或多个实施例的缓存存储电路的一个实例的俯视图；
图5B是根据一个或多个实施例的堆叠有主存储电路的图5A的缓存存储电路的截面图；
图6是根据一个或多个实施例的响应于读取命令而读取数据的方法流程图；
图7是根据一个或多个实施例的响应于写入命令而写入数据的方法流程图。
具体实施方式
应当了解，为实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定。根据工业中的标准实践，附图中的各种部件并不按比例绘制并且仅用于示例说明的目的。
而且，使用空间关系术语例如“较低的”、“较高的”、“水平的”、“垂直的”、“在......上方”、“在......下方”、“顶部”、“底部”、“左边”、“右边”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)以便于说明本发明部件之间的关系。这些空间关系术语意图涵盖包含部件的器件的不同方位。
图1是计算系统100的系统框图。计算系统100具有处理单元110，存储电路120，以及统指示为电路块130的其他外围电路。在一些实施例中，其他外围电路包括输入/输出电路、显示单元、网络接口电路和/或诸如硬盘驱动器或者光盘驱动器的存储器件。在一些实施例中，处理单元110包括单个处理器。在一些其他实施例中，处理单元110包括两个以上处理器。在一些其他实施例中，存储电路120是静态随机存取存储器(SRAM)，动态随机存取存储器(DRAM)或者非易失性存储器。在许多应用中，处理单元110和存储电路120要求不同的复杂性和电特性，因此在相同的管芯上和/或根据相同的制造工艺制造处理单元110和存储电路120并不经济可行。
图2是根据一个或多个实施例的存储电路200的系统框图。存储电路200包括主存储电路210、缓存存储电路220、存储控制电路230和缓存控制电路240。主存储电路210由一个或多个第一管芯形成。在一些实施例中，主存储电路210由单个管芯形成。在又一些其他实施例中，主存储电路210由相互堆叠的多个管芯形成并且具有3D IC封装配置。缓存存储电路220由另一种管芯形成并且通过总线252与主存储电路210连接。主存储电路210包括第一类型的存储单元，并且缓存存储电路220包括第二类型的存储单元。在一些实施例中，与第一类型的存储单元相比，第二类型的存储单元读取和/或写入的速度更快。在一些实施例中，根据从收到读取地址到以该地址读取数据操作的完成所需的时间来计量速度。
在一些实施例中，第一类型的存储单元是动态随机存取存储(DRAM)单元，并且第二类型的存储单元是静态随机存取存储(SRAM)单元。在一些实施例中，第一类型的存储单元和第二类型的存储单元是SRAM单元但具有不同的读取速度。
存储控制电路230通过总线254与主存储电路210连接并且通过总线256与缓存存储电路220连接。存储控制电路230可用于控制主存储电路210中存储的数据的存取。缓存控制电路240通过总线257与存储控制电路230连接并且通过总线258与缓存存储电路220连接。缓存控制电路240通过总线262接收读取命令以在读取地址读取主存储电路210中存储的数据，和/或，通过总线262接收写入命令以将数据对应于写入地址写入到主存储电路210。缓存控制电路240确定缓存存储电路220中是否存在数据的有效副本，然后如果需要直接存取主存储电路210，则通过总线257可选地将控制信号发送给主存储电路210。否则，在没有操作缓存控制电路230和主存储电路210的情况下，缓存控制电路240通过总线258将控制信号发送给缓存存储电路220。在一些实施例中，不管存储控制电路230是否将响应于读取/写入命令而使用，仍通过总线264将地址信息发送给存储控制电路230。
如果缓存存储电路220中的数据副本与主存储电路210中存储的相应原始数据匹配，那么缓存存储电路220中的数据副本有效。在一些实施例中，原始数据的地址和有效性记录在缓存存储电路220中。
在一些实施例中，存储控制电路230和缓存控制电路240中的一个或两个都合并在处理单元110(图1)中，因此从存储单元200中省略。在一些实施例中，存储控制电路230和缓存控制电路240集成为联合存储控制电路。在一些实施例中，在没有缓存存储电路220和缓存控制电路240协助的情况下，主存储电路210和缓存存储电路220被配置为便于数据至主存储电路210的存入或者从主存储电路210的读取。在至少一个实施例中，根据提供给缓存控制电路240的设置，缓存控制电路240可选地绕过缓存存储电路220。
图3是根据一个或多个实施例的主存储电路210和缓存存储电路220的功能框图。主存储电路210包括4组第一类型的存储单元(312、314、316和318)。每组第一类型的存储单元具有Q个输入/输出(I/O)端，并且Q是大于1的整数。用于四组存储单元312、314、316和318的Q比特I/O端统指为I/O总线252，其包括四个相应的存取通道322、324、326和328。在一些实施例中，主存储电路210包括P组第一类型的存储单元，并且P是大于1的整数。在一些实施例中，操作主存储电路210以在单读取周期或者单写入周期期间存取P组存储单元中每一组的Q比特，并且因此主存储电路210具有P*Q比特I/O总线252以及P*Q个I/O管脚。在一些实施例中，数P指主存储电路210的存取通道的数目，数Q指主存储电路210的每个存取通道的带宽。在至少一个实施例中，P是4，Q是128，因此主存储电路210还被称为具有四个存取通道，每一个都具有128比特的带宽。在一些实施例中，主存储电路210符合JEDEC的宽I/O存储标准或者HYBRID MEMORY CUBIT(HMC)标准的存储电路。
缓存存储电路220包括多个第二类型的存储单元，被布置成D行(或组)330-1、330-2、330-3......330-D。每组第二类型的存储单元包括P(在图3描述的实施例中P等于4)个第二类型的Q*N存储单元的子集或者缓存部分(对应于标示为340-1、340-2、340-3和340-4的列)。D和N是正整数。在一些实施例中，D在8至32的范围内。在一些实施例中，N在1至32的范围内。
第二类型的存储单元330-1、330-2、330-3......330-D的P个子集中的每一个子集与P组第一类型的存储单元312、314、316和318中对应的一组相关联。缓存控制电路240在一个读取周期期间存储来自不同组存储单元312、314、316和318的P*Q比特的数据。而且，缓存控制电路240在直到下一个(N-1)另外的周期期间，还能够执行来自P组存储单元312、314、316和318的更多连续寻址数据的预取。同样，第二类型330-1、330-2、330-3......330-D的存储单元的P个子集中每一个都容纳总计为P*Q比特数据的N个“突发”。在一些实施例中，可行或者可用的“突发”的数目可通过缓存控制电路240来设计。在一些实施例中，根据处理单元110当前执行的一个或多个软件程序来动态调整可行或者可用的“突发”的数目。在一些实施例中，根据预取数据后续使用的频率的统计记录和/或两个读/写命令之间可用的额外周期来动态设置可行或者可用的“突发”的数目。
每组第二类型的存储单元330-1、330-2、330-3......330-D进一步包括地址部分(用列350表示)和有效性标记部分(用列360表示)。地址部分350存储地址信息，其与缓存部分340-1、340-2、340-3和340-4中存储的数据副本相关联。在一些实施例中，地址部分350被分成P个子部分，每一个用于存储与缓存部分340-1、340-2、340-3和340-4中的一个相对应的地址信息。有效性标记部分360存储指示缓存部分340-1、340-2、340-3和340-4是否包含有效数据副本的值。在一些实施例中，有效性标记部分360被分成P个子部分，每个子部分用于存储与缓存部分340-1、340-2、340-3和340-4中的一个相对应的有效性信息。在一些实施例中，有效性标记部分360存储根据缓存部分340-1、340-2、340-3和340-4的有效性计算得到的值。
在一些实施例中，缓存控制电路240响应于缓存控制电路240接收到的写入命令，将与写入地址对应的数据写入到主存储电路210。在至少一个实施例中，缓存控制电路240改变相应的有效性标记部分360中存储的值，从而使与写入地址对应的存储在缓存存储电路220中的数据副本无效。
在又一些其他实施例中，如果与写入地址对应的有效数据副本当前存储在缓存存储电路220中，那么缓存控制电路240响应于缓存控制电路240接收到的写入命令，将与写入地址对应的数据写入到缓存存储电路220。在至少一个实施例中，缓存控制电路240将与写入地址对应的存储在缓存存储电路220中的数据写入到主存储电路210。
图4A至图4C是根据一个或多个实施例的使用各种封装技术封装的存储电路200的截面图。
图4A是存储电路200的2.5D IC封装件400A的截面图。2.5D IC封装件400A包括用于主存储电路210的堆叠存储管芯410，用于缓存存储电路220的缓存存储管芯420，以及与存储控制电路230和/或缓存控制电路240对应的逻辑管芯430。在一些实施例中，堆叠存储管芯410具有一个或多个管芯。使用多个微凸块450将堆叠存储管芯410、缓存管芯420和逻辑管芯430安装到中介板440上。在一些实施例中，存储控制电路230和缓存控制电路240由多个管芯形成。在一些实施例中，还将其他管芯安装到中介板450上。
图4B是存储电路200的混合2.5D/3D IC封装件400B的截面图。混合IC封装件400B包括使用微凸块450安装到缓存存储管芯420上的堆叠存储管芯410以形成堆叠存储管芯410和缓存存储管芯420的3D IC封装件460。在一些实施例中，堆叠存储管芯410具有一个或多个管芯。然后，将3D IC封装件460和逻辑管芯430安装到中介板440上。
图4C是存储电路200的3D IC封装件400C的截面图。3D IC封装件400C包括安装到缓存管芯420上的堆叠存储管芯410，然后将其安装到逻辑管芯上以形成3D IC封装件400C。
图5A是根据一个或多个实施例的存储电路220的缓存存储管芯420的示例配置的俯视图。缓存存储管芯420具有存储单元，被分成设置为朝缓存存储管芯420的边缘的六组存储单元。四组存储单元对应于缓存部分340-1、340-2、340-3和340-4。两组存储单元对应于地址部分350和有效性标记部分360，并且每一组设置在相应两组存储单元340-1/340-2和340-3/340-4之间。多个输入/输出端在缓存存储管芯420的中心部分(区510和520)。在一些实施例中，缓存管芯420具有存储单元，被分成多于或者小于六组存储单元。在至少一个实施例中，缓存管芯420具有存储单元，被分成用于所有缓存部分340-1、340-2、340-3和340-4的一组存储单元以及用于地址部分350和有效性标记部分360的另一组存储单元。
图5B是根据一个或多个实施例的沿图5A中线A获得的缓存管芯420以及用于主存储电路210的堆叠存储管芯410的截面图。多个输入/输出端包括位于缓存存储管芯420的第一表面上的第一组输入/输出端(用占据与区域510对应的区域的微凸块532表示)。第一组输入/输出端532与主存储电路210的堆叠存储管芯410电连接。多个输入/输出端还包括位于缓存管芯的第二表面上的第二组输入/输出端(用占据与区域510对应的区域的微凸块534和用占据与区域510对应的区域的微凸块536表示)。第二组输入/输出端的一部分(诸如微凸块534)与第一组输入/输出端532的管脚兼容。衬底540包括将第一组输入/输出端532与第二组输入/输出端534的部分电连接的多个硅通孔542。
图6是根据一个或多个实施例的响应读取命令读取数据的方法600的流程图。应该理解，可以在图6所描述的方法600之前、期间和/或之后实施额外的工艺，并且一些其他的工艺可在本文仅简略描述。
如图6和图2和图3所述，在操作610中，缓存控制电路240接收用于读取主存储电路210中存储的数据的读取命令。读取命令至少请求可通过主存储电路210的第一存取通道322存取的第一数据以及可通过主存储电路210的第二存取通道324存取的第二数据。
方法进行到操作620，缓存控制电路240在处理接收到的读取命令时，确定是否绕过缓存存储电路220。如果确定绕过缓存存储电路220，那么方法进行到操作630，缓存控制电路240发送控制信号到存储控制电路230以从主存储电路读取所请求的数据。在一些实施例中，基于缓存控制电路240从总线262接收的外部请求来确定是否绕过缓存存储电路220。
如果确定不绕过缓存存储电路220，那么方法进行到操作640。在操作640中，缓存控制电路240确定缓存存储电路220中是否存储有第一数据和第二数据的有效副本。
在操作650中，如果读取命令请求的第一数据和第二数据的有效副本没有存储在缓存存储电路220中，那么将来自存取通道322的Q*n比特的连续寻址数据的副本、来自存取通道324的Q*n比特的连续寻址数据的副本存储到缓存存储电路220中。n是介于1至N之间的整数、在一些实施例中，在操作650中，还可以将来自存取通道326的Q*n比特的连续寻址数据的副本和来自存取通道328的Q*n比特的连续寻址数据的副本存储到缓存存储电路220中。在一些实施例中，操作650中，并不是所有的存取通道322、324、326和328都使用。
在一些实施例中，根据缓存控制电路220接收的外部请求来设置n。在一些实施例中，处理单元110在执行一组特定执行指令例如软件程序时，根据访问在先前读取命令访问的数据附近的数据的可能性来确定n的值。访问存储在先前访问的数据附近的数据的现象还被称为“存储器访问的局部性”。因此，如果处理单元110认为目前执行的软件程序具有更好的存储器访问的局部性，那么n的值增大。相反，如果处理单元110认为目前执行的软件程序具有较差的存储器访问的局部性，那么n的值减小。
在一些实施例中，缓冲控制电路240根据存储电路200的访问负载设置n的值。如果存储电路200具有低的工作负载，那么缓冲控制电路240在接收到下一个读取或者写入命令之前进入空闲周期并且试图预取尽可能多的数据。在一些实施例中，根据处理单元110当前执行的一个或多个软件程序来动态调整n的值。
在通过缓存存储电路220预取数据之后或者如果通过读取命令请求的第一数据和第二数据的有效副本当前存储在缓存存储电路220中，缓存控制电路240输出来自缓存存储电路220的被请求的第一数据和第二数据。
图7是根据一个或多个实施例的响应于写入命令写入数据的方法700的流程图。应该理解，可以在图7所描述的方法700之前、期间和/或之后实施额外的工艺，并且一些其他的工艺可在本文仅简略描述。
如图7和图2和图3所示，在操作710中，缓存控制电路240接收用于写入数据到主存储电路210的写入命令。方法进行到操作720中，缓存控制电路240发送控制信号给存储控制电路230以根据写入命令指定的地址将数据写入到主存储电路210。
在操作730中，缓存控制电路240确定缓存存储电路220是否具有数据的有效副本。因为刚更新了主存储电路中在指定地址的数据，缓存存储电路220中数据的副本(如果存在的话)不再认为“有效”。因此，在操作740中，如果缓存存储电路220中存储有数据的有效副本，那么更新有效性标记从而使数据的副本无效。另一方面，如果缓存存储电路220不具有有效的数据副本，那么跳过操作740。
根据一个实施例，一种存储电路包括第一存储电路、第二存储电路、存储控制电路和缓存控制电路。第一存储电路由第一管芯或者一组堆叠管芯形成，第二存储电路由第二管芯形成。第一存储电路包括P组第一类型的存储单元，每组第一类型的存储单元都具有Q个输入/输出(I/O)端，并且P和Q是大于1的整数。第二存储电路包括D组第二类型的存储单元。每组第二类型的存储单元包括P个第二类型的Q*N存储单元的子集，第二类型的存储单元的P个子集中的每一个子集与P组第一类型的存储单元中对应的一组相关联，D和N是正整数。与第一类型的存储单元相比，第二类型的存储单元的读取速度更快。存储控制电路连接到第一存储电路和第二存储电路。缓存控制电路连接到存储控制电路和第二存储电路。缓存控制电路接收用于在读取地址读取第一存储电路中存储的数据的读取命令，以及如果第二存储电路中存在读取命令请求的数据的有效副本，则从第二存储电路检索数据。
根据另一个实施例，缓存存储管芯包括衬底，位于衬底上的预确定组数的存储单元，位于缓存管芯的第一表面上的第一组输入/输出端，以及位于缓存管芯的第二表面上的第二组输入/输出端。第一组输入/输出端与缓存存储管芯外部的主存储电路连接。第二组输入/输出端的一部分与第一组输入/输出端管脚兼容。
根据另一个实施例，一种操作存储电路的方法包括：通过缓存控制电路响应用于读取可通过主存储电路的第一存取通道存取的第一数据和可通过主存储电路的第二存取通道存取的第二数据的读取命令，确定第一数据和第二数据的有效副本是否存储在缓存存储电路中。该存储电路包括主存储电路和缓存存储电路。主存储电路具有Q比特信道带宽的P个存取通道，并且缓存存储电路具有Q*N存储单元的P个子集。P和Q是大于1的整数，并且N是正整数。该方法进一步包括：如果通过读取命令请求的第一数据和第二数据的有效副本没有存储在缓存存储电路中，那么将来自第一存取通道的Q*n比特的连续寻址数据的副本和来自第二存取通道的Q*n比特的连续寻址数据的副本存储到缓存存储电路，n是介于1到N的整数。如果第一数据和第二数据的有效副本存储在缓存存储电路中，那么从缓存存储电路输出第一数据和第二数据。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种存储电路，包括：
第一存储电路，由第一管芯或者一组堆叠管芯形成，所述第一存储电路包括P组第一类型的存储单元，每组所述第一类型的存储单元都具有Q个输入/输出(I/O)端，P和Q是大于1的整数；
第二存储电路，由第二管芯形成，所述第二存储电路包括D组第二类型的存储单元，所述第二类型的存储单元比所述第一类型的存储单元具有更快的读取速度，并且每组所述第二类型的存储单元都包括P个所述第二类型的Q*N存储单元的子集，所述第二类型的存储单元的P个子集中的每一个子集都与所述P组第一类型的存储单元中对应的一组相关联，D和N是正整数；
存储控制电路，与所述第一存储电路和所述第二存储电路连接，所述存储控制电路被配置为存取所述P组第一类型的存储单元；以及
缓存控制电路，与所述存储控制电路和所述第二存储电路连接，所述缓存控制电路被配置为：接收用于以读取地址读取存储在所述第一存储电路中的数据的读取命令，以及如果在所述第二存储电路中存在所述读取命令所请求的数据的有效副本，则从所述第二存储电路检索所述数据。
2.根据权利要求1所述的存储电路，其中，所述缓存控制电路进一步被配置为：如果所述第二存储电路不具有所述读取命令所请求的数据的有效副本，则将P*n比特的数据的副本存储在所述D组第二类型的存储单元中的一组中，所述P*n比特的数据包括所述读取命令所请求的数据，n是介于1至N的整数。
3.根据权利要求1所述的存储电路，其中，所述缓存控制电路被配置为响应于外部请求设置数值n。
4.一种缓存存储管芯，包括：
衬底；
预定组数的存储单元，位于所述衬底上；
第一组输入/输出端，位于所述缓存存储管芯的第一表面上，所述第一组输入/输出端被配置为连接至所述缓存存储管芯外部的主存储电路；
第二组输入/输出端，位于所述缓存存储管芯的第二表面上，所述第二组输入/输出端的一部分与所述第一组输入/输出端管脚兼容。
5.根据权利要求4所述的缓存存储管芯，其中，所述衬底包括多个硅通孔，多个所述硅通孔将所述第一组输入/输出端和所述第二组输入/输出端的一部分电连接。
6.一种操作存储电路的方法，所述存储电路包括主存储电路和缓存存储电路，所述主存储电路具有P个Q比特信道带宽的存取通道，所述缓存存储电路具有P个Q*N存储单元的子集，P和Q是大于1的整数，N是正整数，所述方法包括：
通过缓存控制电路响应于用于读取可通过所述主存储电路的第一存取通道存取的第一数据和可通过所述主存储电路的第二存取通道存取的第二数据的读取命令，确定所述缓存存储电路中是否存储有所述第一数据和所述第二数据的有效副本；
如果所述缓存存储电路中没有存储所述读取命令所请求的第一数据和第二数据的有效副本，则将来自所述第一存取通道的Q*n比特的连续寻址数据的副本和来自所述第二存取通道的Q*n比特的连续寻址数据的副本存储到所述缓存存储电路，n是介于1到N的整数；以及
如果所述缓存存储电路中存储有所述第一数据和所述第二数据的有效副本，则从所述缓存存储电路输出所述第一数据和所述第二数据。
7.根据权利要求6所述的方法，进一步包括：根据所述缓存控制电路接收到的外部请求设置n。
8.根据权利要求6所述的方法，进一步包括：根据所述存储电路的访问负载通过所述缓存控制电路设置n。
9.根据权利要求6所述的方法，进一步包括：响应于所述缓存控制电路接收到的写入命令，将与写入地址对应的数据写入到所述主存储电路中。
10.根据权利要求9所述的方法，进一步包括：使与所述写入地址对应的所述缓存存储电路中存储的数据的副本无效。
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