TWI763821B - 記憶體模組、記憶體系統及其操作方法 - Google Patents

Abstract

提供一種被配置成支援資料緩衝器的內部資料(DQ)終 止的記憶體系統。所述記憶體系統包括：第一記憶體模組，所述第一記憶體模組是由外部裝置存取的目標記憶體模組；以及第二記憶體模組，所述第二記憶體模組是不由所述外部裝置存取的非目標記憶體模組。所述第二記憶體模組在內部操作模式期間對內部資料路徑執行內部DQ終止，在所述內部操作模式中，利用內部記憶體晶片之間的所述內部資料路徑執行資料通訊。因內部DQ終止而減少或禁止了內部資料路徑上的訊號反射，且因此改善了訊號完整性。

Description

記憶體模組、記憶體系統及其操作方法

本發明概念是有關於記憶體系統，且更具體而言，是有關於具有資料緩衝器的記憶體模組及/或所述記憶體模組的操作方法，所述記憶體模組被配置成在所述記憶體模組的內部操作模式中執行可增加訊號完整性的內部資料(DQ)終止。

[相關申請案的交叉參考]

本申請案主張於2017年5月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0058904號、以及於2017年8月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0102574號的權利，所述韓國專利申請中的每一者的揭露內容全文併入本案供參考。

在資訊處理設備(例如，伺服器等)領域中，隨著大資料時代的進步，對高容量資料(例如，資料庫(DB))的高速存取需求已增加。應對大資料的資訊處理設備(例如，伺服器等)的 操作容量的瓶頸是資料負載能力。為了改善資訊處理設備的效能，可考量將高容量記憶體連接至與中央處理單元(central processing unit，CPU)連接且具有廣範圍處理的中央處理單元(CPU)記憶體匯流排。

快閃記憶體已利用高效能產品成功進入了消費者及企業應用。具有高資料速率的快閃記憶體排列在中央處理單元記憶體匯流排中。已開發出了其中快閃記憶體排列在中央處理單元記憶體匯流排中的非揮發性雙直插記憶體模組(nonvolatile dual inline memory module，NVDIMM)。NVDIMM具有動態隨機存取記憶體(dynamic random-access memory，DRAM)的高速處理技術及快閃記憶體的高容量兩者。隨著對大資料、雲、人工智慧(artificial intelligence，AI)、高速網路等的需求已增加，NVDIMM已引起了注意。

本發明概念提供一種具有資料緩衝器的記憶體模組及/或所述記憶體模組的操作方法，所述記憶體模組被配置成在所述記憶體模組的內部操作模式中執行內部資料(DQ)終止以增加訊號完整性。

根據本發明概念的示例性實施例，提供一種記憶體模組，所述記憶體模組包括：多個第一記憶體晶片；多個第二記憶體晶片；控制器，被配置成控制內部操作模式，在所述內部操作 模式中，在所述多個第一記憶體晶片與所述多個第二記憶體晶片之間執行資料通訊；以及多個資料緩衝器，分別連接至所述多個第二記憶體晶片，其中所述控制器被配置成控制所述內部操作模式，以使得在所述內部操作模式期間，對連接所述多個資料緩衝器與所述多個第二記憶體晶片的內部資料路徑執行內部資料(DQ)終止。

根據本發明概念的示例性實施例，提供一種記憶體系統，所述記憶體系統包括：第一記憶體模組，連接至資料匯流排，所述第一記憶體模組是由所述記憶體系統的外部裝置存取的目標記憶體模組；以及第二記憶體模組，連接至所述資料匯流排，所述第二記憶體模組是不由所述外部裝置存取的非目標記憶體模組，其中所述第二記憶體模組被配置成在內部操作模式期間對內部資料路徑執行內部資料(DQ)終止，在所述內部操作模式中，利用所述第二記憶體模組的所述內部資料路徑執行資料通訊。

根據本發明概念的示例性實施例，提供一種記憶體系統的操作方法，所述記憶體系統包括第一記憶體模組及第二記憶體模組，所述操作方法包括：經由所述記憶體系統的外部裝置存取所述第一記憶體模組；在所述第二記憶體模組中利用內部資料路徑執行內部操作模式，所述第二記憶體模組不由所述外部裝置存取；以及在所述第二記憶體模組的所述內部操作模式期間對所述內部資料路徑執行內部資料(DQ)終止。

11、21:第一ODT電路

12、22:第二ODT電路

100:記憶體系統

105:中央處理單元

110:第一記憶體模組

111、121:非揮發性記憶體(NVM)晶片

112、122:動態隨機存取記憶體(DRAM)晶片

113、123:資料緩衝器

114、124:控制器

120:第二記憶體模組

130:記憶體匯流排

132:CA匯流排

134:資料匯流排

210、310:存取資料路徑

220、320:內部資料路徑

401、501:輸入及輸出(I/O)線

402、502:資料輸入及輸出(DQ)線

411、511:記憶胞陣列

412、512:輸入及輸出電路

413、513:I/O引腳

421、521:記憶體核心

422、522:資料輸出緩衝器

423、523:資料輸入緩衝器

424、524:資料輸入及輸出(DQ)引腳

431、531:輸出緩衝器

432、532:輸入緩衝器

433、533:第一端子

434、534:第二端子

1200:NVDIMM/記憶體模組

1210:印刷電路板

1211:NVM晶片

1212:DRAM晶片

1213:資料緩衝器

1214:控制器

1220:插座端子

1400:雲系統/雲計算系統

1410:雲伺服器

1420:使用者資料庫(DB)

1430:雲網路

1440:計算資源

1450:使用者終端

1460:網際網路

CS1:第一晶片選擇訊號

CS2:第二晶片選擇訊號

DATA1:第一讀取資料

DATA2:第二讀取資料

DB:資料庫

DIMM1:目標記憶體模組

DIMM2:非目標記憶體模組

DQ:資料

iACT:主動命令

iDATA3、iDATA4、iDATA5:第三讀取資料、第四讀取資料、第五讀取資料

I/O:寫入資料

IOP:內部操作模式

IOP_Enter:內部操作模式進入命令

IOP_Exit:內部操作模式退出命令

IOPM:內部操作模式命令

iRD3、iRD4、iRD5:第三讀取命令、第四讀取命令、第五讀取命令

ITERM:內部DQ終止

ITERM_a:第一內部DQ終止

ITERM_b:第二內部DQ終止

ITERM_c:第三內部DQ終止

ITERM_OFF:不執行內部DQ終止

ITERM_ON:執行內部DQ終止

OCS1:第一ODT控制訊號

OCS2:第二ODT控制訊號

ODT1:第一ODT電路

ODT2:第二ODT電路

R1:第一電阻器

R2:第二電阻器

RD1:第一讀取命令

RD2:第二讀取命令

SW1:第一開關

SW2:第二開關

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13:點

藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的示例性實施例，在附圖中：圖1是根據示例性實施例的記憶體系統的方塊圖。

圖2及圖3是相對於圖1所示的記憶體系統闡述存取操作模式及內部操作模式的圖式。

圖4及圖5是闡述作為目標記憶體模組的圖1所示第一記憶體模組的圖式。

圖6是闡述作為非目標記憶體模組的圖1所示第二記憶體模組的圖式。

圖7是基於操作模式示出圖1所示的晶粒上終止(on-die-termination，ODT)電路的通/斷操作的表。

圖8及圖9是根據實施例闡述圖1所示的記憶體系統的操作的圖式。

圖10及圖11是根據實施例闡述圖1所示的記憶體系統的操作的圖式。

圖12是闡述根據實施例的記憶體模組的圖式。

圖13是示出基於圖12所示的記憶體模組中的資料緩衝器的內部資料(DQ)終止的資料眼圖案的視圖。

圖14是應用至雲系統的本發明概念的實例的方塊圖。

本文中所用的用語「及/或」包括相關列出項中的一或多個項的任意及所有組合。當例如「…中的至少一者」等表達方式出現在一系列元件之前時，所述表達方式是修飾整個系列的元件而並非修飾所述系列中的各別元件。

圖1是根據示例性實施例的記憶體系統100的方塊圖。

參照圖1，記憶體系統100可包括第一記憶體模組110及第二記憶體模組120，且可被中央處理單元(CPU)105存取。中央處理單元105可包括操作單元，例如中央處理單元核心、快取記憶體及/或被配置成控制第一記憶體模組110及第二記憶體模組120的記憶體控制器。第一記憶體模組110及第二記憶體模組120可為具有多個經封裝的記憶體裝置或記憶體晶片的非揮發性雙直插記憶體模組(NVDIMM)。根據示例性實施例，闡述了記憶體系統100中的兩個記憶體模組，例如第一記憶體模組110及第二記憶體模組120。然而，本發明概念並非僅限於此，而是可包括各種數目的記憶體模組。

在記憶體系統100中，第一記憶體模組110及第二記憶體模組120中對其執行中央處理單元105的存取操作的任一者將被稱為目標記憶體模組，且不對其執行中央處理單元105的存取操作的第一記憶體模組110或第二記憶體模組120將被稱為非目標記憶體模組。第一記憶體模組110將被闡述為目標記憶體模組Target(目標)DIMM1，且第二記憶體模組120將被闡述為非目標記憶體模組Non-Target(非目標)DIMM2。

第一記憶體模組110及第二記憶體模組120可為同質(homogeneous)的NVDIMM，如圖1所示。第一記憶體模組110及第二記憶體模組120為實例且第一記憶體模組110及第二記憶體模組120不限制本發明概念的範圍。根據示例性實施例，第一記憶體模組110及第二記憶體模組120可為異質(heterogeneous)的NVDIMM。

第一記憶體模組110及第二記憶體模組120中的每一者可包括多個記憶體晶片，例如非揮發性記憶體晶片111或121(以下稱為「NVM晶片」)及動態隨機存取記憶體(DRAM)晶片112或122。此外，第一記憶體模組110及第二記憶體模組120中的每一者可包括連接至DRAM晶片112或122的多個資料緩衝器113或123。資料緩衝器113或123可被實作為對應於DRAM晶片112或122的單個晶片。此外，第一記憶體模組110及第二記憶體模組120中的每一者可包括連接至NVM晶片111或121、DRAM晶片112或122以及資料緩衝器113或123的控制器114或124。控制器114或124可被實作為被配置成控制NVM晶片111或121、DRAM晶片112或122以及資料緩衝器113或123的單個晶片。根據示例性實施例，控制器114及124可被實作為多個晶片。

NVM晶片111及121可為或可包括被配置成以非揮發性方式儲存資料的非揮發性記憶體裝置。舉例而言，NVM晶片111及121可為或可包括包含快閃記憶胞的快閃記憶體裝置。作為另一選擇或另外地，NVM晶片111及121可為或可包括包含電阻式 記憶胞的記憶體裝置，例如電阻隨機存取記憶體(resistance random-access memory，ReRAM)、磁性隨機存取記憶體(magnetic random-access memory，MRAM)、相變隨機存取記憶體(phase-change random-access memory，PCRAM)等。以下，將在假定NVM晶片111及121為包括反及閘(NAND)或反或閘(NOR)快閃記憶胞的快閃記憶體裝置的情況下對實施例進行闡述。

DRAM晶片112及122可為揮發性記憶體裝置。DRAM晶片112及122可為或可包括時脈同步型DRAM晶片，例如同步動態隨機存取記憶體(synchronous DRAM，SDRAM)。舉例而言，DRAM晶片112及122可為記憶體裝置，例如雙資料速率(double data rate，DDR)SDRAM、低功率雙資料速率(low power DDR，LPDDR)SDRAM、圖形雙資料速率(graphics DDR，GDDR)SDRAM、Rambus動態隨機存取記憶體(Rambus DRAM，RDRAM®)等。

第一記憶體模組110及第二記憶體模組120可安裝於在記憶體系統100的主板中設置的雙直插記憶體模組(dual inline memory module，DIMM)插座中以接觸記憶體匯流排130。記憶體匯流排130是指形成於記憶體系統100的表面上或形成於記憶體系統100的主板中的訊號線。中央處理單元105可經由記憶體匯流排130而連接至第一記憶體模組110及第二記憶體模組120。記憶體匯流排130可包括命令/位址/控制匯流排132(以下稱為「CA匯流排」)以及資料匯流排134。

自中央處理單元105施加且用以存取第一記憶體模組110及第二記憶體模組120的命令訊號、位址訊號及/或控制訊號可被傳送至CA匯流排132。當第一記憶體模組110是由中央處理單元105存取的目標記憶體模組時，中央處理單元105可將用於至第一記憶體模組110的寫入操作/自第一記憶體模組110的讀取操作的命令訊號、位址訊號及/或控制訊號經由CA匯流排132傳送至第一記憶體模組110。當第二記憶體模組120是目標記憶體模組時，中央處理單元105可將用於至第二記憶體模組120的寫入操作/自第二記憶體模組120的讀取操作的命令訊號、位址訊號及/或控制訊號經由CA匯流排132傳送至第二記憶體模組120。當第一記憶體模組110或第二記憶體模組120是非目標記憶體模組時，中央處理單元105可將命令第一記憶體模組110或第二記憶體模組120的內部操作模式的命令訊號經由CA匯流排132傳送至第一記憶體模組110或第二記憶體模組120。

在中央處理單元105與第一記憶體模組110或第二記憶體模組120之間進行交換的資料可被傳送至資料匯流排134。當第一記憶體模組110是目標記憶體模組時，中央處理單元105可將待被寫入至第一記憶體模組110的資料經由資料匯流排134傳送至第一記憶體模組110，且可經由資料匯流排134接收自第一記憶體模組110讀取的資料。當第二記憶體模組120是目標記憶體模組時，中央處理單元105可將待被寫入至第二記憶體模組120的資料經由資料匯流排134傳送至第二記憶體模組120，且可經由資 料匯流排134接收自第二記憶體模組120讀取的資料。

在第一記憶體模組110中，所述多個NVM晶片111可因應於第一晶片選擇訊號CS1而被驅動，且所述多個DRAM晶片112可因應於第二晶片選擇訊號CS2而被驅動。根據示例性實施例，所述多個DRAM晶片112可因應於第一晶片選擇訊號CS1而被驅動，且所述多個NVM晶片111可因應於第二晶片選擇訊號CS2而被驅動。

當第一記憶體模組110是目標記憶體模組時，第一晶片選擇訊號CS1及第二晶片選擇訊號CS2可經由CA匯流排132而自中央處理單元105被施加至控制器114。當第一晶片選擇訊號CS1被啟動時，控制器114可控制至NVM晶片111的寫入操作及/或自NVM晶片111的讀取操作。當第二晶片選擇訊號CS2被啟動時，控制器114可控制至DRAM晶片112的寫入操作及/或自DRAM晶片112的讀取操作。

當第一記憶體模組110的控制器114基於第一晶片選擇訊號CS1控制NVM晶片111的寫入操作時，待被寫入至NVM晶片111的資料可經由資料匯流排134被施加至資料緩衝器113。控制器114可接收資料緩衝器113的寫入資料DQ、組織寫入資料DQ並提供寫入資料DQ作為NVM晶片111的寫入資料I/O。控制器114可控制寫入資料I/O被寫入(例如，程式化)至NVM晶片111。

控制器114可包括快閃轉換層(flash transition layer， FTL)及/或映射表。控制器114可利用所述快閃轉換層及/或所述映射表相對於NVM晶片111的讀取操作、寫入操作及抹除操作等來執行管理。快閃轉換層可將自中央處理單元105提供的位址(例如，邏輯位址)轉變成指示將由NVM晶片111實際存取的記憶胞的物理位置的物理位址。快閃轉換層可藉由基於具有具體(或作為另一選擇，預定)大小的映射單元相對於邏輯位址執行轉變操作而產生物理位址，且可將所產生的物理位址提供至NVM晶片111。映射表可儲存來自中央處理單元105的邏輯位址與NVM晶片111的物理位址之間的映射資訊，所述物理位址對應於所述邏輯位址。控制器114可參照所述映射資訊將邏輯位址轉變成物理位址。NVM晶片111可將寫入資料I/O寫入至對應於物理位址的記憶胞。

當第一記憶體模組110的控制器114基於第一晶片選擇訊號CS1控制NVM晶片111的讀取操作時，控制器114可將自中央處理單元105提供的邏輯位址轉變成物理位址且可將所轉變的物理位址提供至NVM晶片111。NVM晶片111可自對應於物理位址的記憶胞讀取資料I/O。控制器114可自NVM晶片111接收資料I/O，可在資料存取單元中處理資料I/O，且可提供資料I/O作為資料緩衝器113的讀取資料DQ。控制器114可控制資料緩衝器113的讀取資料DQ被傳送至資料匯流排134並提供至中央處理單元105。

當第一記憶體模組110的控制器114基於第二晶片選擇 訊號CS2控制DRAM晶片112的寫入操作時，待被寫入至DRAM晶片112的資料可經由資料匯流排134被施加至資料緩衝器113。控制器114可控制資料緩衝器113的寫入資料DQ被寫入至DRAM晶片112。

當第一記憶體模組110的控制器114基於第二晶片選擇訊號CS2控制DRAM晶片112的讀取操作時，控制器114可控制自DRAM晶片112讀取的資料DQ經由資料緩衝器113被傳送至資料匯流排134並提供至中央處理單元105。

在第二記憶體模組120中，所述多個NVM晶片121可因應於第一晶片選擇訊號CS1而被驅動，且所述多個DRAM晶片122可因應於第二晶片選擇訊號CS2而被驅動。當第二記憶體模組120是目標記憶體模組時，第一晶片選擇訊號CS1及第二晶片選擇訊號CS2可經由CA匯流排132而自中央處理單元105被施加至控制器124。當第一晶片選擇訊號CS1被啟動時，控制器124可控制至NVM晶片121的寫入操作及/或自NVM晶片121的讀取操作。當第二晶片選擇訊號CS2被啟動時，控制器124可控制至DRAM晶片122的寫入操作及/或自DRAM晶片122的讀取操作。

當第二記憶體模組120的控制器124基於第一晶片選擇訊號CS1控制NVM晶片121的寫入操作時，待被寫入至NVM晶片121的資料可經由資料匯流排134被施加至資料緩衝器123。控制器124可接收資料緩衝器123的寫入資料DQ、組織寫入資料DQ並提供寫入資料DQ作為NVM晶片121的寫入資料I/O。控 制器124可控制寫入資料I/O被寫入至NVM晶片121。

當第二記憶體模組120的控制器124基於第一晶片選擇訊號CS1控制NVM晶片121的讀取操作時，控制器124可自NVM晶片121接收資料I/O，在資料存取單元中處理資料I/O，並提供資料I/O作為資料緩衝器123的讀取資料DQ。控制器124可控制資料緩衝器123的讀取資料DQ被傳送至資料匯流排134並提供至中央處理單元105。

當第二記憶體模組120的控制器124基於第二晶片選擇訊號CS2控制DRAM晶片122的寫入操作時，待被寫入至DRAM晶片122的資料可經由資料匯流排134被施加至資料緩衝器123。控制器124可控制資料緩衝器123的寫入資料DQ被寫入至DRAM晶片122。

當第二記憶體模組120的控制器124基於第二晶片選擇訊號CS2控制DRAM晶片122的讀取操作時，控制器124可控制自DRAM晶片122讀取的資料DQ經由資料緩衝器123被傳送至資料匯流排134並提供至中央處理單元105。

隨著中央處理單元105與第一記憶體模組110及第二記憶體模組120之間的訊號傳送的速度增加，訊號傳送的延遲時間期望被減小或最小化。為此，已減小了在中央處理單元105與第一記憶體模組110及第二記憶體模組120之間介接的訊號的擺動範圍(swing range)。隨著訊號的擺動範圍減小，對外部雜訊的影響增大，且因阻抗失配而引起的自介面終端的訊號反射變得重 要。當在訊號傳送的過程中發生阻抗失配時，會發生訊號完整性問題。為了藉由使自中央處理單元105與第一記憶體模組110及第二記憶體模組120之間的介面終端的訊號反射最小化而增大訊號完整性，可採用可被稱為晶粒上終止(ODT)電路的阻抗匹配電路。

第一記憶體模組110及第二記憶體模組120的資料緩衝器113及123可排列在中央處理單元105與第一記憶體模組110及第二記憶體模組120之間的介面終端中。第一記憶體模組110及第二記憶體模組120的資料緩衝器113及123中的每一者可包括第一ODT電路11或21以及第二ODT電路12或22。第一ODT電路11及21以及第二ODT電路12及22可因應於來自第一記憶體模組110及第二記憶體模組120的控制器114及124的第一ODT控制訊號OCS1及第二ODT控制訊號OCS2執行ODT操作。

第一ODT電路11及21以及第二ODT電路12及22可基於第一記憶體模組110及第二記憶體模組120的操作模式(例如，存取操作模式、正常模式及/或內部操作模式)而被選擇性地接通或關斷。以下，將詳細闡述第一記憶體模組110及第二記憶體模組120的操作模式。

圖2及圖3是相對於圖1所示的記憶體系統100闡述存取操作模式及內部操作模式的圖式。圖2闡述中央處理單元105存取第一記憶體模組110的NVM晶片111，且參照圖3闡述在其中存取DRAM晶片112的存取操作模式。在圖2及圖3中，第二 記憶體模組120可以內部操作模式運作。

參照圖2，為說明簡潔起見，第一記憶體模組110及第二記憶體模組120中的每一者示出參照圖1所述的多個記憶體晶片中的一個NVM晶片111或121、一個DRAM晶片112或122、以及對應於DRAM晶片112或122的一個資料緩衝器113或123；然而，本發明概念並非僅限於此。第一記憶體模組110的NVM晶片111指示對其執行中央處理單元105的存取操作的記憶體晶片，且第二記憶體模組120的NVM晶片121及DRAM晶片122指示以內部操作模式運作而不涉及中央處理單元105的記憶體晶片。

當第一記憶體模組110是目標記憶體模組時，中央處理單元105可經由CA匯流排132及資料匯流排134相對於第一記憶體模組110執行存取操作。中央處理單元105可將用於至第一記憶體模組110的寫入操作/自第一記憶體模組110的讀取操作的命令訊號、位址訊號及/或控制訊號經由CA匯流排132傳送至第一記憶體模組110的控制器114。

中央處理單元105可將用於驅動NVM晶片111的第一晶片選擇訊號CS1與用於至第一記憶體模組110的寫入操作的命令訊號、位址訊號及/或控制訊號一起經由CA匯流排132傳送至控制器114。此外，中央處理單元105可將待被寫入至NVM晶片111的資料經由資料匯流排134傳送至第一記憶體模組110的資料緩衝器113。可在中央處理單元105與NVM晶片111之間形成包 括資料匯流排134、資料緩衝器113以及控制器114的存取資料路徑210。往返於NVM晶片111的讀取/寫入資料DQ可經由存取資料路徑210進行傳送。

位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於接收待被寫入至NVM晶片111的資料)的第一ODT電路11可被控制處於接通狀態，且位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於傳送待被寫入至NVM晶片111的資料)的第二ODT電路12可被控制處於關斷狀態。舉例而言，控制器114可控制第一ODT電路11因應於第一ODT控制訊號OCS1而啟用終止電阻器(termination resistor)，且可控制第二ODT電路12不執行終止操作。

第一記憶體模組110的控制器114可接收資料緩衝器113的寫入資料DQ，且可藉由基於映射單元執行位址轉變操作以將位址訊號(例如，邏輯位址)轉變成物理位址而提供寫入資料DQ作為NVM晶片111的寫入資料I/O。NVM晶片111可將經由存取資料路徑210傳送的寫入資料I/O寫入至對應於物理位址的記憶胞。

中央處理單元105可將用於自第一記憶體模組110的讀取操作的命令訊號、位址訊號及/或控制訊號、以及用於驅動NVM晶片111的第一晶片選擇訊號CS1經由CA匯流排132傳送至控制器114。控制器114可執行在其中將位址訊號(例如，邏輯位址)轉變成物理位址的位址轉變操作，且可將所轉變的物理位址提供 至NVM晶片111。NVM晶片111可自對應於物理位址的記憶胞讀取資料I/O，並將資料I/O提供至控制器114。控制器114可接收自NVM晶片111讀取的資料I/O，在資料存取單元中處理所接收的資料I/O，並提供資料I/O作為資料緩衝器113的讀取資料DQ。

位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於接收藉由在資料存取單元中對自NVM晶片111讀取的資料I/O進行處理而產生的資料DQ)的第二ODT電路12可被控制處於接通狀態，且位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於傳送資料DQ)的第一ODT電路11可被控制處於關斷狀態。舉例而言，控制器114可控制第二ODT電路12因應於第二ODT控制訊號OCS2而啟用終止電阻器，且可控制第一ODT電路11不執行終止操作。控制器114可控制資料緩衝器113的讀取資料DQ被傳送至資料匯流排134並被提供至中央處理器單元105。

當第二記憶體模組120是不由中央處理單元105存取的非目標記憶體模組時，第二記憶體模組120可以正常模式或內部操作模式運作。正常模式可指其中不執行讀取或寫入操作的模式。舉例而言，正常模式可包括閒置模式(idle mode)、預充電模式(pre-charge)、節電模式(power-down mode)、刷新模式(refresh mode)、待機模式(standby mode)及/或類似模式。

當第二記憶體模組120以正常模式運作時，第一ODT電路21可被選擇性地接通或關斷且第二ODT電路22可被關斷。 控制器124可控制第一ODT電路21因應於第一ODT控制訊號OCS1啟用終止電阻器。第一ODT電路21可被接通以向資料匯流排134提供正常的終止電阻。控制器124可控制第二ODT電路22不執行終止操作。根據示例性實施例，控制器124可藉由關斷第一ODT電路21而控制第一ODT電路21不執行終止操作。

當第二記憶體模組120以內部操作模式運作時，控制器124可產生第一晶片選擇訊號CS1及第二晶片選擇訊號CS2。控制器124可經由內部資料路徑220在基於第一晶片選擇訊號CS1被驅動的NVM晶片121與基於第二晶片選擇訊號CS2被驅動的DRAM晶片122之間執行內部資料通訊。控制器124可包括在內部資料路徑220中，且可自DRAM晶片122讀取資料DQ並將資料DQ寫入至NVM晶片121，抑或可自NVM晶片121讀取資料I/O並將資料I/O寫入DRAM晶片122。

當第二記憶體模組120以內部操作模式運作時，資料緩衝器123的第二ODT電路22可被接通以執行內部終止操作。控制器124可控制第二ODT電路22因應於第二ODT控制訊號OCS2啟用終止電阻器。當第二ODT電路22被接通時，可向內部資料路徑220提供內部終止電阻，資料DQ經由所述內部資料路徑220被加載至DRAM晶片122/自DRAM晶片被加載。為便於闡釋，當第二記憶體模組120以內部操作模式運作時，用於向內部資料路徑220提供內部終止電阻的第二ODT電路22的操作可被稱為內部資料(DQ)終止。

當第二記憶體模組120以內部操作模式運作且資料DQ被自DRAM晶片122讀取且寫入NVM晶片121時，可執行第二ODT電路22的內部DQ終止以減少或禁止由資料緩衝器123導致的在內部資料路徑220上的訊號反射。同樣，當資料I/O被自NVM晶片121讀取且寫入DRAM晶片122時，可執行第二ODT電路22的內部DQ終止以減少或禁止由資料緩衝器123導致的在內部資料路徑220上的訊號反射。因此，當第二記憶體模組120以內部操作模式運作時，可減少或禁止由資料緩衝器123導致的在內部資料路徑220上的訊號反射，以增加訊號完整性。

參照圖3，中央處理單元105可經由CA匯流排132及資料匯流排134對第一記憶體模組110的DRAM晶片112執行存取操作。中央處理單元105可將用於至DRAM晶片112的寫入操作的命令訊號、位址訊號及/或控制訊號、以及用於驅動DRAM晶片112的第二晶片選擇訊號CS2經由CA匯流排132傳送至控制器114。中央處理單元105可將待被寫入至DRAM晶片112的資料經由資料匯流排134傳送至第一記憶體模組110的資料緩衝器113。資料匯流排134以及資料緩衝器113可包括在位於中央處理單元105與DRAM晶片112之間的存取資料路徑310中，其中往返於DRAM晶片112的寫入/讀取資料DQ經由資料匯流排134進行傳送。

位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於接收待被寫入至DRAM晶片112的資料)的第一ODT 電路11可被控制處於接通狀態，且位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於傳送待被寫入至DRAM晶片112的資料)的第二ODT電路12可被控制處於關斷狀態。舉例而言，控制器114可控制第一ODT電路11因應於第一ODT控制訊號OCS1而啟用終止電阻器，且可控制第二ODT電路12不執行終止操作。

第一記憶體模組110的控制器114可將資料緩衝器113的寫入資料DQ提供至DRAM晶片112。DRAM晶片112可將經由存取資料路徑310傳送的寫入資料DQ寫入至對應於自中央處理單元105提供的位址訊號的記憶胞。

中央處理單元105可將用於自DRAM晶片112的讀取操作的命令訊號、位址訊號及/或控制訊號、以及用於驅動DRAM晶片112的第二晶片選擇訊號CS2經由CA匯流排132傳送至控制器114。DRAM晶片112可讀取與自中央處理單元105提供的位址訊號對應的記憶胞的資料DQ。控制器114可控制由DRAM晶片112讀取的資料DQ經由存取資料路徑310被提供至中央處理單元105。

位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於接收由DRAM晶片112讀取的資料DQ)的第二ODT電路12可被控制處於接通狀態，且位於第一記憶體模組110的資料緩衝器113的端部(所述端部用於傳送由DRAM晶片112讀取的資料DQ)的第一ODT電路11可被控制處於關斷狀態。舉例而 言，控制器114可控制第二ODT電路12因應於第二ODT控制訊號OCS2而啟用終止電阻器，且可控制第一ODT電路11不執行終止操作。

第二記憶體模組120可為不由中央處理單元105存取的非目標記憶體模組，且可以正常模式或內部操作模式運作。當第二記憶體模組120以正常模式運作時，第一ODT電路21可被選擇性地接通或關斷，且第二ODT電路22可被關斷。控制器124可控制第一ODT電路21因應於第一ODT控制訊號OCS1啟用終止電阻器或可控制第一ODT電路21不執行終止操作。控制器124可控制第二ODT電路22不執行終止操作。

當第二記憶體模組120以內部操作模式運作時，控制器124可產生第一晶片選擇訊號CS1及第二晶片選擇訊號CS2，且可經由位於NVM晶片121與DRAM晶片122之間的內部資料路徑320自DRAM晶片122讀取資料DQ並將資料DQ寫入NVM晶片121，或可經由位於NVM晶片121與DRAM晶片122之間的內部資料路徑320自NVM晶片121讀取資料I/O並將資料I/O寫入DRAM晶片122。

第二記憶體模組120的控制器124可控制第二ODT電路22因應於第二ODT控制訊號OCS2啟用終止電阻器，以對內部資料路徑320執行內部DQ終止。因此，在內部操作模式中可減少或禁止由資料緩衝器123導致的在內部資料路徑320上的訊號反射。同樣，當資料I/O被自NVM晶片121讀取且寫入DRAM 晶片122時，可執行第二ODT電路22的內部DQ終止以減少或禁止由資料緩衝器123導致的在內部資料路徑320上的訊號反射。因此，在第二記憶體模組120的內部操作模式期間，可減少或禁止由資料緩衝器123導致的在內部資料路徑320上的訊號反射，且因此可改善訊號完整性。

圖4及圖5是闡述可為目標記憶體模組的圖1所示第一記憶體模組110的圖式。參照圖4，將闡述第一記憶體模組110的讀取操作，且參照圖5，將闡述第一記憶體模組110的寫入操作。

參照圖4，第一記憶體模組110可包括位於圖2及圖3所示的存取資料路徑210及310中的NVM晶片111、DRAM晶片112、資料緩衝器113以及控制器114。

NVM晶片111可包括記憶胞陣列411以及輸入及輸出電路412。儘管圖中未示出，但NVM晶片111可更包括控制邏輯單元、電壓產生單元、列解碼器及/或其他元件。記憶胞陣列411可包括多個快閃記憶胞，且可連接至字線WL、字符串選擇線(string selection line)SSL、接地選擇線(ground selection line)GSL以及位元線(bit line)BL。記憶胞陣列411可經由字線WL、字符串選擇線SSL以及接地選擇線GSL而連接至列解碼器，且可經由位元線BL連接至頁面緩衝器。

輸入及輸出電路412可暫時地儲存自控制器114經由輸入及輸出線401(以下稱為「I/O線」)提供的命令、位址、控制訊號及/或資料。輸入及輸出電路412可經由位元線BL連接至記 憶胞陣列411。輸入及輸出電路412可連接至輸入及輸出引腳413(以下稱為「I/O引腳」)。此處，用語「引腳」泛指相對於積體電路的電性互連，且可包括例如位於積體電路的焊墊上的不同電性接觸點。

輸入及輸出電路412可暫時地儲存記憶胞陣列411的讀取資料I/O，且可經由I/O引腳413及I/O線401將讀取資料I/O輸出至控制器114。輸入及輸出電路412可經由I/O線401及I/O引腳413自控制器114接收寫入資料I/O，且可將寫入資料I/O寫入(或程式化)至記憶胞陣列411。輸入及輸出電路412可包括例如行選擇閘極(column selection gate)、頁面緩衝器、資料緩衝器及/或其他元件等組件。

DRAM晶片112可包括記憶體核心421、資料輸出緩衝器422及/或資料輸入緩衝器423。儘管圖中未示出，但DRAM晶片112可更包括命令/位址緩衝器、命令解碼器、刷新控制器、列解碼器、行解碼器、輸入及輸出閘控電路、寫入驅動器及/或其他元件。記憶體核心421可包括包含多個DRAM胞的記憶庫(bank)以及連接至所述記憶庫的感測放大器。根據示例性實施例，記憶體核心421的記憶庫可包括磁性隨機存取記憶體(MRAM)胞而不包括DRAM胞，抑或除DRAM胞以外亦包括MRAM胞。

記憶體核心421可寫入自資料輸入緩衝器423提供的資料DQ，可產生讀取資料，且可將所產生的讀取資料提供至資料輸出緩衝器422。資料輸出緩衝器422及資料輸入緩衝器423可連接 至資料輸入及輸出引腳424(以下稱為「DQ引腳」)。資料輸出緩衝器422可經由DQ引腳424以及資料輸入及輸出線402(以下稱為「DQ線」)將自記憶體核心421提供的讀取資料DQ傳送至資料緩衝器113。資料輸入緩衝器423可經由DQ線402及DQ引腳424接收自資料緩衝器113提供的寫入資料DQ。

資料緩衝器113可包括輸出緩衝器431及輸入緩衝器432。輸出緩衝器431的傳送端及輸入緩衝器432的接收端可連接至第一端子433，且輸出緩衝器431的接收端及輸入緩衝器432的傳送端可連接至第二端子434。第一端子433可連接至資料匯流排134及第一ODT電路11，且第二端子434可連接至DQ線402及第二ODT電路12。輸出緩衝器431可對被提供至第二端子434的資料進行緩衝並將經緩衝的資料經由第一端子433傳送至資料匯流排134，且輸入緩衝器432可對經由資料匯流排134及第一端子433自中央處理單元105提供的資料進行緩衝並將經緩衝的資料經由第二端子434傳送至DQ線402。

第一ODT電路11可包括第一開關SW1以及基於第一開關SW1的開關操作選擇性地連接至第一端子433的第一電阻器R1。第一開關SW1可被實作為或可包括因應於自控制器114提供的第一ODT控制訊號OCS1而被接通的電晶體。第一ODT電路11被示出為包括單個電阻器R1及單個開關SW1。然而，本發明概念並非僅限於此，且根據示例性實施例，第一ODT電路11可包括多個並行連接的電阻器、以及多個被配置成控制所述多個電 阻器的連接的開關。

第二ODT電路12可包括第二開關SW2以及基於第二開關SW2的開關操作選擇性地連接至第二端子434的第二電阻器R2。第二開關SW2可被實作為或可包括因應於自控制器114提供的第二ODT控制訊號OCS2而被接通的電晶體。第二ODT電路12被示出為包括單個電阻器R2及單個開關SW2。然而，本發明概念並非僅限於此，且根據實施例，第二ODT電路12可包括多個並行連接的電阻器、以及多個被配置成控制所述多個電阻器的連接的開關。

當中央處理單元105命令對NVM晶片111的讀取操作時，控制器114可經由存取資料路徑210將自NVM晶片111讀取的資料I/O傳送至中央處理單元105。此處，當控制器114啟動第二ODT控制訊號OCS2時，第二ODT電路12的第二開關SW2可被接通且第二電阻器R2可電性連接至第二端子434。此外，控制器114可不啟動第一ODT控制訊號OCS1以關斷第一ODT電路11的第一開關SW1。第一電阻器R1可因被關斷的第一開關SW1而與第一端子433斷開電性連接。

當中央處理單元105命令對DRAM晶片112的讀取操作時，控制器114可經由存取資料路徑310將自DRAM晶片112讀取的資料DQ傳送至中央處理單元105。此處，當控制器114啟動第二ODT控制訊號OCS2時，第二ODT電路12的第二開關SW2可被接通且第二電阻器R2可電性連接至第二端子434。此外，控 制器114可不啟動第一ODT控制訊號OCS1以關斷第一ODT電路11的第一開關SW1。第一電阻器R1可因被關斷的第一開關SW1而與第一端子433斷開電性連接。

參照圖5，當中央處理單元105命令對NVM晶片111的寫入操作時，控制器114可將經由資料匯流排134及資料緩衝器113自中央處理單元105接收的寫入資料I/O經由存取資料路徑210傳送至NVM晶片111的I/O引腳413。此處，控制器114可啟動第一ODT控制訊號OCS1使得第一ODT電路11的第一開關SW1被接通且第一電阻器R1電性連接至第一端子433。此外，控制器114可不啟動第二ODT控制訊號OCS2使得第二ODT電路12的第二開關SW2被關斷且第二電阻器R2因被關斷的第二開關SW2而與第二端子434斷開電性連接。

當中央處理單元105命令對DRAM晶片112的寫入操作時，控制器114可將經由資料匯流排134及資料緩衝器113自中央處理單元105接收的寫入資料DQ經由存取資料路徑310傳送至DRAM晶片112的DQ引腳424。此處，控制器114可啟動第一ODT控制訊號OCS1使得第一ODT電路11的第一開關SW1被接通且第一電阻器R1電性連接至第一端子433。此外，控制器114可不啟動第二ODT控制訊號OCS2使得第二ODT電路12的第二開關SW2被關斷且第二電阻器R2因被關斷的第二開關SW2而與第二端子434斷開電性連接。

圖6是闡述作為非目標記憶體模組的圖1所示第二記憶 體模組120的圖式。

參照圖6，第二記憶體模組120包括位於圖2及圖3所示的內部資料路徑220及320中的NVM晶片121、DRAM晶片122、資料緩衝器123以及控制器124。

NVM晶片121可被實作為與第一記憶體模組110(圖4)的NVM晶片111相同。NVM晶片121可包括記憶胞陣列511以及輸入及輸出電路512。DRAM晶片122可被實作為與第一記憶體模組110(圖4)的DRAM晶片112相同。DRAM晶片122可包括記憶體核心521、資料輸出緩衝器522及/或資料輸入緩衝器523。資料緩衝器123可被實作為與第一記憶體模組110(圖4)的資料緩衝器113相同。資料緩衝器123可包括輸出緩衝器531、輸入緩衝器532、第一ODT電路21以及第二ODT電路22。

中央處理單元105可向第二記憶體模組120命令內部操作模式，第二記憶體模組120為不使用記憶體匯流排130(圖1)的非目標記憶體模組。根據示例性實施例，當第二記憶體模組120向中央處理單元105請求內部操作模式且中央處理單元105接受所述請求時，可產生用於命令第二記憶體模組120的內部操作模式的命令。根據另一示例性實施例，中央處理單元105可藉由辨識出第二記憶體模組120是非目標記憶體模組而直接產生用於向第二記憶體模組120命令內部操作模式的命令。

基於中央處理單元105的內部操作模式命令，控制器124可經由位於NVM晶片121與DRAM晶片122之間的內部資 料路徑220或320自DRAM晶片122讀取資料DQ並將資料DQ寫入NVM晶片121，或可經由位於NVM晶片121與DRAM晶片122之間的內部資料路徑220或320自NVM晶片121讀取資料I/O並將資料I/O寫入DRAM晶片122。此處，控制器124可啟動第二ODT控制訊號OCS2，使得第二ODT電路22的第二開關SW2被接通且第二電阻器R2電性連接至第二端子534。舉例而言，控制器124可執行內部DQ終止，藉此第二電阻器R2連接至第二端子534，以便減小或禁止由資料緩衝器123導致的在內部資料路徑220或320上的訊號反射。因此，可改善內部資料路徑220或320上的訊號完整性。

在第二記憶體模組120的內部操作模式中，第一ODT電路21可將第一電阻器R1電性連接至第一端子533或使第一電阻器R1自第一端子533斷開電性連接。舉例而言，中央處理單元105可對控制器124進行控制以減少或禁止由第二記憶體模組120導致的自資料匯流排134的訊號反射。此處，控制器124可啟動第一ODT控制訊號OCS1使得第一ODT電路21的第一開關SW1被接通且第一電阻器R1電性連接至第一端子533。作為另一實例，當控制器124不啟動第一ODT控制訊號OCS1時，第一ODT電路11的第一開關SW1可被關斷且第一電阻器R1可因被關斷的第一開關SW1而與第一端子533斷開電性連接。

圖4至圖6示出第一ODT電路及第二ODT電路11、12、21及22執行下拉(pull-down)終止操作，藉此提供在接地電壓 VSS與第一端子及第二端子433、434、533及534之間進行連接的終止電阻。然而，本發明概念並非僅限於此。根據示例性實施例，第一ODT電路及第二ODT電路11、12、21及22可執行上拉(pull-up)終止操作，藉此提供在電源電壓與第一端子及第二端子433、434、533及534之間進行連接的終止電阻。

圖7是基於操作模式示出圖1所示的第一ODT電路及第二ODT電路11、21、12及22的通/斷操作的表。

參照圖1至圖7，在作為目標記憶體模組的第一記憶體模組110的讀取模式中，第一DOT電路11可被關斷以不向第一端子433提供終止電阻，且第二ODT電路12可被接通以向第二端子434提供終止電阻。此處，當作為非目標記憶體模組的第二記憶體模組120以內部操作模式運作時，第一ODT電路21可被選擇性地接通/關斷且第二ODT電路22可被接通以執行內部DQ終止。當作為非目標記憶體模組的第二記憶體模組120以正常模式運作時，第一ODT電路21可被選擇性地接通/關斷且第二ODT電路22可被關斷。

在作為目標記憶體模組的第一記憶體模組110的寫入模式中，第一ODT電路11可被接通以向第一端子433提供終止電阻，且第二ODT電路12可被關斷以不向第二端子434提供終止電阻。此處，當作為非目標記憶體模組的第二記憶體模組120以內部操作模式運作時，第一ODT電路21可被選擇性地接通/關斷，且第二ODT電路22可被接通以提供內部DQ終止。當作為非目 標記憶體模組的第二記憶體模組120以正常模式運作時，第一ODT電路21可被選擇性地接通/關斷且第二ODT電路22可被關斷。

圖8及圖9是根據實施例闡述圖1所示的記憶體系統100的操作的圖式。圖8是闡述在記憶體系統100的目標記憶體模組的主機介面中的操作以及在記憶體系統100的非目標記憶體模組的內部介面中的操作的時序圖。圖9基於圖8所示的時序圖闡述目標記憶體模組以及非目標記憶體模組的操作。

參照圖8，結合圖1、圖2及圖6，中央處理單元105可命令對作為目標記憶體模組的第一記憶體模組110的NVM晶片111的存取。舉例而言，中央處理單元105可命令對NVM晶片111的讀取操作。此外，中央處理單元105可命令作為非目標記憶體模組的第二記憶體模組120的內部操作模式。此處，第一記憶體模組110可包括在記憶體匯流排130的主機介面中，且第二記憶體模組120可在包括內部資料路徑220的內部介面中運作。

在點T1及T2處，中央處理單元105可經由主機介面的CA匯流排132分別產生用於第一記憶體模組110的第一讀取命令RD1以及第二讀取命令RD2。第一讀取命令RD1以及第二讀取命令RD2可為相對於NVM晶片111的讀取命令。

中央處理單元105可在點T3處因應於第一讀取命令RD1經由資料匯流排134接收自NVM晶片111讀取的第一讀取資料DATA1，並在點T5處因應於第二讀取命令RD2接收自NVM 晶片111讀取的第二讀取資料DATA2。

中央處理單元105可在點T3處經由CA匯流排132產生內部操作模式進入命令IOP_Enter。內部操作模式進入命令IOP_Enter可命令在第二記憶體模組120內部在NVM晶片121與DRAM晶片122之間開始內部資料通訊，而不涉及中央處理單元105。內部操作模式進入命令IOP_Enter可在第二記憶體模組120向中央處理單元105請求內部操作模式且中央處理單元105接受所述請求時被產生，且可被提供至第二記憶體模組120。作為另一選擇，在中央處理單元105確定第二記憶體模組120是非目標記憶體模組之後，內部操作模式進入命令IOP_Enter可被提供至第二記憶體模組120。

第二記憶體模組120可在點T4處基於內部操作模式進入命令IOP_Enter以內部操作模式IOP運作。內部操作模式IOP可被設定成使得資料被自DRAM晶片122讀取且被寫入(例如，程式化)至NVM晶片121。在內部操作模式IOP期間，控制器124可接通資料緩衝器123的第二ODT電路22以執行內部DQ終止ITERM_ON。此外，控制器124可向DRAM晶片122產生主動命令iACT。

在DRAM晶片122接收主動命令iACT之後，DRAM晶片122可分別在點T6、T7及T8處接收自控制器124提供的第三讀取命令iRD3至第五讀取命令iRD5。DRAM晶片122可經由DQ線502在點T9、T10及T11處輸出分別對應於第三讀取命令iRD3 至第五讀取命令iRD5的第三資料iDATA3至第五資料iDATA5。經由DQ線502傳送的第三讀取資料iDATA3至第五讀取資料iDATA5可經由控制器124被寫入(例如，程式化)至NVM晶片121。基於DRAM晶片122的第三讀取命令iRD3至第五讀取命令iRD5的第三讀取資料iDATA3至第五讀取資料iDATA5可用於DRAM晶片122與NVM晶片121之間的內部資料通訊。

中央處理單元105可在點T12處經由CA匯流排132產生內部操作模式退出命令IOP_Exit。內部操作模式退出命令IOP_Exit可命令第二記憶體模組120以其進行運作的內部操作模式IOP結束。

因應於內部操作模式退出命令IOP_Exit，第二記憶體模組120的控制器124可在點T13處關斷資料緩衝器123的第二ODT電路22且可不執行內部DQ終止ITERM_OFF。

第二記憶體模組120的內部操作模式IOP可自點T4執行至點T13。舉例而言，內部操作模式IOP可基於點T3處的內部操作模式進入命令IOP_Enter以及點T12處的內部操作模式退出命令IOP_Exit執行。此外，在內部操作模式IOP期間，資料緩衝器123的第二ODT電路22可執行內部DQ終止ITERM，以將終止電阻器連接至內部資料路徑220的DQ線502。內部DQ終止ITERM可減少或禁止由資料緩衝器123導致的在內部資料路徑220上的訊號反射，以便改善訊號完整性，其中DRAM晶片122的第三讀取資料iDATA3至第五讀取資料iDATA5經由內部資料路 徑220被傳送至NVM晶片121。

參照圖9，中央處理單元105可向第一記憶體模組110產生第一讀取命令RD1及第二讀取命令RD2，且第一記憶體模組110可因應於第一讀取命令RD1及第二讀取命令RD2相對於第一記憶體模組110的NVM晶片111或DRAM晶片112執行讀取操作READ。舉例而言，自第一記憶體模組110的NVM晶片111讀取的讀取資料DATA1及DATA2可被傳送至中央處理單元105。根據實施例，中央處理單元105可向第一記憶體模組110產生寫入命令WR，且第一記憶體模組110可因應於寫入命令WR相對於第一記憶體模組110的NVM晶片111或DRAM晶片112執行寫入操作WRITE。

中央處理單元105可向第二記憶體模組120產生內部操作模式進入命令IOP_Enter。第二記憶體模組120的資料緩衝器123的第二ODT電路22可因應於內部操作模式進入命令IOP_Enter執行內部DQ終止ITERM，以將終止電阻器連接至內部資料路徑220。此外，第二記憶體模組120可以內部操作模式IOP運作，藉此經由對其執行內部DQ終止ITERM的內部資料路徑220在NVM晶片121與DRAM晶片122之間執行內部資料通訊。舉例而言，基於DRAM晶片122的第三讀取命令iRD3至第五讀取命令iRD5的第三讀取資料iDATA3至第五讀取資料iDATA5(圖8)可被寫入(例如，程式化)至NVM晶片121。

此後，中央處理單元105可向第二記憶體模組120產生 內部操作模式退出命令IOP_Exit，且第二記憶體模組120可因應於內部操作模式退出命令IOP_Exit結束資料緩衝器123的第二ODT電路22的內部DQ終止ITERM，以阻擋內部資料路徑220的終止電阻器並結束在NVM晶片121與DRAM晶片122之間執行的內部操作模式IOP。

圖10及圖11是根據示例性實施例闡述圖1所示的記憶體系統100的操作的圖式。

參照圖10及圖11，在作為非目標記憶體模組的第二記憶體模組120的內部操作模式IOP期間，記憶體系統100的操作方法在資料緩衝器123的第二ODT電路22的第一內部DQ終止ITERM_a、第二內部DQ終止ITERM_b以及第三內部DQ終止ITERM_c方面不同於圖8及圖9所示的操作方法。所述操作方法在其他方面與圖8及圖9所示的操作方法相同。

作為目標記憶體模組的第一記憶體模組110可因應於中央處理單元105的讀取命令或寫入命令經由主機介面執行讀取操作或寫入操作。

中央處理單元105可在點T3處經由CA匯流排132產生內部操作模式命令IOPM。內部操作模式命令IOPM可命令在第二記憶體模組120內部在NVM晶片121與DRAM晶片122之間進行內部資料通訊，而不涉及中央處理單元105。內部操作模式命令IOPM可在第二記憶體模組120向中央處理單元105請求內部操作模式IOP且中央處理單元105接受所述請求時被產生。作為 另一選擇，在中央處理單元105確定第二記憶體模組120是非目標記憶體模組之後，內部操作模式命令IOPM可被提供至第二記憶體模組120。

因應於點T3處的內部操作模式命令IOPM，DRAM晶片122可在點T4處自控制器124接收主動命令iACT，且然後可分別在點T6、T7及T8處接收第三讀取命令iRD3至第五讀取命令iRD5。此後，DRAM晶片122可經由DQ線502在點T9、T10及T11處輸出分別對應於第三讀取命令iRD3至第五讀取命令iRD5的第三讀取資料iDATA3至第五讀取資料iDATA5。

在內部操作模式IOP期間，控制器124可控制分別與在點T6、T7及T8處經由DRAM晶片122產生的第三讀取命令iRD3至第五讀取命令iRD5對應的第一內部DQ終止ITERM_a、第二內部DQ終止ITERM_b以及第三內部DQ終止ITERM_c被執行。舉例而言，控制器124可控制第一內部DQ終止ITERM_a因應於點T6處的第三讀取命令iRD3被執行，可控制第二內部DQ終止ITERM_b因應於點T7處的第四讀取命令iRD4被執行，且可控制第三內部DQ終止ITERM_c因應於點T8處的第五讀取命令iRD5被執行。

內部資料通訊可被執行，藉此因應於第三讀取命令iRD3至第五讀取命令iRD5經由內部資料路徑220的DQ線502傳送的第三讀取資料iDATA3至第五讀取資料iDATA5經由控制器124被寫入(例如，程式化)至NVM晶片121。此處，控制器124可產 生第二ODT控制訊號OCS2，用於結合第一內部DQ終止ITERM_a、第二內部DQ終止ITERM_b以及第三內部DQ終止ITERM_c接通資料緩衝器123的第二ODT電路22。藉此，終止電阻器可被連接至內部資料路徑220的DQ線502，其中分別對應於第三讀取命令iRD3至第五讀取命令iRD5的第三讀取資料iDATA3至第五讀取資料iDATA5經由內部資料路徑220被傳送。第一內部DQ終止ITERM_a、第二內部DQ終止ITERM_b以及第三內部DQ終止ITERM_c可減少或禁止由資料緩衝器123導致的在內部資料路徑220上的訊號反射，以便改善訊號完整性，其中DRAM晶片122的第三讀取資料iDATA3至第五讀取資料iDATA5經由內部資料路徑220被傳送至NVM晶片121。

圖12是闡述根據實施例的記憶體模組的圖式。

參照圖12，記憶體模組可包括NVDIMM 1200。插入至雙直插記憶體模組(DIMM)插座中的插座端子1220可排列在印刷電路板1210上。四個NVM晶片1211、九個DRAM晶片1212、對應於九個DRAM晶片1212的九個資料緩衝器1213、以及控制器1214可排列在印刷電路板1210上。根據示例性實施例，NVM晶片1211、DRAM晶片1212以及九個資料緩衝器1213可排列在印刷電路板1210的另一表面上。印刷電路板1210的兩個表面的NVM晶片1211及DRAM晶片1212可經由印刷電路板1210的通孔彼此連接。

根據示例性實施例，四個NVM晶片1211及九個DRAM 晶片1212排列在NVDIMM 1200中。然而，根據經修改的實施例，各種數目的NVM晶片1211及DRAM晶片1212可排列在NVDIMM 1200中。

當NVDIMM 1200是非目標記憶體模組時，可執行內部操作模式，藉此經由NVM晶片1211與DRAM晶片1212之間的內部資料路徑執行內部資料通訊。在內部操作模式期間，NVDIMM 1200的資料緩衝器1213的ODT電路(被連接至內部資料路徑的ODT電路)可被接通以執行內部DQ終止。基於NVDIMM 1200的內部DQ終止，可減少或禁止由資料緩衝器1213導致的在內部資料路徑上的訊號反射，以改善訊號完整性。

圖13是示出根據圖12所示的記憶體模組1200中的資料緩衝器1213的內部DQ終止的資料眼圖案的視圖。

參照圖12及圖13，在記憶體模組1200的內部操作模式期間，示出了在執行內部DQ終止時的資料眼圖案以及在未執行內部DQ終止時的資料眼圖案。資料眼圖案被視為指示由雜訊導致的抖動(jitter)的多個資料轉換的重疊圖。資料緩衝器1213的第二ODT電路ODT2可被接通以對內部資料路徑執行內部DQ終止，其中在所述內部資料路徑上在NVM晶片1211與DRAM晶片1212之間執行內部資料通訊。相較於在未執行內部DQ終止時的眼開口區域(eye opening area)，在執行內部DQ終止時被指示為有效資料的眼開口區域被示出為大的眼(例如，最大的眼)，且顯著更對稱而無抖動。此可表示由資料緩衝器1213導致的在內部資 料路徑上的訊號反射基於內部DQ終止被減少或禁止，以改善訊號完整性。

圖14是應用至雲系統1400的本發明概念的應用實例的方塊圖。

參照圖14，雲系統(或雲計算系統1400)可包括雲伺服器1410、使用者資料庫(DB)1420、雲網路1430、計算資源1440、使用者終端1450以及網際網路1460。

使用者終端1450可被提供為電腦、超行動個人電腦(ultra mobile personal computer，UMPC)、工作站、隨身型易網機(net-book)電腦、個人數位助理(personal digital assistant，PDA)、可攜式電腦、網路平板(web tablet)電腦、平板電腦、無線電話、行動電話、智慧型電話、電子書(e-book)、可攜式多媒體播放器(portable multimedia player，PMP)、可攜式遊戲機、導航系統、黑盒子(block box)、數位照相機、數位多媒體廣播(digital multimedia braodcasting，DMB)播放機、三維電視、數位音訊記錄器、數位音訊播放器、數位圖片記錄器、數位圖片播放器、數位視訊記錄器、數位視訊播放器、資料中心中所包括的儲存器、被配置成在無線環境下傳輸及接收資訊的裝置、家庭網路中所包括的各種電子裝置中的任一者、電腦網路中所包括的各種電子裝置中的任一者、電傳網路(telematics network)中所包括的各種電子裝置中的任一者、無線射頻識別裝置(radio frequency identification device，RFID)、及/或電子設備中所包括的各種組件 中的任一者，例如計算系統中所包括的各種組件中的任一者。

雲系統1400可因應於使用者終端1450的請求經由資訊網路(例如，網際網路1460)提供計算資源1440的隨選委外服務(on-demand outsourcing service)。在雲計算環境中，服務提供商可經由虛擬化技術整合資料中心的位於不同物理位置中的計算資源1440並向使用者提供所需的服務。

服務使用者可不在所述使用者擁有的終端中安裝計算資源1440，例如應用程式、儲存器、作業系統(operating system，OS)、安全系統等。相反，服務使用者可在所需時間選擇並使用經由虛擬化技術產生的虛擬空間的所需量的服務。使用具體服務的使用者的使用者終端1450可經由資訊網路(例如，網際網路1460及/或行動通訊網路)連接至雲伺服器1410。使用者終端1450可自雲伺服器1410接收雲計算服務(例如，視訊播放服務)。

雲伺服器1410可對分散在雲網路1430中的多種計算資源1440進行整合並將經整合的多種計算資源1440提供至使用者終端1450。所述多種計算資源1440可包括各種類型的資料服務，且可包括自使用者終端1450上載的資料。雲伺服器1410可經由虛擬化技術對分佈在各種地點的資料(例如，視訊資料)進行整合，並提供使用者終端1450所需的服務。

在雲計算服務中註冊的使用者的使用者資訊可被儲存在使用者資料庫1420中。此處，使用者資訊可包括登入資訊以及個人信用資訊，例如位址、名稱及/或其他項目。舉例而言，使用 者資訊可包括視訊的索引。此處，所述索引可包括被完全再現的一系列視訊、被再現的一系列視訊、被再現的視訊的靜止點等。關於儲存在使用者資料庫1420中的視訊的資訊可在使用者終端1450之間進行共享。

舉例而言，當作為使用者終端1450的筆記本電腦請求視訊被再現且具體的(或作為另一選擇，預定的)視訊服務被提供至所述筆記本電腦時，使用者資料庫1420可儲存再現具體的(或作為另一選擇，預定的)視訊服務的歷史。當自同一使用者的智慧型電話接收到再現同一視訊服務的請求時，雲伺服器1410可參考使用者資料庫1420並搜尋且再現具體的(或作為另一選擇，預定的)視訊服務。

雲伺服器1410可參考儲存在使用者資料庫1420中的再現具體的(或作為另一選擇，預定的)視訊服務的歷史。雲伺服器1410可自使用者終端1450接收再現儲存在使用者資料庫1420中的視訊的請求。當在雲伺服器1410可基於使用者終端1450的選擇而自開始或自先前的靜止點再現視訊之前對視訊進行再現時，其中根據雲伺服器1410是自開始還是自先前的靜止點對視訊進行再現，資料串流的方法可變得不同。舉例而言，當使用者終端1450請求視訊被自開始進行再現時，雲伺服器1410可自視訊的第一訊框向使用者終端1450串流視訊。然而，當使用者終端1450請求視訊被自先前的靜止點進行再現時，雲伺服器1410可自靜止點的訊框向使用者終端1450串流視訊。

雲伺服器1410、使用者資料庫1420、計算資源1440以及使用者終端1450可包括根據本發明概念的第一記憶體模組110及第二記憶體模組120以及記憶體系統100。第一記憶體模組110及第二記憶體模組120可利用在圖1至圖12中所示的實施例進行實作。第一記憶體模組110及第二記憶體模組120可包括所述多個NVM晶片111及121、所述多個DRAM晶片112及122、控制器114及124、以及分別連接至DRAM晶片112及122的所述多個資料緩衝器113及123，其中控制器114及124被配置成控制內部操作模式IOP，藉此在NVM晶片111及121與DRAM晶片112及122之間執行內部資料通訊。在內部操作模式IOP期間，控制器114及124可控制對連接資料緩衝器113及123以及DRAM晶片112及122的內部資料路徑220或320執行內部DQ終止。記憶體系統100可包括作為由記憶體系統100的外部裝置存取的目標記憶體模組的第一記憶體模組110、以及作為不由所述外部裝置存取的非目標記憶體模組的第二記憶體模組120。在內部操作模式IOP期間，第二記憶體模組120可對內部資料路徑220或320執行內部DQ終止，其中藉由內部操作模式IOP利用第二記憶體模組120的內部資料路徑220或320執行內部資料通訊。

儘管已參考本發明概念的示例性實施例特別示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其作出各種形式及細節上的變化。

11、21:第一ODT電路

12、22:第二ODT電路

100:記憶體系統

105:中央處理單元

110:第一記憶體模組

111、121:非揮發性記憶體(NVM)晶片

112、122:動態隨機存取記憶體(DRAM)晶片

113、123:資料緩衝器

114、124:控制器

120:第二記憶體模組

130:記憶體匯流排

132:CA匯流排

134:資料匯流排

CS1:第一晶片選擇訊號

CS2:第二晶片選擇訊號

DB:資料庫

DIMM1:目標記憶體模組

DIMM2:非目標記憶體模組

DQ:資料

I/O:寫入資料

OCS1:第一ODT控制訊號

OCS2:第二ODT控制訊號

ODT1:第一ODT電路

ODT2:第二ODT電路

Claims (20)

1. 一種非揮發性雙直插記憶體模組(NVDIMM)，包括：非揮發性記憶體(NVM)裝置；動態隨機存取記憶體(DRAM)裝置，通過所述非揮發性雙直插記憶體模組中的內部資料路徑耦接至所述非揮發性記憶體裝置；資料緩衝器，耦接在資料匯流排以及所述內部資料路徑之間，所述資料緩衝器具有連接到所述內部資料路徑的晶粒上終止(ODT)電路；以及控制器，被配置成控制內部操作模式，在所述內部操作模式中，所述非揮發性雙直插記憶體模組執行所述動態隨機存取記憶體裝置與所述非揮發性記憶體裝置之間的資料通訊。
2. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述控制器經配置以使用所述動態隨機存取記憶體裝置以作為所述非揮發性記憶體裝置的快取記憶體。
3. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述資料緩衝器被配置成當內部資料移動被執行於所述動態隨機存取記憶體裝置與所述非揮發性記憶體裝置之間時，在所述內部資料路徑上提供資料(DQ)終止。
4. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述非揮發性記憶體裝置、所述控制器以及所述資料緩衝器經配置以實作為單個晶片。
5. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述控制器經配置以基於第一晶片選擇訊號選擇所述非揮發性記憶體裝置並且基於第二晶片選擇訊號選擇所述動態隨機存取記憶體裝置。
6. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述資料緩衝器包含連接到所述內部資料路徑的第一晶粒上終止(ODT)電路，所述第一晶粒上終止電路經配置以於所述內部操作模式期間在所述內部資料路徑上執行內部資料(DQ)終止，所述資料緩衝器包含連接到所述資料匯流排的第二晶粒上終止(ODT)電路，所述第二晶粒上終止電路經配置以在所述資料匯流排上執行資料(DQ)終止。
7. 如申請專利範圍第6項所述的非揮發性雙直插記憶體模組，其中所述控制器經配置以控制所述第一晶粒上終止電路因應於第一晶粒上終止控制訊號執行所述內部資料(DQ)終止並且控制所述第二晶粒上終止電路因應於第二晶粒上終止控制訊號執行所述資料(DQ)終止。
8. 如申請專利範圍第6項所述的非揮發性雙直插記憶體模組，其中所述第二晶粒上終止電路在所述內部操作模式期間在所述資料匯流排上執行所述資料(DQ)終止。
9. 如申請專利範圍第6項所述的非揮發性雙直插記憶體模組，其中所述資料緩衝器在所述內部操作模式期間斷開所述資料匯流排與所述內部資料路徑。
10. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述非揮發性記憶體裝置為相變隨機存取記憶體。
11. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述控制器包含快閃轉換層(FTL)以及映射表。
12. 如申請專利範圍第1項所述的非揮發性雙直插記憶體模組，其中所述非揮發性雙直插記憶體模組包含於資料中心中。
13. 一種在非揮發性雙直插記憶體模組(NVDIMM)中操作的方法，其中所述非揮發性雙直插記憶體模組包含非揮發性記憶體(NVM)裝置以及動態隨機存取記憶體(DRAM)裝置，所述方法包括：執行內部操作模式，在所述內部操作模式中，所述非揮發性雙直插記憶體模組通過所述非揮發性雙直插記憶體模組的內部資料路徑執行所述動態隨機存取記憶體裝置與所述非揮發性記憶體裝置之間的資料通訊；以及在所述內部操作模式期間在所述內部資料路徑上執行內部資料(DQ)終止。
14. 如申請專利範圍第13項所述的方法，其中所述執行所述內部操作模式包括當所述非揮發性雙直插記憶體模組為非目標記憶體模組時執行所述內部操作模式。
15. 如申請專利範圍第13項所述的方法，其中所述執行所述內部操作模式更包括：向所述非揮發性雙直插記憶體模組外部的主機傳送請求； 由所述主機接受所述請求；自所述主機接收內部操作模式進入命令以進入所述內部操作模式；以及自所述主機接收內部操作模式退出命令以結束所述內部操作模式。
16. 如申請專利範圍第15項所述的方法，其中所述資料通訊因應於對所述動態隨機存取記憶體裝置的第一和第二讀取命令而被執行，以及所述內部資料(DQ)終止的執行包括每當所述動態隨機存取記憶體裝置的第一和第二讀取資料分別在對應於所述第一和第二讀取命令的所述內部資料路徑上被傳送時執行所述內部資料(DQ)終止。
17. 如申請專利範圍第15項所述的方法，其中所述資料通訊因應於對所述非揮發性記憶體裝置的第一和第二讀取命令而被執行，以及所述內部資料(DQ)終止的執行包括每當所述非揮發性記憶體裝置的第一和第二讀取資料分別在對應於所述第一和第二讀取命令的所述內部資料路徑上被傳送時執行所述內部資料(DQ)終止。
18. 一種記憶體系統，包括：第一非揮發性雙直插記憶體模組(NVDIMM)，耦接至資料匯流排，所述第一非揮發性雙直插記憶體模組為控制所述記憶體 系統的主機可存取的目標記憶體模組；以及第二非揮發性雙直插記憶體模組，耦接至所述資料匯流排，所述第二非揮發性雙直插記憶體模組為所述主機不存取的非目標記憶體模組，其中所述第一非揮發性雙直插記憶體模組經配置以通過所述資料匯流排執行與所述主機的資料通訊，所述第二非揮發性雙直插記憶體模組經配置以通過所述第二非揮發性雙直插記憶體模組的內部資料路徑執行內部操作模式，並且在所述內部操作模式期間在所述內部資料路徑上執行內部資料(DQ)終止，以及所述第一非揮發性雙直插記憶體模組的所述資料通訊以及所述第二非揮發性雙直插記憶體模組的所述內部操作模式同時被選擇性地執行。
19. 如申請專利範圍第18項所述的記憶體系統，其中所述第二非揮發性雙直插記憶體模組在所述內部操作模式期間在所述資料匯流排上執行資料(DQ)終止。
20. 如申請專利範圍第18項所述的記憶體系統，其中所述第二非揮發性雙直插記憶體模組因應於來自所述主機的內部操作模式進入命令而進入所述內部操作模式，並且因應於來自所述主機的內部操作模式退出命令而結束所述內部操作模式。

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