KR20170075103A - 온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법 - Google Patents

온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 모듈은 제 1 메모리 장치, 제 2 메모리 장치를 포함할 수 있다. 제 1 메모리 장치는 신호 경로의 임피던스 매칭을 위한 제 1 온 다이 터미네이션(On-Die Termination) 회로를 포함할 수 있다. 제 2 메모리 장치는 제 1 메모리 장치와 신호 경로를 공유하고, 신호 경로의 임피던스 매칭을 위한 제 2 온 다이 터미네이션 회로를 포함할 수 있다. 신호 경로는 호스트로부터 제공되는 커맨드 또는 어드레스 신호 경로에 대응될 수 있다. 제 1 온 다이 터미네이션 회로 및 제 2 온 다이 터미네이션 회로는 호스트의 제어에 따라 각각 독립적으로 제어될 수 있다.

Description

온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법{MEMORY MODULE COMPRISING ON-DIE TERMINATION CIRCUIT AND CONTROL METHOD THEREOF}
본 발명은 반도체 메모리 시스템에 관한 것으로, 보다 상세하게는 온 다이 터미네이션 회로를 포함하는 메모리 모듈의 온 다이 터미네이션 제어 방법에 관한 것이다.
반도체 메모리 시스템의 전송 선로를 따라 전송되는 데이터 신호는 전송 선로의 종단에서 반사될 수 있다. 반사된 데이터 신호는 노이즈(Noise)가 되어 원래의 데이터 신호에 영향을 주고 데이터 신호의 품질을 떨어뜨린다. 데이터 신호의 반사를 방지하기 위해 전송 선로의 종단에 터미네이션 저항(Termination Resistance)이 연결된다.
터미네이션 저항은 메모리 시스템의 내부와 외부의 임피던스를 매칭(Matching)하여 데이터 신호의 반사를 줄이고 데이터 신호의 품질 저하를 방지하기 위한 구성 요소이다. 터미네이션 저항을 포함하는 터미네이션 회로는 빠른 작동 속도를 갖는 DRAM(Dynamic Random Access Memory)에서 주로 사용된다. 근래에는 DRAM 사이의 신호 간섭을 막기 위해 DRAM의 내부에 터미네이션 저항을 연결하는 온 다이 터미네이션(On-Die Termination) 기술이 사용된다.
DRAM이 DDR3 SDRAM(Double Data Rate 3 Synchronous DRAM) 규격에서 1000MHz 이상의 매우 빠른 작동 속도를 가지게 되면서, 더 높은 신호 품질과 안정성이 요구된다. 터미네이션 저항 값이 제조 공정, 전원 전압, 및 작동 온도의 변화에 따라 변동되어 임피던스 매칭이 이루어지지 않으면, 데이터 신호의 빠른 전송이 어려워지고 데이터가 왜곡된다.
그런데, 복수의 DRAM들 각각은 각각의 장착된 위치에 따라 신호의 전송 특성이 다르다. 따라서, 이러한 환경적 요인들이 정확히 보정되는 경우에 메모리 시스템 내에서의 임피던스 매칭이 제대로 이루어질 수 있다.
본 발명의 목적은 상술한 문제를 해결하기 위한 것으로, 복수의 메모리 장치 각각에 대해 다르게 제어되는 온 다이 터미네이션 회로를 포함하는 메모리 모듈을 제공하는데 있다. 또한, 다른 목적으로는 상술한 온 다이 터미네이션의 제어 방법을 제공하는데에 있다.
본 발명의 실시 예에 따른 메모리 모듈은 제 1 메모리 장치, 제 2 메모리 장치를 포함할 수 있다. 제 1 메모리 장치는 신호 경로의 임피던스 매칭을 위한 제 1 온 다이 터미네이션(On-Die Termination) 회로를 포함할 수 있다. 제 2 메모리 장치는 제 1 메모리 장치와 신호 경로를 공유하고, 신호 경로의 임피던스 매칭을 위한 제 2 온 다이 터미네이션 회로를 포함할 수 있다. 신호 경로는 호스트로부터 제공되는 커맨드 또는 어드레스 신호 경로에 대응될 수 있다. 제 1 온 다이 터미네이션 회로 및 제 2 온 다이 터미네이션 회로는 호스트의 제어에 따라 각각 독립적으로 제어될 수 있다.
본 발명의 실시 예에 따른 복수의 메모리 장치를 포함하는 메모리 모듈의 온 다이 터미네이션 제어 방법은 복수의 메모리 장치 중 하나의 메모리 장치를 선택하는 단계, 선택된 메모리 장치의 출력 품질을 평가하는 단계 및 평가 결과에 따라 선택된 메모리 장치에 대한 온 다이 터미네이션 회로의 사용 여부를 결정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 복수의 메모리 장치 각각에 대해 온 다이 터미네이션 회로가 개별적으로 제어될 수 있다. 따라서, 설계적으로 신호 전송 특성이 취약한 위치에 있는 메모리 장치의 신호 전송 품질을 개선할 수 있다. 즉, 복수의 메모리 장치를 포함하는 메모리 모듈의 신호 전송 품질을 개선할 수 있다.
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 블록도이다.
도 2는 도 1에 도시된 ODT_CA 회로의 제어 코드를 생성하는 방법을 보여주는 순서도이다.
도 3 내지 도 4는 도 2에 도시된 S120 단계를 예시적으로 보여주는 순서도이다.
도 5는 도 1에 도시된 ODT_CA 회로와 입력 버퍼 간의 연결 관계를 보여주는 블록도이다.
도 6 내지 도 8은 도 1에 도시된 ODT_CA 회로를 예시적으로 보여주는 회로도이다.
도 9 내지 도 11은 도 1에 도시된 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 12는 본 발명에 따른 메모리 모듈이 적용된 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 13은 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 호스트(110) 및 메모리 모듈(120)을 포함할 수 있다.
호스트(110)는 레지스터(111)를 포함할 수 있다. 호스트(110)는 복수의 메모리 장치(121~123)와 연결된다. 또한, 호스트(110)는 복수의 메모리 장치(121~123)와 ODT_DQ 회로(121_1~123_1)를 통하여 데이터 신호를 교환한다. 호스트(110)는 ODT_CA 회로(121_2~123_2)를 통하여 어드레스 또는 커맨드 신호를 복수의 메모리 장치(121_123)에 제공한다. 그리고 호스트(110)는 레지스터(111)와 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 교환한다.
레지스터(111)는 호스트(110) 및 메모리 모듈(120)과 연결된다. 레지스터(111)는 호스트(110)에 의해 결정되는 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 저장한다. 또한, 호스트(110)가 복수의 메모리 장치(121~123)에 신호를 제공하는 경우에 레지스터(111)는 호스트(110)에게 제어 코드(TERM)를 제공한다.
예시적으로, 레지스터(111)는 메모리 모듈(120) 내에 복수의 메모리 장치(121~123)와 구별된 전자 장치로 구현될 수 있다. 혹은, 레지스터(111)는 복수의 메모리 장치(121~123) 각각의 내부에 집적된 형태로서 구현될 수 있다.
메모리 모듈(120)은 복수의 메모리 장치(121~123)를 포함할 수 있다. 메모리 모듈(120)은 레지스터(111)와 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 교환한다. 메모리 모듈(120)은 다양한 구조를 가질 수 있다. 이는 도 9 내지 도 11을 참조하여 설명될 것이다.
복수의 메모리 장치(121~123) 각각은 동적 랜덤 접근 메모리(Dynamic random access memory, DRAM) 및 정적 랜덤 접근 메모리(Static random access memory, SRAM)를 포함하는 휘발성 메모리나, 불휘발성 메모리를 포함할 수 있다.
휘발성 메모리는 DRAM(Dynamic random access memory), SRAM(Static random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM을 포함할 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(Flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
복수의 메모리 장치(121~123) 각각은 ODT_DQ 회로(121_1~123_1), ODT_CA 회로(121_2~123_2) 및 입력 버퍼(121_3~123_3)를 포함할 수 있다. 이하에서 설명의 편의를 위해 복수의 메모리 장치(121~123) 중 하나의 메모리 장치(121)를 선택하여 설명하도록 한다. 다만, 설명되는 모든 특성, 동작 방법 및 구조들은 다른 메모리 장치들(122,123)에 적용될 수 있다.
일반적으로 신호의 반사를 방지하고 신호의 특성을 개선하기 위해 전송 선로의 종단에 터미네이션 저항(Termination Resistance)이 연결될 수 있다. ODT_DQ 회로(121_1) 및 ODT_CA 회로(121_2)는 상술한 터미네이션 저항의 일종으로 메모리 장치(121) 내에 집적된 형태의 터미네이션 저항이다. 즉, ODT_DQ 회로(121_1) 및 ODT_CA 회로(121_2)는 메모리 장치(121)의 ODT 회로이다.
ODT_DQ 회로(121_1)는 호스트(110) 및 메모리 장치(121)의 입력 버퍼(121_3)와 연결된다. ODT_DQ 회로(121_1)는 호스트(110)와 데이터 교환 시 전송 선로와의 임피던스 매칭을 통해 신호 특성을 개선한다.
ODT_CA 회로(121_2)는 호스트(110) 및 입력 버퍼(121_3)와 연결된다. ODT_CA 회로(121_2)는 호스트(110)로부터 어드레스 또는 커맨드 신호를 제공받는 경우 전송 선로와의 임피던스 매칭을 통해 신호 특성을 개선한다. ODT_CA 회로(121_2)는 호스트(110)가 메모리 장치(121)에 신호를 제공하는 경우, 제어 코드(TERM)에 의하여 제어된다. ODT_CA 회로(121_2)는 신호 전송 방식에 따라 다양한 구조를 가질 수 있다. ODT_CA 회로(121_2)의 구체적인 구조는 도 5 내지 도 8을 통하여 자세히 설명될 것이다. 예시적으로, ODT_CA 회로(121_2)는 메모리 모듈(120) 내에 메모리 장치(121)와 구별된 소자 형태로서 구현될 수 있다. 입력 버퍼(121_3)는 호스트(110)로부터 수신된 데이터, 어드레스 및 커맨드 신호의 크기를 증폭시켜 메모리 장치(121) 내부로 전달한다.
상술한 메모리 시스템(100)의 동작은 다음과 같다. 먼저, 호스트(110)는 복수의 메모리 장치(121~123) 각각에 대한 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 결정한다. 호스트(110)는 제어 코드(TERM)를 레지스터(111)에 저장한다. 제어 코드(TERM)를 생성하는 방법은 도 2 내지 도 4를 참조하여 자세히 설명될 것이다. 제어 코드(TERM)의 생성 및 저장이 완료되면, 호스트(110)는 쓰기(Write) 동작 또는 읽기(Read) 동작을 수행한다. 예를 들어, 상술한 동작의 수행을 위해 호스트(110)가 복수의 메모리 장치(121~123) 중 하나의 메모리 장치(121)를 선택한다고 가정한다.
쓰기(Write) 동작의 경우, 먼저 호스트(110)는 클록과 함께 액티브(Active) 커맨드 및 로우(Row) 어드레스를 선택된 메모리 장치(121)에 제공한다. 이 경우, 호스트(110)는 액티브 커맨드에 동기하여 레지스터(111)로부터 메모리 장치(121)에 대한 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)을 제공받는다. 이 후 호스트(110)는 제어 코드(TERM)에 의해 ODT_CA 회로(121_2~123_2)의 사용 여부를 결정한다. ODT_CA 회로(121_2~123_2)의 사용이 결정되면, 호스트(110)는 ODT_CA 회로(121_2~123_2)를 턴 온한다. 기준 시간 후, 호스트(110)는 클록과 함께 쓰기 커맨드 및 컬럼(Column) 어드레스 정보를 메모리 장치(121)에 제공한다. 기준 시간 후에 ODT_CA 회로(121_2~123_2)는 턴 오프 된다. 다음으로 기준 시간 후에 호스트(110)는 ODT_DQ 회로(121_1)를 턴 온한다. 이후 호스트(110)는 메모리 장치(121)에 데이터를 제공한다. 메모리 장치(121)는 제공된 데이터를 정해진 주소의 메모리 영역에 기입한다.
읽기(Read) 동작의 경우, 호스트(110)는 클록과 함께 액티브 커맨드 및 로우 어드레스 정보를 메모리 장치(121)에 제공한다. 상술한 쓰기 동작과 동일한 과정에 의하여 호스트(110)는 ODT_CA 회로(121_2~123_2)를 턴 온 한다. 기준 시간 후, 호스트(110)는 클록과 함께 읽기 커맨드 및 컬럼 어드레스를 메모리 장치(121)에 제공한다. 다음으로 기준 시간 후에 호스트(110)는 ODT_CA 회로(121_2~123_2)를 턴 오프한다. 마지막으로, 기준 시간 후에 메모리 장치(121)는 요청받은 데이터를 호스트(110)에 제공한다. 즉, 읽기 동작의 경우 ODT_DQ 회로(121_1)는 동작하지 않는다.
도 2는 도 1에 도시된 ODT_CA 회로의 제어 코드를 생성하는 방법을 보여주는 순서도이다. 각 단계는 도 1의 블록도를 참조하여 설명될 것이다. 도 2를 참조하면, 호스트(110)는 복수의 메모리 장치(121~123) 각각에 대한 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 생성할 수 있다.
S110 단계에서, 호스트(110)는 복수의 메모리 장치(121~123) 중 하나의 메모리 장치(121)를 선택한다. 예를 들어, 선택되는 하나의 메모리 장치(121)는 두 가지 방법으로 결정될 수 있다. 먼저, 메모리 모듈(120)의 복수의 메모리 장치(121~123) 전부에 대하여 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 얻는 경우를 가정한다. 이 경우에 호스트(110)는 순서에 관계 없이 복수의 메모리 장치(121) 중 어느 하나를 선택할 수 있다. 즉, 결과적으로 단순히 복수의 메모리 장치(121~123) 모두에 대하여 선택 동작이 완료되면 된다. 따라서 선택 순서에 제약이 존재하지 않는다. 다만, 동작의 효율을 위하여 호스트(110)로부터 위치한 순서대로 하나의 메모리 장치(121)가 선택될 수 있다.
반면에, 호스트(110)는 기 정해진 메모리 장치(121)에 대하여만 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 얻을 수 있다. 일반적으로 메모리 모듈(120)의 신호 품질 저하는 해당 메모리 모듈(120) 내의 소수의 메모리 장치(121)에 기인한다. 이는 해당 메모리 장치(121)의 장착된 위치에 의존한다. 따라서 신호 전송 품질을 저하시키는 메모리 장치(121)에 대하여 메모리 모듈(120)의 설계 전에 예측이 가능하다. 즉, 호스트(110)는 전송 품질의 저하가 예상되는 메모리 장치(121)의 ODT_CA 회로(121_2~123_2)에 대하여만 제어 코드(TERM)를 생성할 수 있다. 이로 인해 메모리 모듈(120) 내의 신호 전송 품질을 저하시키는데에 주된 역할을 하는 특정 메모리 장치(121)의 품질을 개선시킬 수 있다. 결과적으로 효율적인 메모리 모듈(120)의 신호 전송 품질 관리가 가능하다. 예시적으로, 이 경우에 호스트(110)는 복수의 메모리 장치(121~123)의 위치 정보를 이용하여 하나의 메모리 장치(121)를 선택할 수 있다.
S120 단계에서, 복수의 메모리 장치(121~123) 중 선택된 하나의 메모리 장치(121)에 대하여 ODT_CA 회로(121_2~123_2)의 사용 여부를 결정한다. 사용 여부의 결정은 메모리 장치(121)의 출력 품질을 기준으로 결정된다. 이는 도 3 및 도 4를 통하여 자세히 설명될 것이다. ODT_CA 회로(121_2~123_2)의 사용 여부가 결정되면, 호스트(110)는 이를 제어 코드(TERM)(로직 '1' 혹은 로직 '0')로 변환한다.
S130 단계에서, 호스트(110)는 상술한 단계에 의해 결정된 제어 코드(TERM)를 레지스터(111)에 저장한다. 이후 호스트(110)는 쓰기 동작 또는 읽기 동작 수행 시, 레지스터(111)로부터 제어 코드(TERM)를 제공받아 ODT_CA 회로(121_2~123_2)의 동작을 제어한다.
상술한 바와 같이 호스트(110)는 복수의 메모리 장치(121~123) 모두에 대하여 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 얻을 수 있다. 이 경우, S110 내지 S130의 단계는 선택되지 않은 메모리 장치(122,123)에 대하여 다시 수행된다.예시적으로, 상술한 S110 내지 S130의 단계는 메모리 모듈(120)의 부팅 시퀀스 중에 수행될 수 있다. 또는 상술한 S110 내지 S130의 단계는 호스트(110)의 태그 신호에 동기하여 수행될 수 있다.
도 3 내지 도 4는 도 2에 도시된 S120 단계를 예시적으로 보여주는 순서도이다.
도 3을 참조하면, 선택된 메모리 장치(121)에 대하여 최적의 전송 특성을 갖도록 ODT_CA 회로(121_2~123_2)들의 제어 코드(TERM)를 얻을 수 있다.
S121 단계에서, 출력 품질을 평가하기 위하여 호스트(110)는 S110 단계에서 선택된 메모리 장치(121)에 테스트 패턴을 요청한다. 메모리 장치(121)는 요청을 수신하여 테스트 패턴을 준비한다.
S122 단계에서, 메모리 장치(121)는 요청받은 평가 패턴을 호스트(110)에 제공한다. 제공되는 평가 패턴은 전송 선로를 통하여 호스트(110)에 전달된다. 평가 패턴의 신호 품질은 선택된 메모리 장치(121)의 위치에 따라 달라지는 전송 선로의 길이, 임피던스, 반사파 등에 의해 열화 정도가 달라진다.
S123 단계에서, 호스트(110)는 제공받은 테스트 패턴의 신호 품질을 기준 품질과 비교한다. 예를 들어, 테스트 패턴의 신호 품질 평가 방식은 RMT(Rank Margin Tool)값을 이용한 평가 방식일 수 있다. 측정된 신호 품질 값이 기준 품질을 만족하지 못한 경우(No 방향), 호스트(110)는 ODT_CA 회로(121_2~123_2)에 접근한다(S124).
S124 단계에서, 호스트(110)는 ODT_CA(121_2~123_2)의 세팅을 변경한다. 먼저, 호스트(110)는 첫 번째 ODT_CA 회로(121_2)에 턴 온 커맨드를 제공한다. 이 경우, 첫 번째로 선택되는 ODT_CA 회로(121_2)는 복수의 ODT_CA 회로(121_2~123_2) 중 하나일 것이다. 다만, 신호 품질 향상의 효율을 위하여 먼저 선택되는 ODT_CA 회로(121_2)는 S110 단계에서 선택된 메모리 장치(121)에 가장 가까운 ODT_CA회로(121_2)일 수 있다. 이는 ODT_CA 회로(121_2~123_2)가 선택된 메모리 장치(121)에 가까울수록 전송 선로와의 임피던스 매칭이 잘 이루어져 반사파 제거 효율이 높기 때문이다. ODT_CA 회로(121_2)가 선택이 된 후, 호스트(110)는 선택된 ODT_CA 회로(121_2)를 턴 온한다. 이후의 단계부터 ODT_CA 회로(121_2)는 호스트(110)가 메모리 장치(121)에 제공하는 신호에 동기하여 동작하게 된다.
이후의 절차는 상술한 S121~S124 단계와 동일하다. 첫 번째 ODT_CA 회로(121_2)가 세팅된 후 호스트(110)는 메모리 장치(121)에 동일한 테스트 패턴을 요청한다(S121). 이후 메모리 장치(121)는 호스트(110)에 테스트 패턴을 제공한다(S122). 호스트(110)는 제공받은 테스트 패턴의 신호 품질을 기준 품질과 비교한다(S123). 다시 신호 품질이 기준 품질을 만족하지 못하는 경우(No 방향), 호스트(110)는 두 번째 CA_ODT 회로(122_2)에 턴 온 신호를 제공한다(S124). 다음으로 두 번째 ODT_CA 회로(122_2)는 세팅 신호를 호스트(110)에 제공한다(S125). 이 경우, 선택되는 두 번째 ODT_CA 회로(122_2)는 첫 번째 ODT_CA 회로(121_2)에 인접한 ODT_CA 회로(122_2)일 수 있다. 이후 호스트(110)는 상술한 S121~S124 단계를 메모리 장치(121)의 신호 품질이 기준 품질을 만족하는 시점까지 반복한다. S123 단계에서 메모리 장치(121)가 신호 품질 평가를 통과하는 경우(Yes 방향), 호스트(110)는 S125 단계를 진행한다.
S125 단계에서, 호스트(110)는 ODT_CA 회로(121_2~123_2)의 제어 코드(TERM)를 생성한다. 호스트(110)는 선택된 메모리 장치(121)가 신호 품질 테스트를 통과하는 경우의 ODT_CA 회로(121_2~123_2)의 세팅 정보를 제어 코드(TERM)로 변환한다. 이후 생성된 제어 코드(TERM)는 레지스터(111)에 저장된다(S130).
도 4를 참조하면, 선택된 메모리 장치(121)에 대한 단일 ODT_CA 회로(121_2)의 제어 코드(TERM)를 얻을 수 있다. 도 3과 비교하면 S121 단계 내지 S125 단계의 동작은 동일하다. 다만, 도 4의 경우 호스트(110)는 선택된 메모리 장치(121)의 신호 품질 평가를 한 번만 수행한다는 점에서 차이가 있다.
먼저, 호스트(110)는 선택된 메모리 장치(121)로부터 테스트 패턴을 제공받는다(S121, S122). 호스트(110)는 신호 품질 평가를 수행한다(S123). 해당 평가 결과 값이 기준 품질 이하인 경우(No 방향), 호스트(110)는 ODT_CA 회로(121_2)의 세팅을 변경한다. 즉, 호스트(110)는 선택된 메모리 장치(121)에 가장 가까운 ODT_CA 회로(121_2)에 턴 온 명령을 제공한다(S124). 이후 호스트(110)는 해당 ODT_CA 회로(121_2)에 대한 제어 코드(TERM)를 생성한다(S125). 만약 S123 단계에서 해당 결과 값이 기준 품질 이상인 경우(Yes 방향), 호스트(110)는 ODT_CA 회로(121_2)에 대한 세팅을 변경하지 않는다. 이후 호스트(110)는 해당 ODT_CA 회로(121_2)에 대한 제어 코드(TERM)를 생성한다(S125).
도 3과 비교하는 경우, 도 4의 방법은 복수의 메모리 장치(121~123) 각각에 대하여 복수의 ODT_CA 회로(121_2~123_2)의 사용 여부를 결정하는 것이 아니므로 제어 코드를 얻는 과정에서 시간이 단축될 수 있다. 또한, 개별 메모리 장치(121)에 대하여 하나의 ODT_CA 회로(121_2)의 사용 여부만을 제어 코드로 할당하면 되므로 사용되는 레지스터(111)의 크기가 줄어든다.
도 5는 도 1에 도시된 ODT_CA 회로와 입력 버퍼 간의 연결 관계를 보여주는 블록도이다. 도 5를 참조하면, ODT_CA 회로(121_2)는 두 개의 단자(ADD/CMD, TERM) 및 입력 버퍼(121_3)와 연결된다. ODT_CA 회로(121_2)는 호스트(110)로부터 어드레스 신호 또는 커맨드 신호를 제공받는 경우 제어 코드(TERM)에 동기하여 동작한다. 제어 코드(TERM)는 호스트(110)의 명령에 동기되어 레지스터(111)로부터 ODT_CA 회로(121_2)에 제공된다.
도 6 내지 도 8은 도 1에 도시된 ODT_CA 회로를 예시적으로 보여주는 회로도이다. 회로의 동작은 도 1 및 도 5의 블록도를 참조하여 설명될 것이다.
도 6을 참조하면, ODT_CA 회로(121_2)는 CTT(Center Tap Termination) 형식의 구조를 가질 수 있다. CTT형 ODT_CA 회로(121_2a)는 복수의 터미네이션 저항(R1, R2)과 복수의 스위치(SW1, SW2)를 포함할 수 있다. 제 1 스위치(SW1)의 일 단은 전원 전압에 연결된다. 제 1 스위치(SW1)의 타 단은 제 1 터미네이션 저항(R1)의 일 단에 연결된다. 제 2 스위치(SW2)의 일 단은 접지 전압에 연결된다. 제 2 스위치(SW2)의 타 단은 제 2 터미네이션 저항(R2)의 일 단에 연결된다. 제 1 제 1 터미네이션 저항(R1)은 제 1 스위치(SW1)와 입력 버퍼(121_3)의 입력단 사이에 연결된다. 제 2 터미네이션 저항(R2)은 제 2 스위치(SW2)와 입력 버퍼(121_3)의 입력단 사이에 연결된다.
CTT형 ODT_CA 회로(121_2a)의 동작은 다음과 같다. 먼저, 입력 단자(ADD/CMD)를 통해 신호(ADD/CMD)가 입력 버퍼(121_3)로 제공되는 경우에 CTT형 ODT_CA 회로(121_2a)는 레지스터(111)로부터 제어 코드(TERM)를 제공받는다. 제 1 및 제 2 스위치(SW1, SW2)는 제어 코드(TERM)에 응답하여 스위칭된다. 스위칭 결과에 따라 제 1 및 제 2 터미네이션 저항(R1, R2)이 입력 버퍼(121_3)의 입력 단에 연결되거나 연결되지 않는다.
도 7을 참조하면, ODT_CA 회로(121_2)는 POD(Pseudo Open Drain) 형식의 구조를 가질 수 있다. POD형 ODT_CA 회로(121_2b)는 전원 전압과 입력 버퍼(121_3)의 입력단 사이에 연결되는 스위치(SW1) 및 터미네이션 저항(R1)을 포함할 수 있다. 도 6의 CTT형 ODT_CA 회로(121_2a)와 비교하면, POD형 ODT_CA 회로(121_2b)는 스위치(SW1)와 터미네이션 저항(R1)이 전원 전압부에 하나씩만 존재한다는 점에서 차이가 있다. 다만, 회로의 동작은 도 6의 CTT형 ODT_CA 회로(121_2a)와 동일하므로 이에 대한 설명은 생략한다.
입력 버퍼(121_3)가 입력 신호(ADD/CMD)와 기준 신호(미도시)를 수신하는 차동 입력 방식을 갖는 경우, 터미네이션 방식에 따라 소정의 기준신호의 레벨은 서로 다른 값을 가질 수 있다. POD형 터미네이션 방식이 적용되는 경우, 신호(ADD/CMD)가 전달되는 전송 라인의 전압 레벨은 상대적으로 높은 값을 갖는다. 이에 따라 기준신호의 레벨 또한 상대적으로 높은 값(예컨대, 전원 전압과 전원 전압/2 사이의 전압 레벨)을 가질 수 있다.
도 8을 참조하면, ODT_CA 회로(121_2)는 LVSTL(Low Voltage Swing Terminated Logic) 형식의 구조를 가질 수 있다. LVSTL형 ODT_CA 회로(121_2c)는 접지 전압과 입력 버퍼(121_3) 사이에 연결되는 스위치(SW2)와 터미네이션 저항(R2)을 포함할 수 있다. 도 6의 CTT형 ODT_CA 회로(121_2a)와 비교하면, LVSTL형 ODT_CA 회로(121_2c)는 스위치(SW2)와 터미네이션 저항(R2)이 접지 전압부에 하나씩만 존재한다는 점에서 차이가 있다. 다만, 회로의 동작은 도 6의 CTT형 ODT_CA 회로(121_2a)와 동일하므로 이에 대한 설명은 생략한다. LVSTL형 터미네이션 방식이 적용되는 경우, 기준신호의 레벨은 상대적으로 낮은 값(예컨대, 전원 전압/2와 접지 전압 사이의 전압 레벨)을 가질 수 있다.
도 6 내지 도 8에 도시된 ODT_CA 회로(121_2a~121_2c)들은 전압신호(전원 전압 또는 전지 전압)와 입력 버퍼(121_3) 사이에 하나의 스위치 및 하나의 터미네이션 저항만을 포함하고 있다. 다만, 본 발명의 실시 예는 이에 국한되지 않는다. 예시적으로, 입력 신호(ADD/CMD)와 입력 버퍼(121_3) 사이에 복수의 스위치들 및 터미네이션 저항들이 병렬 연결된 형태로 구현될 수 있다. 따라서 ODT_CA 회로(121_2)의 등가 저항 값의 가변이 가능할 수 있다. 이 경우, 저항 값의 가변은 메모리 모듈(120) 혹은 호스트(110) 등의 외부 장치로부터 제어 신호를 수신하여 수행될 수 있다.
상술한 내용들은 설명의 편의를 위해 복수의 메모리 장치(121~123) 중 하나의 메모리 장치(121)를 선택하여 기술되었다. 다만, 설명되는 모든 특성, 동작 방법 및 구조들은 다른 메모리 장치(122,123)에 적용될 수 있다.
도 9 내지 도 11은 도 1에 도시된 메모리 모듈을 예시적으로 보여주는 블록도이다. 메모리 모듈(120)은 DIMM(Dual In-line Memory Module) 타입의 구조를 가질 수 있다. 또한, 메모리 모듈(120)은 목적에 따라 다양한 DIMM 구조를 가질 수 있다. 이하에서 자세히 설명될 것이다.
도 9를 참조하면, 도 1에 도시된 메모리 모듈(120)은 UDIMM(Unbuffered DIMM)의 형태를 갖는 A형 메모리 모듈(120a)일 수 있다. A형 메모리 모듈(120a)은 복수의 메모리 장치(121~123), ODT_DQ 회로(121_1~123_1), ODT_CA 회로(121_2~123_2) 및 입력 버퍼(121_3~123_3)를 포함할 수 있다.
UDIMM의 구조에서 호스트(110)가 복수의 메모리 장치(121~123)에 접근하는 경우, 호스트(110)는 복수의 메모리 장치(121~123)와 데이터, 클록 및 커맨드를 직접 교환한다. 이 경우, 복수의 메모리 장치(121~123) 각각은 개별적인 전송 선로를 통해 호스트(110)와 데이터를 교환한다. 반면, 복수의 메모리 장치(121~123)는 공유된 전송 선로를 통해 호스트(110)로부터 어드레스 또는 커맨드 신호를 제공받는다. 신호의 전송 방법이 다른 이유는 일반적으로 데이터 신호가 어드레스 또는 커맨드 신호에 비하여 전송 속도가 빠르기 때문이다. A형 메모리 모듈(120a)의 동작은 상술한 메모리 모듈(120)의 동작과 같다. 따라서 동작에 대한 설명은 생략한다.
도 10을 참조하면, 도 1에 도시된 메모리 모듈(120)은 RDIMM(Registered DIMM)의 형태를 갖는 B형 메모리 모듈(120b)일 수 있다. B형 메모리 모듈(120b)은 복수의 메모리 장치(121~123), ODT_DQ 회로(121_1~123_1), ODT_CA 회로(121_2~123_2), 입력 버퍼(121_3~123_3), 및 RCD(125, Register Clock Driver)를 포함할 수 있다. 복수의 메모리 장치(121~123)는 RCD(124)와 연결된다. RCD(124)는 호스트(110) 출력부의 로드를 줄이기 위해 호스트(110)로부터 복수의 메모리 장치(121~123)로 송신되는 어드레스 또는 커맨드의 버퍼 역할을 한다.
RDIMM의 구조에서 호스트(110)가 복수의 메모리 장치(121~123)에 접근하는 경우, 호스트(110)는 복수의 메모리 장치(121~123) 각각과 개별 전송 선로를 통하여 데이터를 직접 교환한다. 반면, 호스트(110)는 RCD(124)를 통하여 어드레스 또는 커맨드를 복수의 메모리 장치(121~123) 각각에 제공한다. 다만, 이 경우 어드레스 또는 커맨드는 공유된 전송 선로를 통해 복수의 메모리 장치(121~123) 각각에 제공된다. B형 메모리 모듈(120b)의 동작은 상술한 메모리 모듈(120)의 동작과 같다. 따라서 동작에 대한 설명은 생략한다.
도 11을 참조하면, 도 1에 도시된 메모리 모듈(120)은 LRDIMM(Load Reduced DIMM)의 형태를 갖는 C형 메모리 모듈(120c)일 수 있다. C형 메모리 모듈(120c)은 복수의 메모리 장치(121~123), ODT_DQ 회로(121_1~123_1), ODT_CA 회로(121_2~123_2), 입력 버퍼(121_3~123_3) 및 버퍼(125)를 포함할 수 있다. 복수의 메모리 장치(121~123)는 버퍼(125)와 연결된다. 버퍼(125)는 호스트(110) 출력부의 로드를 줄여주는 역할을 한다.
LRDIMM의 구조에서 호스트(110)가 복수의 메모리 장치(121~123)에 접근하는 경우, 호스트(110)는 버퍼(125)를 통하여 복수의 메모리 장치(121~123)와 데이터, 커맨드 및 어드레스를 간접적으로 교환한다. 다만, 호스트(110)는 복수의 메모리 장치(121~123) 각각과 개별 전송 선로를 통하여 데이터를 직접 교환한다. 반면, 어드레스 또는 커맨드는 공유된 전송 선로를 통해 복수의 메모리 장치(121~123)에 제공된다. C형 메모리 모듈(120c)의 동작은 상술한 제 메모리 모듈(120)의 동작과 같다. 따라서 동작에 대한 설명은 생략한다.
예시적으로, 상술된 A형 내지 C형 메모리 모듈(120a~120c) 내의 ODT_CA 회로(121_2~123_2)는 메모리 모듈(120) 내에 복수의 메모리(121~123)와 구별된 전자 장치로 구현될 수 있다.
도 12는 본 발명에 따른 메모리 모듈이 적용된 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 모듈(1000)은 모듈 컨트롤러(1100), 이종 메모리 장치(1200), 데이터 버퍼(1300), 및 직렬 프레즌스 검출 칩(1400)(SPD chip; Serial Presence Detect chip)을 포함할 수 있다.
모듈 컨트롤러(1100)는 호스트(미도시)로부터 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)에 응답하여 이종 메모리 장치(1200)를 제어할 수 있다.
이종 메모리 장치(1200)는 휘발성 메모리(1210), NVM 제어기(1220), 및 불휘발성 메모리(1230)를 포함한다. 휘발성 메모리(1210)는 모듈 컨트롤러(1100)로부터의 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 휘발성 메모리(1210)는 VM 커맨드/어드레스(CA_v)에 응답하여 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 데이터 및 태그(TAG)를 각각 출력할 수 있다. 휘발성 메모리(1210)는 VM 커맨드/어드레스(CA_v)에 따라 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 각각 수신된 데이터 및 태그를 기입할 수 있다.
예시적으로, 휘발성 메모리(1210)는 도 1 내지 도 8을 참조하여 설명된 ODT_CA 회로(121_2~123_2)을 포함하는 복수의 메모리 장치(121~123)일 수 있다. 또는, 휘발성 메모리(1210)은 도 1 내지 도 8을 참조하여 설명된 메모리 장치(121~123)의 동작 방법을 기반으로 동작할 수 있다.
NVM 제어기(1220)는 모듈 컨트롤러(1100)로부터의 NVM 커맨드/어드레스(CA_n)에 응답하여 동작할 수 있다. NVM 제어기(1220)는 불휘발성 메모리(1230)를 제어하기 위한 가비지 콜렉션, 웨어 레벨링, 어드레스 변환 등의 다양한 동작을 수행할 수 있다.
데이터 버퍼(1300)는 메모리 데이터 라인(MDQ)을 통해 데이터를 수신하고, 수신된 데이터를 데이터 라인(DQ)을 통해 호스트(미도시)로 제공할 수 있다. 또는 데이터 버퍼(1300)는 데이터 라인(DQ)을 통해 데이터를 수신하고, 수신된 데이터를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, 메모리 데이터 라인(MDQ)은 불휘발성 메모리 모듈(1000)에 포함된 구성 요소들(예를 들어, 휘발성 메모리, 불휘발성 메모리, 데이터 버퍼 등) 사이의 데이터 전송 경로일 수 있고, 데이터 라인(DQ)은 불휘발성 메모리 모듈(1000) 및 호스트(미도시) 사이의 데이터 전송 경로일 수 있다. 태그 데이터 라인(TDQ)은 태그(TAG)를 송수신하기 위한 전송 경로일 수 있다.
SPD(1400)는 프로그램 가능 읽기 전용 기억 장치(EEPROM; Electrically Erasable Programmable Read-Only Memory)일 수 있다. SPD(1400)는 불휘발성 메모리 모듈(1000)의 초기 정보 또는 장치 정보(DI)를 포함할 수 있다.
도 13은 본 발명에 따른 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 사용자 시스템(2000)은 호스트(2001) 및 복수의 메모리들(2110~2140)을 포함할 수 있다.
호스트(2001)는 메모리 컨트롤러(2002)를 포함할 수 있다. 메모리 컨트롤러(2002)는 버스(2003)를 통해 복수의 메모리 모듈들(2110~2140)과 통신할 수 있다. 예시적으로, 복수의 메모리 모듈들(2110~2140) 중 적어도 일부는 도 1 내지 도 11을 참조하여 설명된 메모리 모듈이거나 또는 도 1 내지 도 11을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다. 예시적으로, 복수의 메모리 모듈들(2110~2140) 중 적어도 일부는 불휘발성 메모리를 포함하고, 나머지 일부는 휘발성 메모리를 포함할 수 있다. 휘발성 메모리를 포함하는 메모리 모듈은 불휘발성 메모리를 포함하는 메모리 모듈의 캐시 메모리로서 사용될 수 있다.
본 발명은 여러 실시 예의 관점에서 설명되었으나, 이 기술분야의 숙련된 기술자는 본 발명이 설명된 실시 예에 제한되지 않으며, 첨부된 청구항의 진의 및 범위 내에서의 변형 및 변경과 함께 실행될 수 있다는 것을 인식할 것이다. 그러므로 설명은 제한적이지 않고 예시적인 것으로 간주되어야 한다.
100 : 메모리 시스템 110 : 호스트
111 : 레지스터
120, 120a, 120b, 120c, 2110, 2120, 2130, 2140 : 메모리 모듈
121, 122, 123 : 메모리 장치 121_1, 122_1, 123_1 : ODT_DQ
121_2, 121_2a, 121_2b, 121_2c 122_2, 123_2 : ODT_CA
121_3, 122_3, 123_3 : 입력 버퍼
1000 : 불휘발성 메모리 모듈 1100 : 모듈 컨트롤러
1200 : 이종 메모리 장치 1210 : 휘발성 메모리
1220 : NVM 제어기 1230 : 불휘발성 메모리
1300 : 데이터 버퍼 1400 : SPD
2000 : 사용자 시스템 2001 : 호스트
2002 : 메모리 컨트롤러 2003 : 버스

Claims (10)

  1. 신호 경로의 임피던스 매칭을 위한 제 1 온 다이 터미네이션(On-Die Termination) 회로를 포함하는 제 1 메모리 장치; 그리고
    상기 제 1 메모리 장치와 상기 신호 경로를 공유하고, 상기 신호 경로의 임피던스 매칭을 위한 제 2 온 다이 터미네이션 회로를 포함하는 제 2 메모리 장치를 포함하되,
    상기 신호 경로는 호스트로부터 제공되는 커맨드 또는 어드레스 신호 경로에 대응되고, 상기 제 1 온 다이 터미네이션 회로 및 상기 제 2 온 다이 터미네이션 회로는 상기 호스트의 제어에 따라 각각 독립적으로 제어되는 메모리 모듈.
  2. 제 1 항에 있어,
    상기 제 1 온 다이 터미네이션 회로는 제 1 제어 코드 또는 제 2 제어 코드에 의해 턴 온 또는 오프되고,
    상기 제 2 온 다이 터미네이션 회로는 상기 제 1 제어 코드 또는 상기 제 2 제어 코드에 의해 턴 온 또는 오프되되,
    상기 제 1 제어 코드는 상기 제 1 메모리 장치의 출력 품질에 따라 결정되고, 상기 제 2 제어 코드는 상기 제 2 메모리 장치의 출력 품질에 따라 결정되는 메모리 모듈.
  3. 제 2 항에 있어,
    상기 제 1 제어 코드 또는 상기 제 2 제어 코드를 저장하는 레지스터를 더 포함하는 메모리 모듈.
  4. 제 1 항에 있어,
    상기 제 1 온 다이 터미네이션 회로 또는 상기 제 2 온 다이 터미네이션 회로는 제 3 제어 신호에 의해 값의 조정이 가능한 가변 저항을 포함하되,
    상기 제 3 제어 신호는 상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 호스트 중 적어도 하나로부터 제공되는 메모리 모듈.
  5. 복수의 메모리 장치를 포함하는 메모리 모듈의 온 다이 터미네이션 제어 방법에 있어서:
    상기 복수의 메모리 장치 중 하나의 메모리 장치를 선택하는 단계;
    상기 선택된 메모리 장치의 출력 품질을 평가하는 단계; 그리고
    상기 평가 결과에 따라 상기 선택된 메모리 장치에 대한 온 다이 터미네이션 회로의 사용 여부를 결정하는 단계를 포함하는 온 다이 터미네이션 제어 방법.
  6. 제 5 항에 있어,
    상기 복수의 메모리 장치는 호스트와 연결되는 신호 경로를 공유하는 온 다이 터미네이션 제어 방법.
  7. 제 5 항에 있어,
    상기 선택하는 단계에서, 상기 메모리 모듈에서의 위치 정보에 의해 어느 하나의 메모리 장치를 선택하는 온 다이 터미네이션 제어 방법.
  8. 제 5 항에 있어,
    상기 결정된 온 다이 터미네이션 회로의 사용 여부에 따라 제어 코드를 생성하고, 상기 제어 코드를 저장하는 단계를 더 포함하는 온 다이 터미네이션 제어 방법.
  9. 제 8 항에 있어,
    상기 온 다이 터미네이션 회로는 상기 복수의 메모리 장치가 호스트에 의해 어드레스 또는 커맨드 신호를 제공받는 경우 상기 제어 코드에 의해 제어되는 온 다이 터미네이션 제어 방법.
  10. 제 5 항에 있어,
    상기 복수의 메모리 장치 중 하나의 메모리 장치를 선택하는 단계;
    상기 선택된 메모리 장치의 출력 품질을 평가하는 단계; 그리고
    상기 평가 결과에 따라 상기 선택된 메모리 장치에 대한 온 다이 터미네이션 회로의 사용 여부를 결정하는 단계를 포함하되,
    상기 선택하는 단계, 상기 평가하는 단계 및 상기 결정하는 단계는 상기 복수의 메모리 장치 각각에 대하여 개별적으로 수행되는 온 다이 터미네이션 제어 방법.
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