KR20150031400A - 고 대역폭 메모리 및 저 대역폭 메모리에 연결되는 응용 프로세서를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법 - Google Patents

고 대역폭 메모리 및 저 대역폭 메모리에 연결되는 응용 프로세서를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 시스템 온 칩은 복수의 채널을 통해 데이터를 전송하는 고 대역폭 메모리; 및 상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 채널을 통해 데이터를 전송하는 저 대역폭 메모리; 및 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작(channel interleaving operation)을 제어하는 응용 프로세서(AP)를 포함하되, 상기 응용 프로세서는 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 고 대역폭 영역(high bandwidth region)으로 사용한다. 상기 고 대역폭 메모리는 WideIO 메모리이고, 상기 저 대역폭 메모리는 LPDDRx 메모리이다.

Description

고 대역폭 메모리 및 저 대역폭 메모리에 연결되는 응용 프로세서를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법{SEMICONDUCTOR DEVICE INCLUDING APPLICATION PROCESSOR CONNECTING WITH HIGH BANDWIDTH MEMEORY AND LOW BANDWIDTH MEMORY, AND METHOD FOR CHANNEL INTERLEAVING THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 서로 다른 대역폭을 갖는 이종의 메모리를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법에 관한 것이다.
반도체 장치는 시스템 온 칩(SoC; system on chip)으로 구현되는 응용 프로세서(AP; application processor)를 포함할 수 있다. 예를 들면, 모바일 시스템(mobile system)은 모뎀(modem)과 응용 프로세서(Application Processor; AP) (혹은 멀티미디어 프로세서)를 포함할 수 있다. 이러한 반도체 장치는 각각의 프로세서를 구동하기 위해 하나 또는 그 이상의 메모리를 필요로 한다.
한편, 반도체 장치는 두 개 이상의 메모리를 통해 인터리빙 동작을 수행할 수 있다. 즉, 반도체 장치는 성능 향상을 위해 두 개 이상의 동종의 메모리(예를 들면, DRAM)을 번갈아 가며 액세스할 수 있다. 반도체 장치는 경우에 따라서는 서로 다른 종류의 메모리를 사용하는 경우도 있다. 예를 들면, 하나의 메모리는 빠른 데이터 전송 속도를 갖지만 낮은 메모리 사이즈를 가질 수 있고, 다른 메모리는 낮은 데이터 전송 속도를 갖지만 높은 메모리 사이즈를 가질 수 있다.
본 발명은 서로 다른 종류의 메모리 사이에 채널 인터리빙 동작을 수행함으로, 높은 데이터 전송 속도를 유지함과 아울러 메모리 사이즈를 높일 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 시스템 온 칩은 복수의 액세스 채널을 갖는 고 대역폭 메모리 장치; 및 상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 액세스 채널을 갖는 제 1 저 대역폭 메모리 장치; 및 상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 메모리 인터리빙 동작을 수행하는 인터리빙 유닛을 포함한다.
실시 예로서, 상기 인터리빙 유닛은 상기 고 대역폭 메모리 장치 및 상기 제 1 저 대역폭 메모리 장치와 통신하는 메모리 컨트롤러를 포함한다. 상기 제 1 저 대역폭 메모리 장치는 복수의 액세스 채널을 포함하고, 상기 인터리빙 유닛은 상기 고 대역폭 메모리 장치의 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리 장치의 복수의 액세스 채널들 사이에서 메모리 인터리빙 동작을 수행한다.
상기 인터리빙 유닛은 상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이의 메모리 인터리빙 동작을 관리하는 고 대역폭 채널 인터리버를 포함한다. 상기 인터리빙 유닛은 상기 고 대역폭 채널 인터리버에 의해 관리되는 상기 제 1 저 대역폭 메모리 장치의 적어도 하나의 액세스 채널이 아닌, 상기 제 1 저 대역폭 메모리 장치의 나머지 액세스 채널들 사이의 메모리 인터리빙 동작을 관리하는 저 대역폭 채널 인터리버를 더 포함한다.
상기 인터리빙 유닛은, 상기 고 대역폭 메모리 장치의 복수의 액세스 채널들 사이의 인터리빙 동작; 상기 제 1 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 사이의 인터리빙 동작; 및 상기 고 대역폭 메모리 장치의 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이의 인터리빙 동작 중 하나로 상기 시스템 온 칩의 동작 모드를 수행한다.
다른 실시 예로서, 상기 시스템 온 칩은 하나 또는 그 이상의 액세스 채널들을 포함하는 제 2 저 대역폭 메모리 장치를 더 포함하고, 상기 메모리 인터리빙 동작은 상기 고 대역폭 메모리 장치의 복수의 채널들, 상기 제 1 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나, 그리고 상기 제 2 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 수행된다.
또 다른 실시 예로서, 상기 고 대역폭 메모리 장치는 WideIO 메모리 장치이고, 상기 제 1 저 대역폭 메모리 장치는 LPDDR 메모리 장치이다. 상기 시스템 온 칩의 저전력 동작 모드 동안에, 상기 인터리빙 유닛은 상기 WideIO 메모리 장치의 복수의 채널들 사이에서 메모리 인터리빙 동작을 수행한다. 상기 시스템 온 칩의 고전력 동작 모드 동안에, 상기 인터리빙 유닛은 상기 WideIO 메모리 장치의 복수의 채널들 및 상기 LPDDR 메모리 장치의 하나 또는 그 이상의 채널들 중 적어도 하나의 채널 사이에서 메모리 인터리빙 동작을 수행한다.
또 다른 실시 예로서, 상기 고 대역폭 메모리 장치의 대역폭은 상기 고 대역폭 메모리 장치의 채널들의 수에 의해 균등하게(evenly) 나누어지고, 상기 고 대역폭 메모리 장치는 상기 균등하게 나누어진 대역폭을 갖는 각각의 액세스 채널을 통해 데이터 통신한다. 상기 제 1 저 대역폭 메모리 장치의 대역폭은 상기 제 1 저 대역폭 메모리 장치의 채널들의 수에 의해 균등하게(evenly) 나누어지고, 상기 제 1 저 대역폭 메모리 장치의 균등하게 나누어진 대역폭이 상기 고 대역폭 메모리 장치의 균등하게 나누어진 대역폭보다 작은 경우에, 상기 인터리빙 유닛은 상기 제 1 저 대역폭 메모리 장치의 적어도 두 개의 액세스 채널을 사용하여 메모리 액세스 커맨드의 일부를 수행한다.
또 다른 실시 예로서, 상기 고 대역폭 메모리 장치는 하나의 칩으로 제조되고, 상기 인터리빙 유닛을 포함하는 응용 프로세서는 제 2 칩에 제조되고, 상기 제 1 및 제 2 칩은 TSV로 서로 연결된다. 상기 제 1 및 제 2 칩은 제 1 인쇄회로기판(PCB)에 마운트되고 제 1 칩 패키지 내에 집합적으로 패키지되는; 상기 제 1 저 대역폭 메모리 장치는 제 2 인쇄회로기판에 마운트된 제 3 칩에 제조되는; 상기 제 3 칩은 와이어링 배열(wiring arrangement)을 통해 상기 제 2 인쇄회로기판에 연결되는; 상기 제 3 칩과 상기 제 2 인쇄회로기판은 제 2 칩 패키지 내에 집합적으로 패키지되는; 그리고 상기 제 1 및 제 2 칩 패키지는 와이어링 배열을 통해 서로 연결된다.
본 발명의 실시 예에 따른 시스템 온 칩은 메모리 컨트롤러; 상기 메모리 컨트롤러와 통신하고, 복수의 액세스 채널을 갖고, WideIO 타입 메모리 장치를 포함하는 고 대역폭 메모리 장치; 상기 메모리 컨트롤러와 통신하고, 하나 또는 그 이상의 액세스 채널을 갖고, LPDDR 타입 메모리 장치를 포함하며, 상기 고 대역폭 메모리 장치보다 더 낮은 동작 대역폭을 갖는 저 대역폭 메모리 장치; 및 상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 메모리 인터리빙 동작을 수행하는 인터리빙 유닛을 포함한다.
실시 예로서, 상기 메모리 컨트롤러가 제조되는 그 위에 제조되는 제 1 칩; 및 상기 고 대역폭 메모리 장치가 그 위에 제조되는 적어도 하나의 제 2 칩을 더 포함하되, 상기 적어도 하나의 제 2 칩은 상기 제 1 칩 위에 적층(stacked)된다. 상기 적어도 하나의 제 2 칩은 복수의 제 2 칩을 포함하고, 각각의 제 2 칩은 하나 또는 그 이상의 WideIO 타입 메모리 장치를 포함한다.
본 발명은 시스템 온 칩의 채널 인터리빙 유닛에 관한 것으로, 채널 인터리빙 유닛은 고 대역폭 메모리의 복수의 액세스 채널들과 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이의 메모리 인터리빙 동작을 수행하는 고 대역폭 채널 인터리버; 상기 저 대역폭 메모리 장치의 적어도 하나의 액세스 채널 사이의 메모리 인터리빙 동작을 수행하는 저 대역폭 채널 인터리버; 및 메모리 액세스 커맨드들을 입력받고, 상기 메모리 액세스 커맨드들 각각의 어드레스에 근거하여 각각의 메모리 액세스 커맨드가 상기 고 대역폭 채널 인터리버로 전달되는지 상기 저 대역폭 채널 인터리버로 전달되는지를 결정하는 라우터를 포함한다.
실시 예로서, 상기 채널 인터리빙 유닛은 상기 메모리 액세스 커맨드들 사이의 중재(arbitration)를 수행하는 멀티플렉서를 더 포함한다. 상기 멀티플렉서는 우선 정보에 근거하여 중재를 수행한다. 상기 우선 정보는 입력받은 메모리 액세스 커맨드들 각각의 우선 정보와 상기 채널 인터리빙 유닛의 상태 정보(status information), 상기 고 대역폭 채널 인터리버와 상기 저 대역폭 채널 인터리버와 상기 라우터의 긴급 정보(urgent information)을 포함하는 상태 정보, 상기 메모리 액세스 커맨드들을 저장하기 위한 버퍼의 상태에 근거하여 발생되는 긴급 정보를 포함한다.
본 발명의 실시 예에 따른 모바일 장치는 시스템 온 칩; 사용자 입력을 상기 시스템 온 칩에 제공하기 위한 입력 장치; 및 상기 시스템 온 칩에 의한 정보 출력(information output)을 제공하는 디스플레이를 포함하되, 상기 시스템 온 칩은, 복수의 액세스 채널을 갖는 고 대역폭 메모리 장치; 및 상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 액세스 채널을 갖는 저 대역폭 메모리 장치; 및 상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 메모리 인터리빙 동작을 수행하는 인터리빙 유닛을 포함한다.
본 발명의 실시 예에 따른 시스템 온 칩은 복수의 채널을 통해 데이터를 전송하는 고 대역폭 메모리; 및 상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 채널을 통해 데이터를 전송하는 저 대역폭 메모리; 및 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작(channel interleaving operation)을 제어하는 응용 프로세서(AP)를 포함하되, 상기 응용 프로세서는 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 고 대역폭 영역(high bandwidth region)으로 사용한다.
실시 예로서, 상기 고 대역폭 메모리와 상기 응용 프로세서는 실리콘 관통 전극(TSV)를 통해 연결될 수 있다. 상기 고 대역폭 메모리와 상기 응용 프로세서는 제 1 패키지로 구현되고, 상기 저 대역폭 메모리는 제 2 패키지로 구현되며, 상기 제 1 패키지와 상기 제 2 패키지는 PoP로 구현될 수 있다.
다른 실시 예로서, 상기 응용 프로세서는 상기 고 대역폭 메모리 및 상기 저 대역폭 메모리를 제어하기 위한 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 고 대역폭 메모리 및 상기 저 대역폭 메모리에 대한 채널 인터리빙 동작을 수행한다. 상기 응용 프로세서는 채널 인터리빙 동작을 수행하기 위한 채널 인터리빙 유닛을 포함할 수 있다.
상기 채널 인터리빙 유닛은 상기 고 대역폭 메모리의 채널 인터리빙 동작, 또는 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작을 수행하기 위한 고 대역폭 채널 인터리버; 및 상기 저 대역폭 메모리의 채널 인터리빙 동작을 수행하기 위한 저 대역폭 채널 인터리버를 포함할 수 있다. 상기 채널 인터리빙 유닛은 채널 인터리빙 동작을 위한 요청(request)을 입력받고, 채널 인터리빙 동작이 고 대역폭 영역에 해당하는지 아니면 저 대역폭 영역에 해당하는지를 판단하고, 판단 결과에 따라 상기 고 대역폭 채널 인터리버 또는 상기 저 대역폭 채널 인터리버를 선택하는 라우터를 더 포함할 수 있다.
또 다른 실시 예로서, 상기 고 대역폭 메모리와 상기 저 대역폭 메모리는 서로 다른 동작 주파수를 갖거나, 서로 다른 메모리 사이즈를 가질 수 있다. 상기 고 대역폭 메모리는 WideIO 메모리이고, 상기 저 대역폭 메모리는 LPDDRx 메모리일 수 있다.
본 발명의 다른 일면은 저 대역폭 메모리에 연결되는 시스템 온 칩에 관한 것으로, 상기 시스템 온 칩은 복수의 채널을 통해 데이터를 전송하는 고 대역폭 메모리; 및 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작(channel interleaving operation)을 제어하는 응용 프로세서(AP)를 포함하되, 상기 응용 프로세서는 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 고 대역폭 영역(high bandwidth region)으로 사용한다.
실시 예로서, 상기 고 대역폭 메모리는 WideIO 메모리이고, 상기 저 대역폭 메모리는 LPDDRx 메모리일 수 있다. 상기 고 대역폭 메모리와 상기 응용 프로세서는 실리콘 관통 전극(TSV)를 통해 연결되고, 하나의 반도체 패키지 내에 구현될 수 있다. 상기 고 대역폭 메모리와 상기 응용 프로세서는 실리콘 관통 전극(TSV)를 통해 연결되고 제 1 패키지 내에 구현되며; 상기 저 대역폭 메모리는 기판과 와이어를 통해 연결되고 제 2 패키지 내에 구현될 수 있다.
또 다른 실시 예로서, 상기 응용 프로세서는 상기 고 대역폭 메모리의 채널 인터리빙 동작, 또는 상기 고 대역폭 메모리 및 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작을 수행하기 위한 고 대역폭 채널 인터리버; 상기 저 대역폭 메모리의 채널 인터리빙 동작을 수행하기 위한 저 대역폭 채널 인터리버; 및 채널 인터리빙 동작을 위한 요청(request)을 입력받고, 채널 인터리빙 동작이 고 대역폭 영역에 해당하는지 아니면 저 대역폭 영역에 해당하는지를 판단하고, 판단 결과에 따라 상기 고 대역폭 채널 인터리버 또는 상기 저 대역폭 채널 인터리버를 선택하는 라우터를 포함할 수 있다.
본 발명의 실시 예에 따른 모바일 장치는 적어도 하나의 채널을 통해 데이터를 전송하는 저 대역폭 메모리; 및 복수의 채널을 통해 데이터를 전송하는 고 대역폭 메모리와, 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작(channel interleaving operation)을 제어하는 응용 프로세서(AP)를 갖는 시스템 온 칩을 포함하되, 상기 시스템 온 칩은 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 상기 고 대역폭 메모리의 고 대역폭 영역(high bandwidth region)으로 사용할 수 있다.
실시 예로서, 상기 고 대역폭 메모리와 상기 응용 프로세서는 실리콘 관통 전극(TSV)를 통해 연결되고, 상기 저 대역폭 메모리는 와이어를 통해 기판에 연결될 수 있다. 상기 고 대역폭 메모리와 상기 응용 프로세서는 제 1 패키지로 구현되고, 상기 저 대역폭 메모리는 제 2 패키지로 구현되며, 상기 제 1 패키지와 상기 제 2 패키지는 보드에 마운트 되고 신호 라인을 통해 전기적으로 연결될 수 있다.
다른 실시 예로서, 상기 응용 프로세서는 채널 인터리빙 동작을 수행하기 위한 채널 인터리빙 유닛을 포함할 수 있다. 상기 채널 인터리빙 유닛은 상기 고 대역폭 메모리의 채널 인터리빙 동작, 또는 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작을 수행하기 위한 고 대역폭 채널 인터리버; 상기 저 대역폭 메모리의 채널 인터리빙 동작을 수행하기 위한 저 대역폭 채널 인터리버; 및 채널 인터리빙 동작을 위한 요청(request)을 입력받고, 채널 인터리빙 동작이 고 대역폭 영역에 해당하는지 아니면 저 대역폭 영역에 해당하는지를 판단하고, 판단 결과에 따라 상기 고 대역폭 채널 인터리버 또는 상기 저 대역폭 채널 인터리버를 선택하는 라우터를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 모바일 장치는 LPDDRx 메모리를 와이어를 통해 기판에 연결하는 제 1 패키지; 및 WideIO 메모리와 응용 프로세서를 실리콘 관통 전극(TSV)을 통해 연결하는 제 2 패키지를 포함하되, 상기 제 2 패키지의 응용 프로세서는 상기 WideIO 메모리와 상기 LPDDRx 메모리 사이의 채널 인터리빙 동작(channel interleaving operation)을 통해 상기 LPDDRx 메모리의 일부 저장 공간을 상기 WideIO 메모리의 고 대역폭 영역(high bandwidth region)으로 사용한다.
실시 예로서, 상기 제 1 패키지는 상기 제 2 패키지 위에 적층될 수 있다. 또한, 상기 제 1 패키지와 상기 제 2 패키지는 보드에 마운트 되고 신호 라인을 통해 전기적으로 연결될 수 있다.
본 발명은 또 다른 일면은 고 대역폭 메모리 및 저 대역폭 메모리를 포함하는 반도체 장치의 채널 인터리빙 방법에 관한 것으로, 채널 인터리빙 방법은, 채널 인터리빙 동작을 위한 요청을 입력받는 단계; 상기 채널 인터리빙 동작을 위한 요청이 고 대역폭 영역에 해당하는지 아니면 저 대역폭 영역에 해당하는지를 판단하는 단계; 상기 고 대역폭 영역에 해당하는 경우에는 고 대역폭 채널 인터리버를 선택하고, 상기 저 대역폭 영역에 해당하는 경우에는 저 대역폭 채널 인터리버를 선택하는 단계; 및 선택된 채널 인터리버를 통해 채널 인터리빙 동작을 수행할 채널 ID를 계산하고, 채널 인터리빙 동작을 수행하는 단계를 포함한다.
실시 예로서, 본 발명은 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 고 대역폭 영역으로 사용한다. 본 발명은 상기 고 대역폭 채널 인터리버를 선택한 경우에, 상기 계산한 채널 ID가 상기 고 대역폭 메모리에 해당하는지 아니면 상기 저 대역폭 메모리에 해당하는지를 판단하는 단계를 더 포함할 수 있다. 상기 계산한 채널 ID가 상기 저 대역폭 메모리에 해당하는 경우에 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 고 대역폭 영역으로 사용할 수 있다. 상기 고 대역폭 메모리는 WideIO 메모리이고, 상기 저 대역폭 메모리는 LPDDRx 메모리일 수 있다.
본 발명은 이종의 메모리(예를 들면, WideIO 메모리와 LPDDRx)에 대한 채널 인터리빙 동작을 수행함으로, 고 대역폭 메모리(WideIO 메모리)의 저장 공간이 부족한 경우에 저 대역폭 메모리(LPDDRx)의 일부를 고 대역폭 영역(high bandwidth region)으로 사용할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 반도체 장치의 채널 인터리빙 동작을 개념적으로 보여주는 블록도이다.
도 3은 도 1에 도시된 반도체 장치의 채널 인터리빙 동작의 다른 예를 개념적으로 보여주는 블록도이다.
도 4는 도 1에 도시된 반도체 장치에서 고 대역폭 영역의 메모리 사이즈를 확장한 예를 보여주는 개념도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 6 내지 도 11은 도 5에 도시된 반도체 장치의 채널 인터리빙 동작을 예시적으로 설명하기 위한 개념도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 반도체 장치의 채널 인터리빙 동작을 설명하기 위한 순서도이다.
도 14 내지 도 16은 본 발명의 실시 예에 따른 반도체 장치의 구조를 간략하게 보여주는 단면도이다.
도 17 및 도 18은 본 발명의 실시 예에 따른 채널 인터리빙 유닛(CIU; channel interleaving unit)을 포함하는 모바일 장치를 보여주는 블록도이다.
도 19 및 도 20은 본 발명의 실시 예에 따른 채널 인터리빙 유닛(CIU; channel interleaving unit)을 포함하는 전자 장치의 다른 적용 예를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 반도체 장치는 응용 프로세서(application processor)가 서로 다른 대역폭(bandwidth)을 갖는 두 개 이상의 이종의 메모리(예를 들면, WideIO 메모리와 LPDDRx)에 대한 채널 인터리빙 동작을 수행함으로, 고 대역폭 메모리(WideIO 메모리)의 메모리 사이즈(memory size)가 부족한 경우에 저 대역폭 메모리(LPDDRx)의 일부를 고 대역폭 영역(high bandwidth region)으로 사용할 수 있다. 이하에서는 본 발명의 실시 예에 따른 반도체 장치의 채널 인터리빙 동작이 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 고 대역폭 메모리(111), 저 대역폭 메모리(112), 그리고 응용 프로세서(AP, 120)를 포함한다.
도 1에서, 고 대역폭 메모리(111)와 응용 프로세서(120)는 하나의 시스템 온 칩(SoC; system on chip)으로 구현될 수 있다. 또한, 고 대역폭 메모리(111), 저 대역폭 메모리(112), 그리고 응용 프로세서(120)가 하나의 시스템 온 칩(SoC; system on chip)으로 구현될 수 있다.
응용 프로세서(120)는 고 대역폭 메모리(111)와 저 대역폭 메모리(112)를 액세스하기 위한 메모리 컨트롤러(130), 중앙처리장치(CPU, 150), 멀티미디어 프로세서(160), 그리고 모뎀 프로세서(170)를 포함한다. 이들 구성은 버스 연결 유닛(121)을 통해 연결될 수 있다.
계속해서 도 1을 참조하면, 고 대역폭 메모리(111)는 4개의 채널(CH1~CH4)을 통해 메모리 컨트롤러(130)에 연결되고, 저 대역폭 메모리(112)는 2개의 채널(CHa, CHb)을 통해 연결된다. 예를 들어, 하나의 채널이 128 비트의 데이터를 전송한다고 가정하면, 고 대역폭 메모리(111)는 512 비트의 데이터를 전송할 수 있는 대역폭을 가지고, 저 대역폭 메모리(112)는 256 비트의 데이터를 전송할 수 있는 대역폭을 갖는다. 위의 예와는 다른 수의 채널 및 다른 대역폭을 갖는 고 대역폭 메모리(111) 및 저 대역폭 메모리(112)도 본 발명에 적용될 수 있다.
메모리 컨트롤러(130)는 CH1 내지 CH4 채널을 통해 고 대역폭 메모리(111)를 액세스하고, CHa 및 CHb 채널을 통해 저 대역폭 메모리(112)를 액세스한다. 중앙처리장치(150)는 응용 프로세서(120)의 전반적인 동작을 제어하며, 고 대역폭 메모리(111)나 저 대역폭 메모리(112)와 같은 주변 장치들을 제어할 수 있다. 예를 들면, 중앙처리장치(150)는 이들 메모리(111, 112)에 대한 읽기 및 쓰기 액세스 동작을 제어할 수 있다.
멀티미디어 프로세서(160)는 멀티미디어 데이터를 처리하고, 카메라나 디스플레이와 같은 멀티미디어 장치를 제어할 수 있다. 멀티미디어 프로세서(160)는 멀티미디어 장치를 제어하기 위하여, 응용 프로세서(120)에 연결된 고 대역폭 및 저 대역폭 메모리(111, 112)를 채널 인터리빙 동작을 통해 액세스할 수 있다. 이런 방법으로, 멀티미디어 장치는 채널 인터리빙 액세스 방식으로 고 대역폭 메모리(111)와 저 대역폭 메모리(112)의 채널들에 대한 액세스를 통해 제어될 수 있다.
모뎀 프로세서(170)는 기지국 또는 다른 통신 장치들과 무선 통신을 수행하기 위한 프로세서이다. 모뎀 프로세서(170)는 멀티미디어 프로세서(160)와 마찬가지로 고 대역폭 및 저 대역폭 메모리(111, 112)를 채널 인터리빙 액세스 방식으로 사용할 수 있다.
도 2는 도 1에 도시된 반도체 장치의 채널 인터리빙 동작을 개념적으로 보여주는 블록도이다. 메모리 컨트롤러(도 1 참조, 130)는 메모리 액세스 어드레스(ADDR)를 입력받고, 고 대역폭 및 저 대역폭 메모리(111, 112)에 대한 채널 인터리빙 동작을 수행한다.
채널 인터리빙 동작은 고 대역폭 채널(CH1~CH4) 중 적어도 하나와 저 대역폭 채널(CHa, CHb) 중 적어도 하나 사이에서 수행될 수 있다. 다른 예로, 채널 인터리빙 동작은 고 대역폭 채널(CH1~CH4) 중 적어도 두 개와 저 대역폭 채널(CHa, CHb) 중 적어도 하나 사이에서 수행될 수 있다. 또한, 채널 인터리빙 동작은 고 대역폭 채널(CH1~CH4) 중 적어도 두 개와 저 대역폭 채널(CHa, CHb) 중 적어도 두 개 사이에서 수행될 수 있다. 채널 인터리빙 동작은 고 대역폭 메모리(111)의 이용 가능한 모든 채널(CH1~CHn)과 저 대역폭 메모리(112)의 이용 가능한 모든 채널(CHa~CHx) 사이에서 수행될 수 있다.
메모리 컨트롤러(130)는 제 1 내지 제 4 채널(CH1~CH4)을 통해 고 대역폭 메모리(111)에 데이터를 쓰거나 고 대역폭 메모리(111)로부터 데이터를 읽을 수 있다. 일반적으로, 액세스(access)란 용어는 메모리 장치들(111, 112)에 데이터를 쓰거나 메모리 장치들(111, 112)로부터 데이터를 읽는 것을 의미한다. 또한, 메모리 컨트롤러(130)는 채널 인터리빙 동작을 수행함으로, 고 대역폭 메모리(111)의 제 1 내지 제 4 채널(CH1~CH4)과 저 대역폭 메모리(112)의 전부 또는 일부 채널을 액세스할 수 있다. 도 2는 저 대역폭 메모리(112)의 모든 채널(CHa, CHb)을 액세스한 예를 보여주고 있으나, 일부 채널(예를 들면, CHa)을 액세스할 수도 있다.
메모리 컨트롤러(130)는 채널 인터리빙 동작을 통해 저 대역폭 메모리(112)의 전부 또는 일부 채널을 사용함으로, 고 대역폭 메모리(111)의 메모리 사이즈를 늘려 사용할 수 있고, 대역폭(bandwidth)을 확대할 수 있다. 도 2에서는 메모리 컨트롤러(130)가 채널 인터리빙 동작을 통해, 6개의 채널을 이용하여 고 대역폭 메모리(111) 및 저 대역폭 메모리(112)를 사용한 예이다.
본 발명은 고 대역폭 메모리(111)의 채널 크기에 맞게 저 대역폭 메모리(112)의 채널을 나누고, 고 대역폭 메모리(111)가 필요로 하는 메모리 사이즈 또는 대역폭에 따라, 채널 인터리빙 동작을 통해 저 대역폭 메모리(112)의 전부 또는 일부 채널을 이용할 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 장치(100)는 채널 인터리빙 동작을 통해 저 대역폭 메모리(112)의 일부를 고 대역폭 영역(high bandwidth region)으로 사용함으로, 고 대역폭 메모리(111)의 메모리 사이즈(memory size) 또는 대역폭(bandwidth)을 늘릴 수 있다.
도 3은 도 1에 도시된 반도체 장치에서 고 대역폭 영역의 메모리 사이즈를 확장한 예를 보여주는 개념도이다. 도 3의 예를 참조하면, 고 대역폭 메모리(111)와 저 대역폭 메모리(112)는 각각 2GB의 메모리 사이즈를 갖는다.
본 발명의 실시 예에 따른 반도체 장치(100)는 채널 인터리빙 동작을 수행함으로, 고 대역폭 영역(high BW region, 101)은 3GB로 확장될 수 있다. 저 대역폭 영역(low BW region, 102)은 1GB로 된다. 도 3에서, 빗금 친 부분(103)은 저 대역폭 메모리(112)이지만 고 대역폭 영역(101)으로 사용된다.
본 발명의 실시 예에 따른 반도체 장치(100)는 서로 다른 대역폭을 갖는 이종의 메모리 사이에서 채널 인터리빙 동작을 수행함으로, 저 대역폭 메모리(112)의 일부 영역(103)을 고 대역폭 영역(101)으로 사용할 수 있다. 본 발명에 의하면, 고 대역폭 메모리(111)의 고속 동작 특성을 유지함과 동시에 부족한 메모리 사이즈를 확장하여 사용할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 장치를 보여주는 블록도이다. 도 4를 참조하면, 반도체 장치(200)는 WideIO 메모리(211), LPDDRx 메모리(212), 그리고 응용 프로세서(220)를 포함한다. 도 4에서, WideIO 메모리(211)와 응용 프로세서(220)는 하나의 시스템 온 칩(SoC; system on chip)으로 구현될 수 있다(도 18 참조). 또한, WideIO 메모리(211), LPDDRx 메모리(212), 그리고 응용 프로세서(220)가 하나의 시스템 온 칩(SoC; system on chip)으로 구현될 수 있다(도 17 참조).
WideIO 메모리(211)는 고 대역폭 메모리(high bandwidth memory)이고, LPDDRx 메모리(212)는 저 대역폭 메모리(low bandwidth memory)이다. WideIO 메모리(211)와 LPDDRx 메모리(212)는 스마트 폰이나 테블렛 PC 등과 같은 모바일 장치에 저전력 메모리 또는 모바일 메모리로 사용되고 있다.
LPDDRx 메모리(low power double data rate, 212)는 JEDEC 표준의 변화에 따라, LPDDR1, LPDDR2, LPDDR3, LPDDR4 등으로 변하고 있다. LPDDR1은 원래 DDR SDRAM에 총 전력 소모량을 줄이기 위한 것으로, SDRAM에 비해 공급 전압을 2.5V에서 1.8V로 낮춘 것이다. LPDDR1은 낮은 온도에서 메모리 재충전(memory refresh)을 덜 필요로 한 점을 이용하여 재충전(refresh) 횟수를 온도에 따라 줄임으로 전력 소모를 줄인다. LPDDR2는 기본적으로 LPDDR1과 유사한 저전력 상태를 가지며, 일부 메모리 열(column)만 재충전(refresh)할 수 있는 기능을 포함한다.
LPDDR2 다음에 오는 모바일 메모리는 LPDDR3 (또는 LPDDR4)와 WideIO 메모리(211)이다. LPDDR3 (또는 LPDDR4)는 메모리의 동작 주파수를 올려서 데이터 전송 속도를 높인다. 예를 들면, LPDDR2는 최대 533MHz의 동작 주파수를 사용하지만, LPDDR3는 최대 800MHz의 동작 주파수를 사용한다.
반면에, WideIO 메모리(211)는 입출력 단자의 수를 크게 늘려서 대역폭(bandwidth)를 확장하고 데이터 전송 속도를 높인다. 한편, WideIO 메모리(211)는 동작 주파수를 낮춤으로 전력 소모를 줄인다. 예를 들면, WideIO 메모리(211)는 4개의 채널을 통해 데이터를 교환하고, 각 채널은 128 비트의 대역폭을 갖는다. 각 채널의 동작 주파수는 200MHz로, 대략 LPDDR2의 절반 정도에 해당한다.
WideIO 메모리(211)는 동작 주파수가 낮지만, 높은 데이터 전송 속도를 가질 수 있다. WideIO 메모리(211)는 512 비트의 광대한 대역폭으로 인해, 200MHz의 낮은 동작 주파수에서도, 12.8GBps (또는 25.6GBps)의 높은 데이터 전송 속도를 갖는다. 이것은 LPDDR3가 800MHz에서 6.4GBps (또는 12.8GBps)의 데이터 전송 속도를 갖는 것과 비교하면, 약 2 배의 데이터 처리량에 해당한다.
한편, WideIO 메모리(211)는 실리콘 관통 전극(TSV; Through Silicon Via) 기술을 이용하여 직접 응용 프로세서(220)에 직접 연결될 수 있다. 즉, WideIO 메모리(211)는 TSV 기술을 통해 동일 패키지 내에서 응용 프로세서(220) 위에 적층(stacked)될 수 있다. WideIO 메모리(211)는 응용 프로세서(220) 위에 적층됨으로, 지연 시간(delay time)을 줄이고, 데이터 처리량을 높이고, 전력 소모를 줄일 수 있다.
WideIO 메모리(211)는 4개의 뱅크(bank)로 구분될 수 있으며, 실리콘 다이의 중앙부에 각 뱅크의 입출력 패드가 위치한다. 각 뱅크에는 128 비트의 대역폭을 지원하는 입출력 패드가 있다. 각 뱅크의 입출력 패드는 채널을 통해 응용 프로세서(220)에 연결된다.
계속해서 도 4를 참조하면, 응용 프로세서(220)는 메모리 컨트롤러(231~234, 23a, 23b), 채널 인터리빙 유닛(240), 중앙처리장치(CPU, 250), 멀티미디어 프로세서(260), 그리고 모뎀 프로세서(270)를 포함한다. 이것들은 버스 연결 유닛(221)을 통해 연결될 수 있다.
응용 프로세서(220)는 WideIO 메모리(211)와 LPDDRx 메모리(212)를 액세스하기 위한 메모리 컨트롤러(231~234, 23a, 23b)를 포함한다. 메모리 컨트롤러(231~234, 23a, 23b)는 채널을 통해 WideIO 메모리(211) 또는 LPDDRx 메모리(212)와 연결될 수 있다.
예를 들면, 제 1 메모리 컨트롤러(231)는 제 1 채널(CH1)을 통해 WideIO 메모리(211)와 연결된다. 제 2 내지 제 4 메모리 컨트롤러(232~234)는 각각 제 2 내지 제 4 채널(CH2~CH4)을 통해 연결된다. 마찬가지로, a 메모리 컨트롤러(23a)는 a 채널(CHa)을 통해 LPDDRx 메모리(212)와 연결되고, b 메모리 컨트롤러(23b)는 b 채널(CHb)을 통해 연결된다.
하나의 채널이 128 비트의 데이터를 전송한다고 가정하면, WideIO 메모리(211)는 512 비트의 데이터를 전송할 수 있는 대역폭을 가지고, LPDDRx 메모리(212)는 256 비트의 데이터를 전송할 수 있는 대역폭을 갖는다. 응용 프로세서(220)는 채널 인터리빙 동작을 통해 WideIO 메모리(211) 및 LPDDRx 메모리(212)를 액세스할 수 있다.
채널 인터리빙 유닛(240)은 응용 프로세서(220)의 채널 인터리빙 동작을 제어한다. 도 4를 참조하면, 채널 인터리빙 유닛(240)은 고 대역폭 채널 인터리버(241), 저 대역폭 채널 인터리버(242), 그리고 라우터(243)를 포함한다.
고 대역폭 채널 인터리버(241)는 WideIO 메모리(211) 내에서 제 1 내지 제 4 채널(CH1~CH4)의 채널 인터리빙 동작(channel interleaving operation)을 수행할 뿐만 아니라, WideIO 메모리(211)와 LPDDRx 메모리(212) 사이에서도 채널 인터리빙 동작(channel interleaving) 동작을 수행할 수 있다. 저 대역폭 채널 인터리버(242)는 LPDDRx 메모리(212)의 a 채널(CHa)과 b 채널(CHb)의 채널 인터리빙 동작을 수행할 수 있다.
라우터(243)는 채널 인터리빙을 위한 요청(request)을 입력받고, 고 대역폭 영역(high bandwidth region)을 위한 경로나 저 대역폭 영역(low bandwidth region)을 위한 경로 중에서 하나의 경로를 지정한다. 예를 들면, 라우터(243)는 메모리 액세스 커맨드 형태로 채널 인터리빙을 위한 요청을 입력받을 수 있다. 라우터(243)가 고 대역폭 영역을 지정하는 경우에는 고 대역폭 채널 인터리버(241)가 선택되고, 저 대역폭 영역을 지정하는 경우에는 저 대역폭 채널 인터리버(242)가 선택된다. 라우터(243)가 고 대역폭 영역을 LPDDRx 메모리(212)로 확장하는 경우에는 a 채널(CHa) 및 b 채널(CHb)까지 경로를 확장할 수 있다.
이러한 방식으로, 라우터(243)는 메모리 액세스 커맨드를 입력받고, 커맨드에 응답하여, 메모리 액세스 커맨드는 고 대역폭 채널 인터리버(241) 또는 저 대역폭 채널 인터리버(242) 중 어디로 전달될지를 결정한다. 예로서, 이 결정은 각각의 메모리 액세스 커맨드와 관련된 어드레스에 근거하여 정해질 수 있다.
중앙처리장치(250)는 응용 프로세서(220)의 전반적인 동작을 제어하며, WideIO 메모리(211)와 LPDDRx 메모리(212)의 채널 인터리빙 동작을 제어할 수 있다. 멀티미디어 프로세서(260)는 응용 프로세서(220)의 외부에 연결된 멀티미디어 장치(도시되지 않음)를 제어하기 위하여, 응용 프로세서(220)에 연결된 WideIO 메모리(211) 및 LPDDRx 메모리(212)를 사용할 수 있다. 또한, 모뎀 프로세서(270)는 기지국 또는 다른 통신 장치들과 무선 통신을 수행하기 위한 프로세서로서, 멀티미디어 프로세서(260)와 마찬가지로 WideIO 메모리(211) 및 LPDDRx 메모리(212)를 사용할 수 있다.
응용 프로세서(220)에 연결되어 사용되는 멀티미디어 장치나 통신 장치와 같은 외부 장치들의 성능이 높아지고 있다. 이로 인해 모바일 AP에서 필요로 하는 메인 메모리 영역(예를 들면, WideIO 메모리, 211)은 고속 데이터 전송(high speed data transfer) 및 높은 메모리 사이즈(high memory size) 요구를 동시에 만족시켜야 한다.
도 5는 도 4에 도시된 반도체 장치에서 채널 인터리빙 유닛에 멀티플렉서(MUX)를 포함하는 예를 보여주는 블록도이다. 도 5를 참조하면, 채널 인터리빙 유닛(240)은 고 대역폭 채널 인터리버(241), 저 대역폭 채널 인터리버(242), 라우터(243), 그리고 멀티플렉서(244)를 포함한다.
멀티플렉서(244)는 고 대역폭 채널 인터리버(241) 또는 저 대역폭 채널 인터리버(242)로부터 신호를 입력받고, LPDDRx 메모리(212)의 a 채널(CHa)과 b 채널(CHb)을 선택할 수 있다. 멀티플렉서(244)는 LPDDRx 메모리(212)의 채널을 선택하지 않거나, 모든 채널을 선택하거나, 일부 채널을 선택할 수 있다. 멀티플렉서(244)의 선택 신호는 고 대역폭 채널 인터리버(241), 저 대역폭 채널 인터리버(242), 또는 라우터(243)로부터 제공될 수 있다. 본 발명은 전력 소모를 줄이기 위해, LPDDRx 메모리(212)의 채널을 선택하여 사용할 수 있다.
실시 예로서, 멀티플렉서(244)는 입력받은 메모리 액세스 커맨드 사이에서 중재(arbitration)를 수행할 수 있다. 멀티플렉서(244)는 우선 정보(priority information)에 근거하여 중재를 수행할 수 있다. 우선 정보에는, 입력받은 메모리 액세스 커맨드들 각각의 우선 정보와 채널 인터리빙 유닛(240)의 상태 정보(status information), 고 대역폭 채널 인터리버(241)와 저 대역폭 채널 인터리버(242)와 라우터(243)의 긴급 정보(urgent information)을 포함하는 상태 정보가 포함될 수 있다. 또한, 메모리 액세스 커맨드를 저장하기 위한 버퍼의 상태에 근거하여 발생되는 긴급 정보도 포함될 수 있다.
WideIO 메모리(211)는 높은 대역폭(high bandwidth)으로 인해 고속으로 데이터를 전송할 있으나, 메모리 사이즈를 늘리는 데에는 한계가 있을 수 있다. 본 발명에 따른 반도체 장치(200)는 WideIO 메모리(211)의 메모리 사이즈 부족 부분을 LPDDRx 메모리(212)를 통해 보충할 수 있다. 본 발명은 고 대역폭 영역(high bandwidth region)을 확장하기 위해 채널 인터리빙 동작을 수행한다.
실시 예로서, 시스템 온 칩(SoC)의 저전력 모드 동안에, 인터리빙 유닛(240)은 WideIO 메모리(211)의 복수의 액세스 채널들 사이에서 채널 인터리빙 동작을 수행할 수 있다. 시스템 온 칩(SoC)의 고전력 모드 동안에, 인터리빙 유닛(240)은 WideIO 메모리(211)의 복수의 액세스 채널들과 LPDDRx 메모리(212)의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 채널 인터리빙 동작을 수행할 수 있다.
도 6 내지 도 11은 도 5에 도시된 반도체 장치의 채널 인터리빙 동작을 예시적으로 설명하기 위한 개념도이다.
도 6을 참조하면, WideIO 메모리(211)는 제 1 내지 제 4 채널(CH1~CH4)을 통해 응용 프로세서(220)와 연결되며, 1GB의 메모리 사이즈와 25.6GBps의 데이터 전송 속도를 갖는다. WideIO 메모리(211)는 청크 단위(chunk unit)로 나눌 수 있다. 제 1 청크의 데이터 사이즈는 256MB이고, 제 1 청크 데이터는 6.4GBps 속도로 제 1 채널(CH1)을 통해 전송된다. 마찬가지로, 제 2 내지 제 4 청크 데이터는 각각 제 2 내지 제 4 채널(CH2~CH4)을 통해 전송된다.
계속해서 도 6을 참조하면, LPDDRx 메모리(212)는 a 채널(CHa) 및 b 채널(CHb)을 통해 응용 프로세서(220)와 연결되며, 2GB의 메모리 사이즈와 12.8GBps의 데이터 전송 속도를 갖는다. LPDDRx 메모리(212)의 각 채널은 WideIO 메모리(211)와 마찬가지로, 청크 단위(chunk unit)로 나눌 수 있다. 제 5 청크의 데이터 사이즈는 256MB이고, 제 5 청크 데이터는 6.4GBps 속도로 a 채널(CHa)을 통해 전송되고, 제 6 청크 데이터는 b 채널(CHb)을 통해 전송된다.
본 발명을 좀 더 잘 설명하기 위해, 다시 도 1 내지 도 4를 참조하면, 중앙처리장치(150), 멀티미디어 프로세서(160), 모뎀(170) 등과 같이 마스터(master)로 일컬어지는 장치들은 메모리 장치들(111, 112)을 액세스하기 위한 하나 또는 그 이상의 요청들을 발생할 수 있다. 예로서, 마스터(150, 160, 170)는 제 1 및 제 2 요청들을 발생할 수 있다. 각각의 요청은 어드레스 정보를 포함할 수 있다.
제 1 요청의 어드레스가 메모리의 고 대역폭 영역(101)에 할당되는 경우에, 채널 인터리빙 유닛(240)의 라우터(243)는 고 대역폭 채널 인터리버(241)로 제 1 요청을 전달할 수 있다. 제 1 요청이 고 대역폭 채널 인터리버(241)에 의해 6개로 분할된다. 고 대역폭 채널 인터리버(241)는 제 1 내지 제 4 메모리 컨트롤러(231~234)를 통해 WideIO 메모리(211)에 6개를 전달하고, a 및 b 메모리 컨트롤러(23a, 23b)를 통해 LPDDRx 메모리(212)에 다른 2개를 전달할 수 있다.
제 2 요청의 어드레스가 메모리의 저 대역폭 영역(102)에 할당된다고 가정하면, 라우터(243)는 저 대역폭 채널 인터리버(2412로 제 2 요청을 전달할 수 있다. 결과적으로, 제 2 요청이 저 대역폭 채널 인터리버(242)에 의해 2개로 분할된다. 저 대역폭 채널 인터리버(242)는 a 및 b 메모리 컨트롤러(23a, 23b)를 통해 LPDDRx 메모리(212)에 제 2 요청의 2개를 전달할 수 있다.
중앙처리장치(150)가 고 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 1 요청을 발생하고, 멀티미디어 프로세서(160)가 제 1 요청과 동시에 저 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 2 요청을 발생한 경우에, 라우터(243)는 고 대역폭 채널 인터리버(241)에 제 1 요청을 전달하고, 저 대역폭 인터리버(242)에 제 2 요청을 전달할 수 있다. 따라서 제 1 및 제 2 요청의 2개가 LPDDRx 메모리(212)에 대한 액세스에서 컨플릭트(conflict)가 발생할 수 있다. 그러한 경우에, 메모리 컨트롤러(23a, 23b) 또는 멀티플렉서(244)는 컨플릭팅 요청의 우선권을 중재할 수 있다.
도 7을 참조하면, 시스템 온 칩(SoC)은 응용 프로세서(220), WideIO 메모리(211), 그리고 LPDDRx 메모리(212)를 포함한다. WideIO 메모리(211)는 25.6GBps의 데이터 전송 속도와 4개의 채널을 갖는다. LPDDRx 메모리(212)는 18GBps의 데이터 전송 속도와 6개의 채널을 갖는다. WideIO 메모리(211)의 각 채널은 6.4GBps로 할당되고, LPDDRx 메모리(212)의 각 채널은 3GBps로 할당된다.
고 대역폭 요청이 5 피스(5 pieces)로 나누어진다고 가정하자. 이 경우에, 고 대역폭 요청의 제 5 피스는 LPDDRx 메모리(212)의 3개의 채널들에 의해 서비스되는 것으로 할당된다. 왜냐하면 고 대역폭 요청의 제 5 피스는 고 대역폭 요청의 다른 4개의 피스의 채널 데이터 전송률의 요구를 충족하기 위하여 적어도 6.4GBps를 필요로 하기 때문이다. LPDDRx 메모리(212)의 다른 3개의 채널들은 저 대역폭 요청을 서비스하도록 예약될 수 있다.
중앙처리장치(250)가 고 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 1 요청을 발생하고, 멀티미디어 프로세서(260)가 동시에 저 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 2 요청을 발생한 경우에, 라우터(243)는 고 대역폭 채널 인터리버(241)에 제 1 요청을 전달하고, 저 대역폭 인터리버(242)에 제 2 요청을 전달할 수 있다. 따라서 고 대역폭 채널 인터리버(241)는 WideIO 메모리(211)의 4개 채널을 통하여 고 대역폭 요청의 제 1 내지 제 4 피스를 서비스할 수 있다. 저 대역폭 채널 인터리버(242)는 LPDDRx 메모리(212)의 3개 채널을 통해 고 대역폭 요청의 제 5 피스를 서비스하고, 나머지 3개 채널을 통해 저 대역폭 요청을 서비스할 수 있다.
도 8을 참조하면, 시스템 온 칩(SoC)은 응용 프로세서(220), WideIO 메모리(211), 그리고 LPDDRx 메모리(212)를 포함한다. WideIO 메모리(211)는 25.6GBps의 데이터 전송 속도와 4개의 채널을 갖는다. LPDDRx 메모리(212)는 12.8GBps의 데이터 전송 속도와 4개의 채널을 갖는다. WideIO 메모리(211)의 각 채널은 6.4GBps로 할당되고, LPDDRx 메모리(212)의 각 채널은 3.2GBps로 할당된다.
고 대역폭 요청이 5 피스(5 pieces)로 나누어진다고 가정하자. 이 경우에, 고 대역폭 요청의 제 5 피스는 LPDDRx 메모리(212)의 2개의 채널들에 의해 서비스되는 것으로 할당된다. 왜냐하면 고 대역폭 요청의 제 5 피스는 고 대역폭 요청의 다른 4개의 피스의 채널 데이터 전송률의 요구를 충족하기 위하여 적어도 6.4GBps를 필요로 하기 때문이다. LPDDRx 메모리(212)의 다른 2개의 채널들은 저 대역폭 요청을 서비스하도록 예약될 수 있다.
중앙처리장치(250)가 고 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 1 요청을 발생하고, 멀티미디어 프로세서(260)가 동시에 저 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 2 요청을 발생한 경우에, 라우터(243)는 고 대역폭 채널 인터리버(241)에 제 1 요청을 전달하고, 저 대역폭 인터리버(242)에 제 2 요청을 전달할 수 있다. 따라서 고 대역폭 채널 인터리버(241)는 WideIO 메모리(211)의 4개 채널을 통하여 고 대역폭 요청의 제 1 내지 제 4 피스를 서비스할 수 있다. 저 대역폭 채널 인터리버(242)는 LPDDRx 메모리(212)의 2개 채널을 통해 고 대역폭 요청의 제 5 피스를 서비스하고, 나머지 2개 채널을 통해 저 대역폭 요청을 서비스할 수 있다.
도 9를 참조하면, 시스템 온 칩(SoC)은 응용 프로세서(220), WideIO 메모리(211), 그리고 LPDDRx 메모리(212)를 포함한다. WideIO 메모리(211)는 25.6GBps의 데이터 전송 속도와 4개의 채널을 갖는다. LPDDRx 메모리(212)는 6.4GBps의 데이터 전송 속도와 2개의 채널을 갖는다. WideIO 메모리(211)의 각 채널은 6.4GBps로 할당되고, LPDDRx 메모리(212)의 각 채널은 3.2GBps로 할당된다.
고 대역폭 요청이 5 피스(5 pieces)로 나누어진다고 가정하자. 이 경우에, 고 대역폭 요청의 제 5 피스는 LPDDRx 메모리(212)의 2개의 채널들에 의해 서비스되는 것으로 할당된다. 왜냐하면 고 대역폭 요청의 제 5 피스는 고 대역폭 요청의 다른 4개의 피스의 채널 데이터 전송률의 요구를 충족하기 위하여 적어도 6.4GBps를 필요로 하기 때문이다.
중앙처리장치(250)가 고 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 1 요청을 발생하고, 멀티미디어 프로세서(260)가 동시에 저 대역폭 영역에 할당된 어드레스 정보를 포함하는 제 2 요청을 발생한 경우에, 라우터(243)는 고 대역폭 채널 인터리버(241)에 제 1 요청을 전달하고, 저 대역폭 인터리버(242)에 제 2 요청을 전달할 수 있다.
따라서 고 대역폭 채널 인터리버(241)는 WideIO 메모리(211)의 4개 채널을 통하여 고 대역폭 요청의 제 1 내지 제 4 피스를 서비스할 수 있다. 저 대역폭 채널 인터리버(242)는 LPDDRx 메모리(212)의 2개 채널을 통해 고 대역폭 요청의 제 5 피스를 서비스할 수 있다. 이런 방법으로, 저 대역폭 채널 인터리버(242)는 먼저 LPDDRx 메모리(212)의 2개 채널을 통해 고 대역폭 요청의 제 5 피스를 서비스하고, 그 다음에 LPDDRx 메모리(212)의 2개 채널을 통해 저 대역폭 요청을 서비스할 수 있다.
도 10을 참조하면, 응용 프로세서(220)가 채널 인터리빙 동작을 수행하기 전에, WideIO 메모리(211)는 1GB의 메모리 사이즈와 25.6GBps의 데이터 전송 속도를 갖고, LPDDRx 메모리(212)는 2GB의 메모리 사이즈와 12.8GBps의 데이터 전송 속도를 갖는다. 도 10에 도시된 바와 같이, 고 대역폭 영역은 WideIO 메모리(211)에 해당하는 1GB의 메모리 사이즈를 갖는다. 저 대역폭 영역은 LPDDRx 메모리(212)에 해당하는 2GB의 메모리 사이즈를 갖는다
응용 프로세서(220)는 채널 인터리빙 동작을 통해, LPDDRx 메모리(212)의 일부 영역(빗금 친 부분, 203)을 고 대역폭 영역으로 사용할 수 있다. LPDDRx 메모리(212)에 속하지만, 고 대역폭 영역으로 사용되는 빗금 친 부분(203)은 2개의 청크 데이터(도 6 참조, 제 5 및 제 6 청크)로 0.5GB의 메모리 사이즈 및 12.8GBps의 데이터 전송 속도를 갖는다. 도 10을 참조하면, 채널 인터리빙 동작 후에, 고 대역폭 영역(high bandwidth region, 201)은 1.5GB의 메모리 사이즈와 38.4GBps의 데이터 전송 속도를 갖는다. 반면에, 저 대역폭 영역(low bandwidth region, 202)은 1.5GB의 메모리 사이즈를 갖는다.
도 11을 참조하면, 고 대역폭 영역의 사이즈는 채널 인터리빙 동작을 통해 1GB에서 1.5GB로 확장된다. 즉, 응용 프로세서(220)는 WideIO 메모리(211)로부터의 제 1 내지 제 4 청크(chunk1~chunk4)와 LPDDRx 메모리(212)로부터의 제 5 및 제 6 청크(chunk5, chunk6)를 이용함으로, 고 대역폭 영역이 1.5GB의 메모리 사이즈와 38.4GBps를 갖도록 확장할 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 장치를 보여주는 블록도이다. 도 12를 참조하면, 반도체 장치(300)는 WideIO 메모리(311), 제 1 LPDDRx 메모리(312), 제 2 LPDDRx 메모리(313), 그리고 응용 프로세서(320)를 포함한다. 도 12에서, WideIO 메모리(311)와 응용 프로세서(320)는 하나의 시스템 온 칩(SoC; system on chip)으로 구현될 수 있다(도 18 참조).
WideIO 메모리(311)는 고 대역폭 메모리(high bandwidth memory)이고, 제 1 및 제 2 LPDDRx 메모리(312, 313)는 저 대역폭 메모리(low bandwidth memory)이다. 응용 프로세서(320)는 메모리 컨트롤러(331~334, 33a, 33b), 채널 인터리빙 유닛(340), 중앙처리장치(CPU, 350), 멀티미디어 프로세서(360), 그리고 모뎀 프로세서(370)를 포함한다. 이것들은 버스 연결 유닛(321)을 통해 연결될 수 있다. 채널 인터리빙 유닛(340)은 고 대역폭 채널 인터리버(341), 저 대역폭 채널 인터리버(342), 그리고 라우터(343)를 포함한다.
도 4 및 도 5에 도시된 반도체 장치(200)는 WideIO 메모리(211)의 메모리 사이즈 부족을 2개의 채널(CHa, CHb)을 갖는 하나의 LPDDRx 메모리(212)를 통해 보충한다. 반면에, 도 12에 도시된 반도체 장치(300)는 WideIO 메모리(311)의 메모리 사이즈 부족을 서로 다른 2개 이상의 LPDDRx 메모리(312, 313)를 통해 보충할 수 있다. 본 발명은 고 대역폭 영역(high bandwidth region)을 확장하기 위해 채널 인터리빙 동작을 수행한다.
도 13은 본 발명의 실시 예에 따른 반도체 장치의 채널 인터리빙 동작을 설명하기 위한 순서도이다. 도 13에 도시된 인터리빙 동작은 도 1의 메모리 컨트롤러(130)에 의해 수행되거나, 도 4, 도 5 및 도 12의 채널 인터리빙 유닛(240, 340)에 의해 수행될 수 있다. 이하에서는 도 4의 채널 인터리빙 유닛(240)에 의한 채널 인터리빙 동작이 설명될 것이다.
S110 단계에서, 응용 프로세서(220)의 채널 인터리빙 유닛(240)은 채널 인터리빙 동작을 위한 요청(request)을 입력 받는다. S120 단계에서, 채널 인터리빙 유닛(240)은 어드레스 정보에 따라 고 대역폭 영역을 결정한다. 즉, 고 대역폭 영역이 WideIO 메모리(211)로 유지되는지 아니면 LPDDRx 메모리(212)로 확장할지를 결정한다. S130 단계에서, 채널 인터리빙 동작을 수행할 채널 ID가 계산된다. 채널 인터리빙 동작을 수행할 채널 ID는 메모리 액세스 어드레스(ADDR)를 참조하여 계산될 수 있다. S140 단계에서, 계산한 채널 ID에 기초하여 채널 인터리빙 동작을 수행한다.
본 발명의 실시 예에 따른 반도체 장치는 응용 프로세서(application processor)가 서로 다른 대역폭(bandwidth)을 갖는 두 개 이상의 이종의 메모리(예를 들면, WideIO 메모리와 LPDDRx) 사이에서 채널 인터리빙 동작을 수행함으로, 고 대역폭 메모리(WideIO 메모리)의 메모리 사이즈가 부족한 경우에 저 대역폭 메모리(LPDDRx)의 일부를 고 대역폭 영역(high bandwidth region)으로 사용할 수 있다.
도 14 내지 도 16은 본 발명의 실시 예에 따른 반도체 장치의 구조를 간략하게 보여주는 단면도이다.
도 14는 응용 프로세서와 WideIO 메모리 칩을 다이 대 다이(die-to-die)로 직접 연결한 반도체 패키지를 보여준다. 도 14에 도시된 반도체 패키지는, 응용 프로세서(AP)와 메모리 칩을 각각 패키지한 후에 다시 패키지 하는 PoP(Package on Package) 방식이 아닌, TSV(through silicon via) 기술을 이용하여 응용 프로세서와 WideIO 메모리 칩을 직접 연결한다. 도 14를 참조하면, 반도체 패키지는 인쇄회로기판(PCB) 위에 응용 프로세서(AP)을 형성하고, 응용 프로세서와 WideIO 메모리 칩을 TSV를 통해 연결한다.
도 15는 도 14에 도시된 반도체 패키지 위에 LPDDRx 메모리 칩 패키지를 적층한 패키지 온 패키지(PoP)를 보여준다. 도 15를 참조하면, 패키지 온 패키지(PoP)는 제 1 패키지 위에 제 2 패키지를 적층한다. 제 1 패키지(package 1)는 도 14에 도시된 반도체 패키지이고, 제 2 패키지(package 2)는 인쇄회로기판(PCB) 위에 LPDDRx 메모리 칩을 와이어를 통해 연결한 반도체 패키지이다.
도 16은 도 15에 도시된 제 1 패키지와 제 2 패키지가 보드에 각각 마운트된 예를 보여준다. 도 16을 참조하면, 제 1 패키지는 응용 프로세서(AP)와 WideIO 메모리 칩을 TSV를 통해 연결하고, 제 2 패키지는 와이어를 통해 LPDDRx 메모리 칩을 인쇄회로기판(PCB)에 연결한다. 제 1 패키지와 제 2 패키지는 신호 라인을 통해 전기적으로 연결된다.
본 발명의 실시 예에 따른 반도체 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 반도체 장치는 디지털 카메라, 캠코더, 휴대 전화, 스마트 폰, 테블릿 PC, 전자북 등과 같은 전자 장치에 사용될 수 있다.
도 17 및 도 18은 본 발명의 실시 예에 따른 채널 인터리빙 유닛(CIU; channel interleaving unit)을 포함하는 모바일 장치를 보여주는 블록도이다. 도 17 및 도 18에 도시된 모바일 장치(1000, 2000)는 이동 전화기(cellular phone), 스마트 폰(smart phone), 테블릿 PC 등과 같이 무선 인터넷 장치로서 구현될 수 있다.
도 17을 참조하면, 모바일 장치(1000)는 시스템 온 칩(SoC, 1001)를 포함한다. 시스템 온 칩(1001)은 도 15에서 설명한 패키지 온 패키지(PoP)로 제작될 수 있다. 시스템 온 칩(1001)은 채널 인터리빙 유닛(1110)을 포함하는 응용 프로세서(1100), WideIO 메모리(1200), 그리고 LPDDRx 메모리(1300)를 포함한다. 응용 프로세서(1100) 내의 채널 인터리빙 유닛(1110)은 WideIO 메모리(1200)와 LPDDRx 메모리(1300) 사이에서 채널 인터리빙 동작을 수행할 수 있다.
무선 송수신기(Radio Transceiver; 1400)는 안테나를 통하여 무선 신호들을 주거나 받을 수 있다. 예컨대, 무선 송수신기(1400)는 안테나를 통하여 수신된 무선 신호들을 시스템 온 칩(1001)이 처리할 수 있는 신호들로 변환할 수 있다. 시스템 온 칩(1100)은 무선 송수신기(1400)로부터 출력된 신호들을 데이터 처리하고, 처리된 데이터를 WideIO 메모리(1200) 또는 LPDDRx 메모리(1300)에 저장하거나, 디스플레이(1600)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(1400)는 시스템 온 칩(1001)으로부터 출력된 신호들을 무선 신호들로 변환하고, 변환된 무선 신호들을 안테나를 통하여 외부로 출력할 수 있다.
입력 장치(1500)는 시스템 온 칩(1001)의 동작을 제어하기 위한 제어 신호들 또는 시스템 온 칩(1001)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
시스템 온 칩(1001)은 WideIO 메모리(1200) 또는 LPDDRx 메모리(1300)로부터 출력된 데이터, 무선 송수신기(1400)로부터 출력된 무선 신호들, 또는 입력 장치(1500)로부터 출력된 데이터가 디스플레이(1600)를 통하여 디스플레이될 수 있도록 디스플레이(1600)의 동작을 제어할 수 있다.
도 18을 참조하면, 모바일 장치(2000)는 시스템 온 칩(2001), LPDDRx 메모리(2300), 무선 송수신기(2400), 입력 장치(2500), 그리고 디스플레이(2600)를 포함한다. 시스템 온 칩(2001)은 도 14에서 설명한 반도체 패키지로 제작될 수 있다. 시스템 온 칩(2001)은 채널 인터리빙 유닛(2110)을 포함하는 응용 프로세서(2100)와 WideIO 메모리(2200)를 포함한다. 응용 프로세서(2100) 내의 채널 인터리빙 유닛(2110)은 WideIO 메모리(2200)와 LPDDRx 메모리(2300) 사이에서 채널 인터리빙 동작을 수행할 수 있다.
도 19 및 도 20은 본 발명의 실시 예에 따른 채널 인터리빙 유닛(CIU; channel interleaving unit)을 포함하는 전자 장치의 다른 적용 예를 보여주는 블록도이다. 도 19 및 도 20을 참조하면, 전자 장치(3000, 4000)는 채널 인터리빙 유닛(3110, 4110)을 구비한 시스템 온 칩(3100, 4100)을 포함한다. 시스템 온 칩(3100, 4100) 내의 채널 인터리빙 유닛(3110, 4110)은 WideIO 메모리(3200, 4200 )와 LPDDRx 메모리(3300, 4300) 사이에서 채널 인터리빙 동작을 수행할 수 있다.
도 19 및 도 20에 도시된 전자 장치(3000, 4000)의 이미지 센서(3400)는 광학 이미지를 디지털 신호들로 변환할 수 있다. 시스템 온 칩(3100, 4100)은 가상 주소에 기초하여 변환된 디지털 신호들을 처리하여 데이터를 생성하고, 가상 주소를 물리 주소로 변환하고 WideIO 메모리(3200, 4200) 또는 LPDDRx 메모리(3300, 4300)의 물리 주소에 데이터를 저장한다. WideIO 메모리(3200, 4200) 또는 LPDDRx 메모리(3300, 4300)에 저장된 데이터는 시스템 온 칩(3100, 4100)의 제어 하에 디스플레이(3500, 4500)를 통하여 디스플레이될 수 있다.
한편, 본 발명에 따른 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 반도체 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300: 반도체 장치
120, 220, 320: 응용 프로세서
130, 231~23b, 331~33b: 메모리 컨트롤러
121, 221, 321: 버스 연결 유닛
150, 250, 350: 중앙처리장치
160, 260, 360: 멀티미디어 프로세서

Claims (22)

  1. 복수의 액세스 채널을 갖는 고 대역폭 메모리 장치; 및
    상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 액세스 채널을 갖는 제 1 저 대역폭 메모리 장치; 및
    상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 메모리 인터리빙 동작을 수행하는 인터리빙 유닛을 포함하는 시스템 온 칩.
  2. 제 1 항에 있어서,
    상기 인터리빙 유닛은 상기 고 대역폭 메모리 장치 및 상기 제 1 저 대역폭 메모리 장치와 통신하는 메모리 컨트롤러를 포함하는 시스템 온 칩.
  3. 제 1 항에 있어서,
    상기 제 1 저 대역폭 메모리 장치는 복수의 액세스 채널을 포함하고,
    상기 인터리빙 유닛은 상기 고 대역폭 메모리 장치의 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리 장치의 복수의 액세스 채널들 사이에서 메모리 인터리빙 동작을 수행하는 시스템 온 칩.
  4. 제 1 항에 있어서,
    상기 인터리빙 유닛은 상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이의 메모리 인터리빙 동작을 관리하는 고 대역폭 채널 인터리버를 포함하는 시스템 온 칩.
  5. 제 4 항에 있어서,
    상기 인터리빙 유닛은 상기 고 대역폭 채널 인터리버에 의해 관리되는 상기 제 1 저 대역폭 메모리 장치의 적어도 하나의 액세스 채널이 아닌, 상기 제 1 저 대역폭 메모리 장치의 나머지 액세스 채널들 사이의 메모리 인터리빙 동작을 관리하는 저 대역폭 채널 인터리버를 더 포함하는 시스템 온 칩.
  6. 제 1 항에 있어서,
    상기 인터리빙 유닛은, 상기 고 대역폭 메모리 장치의 복수의 액세스 채널들 사이의 인터리빙 동작; 상기 제 1 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 사이의 인터리빙 동작; 및 상기 고 대역폭 메모리 장치의 복수의 액세스 채널들과 상기 제 1 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이의 인터리빙 동작 중 하나로 상기 시스템 온 칩의 동작 모드를 수행하는 시스템 온 칩.
  7. 제 1 항에 있어서,
    하나 또는 그 이상의 액세스 채널들을 포함하는 제 2 저 대역폭 메모리 장치를 더 포함하고,
    상기 메모리 인터리빙 동작은 상기 고 대역폭 메모리 장치의 복수의 채널들, 상기 제 1 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나, 그리고 상기 제 2 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 수행되는 시스템 온 칩.
  8. 제 1 항에 있어서,
    상기 고 대역폭 메모리 장치는 WideIO 메모리 장치이고, 상기 제 1 저 대역폭 메모리 장치는 LPDDR 메모리 장치인 시스템 온 칩.
  9. 제 8 항에 있어서,
    상기 시스템 온 칩의 저전력 동작 모드 동안에, 상기 인터리빙 유닛은 상기 WideIO 메모리 장치의 복수의 채널들 사이에서 메모리 인터리빙 동작을 수행하는 시스템 온 칩.
  10. 제 9 항에 있어서,
    상기 시스템 온 칩의 고전력 동작 모드 동안에, 상기 인터리빙 유닛은 상기 WideIO 메모리 장치의 복수의 채널들 및 상기 LPDDR 메모리 장치의 하나 또는 그 이상의 채널들 중 적어도 하나의 채널 사이에서 메모리 인터리빙 동작을 수행하는 시스템 온 칩.
  11. 제 1 항에 있어서,
    상기 고 대역폭 메모리 장치의 대역폭은 상기 고 대역폭 메모리 장치의 채널들의 수에 의해 균등하게(evenly) 나누어지고, 상기 고 대역폭 메모리 장치는 상기 균등하게 나누어진 대역폭을 갖는 각각의 액세스 채널을 통해 데이터 통신하는 시스템 온 칩.
  12. 제 11 항에 있어서,
    상기 제 1 저 대역폭 메모리 장치의 대역폭은 상기 제 1 저 대역폭 메모리 장치의 채널들의 수에 의해 균등하게(evenly) 나누어지고, 상기 제 1 저 대역폭 메모리 장치의 균등하게 나누어진 대역폭이 상기 고 대역폭 메모리 장치의 균등하게 나누어진 대역폭보다 작은 경우에, 상기 인터리빙 유닛은 상기 제 1 저 대역폭 메모리 장치의 적어도 두 개의 액세스 채널을 사용하여 메모리 액세스 커맨드의 일부를 수행하는 시스템 온 칩.
  13. 제 1 항에 있어서,
    상기 고 대역폭 메모리 장치는 하나의 칩으로 제조되고, 상기 인터리빙 유닛을 포함하는 응용 프로세서는 제 2 칩에 제조되고, 상기 제 1 및 제 2 칩은 TSV로 서로 연결되는 시스템 온 칩.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 칩은 제 1 인쇄회로기판(PCB)에 마운트되고 제 1 칩 패키지 내에 집합적으로 패키지되는;
    상기 제 1 저 대역폭 메모리 장치는 제 2 인쇄회로기판에 마운트된 제 3 칩에 제조되는;
    상기 제 3 칩은 와이어링 배열(wiring arrangement)을 통해 상기 제 2 인쇄회로기판에 연결되는;
    상기 제 3 칩과 상기 제 2 인쇄회로기판은 제 2 칩 패키지 내에 집합적으로 패키지되는; 그리고
    상기 제 1 및 제 2 칩 패키지는 와이어링 배열을 통해 서로 연결되는 시스템 온 칩.
  15. 메모리 컨트롤러;
    상기 메모리 컨트롤러와 통신하고, 복수의 액세스 채널을 갖고, WideIO 타입 메모리 장치를 포함하는 고 대역폭 메모리 장치;
    상기 메모리 컨트롤러와 통신하고, 하나 또는 그 이상의 액세스 채널을 갖고, LPDDR 타입 메모리 장치를 포함하며, 상기 고 대역폭 메모리 장치보다 더 낮은 동작 대역폭을 갖는 저 대역폭 메모리 장치; 및
    상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 저 대역폭 메모리 장치의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 메모리 인터리빙 동작을 수행하는 인터리빙 유닛을 포함하는 시스템 온 칩.
  16. 제 15 항에 있어서,
    상기 메모리 컨트롤러가 제조되는 그 위에 제조되는 제 1 칩; 및
    상기 고 대역폭 메모리 장치가 그 위에 제조되는 적어도 하나의 제 2 칩을 더 포함하되, 상기 적어도 하나의 제 2 칩은 상기 제 1 칩 위에 적층되는(stacked) 시스템 온 칩.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 제 2 칩은 복수의 제 2 칩을 포함하고, 각각의 제 2 칩은 하나 또는 그 이상의 WideIO 타입 메모리 장치를 포함하는 시스템 온 칩.
  18. 시스템 온 칩의 채널 인터리빙 유닛에 있어서,
    고 대역폭 메모리의 복수의 액세스 채널들과 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이의 메모리 인터리빙 동작을 수행하는 고 대역폭 채널 인터리버;
    상기 저 대역폭 메모리 장치의 적어도 하나의 액세스 채널 사이의 메모리 인터리빙 동작을 수행하는 저 대역폭 채널 인터리버; 및
    메모리 액세스 커맨드들을 입력받고, 상기 메모리 액세스 커맨드들 각각의 어드레스에 근거하여 각각의 메모리 액세스 커맨드가 상기 고 대역폭 채널 인터리버로 전달되는지 상기 저 대역폭 채널 인터리버로 전달되는지를 결정하는 라우터를 포함하는 채널 인터리빙 유닛.
  19. 제 18 항에 있어서,
    상기 메모리 액세스 커맨드들 사이의 중재(arbitration)를 수행하는 멀티플렉서를 더 포함하는 채널 인터리빙 유닛.
  20. 제 19 항에 있어서,
    상기 멀티플렉서는 우선 정보에 근거하여 중재를 수행하는 채널 인터리빙 유닛.
  21. 제 20 항에 있어서,
    상기 우선 정보는 입력받은 메모리 액세스 커맨드들 각각의 우선 정보와 상기 채널 인터리빙 유닛의 상태 정보(status information), 상기 고 대역폭 채널 인터리버와 상기 저 대역폭 채널 인터리버와 상기 라우터의 긴급 정보(urgent information)을 포함하는 상태 정보, 상기 메모리 액세스 커맨드들을 저장하기 위한 버퍼의 상태에 근거하여 발생되는 긴급 정보를 포함하는 채널 인터리빙 유닛.
  22. 시스템 온 칩;
    사용자 입력을 상기 시스템 온 칩에 제공하기 위한 입력 장치; 및
    상기 시스템 온 칩에 의한 정보 출력(information output)을 제공하는 디스플레이를 포함하되,
    상기 시스템 온 칩은,
    복수의 액세스 채널을 갖는 고 대역폭 메모리 장치; 및
    상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 액세스 채널을 갖는 저 대역폭 메모리 장치; 및
    상기 고 대역폭 메모리의 상기 복수의 액세스 채널들과 상기 저 대역폭 메모리의 하나 또는 그 이상의 액세스 채널들 중 적어도 하나 사이에서 메모리 인터리빙 동작을 수행하는 인터리빙 유닛을 포함하는 모바일 장치.
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