KR20150043045A - 반도체 장치 - Google Patents

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KR20150043045A
KR20150043045A KR20130121998A KR20130121998A KR20150043045A KR 20150043045 A KR20150043045 A KR 20150043045A KR 20130121998 A KR20130121998 A KR 20130121998A KR 20130121998 A KR20130121998 A KR 20130121998A KR 20150043045 A KR20150043045 A KR 20150043045A
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전선광
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에스케이하이닉스 주식회사
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Abstract

본 발명은 반도체 장치에 관한 것으로, 특히 관통전극(TSV: Through Silicon Via)을 이용하여 칩을 적층할 경우 랭크 투 랭크(Rank to rank)의 스위칭시 발생하는 커맨드 버블(Command Bubble)을 없앨 수 있도록 하는 기술이다. 이러한 본 발명은 제 1메모리 및 제 1메모리의 상부에 적층되어 관통전극을 통해 데이터를 입출력하는 제 2메모리를 포함하고, 제 1메모리 내부에 구비되며, 제 1메모리로부터 인가되는 제 1데이터와 관통전극을 통해 제 2메모리로부터 인가되는 제 2데이터를 중재하여 입출력 패드에 제공하는 중재기를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 관통전극(TSV: Through Silicon Via)을 이용하여 칩을 적층할 경우 랭크 투 랭크(Rank to rank)의 스위칭시 발생하는 커맨드 버블(Command Bubble)을 없앨 수 있도록 하는 기술이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은 여러 가지가 있다.
먼저, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법이 있다. 그리고, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장 하여 조립하는 방법이 있다.
반도체 메모리의 저장용량을 증대시키는 방법의 경우 많은 노력, 자본 및 시간이 소요된다. 하지만, 반도체 칩의 집적도를 높이는 경우에는 패키징(packaging) 하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다.
또한, 반도체 칩의 집적도를 높이는 경우, 반도체 메모리의 저장 용량을 증대시키는 경우보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있다. 이 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장 하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장 하는 방법은 반도체 칩을 수평으로 실장 하는 방법과, 수직으로 실장 하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 스택 패키지의 한 예로 관통전극(TSV: Through Silicon Via)을 이용한 패키지가 사용되고 있다.
관통전극(TSV: Through Silicon Via)을 이용하여 칩을 적층 하는 경우 데이터(DQ) 패드가 서로 연결되어 랭크(Rank) 제어를 통해 데이터를 출력하게 된다. 이러한 경우 데이터(DQ) 간의 충돌 또는 플로팅(Floating)이 발생하게 되어 데이터 트레이닝(Training)을 수행하게 된다.
그런데, 데이터 트레이닝을 이용하여 파워 업 동작시 데이터의 입출력 타이밍을 조절하거나 랭크 간을 전환하는 경우 커맨드 버블(Command bubble)이 발생한다. 이렇게 커맨드 버블이 발생하게 되면 데이터의 제어가 어렵고 스택 패키지에서 성능 저하가 발생 된다.
도 1은 관통전극을 이용한 패키지에서 데이터(DQ) 충돌이 발생하는 것을 나타낸 도면이다. 복수의 메모리가 적층된 패키지에 있어서 메모리 1에서 리드된 데이터와 메모리 0에서 리드된 데이터가 일정 구간에서 중첩되는 경우 출력 데이터(DQ)의 충돌이 발생하는 것을 알 수 있다.
도 2는 관통전극을 이용한 패키지에서 데이터(DQ) 플로팅(Floating)이 발생하는 것을 나타낸 도면이다. 복수의 메모리가 적층된 패키지에 있어서 메모리 1에서 리드된 데이터와 메모리 0에서 리드된 데이터가 일정 구간에서 지연 시간을 갖는 경우 출력 데이터(DQ)가 플로팅 되는 것을 알 수 있다.
본 발명은 중재기(Arbiter) 셀(Cell)을 이용하여 랭크 투 랭크(Rank to rank)의 스위칭시 발생하는 커맨드 버블(Command Bubble)을 없앨 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 반도체 장치는, 제 1메모리; 및 제 1메모리의 상부에 적층되어 관통전극을 통해 데이터를 입출력하는 제 2메모리를 포함하고, 제 1메모리 내부에 구비되며, 제 1메모리로부터 인가되는 제 1데이터와 관통전극을 통해 제 2메모리로부터 인가되는 제 2데이터를 중재하여 입출력 패드에 제공하는 중재기를 포함하는 것을 특징으로 한다.
그리고, 중재기는 제 1데이터와 제 2데이터가 중첩되는 경우 제 1데이터와 제 2데이터를 논리조합하여 입출력 패드를 통해 데이터를 순차적으로 출력한다.
또한, 중재기는 제 1데이터와 제 2데이터를 논리조합하여 타이밍이 조정된 제 3데이터와 제 4데이터를 출력하는 중재기 셀; 및 제 3데이터와 제 4데이터를 조합하여 입출력 패드에 출력하는 조합부를 포함한다.
중재기 셀은 제 1데이터와 제 2데이터를 낸드연산하여 제 1신호와 제 2신호를 출력하는 복수의 낸드게이트; 제 1신호와 제 2신호를 배타적 노아 연산하여 제 3신호를 출력하는 배타적 노아게이트; 및 제 1신호와 제 2신호 및 제 3신호를 노아연산하여 제 3데이터와 제 4데이터를 출력하는 복수의 노아게이트를 포함한다.
조합부는 제 3데이터와 제 4데이터 중 적어도 어느 하나가 하이 레벨인 경우 하이 데이터를 출력한다.
이러한 조합부는 제 3데이터와 제 4데이터를 오아 연산하는 오아게이트를 포함할 수 있다.
그리고, 중재기는 제 1데이터와 제 2데이터가 일정 구간에서 지연 시간을 갖는 경우 제 1데이터와 제 2데이터를 논리조합하여 지연 타이밍을 조정하고 입출력 패드를 통해 데이터를 순차적으로 출력한다.
또한, 중재기는 제 1데이터와 제 2데이터를 논리조합하여 타이밍이 조정된 제 3데이터와 제 4데이터 및 제 5데이터를 출력하는 중재기 셀; 및 제 3데이터와 제 4데이터 및 제 5데이터를 조합하여 입출력 패드에 출력하는 조합부를 포함한다.
중재기 셀은 제 1데이터와 제 2데이터를 낸드연산하여 제 1신호와 제 2신호를 출력하는 복수의 낸드게이트; 제 1신호와 제 2신호를 배타적 노아 연산하여 제 3신호를 출력하는 배타적 노아게이트; 제 1신호와 제 2신호 및 제 3신호를 노아연산하여 제 3데이터와 제 4데이터를 출력하는 복수의 노아게이트; 및 제 1신호와 제 2신호 및 제 3신호의 반전신호를 앤드연산하여 제 5데이터를 출력하는 앤드게이트를 포함한다.
조합부는 제 3데이터와 제 4데이터 및 제 5데이터 중 적어도 어느 하나가 하이 레벨인 경우 하이 데이터를 출력한다.
이러한 조합부는 제 3데이터와 제 4데이터 및 제 5데이터를 오아 연산하는 오아게이트를 포함할 수 있다.
상기 관통전극은 비아 미들(Via midle) 형태로 형성될 수 있다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 중재기(Arbiter) 셀(Cell)을 이용하여 랭크 투 랭크(Rank to rank)의 스위칭시 발생하는 커맨드 버블(Command Bubble)과 신호의 충돌을 없앨 수 있도록 한다.
둘째, 타이밍 제어를 위한 별도의 트레이닝(Training) 동작이 불필요하다.
셋째, 코스 튜닝(Coarse tuning)을 수행한 후 미세 튜닝을 수행하여 타이밍 마진을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 장치에서 데이터(DQ) 충돌이 발생하는 것을 나타낸 도면.
도 2는 종래의 반도체 장치에서 데이터(DQ) 플로팅(Floating)이 발생하는 것을 나타낸 도면.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 4는 도 3의 중재기에 관한 상세 구성도.
도 5는 도 5의 중재기 셀에 관한 상세 회로도.
도 6은 도 5의 중재기 셀에 관한 동작 타이밍도.
도 7은 도 3의 중재기에 관한 다른 실시예.
도 8은 도 7의 중재기 셀에 관한 상세 회로도.
도 9는 도 7의 중재기 셀에 관한 동작 타이밍도.
도 10은 본 발명의 실시예에 따른 반도체 장치에서 데이터 충돌이 발생하지 않는 것을 타나낸 도면.
도 11은 본 발명의 실시예에 따른 반도체 장치에서 데이터 플로팅이 발생하지 않는 것을 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 복수의 메모리 M0, M1가 적층된 패키지를 포함한다. 여기서, 복수의 메모리 M0, M1는 관통전극(TSV: Through Silicon Via)을 통해 서로 연결된다. 복수의 메모리 M0, M1는 관통전극을 통해 데이터, 어드레스 및 제어신호들을 주고받을 수 있다.
관통전극 TSV을 이용하여 칩을 적층 하는 경우 데이터(DQ) 패드가 서로 연결되어 랭크(Rank) 제어를 통해 데이터를 출력하게 된다. 각각의 랭크들은 복수의 메모리 M0, M1들을 포함한다. 예컨대, 복수의 메모리 M0, M1들 각각은 DRAM(dynamic random access memory)일 수 있다. 그러나 본 발명의 실시예는 메모리의 종류에 한정되지 않는다.
관통전극 TSV을 이용하여 메모리를 적층하는 경우 관통전극 TSV의 기둥이 칩 전체에 이어지는 경우가 있다. 하지만, 공정에 따라 비아 미들(Via middle)로 구현하게 되면 관통전극 TSV의 기둥과 메탈 라우팅(Metal routing)의 위치를 다르게 구현할 수도 있다. 이에 따라, 관통전극 TSV의 기둥으로부터 인가된 신호를 별도로 이용할 수도 있다.
그리고, 복수의 메모리 M0, M1 중 최하부층에 구비된 메모리 M0는 중재기(Arbiter; 100)를 포함한다. 본 발명의 실시예에서는 중재기(100)가 스택 패키지 중 최하부층에 구비되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 스택 패키지 중 어느 하나의 메모리에 포함될 수 있다.
중재기(100)는 관통전극 TSV를 통해 상부의 메모리 M1로부터 인가되는 데이터 DQ1와 하부의 메모리 M0로부터 인가되는 데이터 DQ0를 조합하여 출력 타이밍이 조정된 데이터 DQ를 입출력 패드 PAD로 출력한다. 이러한 본 발명의 실시예는 중재기(100)에서 입력 데이터를 조합하여 출력하게 되므로 데이터의 충돌을 피할 수 있게 된다.
복수의 메모리 M0, M1를 서로 연결하는 관통전극 TSV는 여러 개 포함될 수 있으며, 본 발명의 실시예에서는 하나의 관통전극 TSV을 기준으로 하여 그 구성 및 동작을 설명하기로 한다.
도 4는 도 3의 중재기(100)에 관한 상세 구성도이다.
중재기(100)는 중재기 셀(110)과 조합부(120)를 포함한다. 중재기 셀(110)은 관통전극 TSV를 통해 상부의 메모리 M1로부터 인가되는 데이터 DQ1와 하부의 메모리 M0로부터 인가되는 데이터 DQ0를 조합하여 출력 타이밍을 조정하고 데이터 DQ1'와, 데이터 DQ0'를 출력한다.
그리고, 조합부(120)는 데이터 DQ1'와, 데이터 DQ0'를 조합하여 출력 타이밍이 조정된 데이터 DQ를 입출력 패드 PAD로 출력한다. 여기서, 조합부(120)는 데이터 DQ1'와, 데이터 DQ0' 중 적어도 어느 하나가 활성화된 경우 데이터 DQ를 로직 하이 레벨로 출력한다. 이러한 조합부(120)는 데이터 DQ1'와, 데이터 DQ0'를 오아연산하는 오아게이트 OR1를 포함할 수 있다.
도 5는 도 5의 중재기 셀(110)에 관한 상세 회로도이다.
중재기 셀(110)은 복수의 낸드게이트 ND1, ND2와, 배타적 노아게이트 XNOR1 및 복수의 노아게이트 NOR1, NOR2를 포함한다.
여기서, 낸드게이트 ND1는 데이터 DQ1와 노드 B의 신호를 낸드연산하여 노드 A에 출력한다. 그리고, 낸드게이트 ND2는 데이터 DQ0와 노드 A의 신호를 낸드연산하여 노드 B에 출력한다.
배타적 노아게이트 XNOR1는 노드 A와 노드 B의 신호를 배타적 노아 연산하여 노드 C에 출력한다. 그리고, 노아게이트 NOR1는 노드 A와 노드 C의 신호를 노아연산하여 데이터 DQ1'를 출력한다. 또한, 노아게이트 NOR2는 노드 B와 노드 C의 신호를 노아연산하여 데이터 DQ0'를 출력한다.
도 6은 도 5의 중재기 셀(110)에 관한 동작 타이밍도이다.
도 6의 타이밍도는 관통전극 TSV를 통해 상부의 메모리 M1로부터 인가되는 데이터 DQ1와 하부의 메모리 M0로부터 인가되는 데이터 DQ0가 T1 구간에서 중첩되는 경우를 나타낸다. 중재기 셀(110)은 데이터 DQ1와 데이터 DQ0를 입력받아 이를 낸드연산한다. 이에 따라, 노드 A, 노드 B에서와 같이 데이터의 지연 타이밍이 조정되어 T1 구간에서 중첩되는 부분이 없어지게 된다.
그리고, 노드 A와 노드 B의 신호가 조합되어 노드 C에서와 같이 로직 로우 상태의 신호가 된다. 이렇게 노드 C의 신호와 노드 A의 신호를 조합하여 데이터 DQ1'가 하이 레벨로 출력되고, 노드 C의 신호와 노드 B의 신호를 조합하여 데이터 DQ0'가 하이 레벨로 출력된다.
그리고, 오아게이트 OR1는 로직 하이 레벨의 데이터 DQ1'와 데이터 DQ0'를 오아 연산하여 데이터 DQ를 출력한다. 이렇게 데이터 DQ1'와 데이터 DQ0'에서 중첩되는 신호 타이밍이 없으므로 출력 데이터 DQ에서는 신호의 충돌이 발생하지 않는다.
도 7은 도 3의 중재기(100_1)에 관한 다른 실시예이다.
중재기(100_1)는 중재기 셀(110_1)과 조합부(120_1)를 포함한다. 중재기 셀(110_1)은 관통전극 TSV를 통해 상부의 메모리 M1로부터 인가되는 데이터 DQ1와 하부의 메모리 M0로부터 인가되는 데이터 DQ0를 조합하여 출력 타이밍을 조정하고 데이터 D, 데이터 DQ1' 및 데이터 DQ0'를 출력한다.
그리고, 조합부(120_1)는 데이터 D, 데이터 DQ1' 및 데이터 DQ0'를 조합하여 출력 타이밍이 조정된 데이터 DQ를 입출력 패드 PAD로 출력한다. 여기서, 조합부(120_1)는 데이터 D와 데이터 DQ1' 및 데이터 DQ0' 중 적어도 어느 하나가 활성화된 경우 데이터 DQ를 로직 하이 레벨로 출력한다. 이러한 조합부(120_1)는 데이터 D와, 데이터 DQ1' 및 데이터 DQ0'를 오아연산하는 오아게이트 OR2를 포함할 수 있다.
도 8 도 7의 중재기 셀(110_1)에 관한 상세 회로도이다.
중재기 셀(110_1)은 복수의 낸드게이트 ND3, ND4와, 배타적 노아게이트 XNOR2와, 복수의 노아게이트 NOR3, NOR4, 앤드게이트 AND1 및 인버터 IV1를 포함한다.
여기서, 낸드게이트 ND3는 데이터 DQ1와 노드 B의 신호를 낸드연산하여 노드 A에 출력한다. 그리고, 낸드게이트 ND4는 데이터 DQ0와 노드 A의 신호를 낸드연산하여 노드 B에 출력한다.
배타적 노아게이트 XNOR2는 노드 A와 노드 B의 신호를 배타적 노아 연산하여 노드 C에 출력한다. 그리고, 노아게이트 NOR3는 노드 A와 노드 C의 신호를 노아연산하여 데이터 DQ1'를 출력한다. 또한, 노아게이트 NOR4는 노드 B와 노드 C의 신호를 노아연산하여 데이터 DQ0'를 출력한다.
또한, 앤드게이트 AND는 노드 A의 신호와 노드 B의 신호 및 인버터 IV1에 의해 반전된 노드 C의 신호를 앤드연산하여 데이터 D를 출력한다. 즉, 앤드게이트 AND는 노드 A의 신호, 노드 B의 신호 및 인버터 IV1의 출력신호가 모두 로직 하이 레벨인 경우 데이터 D를 로직 하이 레벨로 출력한다.
도 9는 도 8의 중재기 셀(110_1)에 관한 동작 타이밍도이다.
도 9의 타이밍도는 관통전극 TSV를 통해 상부의 메모리 M1로부터 인가되는 데이터 DQ1와 하부의 메모리 M0로부터 인가되는 데이터 DQ0가 T2 구간에서 겹치지 않는 경우를 나타낸다. 중재기 셀(110_1)은 데이터 DQ1와 데이터 DQ0를 입력받아 이를 낸드연산하여 노드 A, 노드 B에서와 같이 신호가 출력된다.
그리고, 노드 A와 노드 B의 신호가 조합되어 노드 C에서와 같이 로직 로우 상태의 신호가 된다. 이렇게 노드 C의 신호와 노드 A의 신호를 조합하여 데이터 DQ1'가 하이 레벨로 출력되고, 노드 C의 신호와 노드 B의 신호를 조합하여 데이터 DQ0'가 하이 레벨로 출력된다. 그리고, 노드 A의 신호와 , 노드 B의 신호 및 노드 C의 반전 신호가 조합되어 데이터 D가 하이 레벨로 출력된다.
그리고, 오아게이트 OR1는 로직 하이 레벨의 데이터 DQ1'와 데이터 DQ0' 및 데이터 D를 오아 연산하여 데이터 DQ를 출력한다. 이렇게 데이터 DQ1'와 데이터 DQ0' 및 데이터 D에서 데이터가 겹치지 않는 타이밍이 없으므로 출력 데이터 DQ에서는 신호의 플로팅이 발생하지 않는다.
도 10은 본 발명의 실시예에 따른 반도체 장치에서 데이터 충돌이 발생하지 않는 것을 나타낸 도면이다.
복수의 메모리 M0, M1가 적층된 패키지에 있어서 메모리 1에서 리드된 데이터와 메모리 0에서 리드된 데이터가 일정 구간에서 중첩되는 경우가 발생할 수 있다.
본 발명의 실시예에서는 두 메모리 M0, M1에서 리드된 데이터가 중첩되는 경우에도 출력 데이터(DQ)의 충돌이 발생하지 않는 것을 알 수 있다. 즉, 두 메모리M0, M1에서 리드된 데이터가 중첩되는 경우 입출력 패드 PAD를 통해 데이터를 순차적으로 출력하여 데이터의 충돌이 발생하지 않도록 한다.
도 11은 본 발명의 실시예에 따른 반도체 장치에서 데이터 플로팅이 발생하지 않는 것을 나타낸 도면이다.
복수의 메모리가 적층된 패키지에 있어서 메모리 1에서 리드된 데이터와 메모리 0에서 리드된 데이터가 일정 구간에서 지연 시간을 갖는 경우가 발생할 수 있다.
본 발명의 실시예에서는 두 메모리에서 리드된 데이터가 중첩되지 않고 일정 지연 시간을 갖는 경우에도 출력 데이터(DQ)가 플로팅 되지 않는 것을 알 수 있다. 즉, 두 메모리 M0, M1에서 리드된 데이터가 일정 구간에서 지연 시간을 갖는 경우 두 데이터의 지연 타이밍을 조정하여 입출력 패드 PAD를 통해 데이터를 순차적으로 출력하여 데이터의 플로팅이 발생하지 않도록 한다.
이상에서와 같이, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명의 실시예를 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 활성화, 비활성화, 하이 또는 로우의 구성은 실시 예에 따라 달라질 수 있다. 또한, 중재기(100)의 로직 회로에서 낸드게이트, 배타적 노아게이트, 노아 게이트, 앤드게이트 및 오아게이트는 실시예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (12)

  1. 제 1메모리; 및
    상기 제 1메모리의 상부에 적층되어 관통전극을 통해 데이터를 입출력하는 제 2메모리를 포함하고,
    상기 제 1메모리 내부에 구비되며, 상기 제 1메모리로부터 인가되는 제 1데이터와 상기 관통전극을 통해 상기 제 2메모리로부터 인가되는 제 2데이터를 중재하여 입출력 패드에 제공하는 중재기를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 중재기는 상기 제 1데이터와 상기 제 2데이터가 중첩되는 경우 상기 제 1데이터와 상기 제 2데이터를 논리조합하여 상기 입출력 패드를 통해 데이터를 순차적으로 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 중재기는
    상기 제 1데이터와 상기 제 2데이터를 논리조합하여 타이밍이 조정된 제 3데이터와 제 4데이터를 출력하는 중재기 셀; 및
    상기 제 3데이터와 상기 제 4데이터를 조합하여 상기 입출력 패드에 출력하는 조합부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 중재기 셀은
    상기 제 1데이터와 상기 제 2데이터를 낸드연산하여 제 1신호와 제 2신호를 출력하는 복수의 낸드게이트;
    상기 제 1신호와 상기 제 2신호를 배타적 노아 연산하여 제 3신호를 출력하는 배타적 노아게이트; 및
    상기 제 1신호와 상기 제 2신호 및 상기 제 3신호를 노아연산하여 상기 제 3데이터와 상기 제 4데이터를 출력하는 복수의 노아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서, 상기 조합부는 상기 제 3데이터와 상기 제 4데이터 중 적어도 어느 하나가 하이 레벨인 경우 하이 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서, 상기 조합부는 상기 제 3데이터와 상기 제 4데이터를 오아 연산하는 오아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 중재기는 상기 제 1데이터와 상기 제 2데이터가 일정 구간에서 지연 시간을 갖는 경우 상기 제 1데이터와 상기 제 2데이터를 논리조합하여 지연 타이밍을 조정하고 상기 입출력 패드를 통해 데이터를 순차적으로 출력하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 중재기는
    상기 제 1데이터와 상기 제 2데이터를 논리조합하여 타이밍이 조정된 제 3데이터와 제 4데이터 및 제 5데이터를 출력하는 중재기 셀; 및
    상기 제 3데이터와 상기 제 4데이터 및 상기 제 5데이터를 조합하여 상기 입출력 패드에 출력하는 조합부를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 중재기 셀은
    상기 제 1데이터와 상기 제 2데이터를 낸드연산하여 제 1신호와 제 2신호를 출력하는 복수의 낸드게이트;
    상기 제 1신호와 상기 제 2신호를 배타적 노아 연산하여 제 3신호를 출력하는 배타적 노아게이트;
    상기 제 1신호와 상기 제 2신호 및 상기 제 3신호를 노아연산하여 상기 제 3데이터와 상기 제 4데이터를 출력하는 복수의 노아게이트; 및
    상기 제 1신호와 상기 제 2신호 및 상기 제 3신호의 반전신호를 앤드연산하여 제 5데이터를 출력하는 앤드게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서, 상기 조합부는 상기 제 3데이터와 상기 제 4데이터 및 상기 제 5데이터 중 적어도 어느 하나가 하이 레벨인 경우 하이 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  11. 제 8항에 있어서, 상기 조합부는 상기 제 3데이터와 상기 제 4데이터 및 상기 제 5데이터를 오아 연산하는 오아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 관통전극은 비아 미들(Via midle) 형태로 형성되는 것을 특징으로 하는 반도체 장치.
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