KR102653837B1 - 메모리 모듈 및 데이터 처리 시스템 - Google Patents

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Abstract

본 기술은 적층된 복수의 메모리 칩들; 메모리 컨트롤러; 및 상기 복수의 메모리 칩들과 상기 메모리 컨트롤러 사이에 연결된 인터포저를 포함할 수 있다.

Description

메모리 모듈 및 데이터 처리 시스템{MEMORY MODULE AND DATA PROCESSING SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 메모리 모듈 및 데이터 처리 시스템에 관한 것이다.
데이터 처리 시스템 예를 들어, 서버 시스템 같은 경우 그 성능이 향상됨에 따라 고성능 및 고집적 반도체 메모리를 필요로 하고 있다.
종래의 데이터 처리 시스템은 기판 즉, 인쇄 회로 기판(PCB)(30) 상에 복수의 메모리 모듈(20)들이 연결될 수 있다.
메모리 모듈(20)은 인터포저(Interposer) 위에 메모리 컨트롤러 예를 들어, 그래픽 프로세싱 유닛(GPU)(또는, CPU)이 연결되고, 메모리 컨트롤러 위에 복수의 메모리 칩들(M1 ~ M4)이 적층되어 구성될 수 있다.
기판(30)에 인터포저가 연결되고, 인터포저를 통해 메모리 모듈(20)이 기판(30)과 각종 신호 입/출력 동작을 수행할 수 있다.
그러나, 종래의 기술에 따른 메모리 모듈(20)은 메모리 컨트롤러와 메모리 칩들이 직접 연결되어 있다. 따라서 메모리 컨트롤러의 동작에 따른 발열이 메모리 칩들에 직접적으로 가해지므로 메모리 칩들의 동작 성능 저하 또는 동작 오류로 인한 데이터 처리 시스템의 성능 저하와 같은 문제를 초래함은 물론이고, 발열 문제를 해결하기 위한 냉각 시스템(Cooling System) 적용으로 전력 소비를 증가시키는 문제를 초래하게 된다.
특히, 최근 이슈(Issue)가 되고 있는 인공지능(AI: Artificial Intelligence), 가상 현실(VR: Virtual Reality) 또는 증강 현실(AR: Augmented Reality) 등의 응용 프로그램 동작 환경에서, GPU와 같은 메모리 컨트롤러의 발열 문제는 더욱 심각하고, 그에 따른 메모리 칩들의 동작 성능 저하 및 전력 소비 증가 문제는 더욱 심화될 수 있다.
본 발명의 실시예는 동작 성능 저하를 방지하고 전력 소비를 줄일 수 있는 메모리 모듈 및 데이터 처리 시스템을 제공한다.
본 발명의 실시예는 적층된 복수의 메모리 칩들; 메모리 컨트롤러; 및 상기 복수의 메모리 칩과 상기 메모리 컨트롤러 사이에 연결된 인터포저를 포함할 수 있다.
본 발명의 실시예는 기판; 및 상기 기판과 연결된 복수의 서브 시스템들을 포함하고, 상기 복수의 서브 시스템들은 각각 상기 인터포저와 수직이며 상기 기판과 수평한 방향으로 적층되는 복수의 메모리 칩들을 포함할 수 있다.
본 발명의 실시예는 기판; 및 상기 기판과 연결된 복수의 서브 시스템들을 포함하고, 상기 복수의 서브 시스템들은 각각 하측이 상기 기판과 수직방향으로 연결된 인터포저, 상기 기판과 수평방향으로 상기 인터포저 일측에 연결된 메모리 컨트롤러, 및 상기 인터포저 타측에 적층된 복수의 메모리 칩들을 포함할 수 있다.
본 발명의 실시예는 제 1 방향으로 연장된 기판; 및 상기 기판과 연결된 복수의 서브 시스템들을 포함하고, 상기 복수의 서브 시스템들은 각각 상기 제 1 방향으로 적층된 복수의 메모리 칩들, 메모리 컨트롤러, 및 상기 메모리 컨트롤러와 상기 복수의 메모리 칩들 사이에 연결되고, 상기 제 1 방향과 수직인 제 2 방향으로 상기 기판과 연결된 인터포저를 포함할 수 있다.
본 기술은 메모리 모듈 및 데이터 처리 시스템의 동작 성능 저하를 방지하고 전력 소비를 줄일 수 있다.
도 1은 종래의 기술에 따른 데이터 처리 시스템의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면,
도 3은 도 2의 서브 시스템의 세부 구성을 나타낸 도면,
도 4는 본 발명의 다른 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면,
도 5는 본 발명의 다른 실시예에 따른 데이터 처리 시스템의 신호 라인 연결을 보여주는 도면이고,
도 6 및 7은 본 발명의 또 다른 실시예들에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 처리 시스템(100)은 기판(300) 예를 들어, 인쇄 회로 기판(PCB) 및 복수의 서브 시스템들(200)을 포함할 수 있다.
복수의 서브 시스템들(200) 예를 들어, 복수의 메모리 모듈들은 메모리 컨트롤러(210), 복수의 메모리 칩들(230) 및 인터포저(250)를 포함할 수 있다.
인터포저(250)는 하측을 통해 기판(300)과 수직방향으로 연결될 수 있다.
인터포저(250)의 일측에 메모리 컨트롤러(210)가 연결될 수 있다.
복수의 메모리 칩들(230)이 기판(300)과 수평 방향으로 인터포저(250)의 타측에 수직으로 적층될 수 있다.
복수의 메모리 칩들(230)과 메모리 컨트롤러(210)가 직접 연결되지 않고, 인터포저(250)를 기준으로 양측에 배치되므로 메모리 컨트롤러(210)의 발열에 의한 영향이 복수의 메모리 칩들(230)에 최소화될 수 있다.
복수의 서브 시스템들(200)은 제 1 거리를 두고 서로 대칭구조로 기판(300)과 연결될 수 있다.
복수의 서브 시스템들(200) 중에서 인접한 한 쌍의 서브 시스템들(200)은 'A' 라인을 기준으로 대칭구조 즉, 서로 마주보는 구조로 배치되어 있다.
복수의 서브 시스템들(200)이 서로 대칭구조를 가지므로 인접한 서브 시스템들(200)의 메모리 컨트롤러(210)의 발열에 의한 영향이 서로에게 최소화될 수 있다.
복수의 서브 시스템들(200)은 쌍 단위 마다 정해진 거리(이하, 제 2 거리라 칭함)를 두고 배치될 수 있다.
제 2 거리는 제 1 거리 이상의 값을 가질 수 있다.
서브 시스템(200) 쌍들이 제 2 거리를 두고 배치되므로 'B'와 같이 공기 흐름을 위한 공간(이하, 공냉 공간)이 형성될 수 있다.
제 1 거리와 제 2 거리는 서브 시스템(200) 집적도와 설계 마진 및 최적의 냉각(Cooling) 성능 등을 고려하여 가변될 수 있다.
도 3은 도 2의 서브 시스템의 세부 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 메모리 컨트롤러(210)는 그래픽 프로세싱 유닛)(GPU)(또는 CPU)를 포함할 수 있다.
복수의 메모리 칩들(230) 각각은 HBM(High Bandwidth Memory)를 포함할 수 있다.
복수의 메모리 칩들(230)은 관통 비아(예를 들어, TSV: Through Silicon Via)(미 도시)를 통해 서로간의 신호 입/출력이 가능하도록 연결될 수 있다.
인터포저(250)는 하측을 통해 기판(300)과 수직방향으로 연결될 수 있다.
기판(300)과 인터포저(250)는 다양한 방식을 이용하여 서로 연결될 수 있다.
인터포저(250)는 기판(300)이 지원하는 연결 방식에 맞도록 다양한 형태의 연결 구조를 가질 수 있다.
예를 들어, 인터포저(250)는 와이어 본딩(Wire Bonding) 또는 솔더 볼(Solder Ball)을 이용하여 기판(300)과 연결될 수 있다.
다른 예를 들어, 기판(300)이 소켓을 지원하는 경우 인터포저(250)에 엣지 컨넥터(Edge connector)를 구성하고, 엣지 컨넥터를 소켓에 삽입하는 방식으로 인터포저(250)와 기판(300을 연결할 수 있다.
또 다른 예를 들어, 기판(300)이 핀(Pin)을 지원하는 경우, 핀에 대응되는 컨넥터를 구성하고, 컨넥터를 핀에 삽입하는 방식으로 인터포저(250)와 기판(300을 연결할 수 있다.
상술한 인터포저(250)와 기판(300)의 연결 방식은 일 예들을 든 것일 뿐, 그 이외에도 다양한 방식으로 연결이 가능하다.
도 4는 본 발명의 다른 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 데이터 처리 시스템(101)은 기판(300), 복수의 서브 시스템들(200) 및 브릿지 모델(Bridge Model)(400)을 포함할 수 있다.
복수의 서브 시스템들(200) 예를 들어, 복수의 메모리 모듈들은 메모리 컨트롤러(210), 복수의 메모리 칩들(230) 및 인터포저(250)를 포함할 수 있다.
인터포저(250)는 하측을 통해 기판(300)과 수직방향으로 연결될 수 있다.
인터포저(250)의 일측에 메모리 컨트롤러(210)가 연결될 수 있다.
복수의 메모리 칩들(230)이 기판(300)과 수평 방향으로 인터포저(250)의 타측에 수직으로 적층될 수 있다.
복수의 메모리 칩들(230)과 메모리 컨트롤러(210)가 직접 연결되지 않고, 인터포저(250)를 기준으로 양측에 배치되므로 메모리 컨트롤러(210)의 발열에 의한 영향이 복수의 메모리 칩들(230)에 최소화될 수 있다.
복수의 서브 시스템들(200) 중에서 인접한 한 쌍의 서브 시스템들(200)은 도 2와 마찬가지로 제 1 거리를 두고 서로 대칭되는 구조 즉, 서로 마주보는 구조로 배치되어 있다.
복수의 서브 시스템들(200)이 서로 대칭구조를 가지므로 인접한 서브 시스템들(200)의 메모리 컨트롤러(210)의 발열에 의한 영향이 서로에게 최소화될 수 있다.
복수의 서브 시스템들(200)은 도 2와 마찬가지로 쌍 단위 마다 제 2 거리를 두고 배치될 수 있다.
제 2 거리는 제 1 거리 이상의 값을 가질 수 있다.
서브 시스템(200) 쌍들이 제 2 거리를 두고 배치되므로 공기 흐름을 위한 공냉 공간이 형성될 수 있다.
제 1 거리와 제 2 거리는 서브 시스템(200) 집적도와 설계 마진 및 최적의 냉각(Cooling) 성능 등을 고려하여 가변될 수 있다.
브릿지 모델(400)은 복수의 서브 시스템들(200)의 인터포저들(250)의 상측과 공통 연결될 수 있다.
브릿지 모델(400)은 복수의 서브 시스템들(200) 간의 신호 입/출력을 위한 신호 라인들을 포함할 수 있다.
브릿지 모델(400)은 복수의 서브 시스템들(200) 간의 신호 입/출력을 가능하게 함은 물론이고, 복수의 서브 시스템들(200)이 기판(300)에 안정적으로 고정될 수 있도록 할 수 있다.
브릿지 모델(400)을 통해 연결된 복수의 서브 시스템들(200)이 풀드 메모리 모듈(Pooled Memory Module)을 구성할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 데이터 처리 시스템의 신호 라인 연결을 보여주는 도면이다.
도 5에 도시된 바와 같이, 기판(300)은 파워 레일(310)을 포함한다.
메모리 컨트롤러(210)는 기판(300)의 파워 레일(310)과 연결된 신호 라인(501)을 통해 전원을 공급 받을 수 있다.
메모리 칩들(230)은 기판(300)의 파워 레일(310)과 연결된 신호 라인(504)을 통해 전원을 공급 받을 수 있다.
메모리 컨트롤러(210)와 메모리 칩들(230)은 신호 라인들(502, 503, 505)을 통해 서로 데이터, 어드레스 또는/및 커맨드 등을 주고 받거나, 기판(300)과 신호 입/출력이 가능하다.
메모리 컨트롤러(210)와 메모리 칩들(230)은 브릿지 모델(400)의 신호 라인들(506)을 통해 다른 서브 시스템(200)과 연결될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 데이터 처리 시스템(102)은 기판(300), 상기 기판(300)과 연결된 제 1 서브 시스템 그룹(Group1) 및 제 2 서브 시스템 그룹(Group2)을 포함할 수 있다.
제 1 서브 시스템 그룹(Group1)은 제 1 길이를 갖는 인터포저(250)에 의해 기판(300)과 연결된 복수의 서브 시스템들(200)을 포함할 수 있다.
제 2 서브 시스템 그룹(Group2)은 제 2 길이를 갖는 인터포저(251)에 의해 제 1 서브 시스템 그룹(Group1)에 비해 높은 위치를 갖도록 기판(300)과 연결된 복수의 서브 시스템들(201)을 포함할 수 있다.
인터포저(250)는 도 2 및 도 4를 참조하여 설명한 인터포저(250)와 동일하게 구성할 수 있으며, 그에 따라 동일한 도면 부호를 부여하였다.
인터포저(251)는 인터포저(250)와 길이만 다를 뿐, 동일하게 구성할 수 있다.
제 1 서브 시스템 그룹(Group1)의 복수의 서브 시스템들(200) 예를 들어, 복수의 메모리 모듈들은 메모리 컨트롤러(210), 복수의 메모리 칩들(230) 및 인터포저(250)를 포함할 수 있다.
인터포저(250)는 하측을 통해 기판(300)과 수직방향으로 연결될 수 있다.
인터포저(250)의 일측에 메모리 컨트롤러(210)가 연결될 수 있다.
복수의 메모리 칩들(230)이 기판(300)과 수평 방향으로 인터포저(250)의 타측에 수직으로 적층될 수 있다.
복수의 메모리 칩들(230)과 메모리 컨트롤러(210)가 직접 연결되지 않고, 인터포저(250)를 기준으로 양측에 배치되므로 메모리 컨트롤러(210)의 발열에 의한 영향이 복수의 메모리 칩들(230)에 최소화될 수 있다.
복수의 서브 시스템들(200) 중에서 인접한 한 쌍의 서브 시스템들(200)은 도 2와 마찬가지로 서로 대칭되는 구조 즉, 서로 마주보는 구조로 배치되어 있다.
복수의 서브 시스템들(200)이 서로 대칭구조를 가지므로 인접한 서브 시스템들(200)의 메모리 컨트롤러(210)의 발열에 의한 영향이 서로에게 최소화될 수 있다.
제 2 서브 시스템 그룹(Group2)의 복수의 서브 시스템들(201)은 각각 제 1 서브 시스템 그룹(Group1)의 복수의 서브 시스템들(200) 사이에 인터포저(251)의 하측을 통해 기판(300)과 수직방향으로 연결될 수 있다.
인터포저(251)가 인터포저(250)에 비해 긴 구조이므로 제 2 서브 시스템 그룹(Group2)이 제 1 서브 시스템 그룹(Group1)에 비해 높은 위치에 배치될 수 있다.
복수의 서브 시스템들(201) 각각은 인터포저(251)를 제외하고 도 3의 서브 시스템(200)과 동일하게 구성될 수 있다.
본 발명의 또 다른 실시예에 따른 데이터 처리 시스템(102)은 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2)에 우선순위를 부여하여 선택적으로 사용하거나, 필요(예를 들어, 메모리 사용량 증가)에 따라 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2)을 모두 사용할 수 있으며, 상술한 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2) 사용 설정은 기 설정 값에 따르거나 외부 제어에 의해 변경할 수 있다.
예를 들어, 제 1 서브 시스템 그룹(Group1)에 제 2 서브 시스템 그룹(Group2)에 비해 높은 우선순위를 부여한 경우를 가정하면, 데이터 처리 시스템(102)은 전체 메모리 용량 대비 현재 사용량이 설정 수준 이하인 경우 제 1 서브 시스템 그룹(Group1)을 사용할 수 있다.
또한 전체 메모리 용량 대비 현재 사용량이 설정 수준을 초과하게 되면 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2)을 모두 사용할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 데이터 처리 시스템(103)은 기판(300), 상기 기판(300)과 연결된 제 1 서브 시스템 그룹(Group1), 제 2 서브 시스템 그룹(Group2) 및 브릿지 모델(401)을 포함할 수 있다.
제 1 서브 시스템 그룹(Group1)은 도 6을 참조하여 설명한 제 2 길이를 갖는 인터포저(251)에 의해 기판(300)과 연결된 복수의 서브 시스템들(200)을 포함할 수 있다.
제 2 서브 시스템 그룹(Group2)은 제 2 길이를 갖는 인터포저(251)에 의해 제 1 서브 시스템 그룹(Group1)에 비해 높은 위치를 갖도록 기판(300)과 연결된 복수의 서브 시스템들(201)을 포함할 수 있다.
이때 도 7의 제 1 서브 시스템 그룹(Group1)의 인터포저(251)는 도 6과는 반대 방향(도 6을 기준으로 인터포저 251의 상측)으로 기판(300)과 연결함으로써 제 1 서브 시스템 그룹(Group1)의 복수의 서브 시스템들(200)이 제 2 서브 시스템 그룹(Group2)의 복수의 서브 시스템들(201)에 비해 낮은 위치를 갖도록 할 수 있다.
인터포저(251)는 인터포저(250)와 길이만 다를 뿐, 동일하게 구성할 수 있다.
제 2 서브 시스템 그룹(Group2)의 복수의 서브 시스템들(201)은 각각 제 1 서브 시스템 그룹(Group1)의 복수의 서브 시스템들(200) 사이에 인터포저(251)의 하측을 통해 기판(300)과 수직방향으로 연결될 수 있다.
복수의 서브 시스템들(201) 각각은 인터포저(251)를 제외하고 도 3의 서브 시스템(200)과 동일하게 구성될 수 있다.
브릿지 모델(401)은 복수의 서브 시스템들(201)의 인터포저들(251)의 상측과 공통 연결될 수 있다.
브릿지 모델(401)은 복수의 서브 시스템들(201) 간의 신호 입/출력을 위한 신호 라인들을 포함할 수 있다.
브릿지 모델(401)은 복수의 서브 시스템들(201) 간의 신호 입/출력을 가능하게 함은 물론이고, 복수의 서브 시스템들(201)이 기판(300)에 안정적으로 고정될 수 있도록 할 수 있다.
브릿지 모델(401)을 통해 연결된 복수의 서브 시스템들(201)이 풀드 메모리 모듈을 구성할 수 있다.
본 발명의 또 다른 실시예에 따른 데이터 처리 시스템(103)은 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2)에 우선순위를 부여하여 선택적으로 사용하거나, 필요(예를 들어, 메모리 사용량 증가)에 따라 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2)을 모두 사용할 수 있으며, 상술한 제 1 서브 시스템 그룹(Group1)과 제 2 서브 시스템 그룹(Group2) 사용 설정은 기 설정 값에 따르거나 외부 제어에 의해 변경할 수 있다.
상술한 본 발명의 실시예들은 메모리 컨트롤러와 메모리 칩들을 분리하여 메모리 컨트롤러로 인한 발열 문제를 줄일 수 있는 구조를 가지며, 서브 시스템의 대칭 구조로 별도의 냉각 시스템 없이도 냉각(예를 들어, 공냉)이 가능하므로 메모리 칩들의 동작 성능 저하 및 전력 소비 증가 문제를 해결할 수 있다 따라서 인공지능(AI), 가상 현실(VR) 또는 증강 현실(AR) 등의 응용 프로그램 동작 환경에서도 안정적으로 동작할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 기판; 및
    상기 기판과 연결된 복수의 서브 시스템들을 포함하고,
    상기 복수의 서브 시스템들은 각각 하측이 상기 기판과 수직방향으로 연결된 인터포저,
    상기 기판과 수평방향으로 상기 인터포저 일측에 연결된 메모리 컨트롤러,
    상기 기판과 수평방향으로 상기 인터포저의 타측에 수직으로 적층된 복수의 메모리 칩들, 및
    상기 복수의 서브 시스템들 각각의 인터포저의 상측과 공통 연결된 브릿지 모델을 포함하는 데이터 처리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 복수의 서브 시스템들은 인접한 한 쌍의 서브 시스템들이 제 1 거리를 두고 서로 대칭구조를 갖는 데이터 처리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 서브 시스템들은 쌍 단위 마다 제 2 거리를 두고 배치되며,
    상기 제 2 거리는 상기 제 1 거리 이상의 값을 가지는 데이터 처리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 인터포저는
    와이어 본딩, 솔더 볼 또는 엣지 컨넥터 연결 방식 중 하나를 통해 상기 기판과 연결되는 데이터 처리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 복수의 서브 시스템들 중에서 일부는 나머지와 서로 다른 높이를 갖도록 상기 기판과 연결되는 데이터 처리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 복수의 서브 시스템들은
    제 1 길이의 인터포저에 의해 상기 기판과 연결된 제 1 서브 시스템 그룹, 및
    제 2 길이의 인터포저에 의해 상기 기판과 연결된 제 2 서브 시스템 그룹을 포함하는 데이터 처리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제 1 서브 시스템 그룹과 상기 제 2 서브 시스템 그룹에 우선순위를 부여하여 선택적으로 사용하거나,
    상기 제 1 서브 시스템 그룹 및 상기 제 2 서브 시스템 그룹을 모두 사용하도록 설정되는 데이터 처리 시스템.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 브릿지 모델은
    상기 복수의 서브 시스템들의 메모리 컨트롤러들과 복수의 메모리 칩들의 신호 입/출력을 위한 신호 라인들을 포함하는 데이터 처리 시스템.
  17. 기판; 및
    상기 기판과 연결된 복수의 서브 시스템들을 포함하고,
    상기 복수의 서브 시스템들은 각각 상기 기판과 수직방향으로 연결된 인터포저,
    상기 인터포저 일측에 연결된 메모리 컨트롤러, 및
    상기 기판과 수평방향으로 상기 인터포저의 타측에 수직으로 적층된 복수의 메모리 칩들을 포함하며,
    상기 복수의 서브 시스템들 중에서 일부는 나머지 서브 시스템과 서로 다른 높이를 가지는 데이터 처리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 복수의 서브 시스템들 중에서 인접한 한 쌍의 서브 시스템들이 제 1 거리를 두고 서로 대칭구조를 갖는 데이터 처리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 복수의 서브 시스템들은 쌍 단위 마다 제 2 거리를 두고 배치되며,
    상기 제 2 거리는 상기 제 1 거리 이상의 값을 가지는 데이터 처리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 인터포저는
    와이어 본딩, 솔더 볼 또는 엣지 컨넥터 연결 방식 중 하나를 통해 상기 기판과 연결되는 데이터 처리 시스템.
  21. 삭제
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 복수의 서브 시스템들은
    제 1 길이의 인터포저에 의해 상기 기판과 연결된 제 1 서브 시스템 그룹, 및
    제 2 길이의 인터포저에 의해 상기 기판과 연결된 제 2 서브 시스템 그룹을 포함하는 데이터 처리 시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 제 1 서브 시스템 그룹과 상기 제 2 서브 시스템 그룹에 우선순위를 부여하여 상기 제 1 서브 시스템 그룹과 상기 제 2 서브 시스템 그룹 중에서 하나를 선택적으로 사용하거나,
    상기 제 1 서브 시스템 그룹 및 상기 제 2 서브 시스템 그룹을 모두 사용하도록 설정되는 데이터 처리 시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 복수의 서브 시스템들 각각의 인터포저의 상측과 공통 연결된 브릿지 모델을 더 포함하는 데이터 처리 시스템.
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