JP5970078B2 - デバイス相互接続の変化を可能にする積層メモリ - Google Patents

Description

本発明の実施形態は、概して電子デバイスの分野に関し、より詳細にはデバイス相互接続の変化を可能にする積層メモリに関する。

メモリに様々な種類の演算動作のためのより高い帯域幅を提供するために、複数の密接に結合されているメモリ要素を有するメモリデバイス（３Ｄ積層メモリ、または積層メモリと称される場合がある）が開発されている。

３Ｄ積層メモリは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ：ｄｙｎａｍｉｃｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）メモリ要素の結合された層またはパッケージを含み得、これはメモリスタックと称される場合がある。積層メモリを利用して、単一のデバイスまたはパッケージ内に大容量のコンピュータメモリを提供することができ、ここで、デバイスまたはパッケージは、メモリコントローラおよびＣＰＵ（中央処理装置：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）または他のシステム要素のような、システム構成要素をさらに含み得る。

しかしながら、積層メモリは、小さい物理的面積の中に多数の接続を必要とし得る。この理由から、接続のサイズを非常に小さくする必要があり得、それによって、製造における費用が増大し、柔軟性が制限される。

本発明の実施形態は図面において限定としてではなく例として示されており、添付図面において同様の参照符号は類似の要素を指す。

３Ｄ積層メモリの一実施形態を示す図である。

積層メモリデバイスの一実施形態の要素を示す図である。

様々な数のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す図である。 様々な数のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す図である。 様々な数のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す図である。

様々なピッチのインターフェース接続をサポートする積層メモリデバイスのパッドレイアウトの一実施形態を示す図である。

積層メモリデバイスを含む装置またはシステムの一実施形態を示すためのブロック図である。

本発明の実施形態は、概して、オフセット接続を可能にするインターフェースを有する積層メモリを対象とする。

本明細書において使用される場合、

「３Ｄ積層メモリ」（３Ｄとは三次元を示す）または「積層メモリ」とは、１つまたは複数の結合されたメモリダイ層、メモリパッケージ、または他のメモリ要素を含むコンピュータメモリを意味する。メモリは、垂直もしくは水平に（隣り合わせてなど）積層されてもよく、または他の様態で、ともに結合されているメモリ要素を含んでもよい。特に、積層メモリＤＲＡＭデバイスまたはシステムは、複数のＤＲＡＭダイ層を有するメモリデバイスを含んでもよい。積層メモリデバイスは、本明細書においてシステム層または要素と称される場合がある、デバイス内のシステム要素をも含んでもよく、システム層は、ＣＰＵ（中央処理装置）、メモリコントローラ、およびその他関連システム要素のような要素を含んでもよい。システム層は、論理チップまたはシステムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）を含んでもよい。

いくつかの実施形態において、積層メモリデバイスのためのアーキテクチャは、積層メモリ内のメモリ層の数に応じて複数の異なるパッドピッチをサポートするダイツーダイメモリインターフェースをもたらす。いくつかの実施形態において、アーキテクチャは、積層メモリデバイスの構造を利用し、それによって、積層メモリデバイスがメモリスタック内の最大数よりも少ないメモリ層を有するときは、可能なすべての接続パッドよりも少ない接続パッドが利用される。

メモリ帯域幅の増大およびメモリ効率の増大の両方に対する需要が、非常に広いインターフェースを使用するパッケージメモリの開発を後押ししてきた。この一例が、論理チップとメモリとの間に１２００箇所の相互接続（一般に、論理メモリ相互接続、すなわちＬＭＩ：ｌｏｇｉｃ ｍｅｍｏｒｙ ｉｎｔｅｒｃｏｎｎｅｃｔと称される場合がある）を使用するＪＥＤＥＣ ＷｉｄｅＩＯメモリ規格である。これらのメモリソリューションは、ＬＰＤＤＲ２またはＬＰＤＤＲ３（低電力ダブルデータレート：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ２および３）のような他の低電力ＤＲＡＭ技術と比較してより高いメモリ帯域幅効率をもたらすことができる。

メモリダイサイズの影響が穏やかな広いインターフェースを実装するためには、ファインピッチインターフェース（４０μｍなど）が必要とされ得る。そのような精細なピッチを使用することは、シリコン−シリコン接続を使用することを必要とし、メモリがシステム要素の直上に積層され、したがって、論理チップにシリコン貫通電極（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａｓ）を使用することを必要とするか、または、メモリおよびシステムの両方がシリコンインターポーザ上に載置されるかのいずれかである。しかしながら、これらの構成には、システム要素のＴＳＶ処理または構造内にシリコンインターポーザを含めることに関連してコスト要件が増大するという問題がある。非常に精細なピッチのインターフェースは、シリコンダイ層とシステム要素の有機基板との結合のような、混合基板材料と適合しない。

よりハイエンドのシステムにおいて、パッケージ内メモリによって要求されるメモリ容量を得るために、ＴＳＶを用いて積層されたメモリがメモリチップ内に採用される場合がある。しかしながら、この構造は、メモリのビットあたりのコストを増大させる。ＷｉｄｅＩＯインターフェースの例において、データ線はバスであり、１つのメモリチップからの５１２本のデータ線の各々が、すべての他のメモリチップの５１２本のデータ線のうちの対応するデータ線に接続されており、さらにそれらのメモリチップはメモリコントローラ上の５１２本のデータ線と接続されている。しかしながら、このデータ線の共有は、メモリシステムの帯域幅が、どれだけ多くのメモリチップが積層されるかにかかわらず同じままであることを意味している。

いくつかの実施形態において、メモリを積層するための異なる手法は、共有されないデータ線を利用する。すべてのデータ線を接続するのとは対照的に、データ線はメモリスタック内のメモリダイ層の各々を通過するが、各メモリダイ層は、メモリデバイスのデータ線のサブセット（四分の一など）のみを駆動する。この手法において、メモリスタックの帯域幅は、メモリダイ層がメモリスタックに追加されるにつれて増大する。そのようなデバイス実施態様において、インターフェース全体は、最大スタックのメモリダイ層のためにファインピッチ相互接続を使用することを必要とする多数のデータ線を有するままであるが、各メモリチップはデータ線のサブセットのみを駆動する。

メモリチップを開発するのに伴う費用は相当なものであり、メモリチップを積層するのに伴う費用も相当なものである。いくつかの実施形態において、単一メモリ設計はよりローエンドの単一メモリチップメモリシステム、および、よりハイエンドのマルチチップメモリシステムにサービスすることを可能にする。単一メモリダイ層のビットあたりのコストは、処理が加わること、および、メモリチップＴＳＶ処理および積層の歩留まり低下のために、マルチＴＳＶ積層メモリ「キューブ」のコストよりも低い。しかしながら、従来のデバイスにおいて、単一メモリチップでも、ファインピッチ相互接続を利用することをなお必要とし、論理デバイスにおける費用のかかるＴＳＶ処理または高価なシリコンインターポーザが必要になる。

いくつかの実施形態において、メモリデバイスは、各メモリチップが、データ線のサブセット（四分の一など）を駆動することを可能にするアーキテクチャを利用し、最上層メタルマスクの変更およびＤＲＡＭウェハ後処理に対する変更を使用してダイ上の機械的接続のサブセットのみにデータ投入することが可能になる。パッドのサブセットのみが必要とされるため、いくつかの実施形態において、メモリチップのそれらのパッドを整理することによって、たとえば、従来のＣ４（圧潰制御方式チップ接続：Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ、またはフリップチップ：Ｆｌｉｐ Ｃｈｉｐ）パッケージ技法を使用してまとめることができるパッドピッチがもたらされる。

いくつかの実施形態において、様々な用途をサポートするために、単一メモリ仕様および単一メモリチップ設計が利用されてもよい。ハイエンド実施態様において、メモリウェハが、データ投入されるファインピッチインターフェース全体および生成されるＴＳＶを用いて処理され得る。その後、ダイが単離され、メモリスタックに組み立てられ得、当該メモリスタックはファインピッチメモリインターフェース全体を露出させる。これらのメモリスタックはその後、ＴＳＶを利用して構築されるシステム要素（論理チップ）上に積層される。単一のＤＲＡＭチップの容量しか必要としないスペースが制約された設計のために、メモリウェハが処理され得、ファインピッチインターフェースアレイ全体がデータ投入され得るが、ＴＳＶは生成されない。その後、ダイが単離され、ＴＳＶを用いて構築される論理チップ上に積層され得る。コストの影響を受けやすい用途のために、メモリウェハが処理され得るが、インターフェースアレイの第１のサブセットのみがデータ投入され、ＴＳＶは生成されない。その後、ダイが単離され、たとえば、従来のＣ４タイプアセンブリ技法を使用して、論理チップに隣接したパッケージに組み立てられ得る。

いくつかの実施形態において、メモリデバイスは、メモリデバイスのためのシステム要素であって、複数のパッドを含むシステム要素と、システム要素と接続されているメモリスタックであって、１つまたは複数のメモリダイ層を有するメモリスタックとを含み、システム要素とメモリスタックとの接続は、第１のメモリダイ層とシステム要素の複数のパッドとを接続するための相互接続を含む。メモリスタック内の単一のメモリダイ層の場合、複数のパッドの第１のサブセットが、システム要素とメモリスタックとの接続のための第１のグループの相互接続に利用され、２つまたは２つを超えるのメモリダイ層の場合、複数のパッドの第１のサブセットおよび追加の第２のサブセットが、システム要素とメモリスタックとの接続のための第１のグループの相互接続および第２のグループの相互接続に利用される。いくつかの実施形態において、複数のパッドの第１のサブセットは、少なくとも１つのパッドが第１のサブセットのパッドの各パッドの間に位置するように離間される。いくつかの実施形態において、メモリダイ層の数が、メモリのためのメモリダイ層の最大数である場合、複数のパッドのすべてのパッドが相互接続に使用される。

いくつかの実施形態において、単一のメモリダイ層がメモリスタック内の唯一のメモリダイ層である場合、第１の相互接続ピッチが第１のメモリダイ層とシステム要素との相互接続に使用され、一定数のメモリダイ層がメモリスタック内に存在する場合、第２の相互接続ピッチが第１のメモリダイ層とシステム要素との相互接続に使用され、一定数は２または２を超える数であり、第１の相互接続ピッチは第２の相互接続ピッチよりも大きい。

図１は、３Ｄ積層メモリの一実施形態を示す。この図示において、３Ｄ積層メモリデバイス１００は、本明細書においてメモリスタックとも称される１つまたは複数のＤＲＡＭメモリダイ層１２０と結合されているシステム要素１１０を含む。いくつかの実施形態において、システム要素はシステムオンチップ（ＳｏＣ）または他の同様の要素であってもよい。この図および以下の図の要素は例示のために提示されており、原寸に比例して描かれてはいない。図１は、システム要素１１０が１つまたは複数のメモリダイ層１２０のメモリスタックの下に結合されている実施態様を示しているが、実施形態はこの配置には限定されない。たとえば、いくつかの実施形態において、システム要素１１０は、メモリスタック１２０に隣接して位置してもよく、したがって、メモリスタック１２０と隣り合わせの配置に結合されてもよい。

この図示において、ＤＲＡＭメモリダイ層は４つのメモリダイ層を含んでおり、これらの層は、第１のメモリダイ層１３０、第２のメモリダイ層１４０、第３のメモリダイ層１５０、および第４のメモリダイ層１６０である。しかしながら、実施形態は、メモリスタック１２０内のいかなる特定の数のメモリダイ層にも限定されず、より多いまたは少ない数のメモリダイ層を含んでもよい。他の要素の中でも、システム要素１１０は、メモリスタック１２０に対するメモリコントローラ１１２を含み得る。いくつかの実施形態において、各メモリダイ層（この図示における第４のメモリダイ層１６０のような、最上部、または最外部のメモリダイ層は除外される可能性がある）は、メモリダイ層のシリコン基板を通る経路を提供するための複数のシリコン貫通電極（ＴＳＶ）を含む。

いくつかの実施形態において、各メモリダイ層は、別のダイ層またはシステム要素１１０との接続のためのインターフェースを含む。この図示において、第１のメモリダイ層１３０は、第１のメモリダイ層１３０とシステム要素１１０との間の結合のための第１のインターフェース１２５を含み、第２のメモリダイ層１４０は、第２のメモリダイ層１４０と第１のメモリダイ層１３０との間の結合のための第２のインターフェース１３５を含み、第３のメモリダイ層１５０は、第３のメモリダイ層１５０と第２のメモリダイ層１４０との間の結合のための第３のインターフェース１４５を含み、第４のメモリダイ層１６０は、第４のメモリダイ層１６０と第３のメモリダイ層１５０との間の結合のための第４のインターフェース１５５を含む。

いくつかの実施形態において、積層メモリデバイス１００は、各メモリダイが論理メモリ相互接続のサブセットを駆動するように構築され、この構造は、メモリスタックとシステム要素１１０との間の相互接続のピッチを変更することを可能にするために利用される。いくつかの実施形態において、積層メモリデバイス１００は、メモリスタック内のメモリダイ層の数を変更することによって相互接続のピッチを変更することを可能にするように離間されている相互接続パッド配置を提供する。

図２は積層メモリデバイスの一実施形態の要素を示す。いくつかの実施形態において、積層メモリデバイス２００はメモリスタック２１５を含み、この図示におけるメモリスタックは、４つのメモリダイ層、すなわち、第１のメモリダイ層２２０、第２のメモリダイ層２３０、第３のメモリダイ層２４０、および第４のメモリダイ層２５０を有する。この図示において、メモリスタックは、システムオンチップまたは同様の素子であってもよいシステム要素２１０（論理チップと称される場合もある）に結合されている。メモリスタックはシステム要素２１０と直接結合されて示されているが、他の実施態様において、それらの要素は異なる様式で結合されてもよく、たとえば、メモリスタック２１５およびシステム要素２１０の両方が、メモリスタックとシステム要素２１０との間のシリコンインターポーザと結合されてもよい。

図２に示すように、メモリダイ層２１５は、メモリダイ層およびメモリダイ層２１５の間、またはメモリダイ層２２０とシステム要素２１０との間のインターフェースを貫通する信号経路を提供するためのシリコン貫通電極２３５を含んでもよい。

いくつかの実施形態において、積層メモリデバイス２００は、各メモリダイが論理メモリ相互接続のサブセットを駆動するように構築され、この構造は、メモリスタックとシステム要素２１０との間の相互接続のピッチを変更することを可能にするために利用される。４つのメモリダイ層を提供するこの事例において、デバイス２００は、各メモリダイ層がメモリ相互接続の四分の一を駆動するように構築され得る。いくつかの実施形態において、積層メモリデバイス２００は、メモリスタック内のメモリダイ層の数を変更することによって相互接続のピッチを変更することを可能にするように離間されている相互接続パッド配置を提供する。

図３Ａ、図３Ｂ、および図４は、様々な数のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す。図３Ａにおいて提供する図示において、積層メモリデバイス３００はメモリスタック３１５を含み、この図示におけるメモリスタックは、４つのメモリダイ層、すなわち、第１のメモリダイ層３２０、第２のメモリダイ層３３０、第３のメモリダイ層３４０、および第４のメモリダイ層３５０を有する。この図示において、デバイス３００に対する最大数の相互接続を要求するのに十分なメモリダイ層がメモリスタック３１５内に含まれているため、メモリスタックは、フルナンバのファイン相互接続３７０によってシステム要素３１０に結合されている。いくつかの実施形態において、このデバイスアーキテクチャは、図３Ａに示す構成において高出力動作のためにフルメモリを提供する。いくつかの実施形態において、相互接続３７０は、メモリスタック内のメモリダイ層の数が変化するにつれて相互接続ピッチを変更することを可能にするために、より小さいメモリダイに必要とされるパッド間の間隔を提供するパッドレイアウトアーキテクチャ（たとえば、図５に示すパッドレイアウトなど）を利用する。

図３Ｂに提供する図示において、積層メモリデバイス３０２は、パッケージ基板３８０を介して接続されているメモリスタック３１７およびシステム要素３１２を含み、パッケージ基板は、たとえば、非シリコン基板３８４、またはシリコン基板（ここでは図示していない）と結合されているシリコンインターポーザ３８２であってもよい。この図示において、メモリスタック３１７はここでも４つのメモリダイ層、すなわち、第１のメモリダイ層３２２、第２のメモリダイ層３３２、第３のメモリダイ層３４２、および第４のメモリダイ層３５２を含んでいる。この図示において、ここでもデバイス３０２に対する最大数の相互接続を要求するのに十分なメモリダイ層がメモリスタック３１７内に含まれているため、メモリスタック３１７およびシステム要素３１２は、フルナンバのファイン相互接続３７２によって基板３８０と接続されている。いくつかの実施形態において、この代替的なデバイスアーキテクチャは、高出力動作のためにフルメモリも提供することができ、メモリスタック３１７およびシステム要素３１２をシリコンインターポーザ３８２またはシリコン基板に結合するための相互接続３７２および３７４は、メモリスタック内のメモリダイ層の数が変化するにつれて相互接続ピッチを変更することを可能にするために、より小さいメモリダイに必要とされるパッド間の間隔を提供するパッドレイアウトアーキテクチャを利用してもよい。

対照的に、図４は、単一のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す。この図示において、積層メモリデバイス４００は、有機基板のような非シリコンパッケージ基板４８４を通じてシステム要素４１２と接続しているメモリダイ層４２２を含む。実施形態はこの配置には限定されず、単一のメモリダイ層４２２の面はまた、図３Ａと同様にシステム要素４１２の面と結合されてもよく、または、図３Ｂに示すようにシリコンインターポーザを使用して接続されてもよい。しかしながら、図４に示す実施態様は、製造においてさらに費用節約をもたらすことができる。いくつかの実施形態において、単一のメモリダイ層はデバイス４００に対する最大数の相互接続のうちのサブセットしか必要としないため、積層メモリデバイス４００は、低減した数の周期的なピッチ接続、すなわちそれぞれ相互接続４７２および４７４（そのような相互接続は図３Ａおよび図３Ｂに示すファインピッチ相互接続よりも太い）によって非シリコン基板４８４に結合されているメモリダイ層４２２およびシステム要素４１２を含む。いくつかの実施形態において、相互接続４７２および４７４は、ここでも、メモリスタック内のメモリダイ層の数が変化するにつれて相互接続ピッチを変更することを可能にするために、より少数のメモリダイに必要とされるパッド間の間隔を提供するパッドレイアウトアーキテクチャ（たとえば、図５に示すパッドレイアウトなど）を利用する。

いくつかの実施形態において、図３Ａ、図３Ｂ、および図４に示すデバイスアーキテクチャは、より少ない費用におけるメモリ（より安いパッケージ費用による）、および高出力動作に使用されるメモリの両方を可能にする。

図５は、様々なピッチのインターフェース接続をサポートする積層メモリデバイスのパッドレイアウトの一実施形態を示す。いくつかの実施形態において、メモリデバイスは、デバイス内のメモリダイ層の数に応じて様々なピッチの相互接続を可能にするための、接続間間隔をもたらす、積層メモリデバイスのためのパッドレイアウト５００を含む。様々な数のメモリダイ層は、たとえば、図３Ａ、図３Ｂ、および図４に示すようなものであってもよい。

いくつかの実施形態において、パッドレイアウト５００は、データ接続（ＤＱ０〜ＤＱ４）および電力接続（この図示におけるＶＳＳ、ＶＳＳ Ｑ、ＶＤＤ Ｑ、およびＶＤＤ ２）を含む、メモリに必要とされる接続を含んでもよい。いくつかの実施形態において、各メモリダイ層は、デバイスのメモリ相互接続のサブセットを駆動し、それによって、メモリダイ層の数が低減した場合に相互接続の数を低減することが可能になる。いくつかの実施形態において、パッドレイアウトは、単一メモリダイデバイスの相互接続に必要とされるアクティブパッド（たとえば、図５における網掛けパッド５１０）が各方向において最小値である１パッド幅離間されるように構築される。いくつかの実施形態において、パッドレイアウトアーキテクチャ５００は、より多数のメモリダイ層（パッドレイアウトアーキテクチャ５００のすべてのパッドを必要とする最大数のメモリダイ層など）の接続のための第１の相互接続ピッチ、および、単一のメモリダイ層のような、少数のメモリダイ層に必要とされる、パッド５１０の部分パッドレイアウトのための第２の相互接続ピッチを可能にする。

積層メモリは、メモリデバイス内のメモリダイ層の数に応じて、多くの異なるコンピュータ環境に利用され得る。図６は、積層メモリデバイスを含む装置またはシステムの一実施形態を示すためのブロック図である。コンピュータデバイス６００は、ラップトップ、コンピュータタブレット、携帯電話もしくはスマートフォン、無線対応ｅリーダ、または他の無線モバイルデバイスのようなモバイルコンピュータデバイスを含むコンピュータデバイスを表す。概していくつかの構成要素が示されているが、そのようなデバイスのすべての構成要素がデバイス６００に示されているとは限らないことは理解されよう。構成要素は、１つまたは複数のバスまたは他の接続６０５によって接続され得る。

デバイス６００は、デバイス６００の主要処理動作を実行するプロセッサ６１０を含む。プロセッサ６１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能論理デバイス、または他の処理手段のような、１つまたは複数の物理デバイスを含むことができる。プロセッサ６１０によって実行される処理動作は、アプリケーション、デバイス機能、またはその両方が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザまたは他のデバイスとのＩ／Ｏ（入出力）に関係する動作、電力管理に関係する動作、デバイス６００を別のデバイスに接続することに関係する動作、または両方を含む。処理動作は、音響Ｉ／Ｏ、表示Ｉ／Ｏ、または両方に関係する動作も含んでもよい。

一実施形態において、デバイス６００は、音響機能をコンピュータデバイスに提供することに関連するハードウェア（音響ハードウェアおよび音響回路など）およびソフトウェア（ドライバおよびコーデックなど）コンポーネントを表す、音響サブシステム６２０を含む。音響機能は、スピーカ、ヘッドホン、または両方のそのような音響出力、およびマイク入力を含むことができる。そのような機能のためのデバイスは、デバイス６００に統合するか、またはデバイス６００に接続することができる。一実施形態において、ユーザは、プロセッサ６１０によって受信および処理される音響コマンドを提供することによって、デバイス６００と対話する。

表示サブシステム６３０は、ユーザがコンピュータデバイスと対話するための視覚、触覚、または両方の要素を有する表示を提供するハードウェア（表示デバイスなど）およびソフトウェア（ドライバなど）コンポーネントを表す。表示サブシステム６３０は、ユーザに表示を提供するのに使用される特定のスクリーンまたはハードウェアデバイスを含む表示インターフェース６３２を含む。一実施形態において、表示インターフェース６３２は、表示に関連する少なくともいくつかの処理を実行するための、プロセッサ６１０とは別個のロジックを含む。一実施形態において、表示サブシステム６３０は、出力および入力の両方をユーザに提供するタッチスクリーンデバイスを含む。

Ｉ／Ｏコントローラ６４０は、ユーザとの対話に関係するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ６４０は、音響サブシステム６２０、表示サブシステム６３０、または両方のそのようなサブシステムの一部であるハードウェアを管理するように動作することができる。加えて、Ｉ／Ｏコントローラ６４０は、それを通じてユーザがシステムと対話し得る、デバイス６００に接続する追加のデバイスのための接続点を示す。たとえば、デバイス６００に取り付けることができるデバイスは、マイクデバイス、スピーカもしくはステレオシステム、ビデオシステムもしくは他の表示デバイス、キーボードもしくはキーパッドデバイス、または、カードリーダもしくは他のデバイスのような特定のアプリケーションとともに使用するための他のＩ／Ｏデバイスを含み得る。

上述のように、Ｉ／Ｏコントローラ６４０は、音響サブシステム６２０、表示サブシステム６３０、または両方のそのようなサブシステムと対話し得る。たとえば、マイクまたは他の音響デバイスを通じた入力は、デバイス６００の１つまたは複数のアプリケーションまたは機能に対する入力またはコマンドを提供することができる。加えて、音響出力を、表示出力の代わりに、または表示出力に加えて提供することができる。別の例において、表示サブシステムがタッチスクリーンを含む場合、表示デバイスは、少なくとも部分的にＩ／Ｏコントローラ６４０によって管理することができる入力デバイスとしても機能する。Ｉ／Ｏコントローラ６４０によって管理されるＩ／Ｏ機能を提供するための追加のボタンまたはスイッチもデバイス６００上にあることができる。

一実施形態において、Ｉ／Ｏコントローラ６４０は、加速度計、カメラ、光センサもしくは他の環境センサ、または、デバイス６００内に含めることができる他のハードウェアのようなデバイスを管理する。入力は、直接ユーザ対話の一部とすることができる他、システムの動作に影響を与えるためのシステムへの環境入力（ノイズフィルタリング、輝度検出のための表示の調整、カメラのためのフラッシュの適用、または他の機能など）の提供の一部とすることができる。

一実施形態において、デバイス６００は、電池電力使用状況、電池の充電、および電力節約動作に関係する機能を管理する電力管理６５０を含む。

いくつかの実施形態において、メモリサブシステム６６０は、デバイス６００内の情報を記憶するためのメモリデバイスを含む。プロセッサ６１０は、メモリサブシステム６６０の要素に対してデータを読み出しおよび書き込みすることができる。メモリは、不揮発性（メモリデバイスに対する電力が遮断されても変化しない状態を有する）、揮発性（メモリデバイスに対する電力が遮断された場合に不確定な状態を有する）メモリデバイス、またはそのようなメモリを両方含むことができる。メモリ６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、ならびに、システム６００のアプリケーションおよび機能の実行に関係するシステムデータ（長期的または一時的のいずれかにかかわらず）を記憶することができる。

いくつかの実施形態において、メモリサブシステム６６０は、図１〜図５に示すような積層メモリデバイス６６２を含んでもよく、積層メモリデバイスは、１つまたは複数のメモリダイ層およびシステム要素を含む。いくつかの実施形態において、積層メモリデバイス６６２は、メモリダイ層の数に基づく様々な相互接続を可能にし、より少数のメモリダイを利用するデバイスにおいてはより広いピッチの相互接続を使用することを可能にする。

接続６７０は、デバイス６００が外部デバイスと通信することを可能にするためのハードウェアデバイス（たとえば、無線通信、有線通信、または両方のためのコネクタおよび通信ハードウェア）およびソフトウェアコンポーネント（たとえば、ドライバ、プロトコルスタック）を含む。デバイスは、他のコンピュータデバイス、無線アクセスポイントまたは基地局、および、ヘッドセット、プリンタ、または他のデバイスなどの周辺機器といった、別個のデバイスであり得る。

接続６７０は、複数の異なるタイプの接続を含むことができる。一般化するために、デバイス６００は、セルラ接続６７２および無線接続６７４を有して示されている。セルラ接続６７２は、一般的に、無線通信事業者によって提供されるセルラネットワーク接続を指し、たとえばＧＳＭ（登録商標）（グローバル・システム・フォー・モバイル・コミュニケーションズ：ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）またはその変形もしくは派生物、ＣＤＭＡ（符号分割多元接続：ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）またはその変形もしくは派生物、ＴＤＭ（時分割多重化：ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）またはその変形もしくは派生物、または他のセルラサービス規格によって提供されるものなどがある。無線接続６７４は、セル方式ではない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、ワイドエリアネットワーク（ＷｉＭａｘなど）、および他の無線通信を含むことができる。

周辺接続６８０は、ハードウェアインターフェースおよびコネクタ、ならびに周辺接続を行うためのソフトウェアコンポーネント（たとえば、ドライバ、プロトコルスタック）を含む。当然のことながら、デバイス６００は、他のコンピュータデバイスに対する周辺デバイスでもあり得る（「他のデバイスへ」６８２）とともに、周辺デバイスが接続されているデバイスでもあり得る（「他のデバイスから」６８４）。デバイス６００は、一般に、デバイス６００上のコンテンツの管理（ダウンロード、アップロード、変更、または同期など）のような目的のために他のコンピュータデバイスに接続するための「ドッキング」コネクタを有する。加えて、ドッキングコネクタは、たとえば視聴覚または他のシステムに出力されるコンテンツをデバイス６００が制御することを可能にする特定の周辺機器に、デバイス６００が接続することを可能にすることができる。

独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、デバイス６００は、一般的なまたは標準ベースのコネクタを介して周辺接続６８０を行うことができる。一般的なタイプは、ユニバーサルシリアルバス（ＵＳＢ：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コネクタ（いくつかの異なるハードウェアインターフェースのうちのいずれかを含むことができる）、ミニディスプレイポート（ＭＤＰ：Ｍｉｎｉ Ｄｉｓｐｌａｙ Ｐｏｒｔ）を含むディスプレイポート、高精細マルチメディアインターフェース（ＨＤＭＩ（登録商標）：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、ファイヤーワイヤ、または他のタイプを含むことができる。

上記の記載において、説明を目的として、本発明の完全な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、本発明はこれらの具体的な詳細の一部がなくても実施され得ることは当業者には明らかであろう。他の事例において、既知の構造とデバイスとがブロック図形式で示されている。図示されている構成要素の間には中間構造があってもよい。本明細書に記載または図示された構成要素は、図示または記載されていない追加の入力または出力を有してもよい。

様々な実施形態は、様々なプロセスを含み得る。これらのプロセスは、ハードウェアコンポーネントによって実行されてもよく、または、コンピュータプログラムまたは機械実行可能命令に具現化されてもよい。当該命令は、この命令をプログラムされている汎用または専用プロセッサまたは論理回路にプロセスを実行させるのに使用され得る。代替的に、プロセスは、ハードウェアおよびソフトウェアの組合せによって実行されてもよい。

様々な実施形態の部分は、コンピュータプログラム命令が記憶されている非一時的なコンピュータ可読記憶媒体を含み得る、コンピュータプログラム製品として提供されてもよい。コンピュータブログラム命令は、１つまたは複数のプロセッサによって実行することによって特定の実施形態によるプロセスを実行するように、コンピュータ（または他の電子デバイス）をプログラムするのに使用され得る。コンピュータ可読媒体は、限定されるものではないが、フロッピー（登録商標）ディスケット、光ディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、および光磁気ディスク、読み出し専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌｙ−ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、磁気もしくは光カード、フラッシュメモリ、または、電子命令を記憶するのに適した他のタイプのコンピュータ可読媒体を含んでもよい。さらに、実施形態はまた、コンピュータプログラム製品としてダウンロードされてもよく、プログラムは、遠隔コンピュータから要求側コンピュータへと転送され得る。

方法の多くはそれらの最も基本的な形態で記載されているが、本発明の基本範囲から逸脱することなく、これらの方法のいずれかにプロセスを追加したり、これらの方法のいずれかからプロセスを削除したりすることができ、記載されている事項のいずれかに情報を追加したり、またはそれら事項から差し引いたりすることができる。多くのさらなる変更および適合を行うことができることは、当業者には明らかであろう。特定の実施形態は、本発明を限定するためではなく、例示するために提供されている。本発明の実施形態の範囲は、上記に示された特定の例によって決まるのではなく、添付の特許請求項のみによって決まる。

要素「Ａ」が要素「Ｂ」に、または要素「Ｂ」と結合されていると記載されている場合、要素Ａは要素Ｂに直接的に結合されていてもよく、または、たとえば、要素Ｃを通じて間接的に結合されていてもよい。明細書または特許請求の範囲が、構成要素、特徴、構造、プロセス、または特性Ａが、構成要素、特徴、構造、プロセス、または特性Ｂを「引き起こす（ｃａｕｓｅｓ）」と述べているとき、これは、「Ａ」が「Ｂ」の少なくとも部分的な要因であるが、「Ｂ」を引き起こすのを助ける少なくとも１つの他の構成要素、特徴部、構造、プロセス、または特性もあり得ることを意味している。本明細書が、構成要素、特徴、構造、プロセス、または特性が含まれ「てもよい（ｍａｙ）」、「含まれる場合がある（ｍｉｇｈｔ）」または「含まれ得る（ｃｏｕｌｄ）」ことを示している場合、その特定の構成要素、特徴、構造、プロセス、または特性が含まれることは、必要ではない。本明細書または特許請求の範囲が「１つの（"ａ"または"ａｎ"）」要素を言及する場合、これは記載されている要素が１つしかないことを意味するものではない。

一実施形態とは、本発明を実現したものまたは例である。本明細書において一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、もしくは「他の実施形態（ｏｔｈｅｒ ｅｍｂｏｄｉｍｅｎｔｓ）」の言及があれば、これは、その実施形態に関連して記載されている特定の特徴、構造、または特性が少なくともいくつかの実施形態に含まれているが、必ずしもすべての実施形態に含まれているとは限らないことを意味する。「一実施形態」、「１つの実施形態」、または「いくつかの実施形態」が様々に記載されているが、これらは必ずしもすべてが同じ実施形態を参照しているとは限らない。当然のことながら、上記の本発明の例示的な実施形態の記載において、本開示を簡素化し、様々な発明的態様の１つまたは複数の理解を助ける目的で、様々な特徴が、単一の実施形態、図面、または説明に一緒にまとめられていることもある。しかしながら、この開示方法は、特許請求されている発明が各特許請求項に明示的に記載されているよりも多くの特徴を必要とするという意図を反映しているものと、解釈されるべきではない。そうではなく、添付の特許請求の範囲が反映しているように、発明的態様は、上記で開示されている単一の実施形態のすべての特徴に存するとは限らない。したがって、ここで、特許請求の範囲が本明細書に明示的に援用され、各特許請求項は、本発明の別個の実施形態として独立している。

Claims (20)

1. メモリデバイスであって、
   前記メモリデバイスのためのシステム要素であって、複数のパッドを含む前記システム要素、および
   １つまたは複数のメモリダイ層であってそれぞれ前記システム要素または他のメモリダイ層に対するインターフェースを表裏面の少なくとも一方に有するメモリダイ層を含み、前記システム要素と接続されているメモリスタックと
   を備え、
   前記メモリスタックが単一のメモリダイ層を含む場合、前記複数のパッドの第１のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための第１のグループの相互接続に利用され、
   前記メモリスタックが２つまたは２つを超えるメモリダイ層を含む場合、
   前記複数のパッドの前記第１のサブセットおよび追加の第２のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための前記第１のグループの相互接続および第２のグループの相互接続に利用され、
   前記２つまたは２つを超えるメモリダイ層のうち、信号経路上で前記システム要素から最も遠いメモリダイ層を除いたメモリダイ層は、前記インターフェースに設けられて当該メモリダイ層を貫通する複数の貫通電極を有し、
   前記第２のグループの相互接続は、
   前記２つまたは２つを超えるメモリダイ層のうち、信号経路上で一のメモリダイ層よりも前記システム要素に近い側に位置する各メモリダイ層における前記複数の貫通電極を通過して、前記一のメモリダイ層と、前記システム要素とを接続する、メモリデバイス。
2. 前記複数のパッドの前記第１のサブセットは、少なくとも１つのパッドが前記複数のパッドの前記第１のサブセットのパッドそれぞれの間に位置するように離間される、請求項１に記載のメモリデバイス。
3. 前記メモリスタックが前記単一のメモリダイ層のみを含む場合、第１の相互接続ピッチは、前記第１のグループの相互接続に使用される、請求項１または２に記載のメモリデバイス。
4. 一定数のメモリダイ層が前記メモリスタック内に存在する場合、第２の相互接続ピッチが、前記第２のグループの相互接続に使用され、前記一定数は、２または２を超える数であり、
   前記第２の相互接続ピッチは、前記第１の相互接続ピッチよりも大きい、請求項３に記載のメモリデバイス。
5. 前記メモリデバイスは、前記メモリデバイスの前記メモリスタックと前記システム要素との間の論理メモリ相互接続全体の各サブセットを介して、各メモリダイ層が駆動されるように構築されている、請求項１から４の何れか一項に記載のメモリデバイス。
6. 前記メモリダイ層の数が当該メモリデバイスに対するメモリダイ層の最大数である場合、前記複数のパッドのすべてのパッドが相互接続に使用される、請求項１から５の何れか一項に記載のメモリデバイス。
7. 前記システム要素は、システムオンチップ（ＳｏＣ）である、請求項１から６の何れか一項に記載のメモリデバイス。
8. 前記メモリデバイスは、シリコンインターポーザをさらに備え、
   前記接続は、前記システム要素およびメモリスタックの前記シリコンインターポーザへの結合を含む、請求項１から７の何れか一項に記載のメモリデバイス。
9. 前記メモリデバイスは、非シリコンパッケージ基板をさらに備え、
   前記メモリスタックは、前記１つまたは複数のメモリダイ層のうち信号経路上で前記システム要素に最も近い第１のメモリダイ層を含み、
   前記接続は、前記システム要素および前記第１のメモリダイ層の、前記非シリコンパッケージ基板への結合を含む、請求項１から７の何れか一項に記載のメモリデバイス。
10. 論理チップであって、
    コンピュータメモリに対するコントローラと、
    １つまたは複数のメモリダイ層であってそれぞれ前記論理チップまたは他のメモリダイ層に対するインターフェースを表裏面の少なくとも一方に有するメモリダイ層を含むメモリスタックと、前記論理チップとを接続するための複数のパッドと、
    を備え、 前記メモリスタックが単一のメモリダイ層を含む場合、前記複数のパッドの第１のサブセットが、前記接続のための第１のグループの相互接続に利用され、
    前記メモリスタックが２つまたは２つを超えるメモリダイ層を含む場合、前記複数のパッドの前記第１のサブセットおよび追加の第２のサブセットが、前記接続のための前記第１のグループの相互接続および第２のグループの相互接続に利用され、
    前記２つまたは２つを超えるメモリダイ層のうち、信号経路上で前記論理チップから最も遠いメモリダイ層を除いたメモリダイ層は、前記インターフェースに設けられて当該メモリダイ層を貫通する複数の貫通電極を有し、
    前記第２のグループの相互接続は、
    前記２つまたは２つを超えるメモリダイ層のうち、信号経路上で一のメモリダイ層よりも前記論理チップに近い側に位置する各メモリダイ層における前記複数の貫通電極を通過して、前記一のメモリダイ層と、前記論理チップとを接続する、論理チップ。
11. 前記複数のパッドの前記第１のサブセットは、少なくとも１つのパッドが前記複数のパッドの前記第１のサブセットのパッドそれぞれの間に位置するように離間される、請求項１０に記載の論理チップ。
12. 前記メモリスタックが前記単一のメモリダイ層のみを含む場合、第１の相互接続ピッチが前記第１のグループの相互接続に使用される、請求項１０または１１に記載の論理チップ。
13. 前記論理チップおよび、前記１つまたは複数のメモリダイ層のうち信号経路上で前記論理チップに最も近い第１のメモリダイ層は、非シリコンパッケージ基板を用いて結合される、請求項１２に記載の論理チップ。
14. 一定数のメモリダイ層が前記メモリスタック内に存在する場合、第２の相互接続ピッチが前記第２のグループの相互接続に使用され、前記一定数は、２または２を超える数であり、
    前記第２の相互接続ピッチは、前記第１の相互接続ピッチよりも大きい、請求項１２または１３に記載の論理チップ。
15. 前記論理チップおよび前記メモリスタックは、シリコン基板であるかまたは非シリコン基板と結合されているシリコンインターポーザであるパッケージ基板と結合されている、請求項１４に記載の論理チップ。
16. システムであって、
    バスと、
    前記バスに結合されている積層メモリデバイスと、
    前記バスに結合され、前記積層メモリデバイスからデータを読み出し、前記積層メモリデバイスにデータを書き込む、プロセッサと
    を備え、
    前記積層メモリデバイスは、
    複数のパッドを含む前記メモリデバイスのためのシステム要素と、
    １つまたは複数のメモリダイ層であってそれぞれ前記システム要素または他のメモリダイ層に対するインターフェースを表裏面の少なくとも一方に有するメモリダイ層を含み、前記システム要素と接続されているメモリスタックと
    を有し、
    前記メモリスタックが単一のメモリダイ層を含む場合、前記複数のパッドの第１のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための第１のグループの相互接続に利用され、
    前記メモリスタックが２つまたは２つを超えるメモリダイ層を含む場合、前記複数のパッドの前記第１のサブセットおよび追加の第２のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための前記第１のグループの相互接続および第２のグループの相互接続に利用され、
    前記２つまたは２つを超えるメモリダイ層のうち、信号経路上で前記システム要素から最も遠いメモリダイ層を除いたメモリダイ層は、前記インターフェースに設けられて当該メモリダイ層を貫通する複数の貫通電極を有し、
    前記第２のグループの相互接続は、
    前記２つまたは２つを超えるメモリダイ層のうち、信号経路上で一のメモリダイ層よりも前記システム要素に近い側に位置する各メモリダイ層における前記複数の貫通電極を通過して、前記一のメモリダイ層と、前記システム要素とを接続する、システム。
17. 少なくとも１つのパッドが前記複数のパッドの前記第１のサブセットのパッドそれぞれの間に位置するように、前記複数のパッドの前記第１のサブセットは離間される、請求項１６に記載のシステム。
18. 前記メモリスタックが前記単一のメモリダイ層のみを含む場合、第１の相互接続ピッチが、前記第１のグループの相互接続に使用される、請求項１６または１７に記載のシステム。
19. 一定数のメモリダイ層が前記メモリスタック内に存在する場合、第２の相互接続ピッチが前記第２のグループの相互接続に使用され、前記一定数は２または２を超える数であり、
    前記第２の相互接続ピッチは、前記第１の相互接続ピッチよりも大きい、請求項１８に記載のシステム。
20. 前記メモリデバイスは、前記メモリデバイスの前記メモリスタックと前記システム要素との間の論理メモリ相互接続全体の各サブセットを介して各メモリダイ層が駆動されるように構築されている、請求項１６から１９の何れか一項に記載のシステム。

Images