CN107068176B - 半导体存储器设备及包括半导体存储器设备的存储器系统 - Google Patents

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Abstract

提供了一种导体存储器设备以及包括该半导体存储器设备的存储器系统。半导体存储器设备包括：存储单元阵列，包括多个体阵列；以及控制逻辑电路。控制逻辑电路响应于命令和地址来控制对存储单元阵列的访问。第一数量的存储单元耦合到多个体阵列中的第一体阵列的位线，第二数量的存储单元耦合到多个体阵列中的第二体阵列的位线，并且第一数量与第二数量不同。

Description

半导体存储器设备及包括半导体存储器设备的存储器系统
对相关申请的交叉引用
本申请要求于2015年12月30日向韩国知识产权局提交的第10-2015-0189154号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思的示例性实施例涉及存储器设备，并且更具体地，涉及半导体存储器设备以及包括该半导体存储器设备的存储器系统。
背景技术
通常，半导体存储器设备——诸如双数据率同步动态随机存取存储器(DDRSDRAM)——包括数以千万的存储单元。DDR SDRAM响应于从芯片组所请求的命令来存储和输出数据。例如，如果芯片组请求半导体存储器设备执行写入操作，则半导体存储器设备将数据存储在与从芯片组所输入的地址相对应的存储单元上。如果芯片组请求半导体存储器设备执行读取操作，则半导体存储器设备输出存储在与从芯片组所输入的地址相对应的存储单元中的数据。
半导体存储器设备中的一组存储单元可以被称为存储体(memory bank)。存储体的数量可以根据半导体存储器设备的设计而改变。近来，存储体的数量已经增多以提供更大的存储容量。然而，随着存储体的数量增多，电流消耗也增大。
发明内容
根据本发明构思的示例性实施例，一种半导体存储器设备包括：存储单元阵列，包括多个体阵列；以及控制逻辑电路。控制逻辑电路响应于命令和地址来控制对存储单元阵列的访问。第一数量的存储单元耦合到多个体阵列中的第一体阵列的位线，第二数量的存储单元耦合到多个体阵列中的第二体阵列的位线，并且第一数量与第二数量不同。
根据本发明构思的示例性实施例，一种半导体存储器设备包括：存储单元阵列，包括多个体阵列；以及控制逻辑电路。控制逻辑电路响应于命令和地址来控制对存储单元阵列的访问。多个体阵列中的每个体阵列包括第一子体阵列和第二子体阵列，第一子体阵列和第二子体阵列通过地址的至少一部分而彼此区分。第一数量的存储单元耦合到第一子体阵列的位线，第二数量的存储单元耦合到第二子体阵列的位线，并且第一数量与第二数量不同。
根据本发明构思的示例性实施例，一种存储器系统包括至少一个半导体存储器设备以及存储器控制器。存储器控制器控制至少一个半导体存储器设备。至少一个半导体存储器设备包括：存储单元阵列，包括多个体阵列；以及控制逻辑电路。控制逻辑电路响应于来自存储器控制器的命令和地址来控制对存储单元阵列的访问。多个体阵列中的每个体阵列包括第一子体阵列和第二子体阵列，第一子体阵列和第二子体阵列通过地址的至少一部分而彼此区分。第一数量的存储单元耦合到第一子体阵列的位线，第二数量的存储单元耦合到第二子体阵列的位线，并且第一数量与第二数量不同。
根据本发明构思的示例性实施例，一种半导体存储器设备包括：存储器阵列，包括多个体阵列；以及控制逻辑电路，被配置为响应于命令和地址，关于存储器阵列执行读取操作和写入操作，其中，多个体阵列中的体阵列包括第一子体阵列和第二子体阵列，第一子体阵列和第二子体阵列在形成有多个体阵列的基底中彼此物理分离，以及其中，对于存储器控制器，第二子体阵列提供低地址空间，第一子体阵列提供高地址空间。
附图说明
通过参照附图来详细描述本发明构思的示例性实施例，本发明构思的上述和其他特征将理解得更清楚。
图1是示出根据本发明构思的示例性实施例的电子系统的框图。
图2是示出根据本发明构思的示例性实施例的图1中的存储器系统的框图。
图3是示出根据本发明构思的示例性实施例的图2中的半导体存储器设备的框图。
图4是示出根据本发明构思的示例性实施例的图3的半导体存储器设备的框图。
图5示出根据本发明构思的示例性实施例的图3和图4的半导体存储器设备中的第一体阵列。
图6示出根据本发明构思的示例性实施例的图3和图4的半导体存储器设备中的第二体阵列。
图7是根据本发明构思的示例性实施例的图3和图4的半导体存储器设备中的第一体阵列的架构的示图。
图8是根据本发明构思的示例性实施例的图7的第一体阵列的一部分。
图9A示出根据本发明构思的示例性实施例的图7的第一体阵列中的子阵列块。
图9B示出根据本发明构思的示例性实施例的图3和图4的半导体存储器设备200a中的第二体阵列中的子阵列块。
图10示出根据本发明构思的示例性实施例的分组的图3和图4的半导体存储器设备中的体阵列。
图11示出根据本发明构思的示例性实施例的分组的图3和图4的半导体存储器设备中的体阵列。
图12示出根据本发明构思的示例性实施例的分组的图3和图4的半导体存储器设备中的体阵列。
图13是示出根据本发明构思的示例性实施例的图3的半导体存储器设备的框图。
图14是示出根据本发明构思的示例性实施例的图3的半导体存储器设备的框图。
图15示出根据本发明构思的示例性实施例的图14的半导体存储器设备中的第一子体阵列和第二子体阵列。
图16示出根据本发明构思的示例性实施例的图14的半导体存储器设备的位线和字线的排列。
图17是示出根据本发明构思的示例性实施例的半导体存储器设备的框图。
图18是示出根据本发明构思的示例性实施例的半导体存储器设备的结构图。
图19示出根据本发明构思的示例性实施例的包括半导体存储器设备的存储器系统。
图20是示出根据本发明构思的示例性实施例的包括半导体存储器设备的移动系统的框图。
图21是示出根据本发明构思的示例性实施例的包括半导体存储器设备的计算系统的框图。
具体实施方式
图1是示出根据本发明构思的示例性实施例的电子系统的框图。
参照图1，电子系统10可包括主机20和存储器系统30。存储器系统30可以包括存储器控制器100和多个半导体存储器设备200a～200k。
主机20可以通过诸如快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接小型计算机系统接口(SCSI)(或SAS)的各种接口协议与存储器系统30通信。此外，主机20还可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型盘接口(ESDI)或集成驱动电子设备(IDE)的接口协议与存储器系统30通信。
存储器控制器100可以控制存储器系统30的全部操作。存储器控制器100可以控制主机20与多个半导体存储器设备200a～200k之间的全部数据交换。例如，存储器控制器100可以响应于来自主机20的请求将数据写入多个半导体存储器设备200a～200k中或从多个半导体存储器设备200a～200k读取数据。
此外，存储器控制器100可以向多个半导体存储器设备200a～200k发出操作命令，以用于控制多个半导体存储器设备200a～200k。
在本发明构思的示例性实施例中，多个半导体存储器设备200a～200k中的每个可以是动态随机存取存储器(DRAM)，诸如，双数据率同步动态随机存取存储器(DDR SDRAM)、低功率双数据率同步动态随机存取存储器(LPDDR SDRAM)、图形双数据率同步动态随机存取存储器(GDDR SDRAM)、存储器总线(Rambus)动态随机存取存储器(RDRAM)等。
图2是示出根据本发明构思的示例性实施例的图1中的存储器系统的框图。
在图2中，为了方便，仅示出一个半导体存储器设备200a与存储器控制器100通信。然而，在这里关于半导体存储器设备200a所讨论的细节可以同样地应用于其他半导体存储器设备200b～200k。
参照图2，存储器系统30可以包括存储器控制器100和半导体存储器设备200a。存储器控制器100和半导体存储器设备200a中的每个可被形成为单独的半导体芯片或单独的芯片组(例如，半导体存储器设备200a可以是半导体封装中的半导体芯片的堆叠)。存储器控制器100和半导体存储器设备200a可以通过相对应的命令引脚101和201、相对应的地址引脚102和202以及相对应的数据引脚103和203来彼此连接。命令引脚101和201可以通过命令传输线LT1传送命令信号CMD，地址引脚102和202可以通过地址传输线TL2来传送地址信号ADDR，以及数据引脚103和203可以通过数据传输线TL3来交换数据DQ。
参照图1和图2，存储器控制器100基于来自主机20的请求、通过数据引脚103和203，可以将数据输入到半导体存储器设备200a或可以从半导体存储器设备200a输出数据。此外，半导体存储器设备200a可以通过地址引脚102和202从存储器控制器100接收地址。
图3是示出根据本发明构思的示例性实施例的图2中的半导体存储器设备的框图。
参照图3，半导体存储器设备200a可以包括控制逻辑电路(也称为控制逻辑)210、地址寄存器220、体控制逻辑230、行地址复用器240、列地址锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、输入/输出(I/O)门控电路290、数据输入/输出(I/O)缓冲器295和刷新计数器245。
存储单元阵列300可以包括第一体阵列310至第八体阵列380。行译码器260可以包括分别地耦合到第一体阵列310至第八体阵列380的第一体行译码器260a至第八体行译码器260h，列译码器270可以包括分别地耦合到第一体阵列310到第八体阵列380的第一体列译码器270a至第八体列译码器270h，以及读出放大器单元285可以包括分别地耦合到第一体阵列310至第八体阵列380的第一体读出放大器285a至第八体读出放大器285h。第一体阵列310至第八体阵列380、第一体行译码器260a至第八体行译码器260h、第一体列译码器270a至第八体列译码器270h以及第一体读出放大器285a至第八体行读出放大器285h可形成第一体至第八体。尽管半导体存储器设备200a在图3中被示为包括八个体，但是半导体存储器设备200a可以包括多于或少于八的任意数量的体。
地址寄存器220可以从存储器控制器100接收地址ADDR，地址ADDR包括体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器220可以将接收的体地址BANK_ADDR提供给体控制逻辑230，可以将接收的行地址ROW_ADDR提供给行地址复用器240，以及可以将接收的列地址COL_ADDR提供给列地址锁存器250。
体控制逻辑230可以响应于体地址BANK_ADDR来产生体控制信号。第一体行译码器260a至第八体行译码器260h中与体地址BANK_ADDR相对应的体行译码器可以响应于体控制信号而激活，并且第一体列译码器270a至第八体列译码器270h中与体地址BANK_ADDR相对应的体列译码器可以响应于体控制信号而激活。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240所输出的行地址RA可以被应用于第一体行译码器260a至第八体行译码器260h。
第一体行译码器260a至第八体行译码器260h中被激活的体行译码器可以对从行地址复用器240所输出的行地址RA进行译码，并且可以激活与行地址RA相对应的字线。例如，被激活的体行译码器可以将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时地存储接收的列地址COL_ADDR。在本发明构思的示例性实施例中，在突发模式(burst mode)下，列地址锁存器250可以产生从接收的列地址COL_ADDR起递增的列地址。列地址锁存器250可以将临时地存储的或产生的列地址应用于第一体列译码器270a至第八体列译码器270h。
第一体列译码器270a至第八体列译码器270h中被激活的体列译码器可以对从列地址锁存器250所输出的列地址COL_ADDR进行译码，并且可以控制输入/输出门控电路290以输出与列地址COL_ADDR相对应的数据。
I/O门控电路290可以包括用于门控输入/输出数据的电路。I/O门控电路290可以进一步包括用于存储从第一体阵列310至第八体阵列380所输出的数据的读取数据锁存器和用于将数据写入第一体阵列310至第八体阵列380的写入驱动器。
将从第一体阵列310至第八体阵列380中的一个体阵列读取的数据DQ可以通过耦合到将从其读取数据的一个体阵列的读出放大器来读出，并且可以被存储在读取数据锁存器中。存储在读取数据锁存器中的数据DQ可以经由数据I/O缓冲器295被提供给存储器控制器100。将被写入第一体阵列310至第八体阵列380中的一个体阵列的数据DQ可以被从存储器控制器100提供给数据I/O缓冲器295。例如，写入驱动器之一可以将数据DQ写入第一体阵列310至第八体阵列380中的该一个体阵列。
控制逻辑电路210可以控制半导体存储器设备200a的操作。例如，控制逻辑电路210可以产生用于半导体存储器设备200a执行写入操作或读取操作的控制信号。控制逻辑电路210可以包括：命令译码器211，对从存储器控制器100所接收的命令CMD进行译码；以及模式寄存器212，设置半导体存储器设备200a的操作模式。控制逻辑电路210可以基于译码后的命令CMD来产生模式信号MS。
例如，命令译码器211可以通过对写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等进行译码来产生与命令CMD相对应的控制信号。
图4是示出根据本发明构思的示例性实施例的图3的半导体存储器设备的框图。
参照图4，半导体存储器设备200a可包括多个体301～308，其中，按列和行排列有多个存储单元。多个体301～308中的每个体可以包括多个字线、多个位线以及靠近字线与位线之间的交叉点布置的多个存储单元。
第一体301可以包括第一体阵列310、体行译码器260a、体读出放大器285a和体列译码器270a。第二体302可以包括第二体阵列320、体行译码器260b、体读出放大器285b和体列译码器270b。第三体303至第八体308中的每个配置可以与第一体301和第二体302中的每个配置基本上相同或类似。体行译码器260a可以接收体地址BANK_ADDR和行地址RA。体列译码器270a可以接收列地址COL_ADDR。可以响应于体地址BANK_ADDR来选择多个体301～308之一，并且可以响应于行地址RA和列地址COL_ADDR来访问选择的体中的存储单元。
图5示出根据本发明构思的示例性实施例的图3和图4的半导体存储器设备中的第一体阵列。
参照图5，第一体阵列310包括多个字线WL1～WL2m(m是大于2的自然数)、多个位线BL1～BL2n(n是大于2的自然数)以及靠近字线WL1～WL2m与位线BL1～BL2n之间的交叉点布置的多个存储单元MC。在本发明构思的示例性实施例中，多个存储单元MC中的每个存储单元可以包括DRAM单元结构。多个存储单元MC所连接到的多个字线WL1～WL2m可以被称为第一体阵列310的行，多个存储单元MC所连接到的多个位线BL1～BL2n可以被称为第一体阵列310的列。
在图5中，m个存储单元耦合到第一体阵列310的位线BL，并且m个存储单元耦合到第一体阵列310的字线。例如，如图5中所示，存储单元MC可以各自包括连接到位线和字线的晶体管和电容器。
图6示出根据本发明构思的示例性实施例的图3和图4的半导体存储器设备中的第二体阵列。
参照图6，第二体阵列320包括多个字线WL1～WL2p(p是大于2的自然数)、多个位线BL1～BL2q(q是大于2的自然数)以及靠近字线WL1～WL2p与位线BL1～BL2q之间的交叉点布置的多个存储单元MC。在本发明构思的示例性实施例中，多个存储单元MC中的每个存储单元可以包括DRAM单元结构。多个存储单元MC所连接到的多个字线WL1～WL2p可以被称为第二体阵列320的行，并且多个存储单元MC所连接到的多个位线BL1～BL2q可以被称为第二体阵列320的列。
在图6中，p个存储单元耦合到第二体阵列320的位线BL，并且q个存储单元耦合到第二体阵列320的字线。例如，如图6中所示，存储单元MC可以各自包括连接到位线和字线的晶体管和电容器。
在图5和图6中，m可以大于p并且n可以大于q。换言之，第一体阵列310的页面大小可以大于第二体阵列320的页面大小，第一数量(例如，m)的存储单元可以耦合到第一体阵列310的一个位线，并且第二数量(例如，p)的存储单元可以耦合到第二体阵列320的一个位线。在本发明构思的示例性实施例中，m可以是p的两倍并且n可以是q的两倍。在图3和图4的半导体存储器设备中，耦合到第一体阵列310的一个位线的存储单元的数量和耦合到第一体阵列310的一个字线的存储单元的数量中的每个可以大于耦合到第二体阵列320的一个位线的存储单元的数量和耦合到第二体阵列320的一个字线的存储单元的数量中的每个。
图7是根据本发明构思的示例性实施例的图3和图4的半导体存储器设备中的第一体阵列的架构的示图。
参照图7，在第一体阵列310中，可以沿第一方向D1布置I个子阵列块SCB，并且可以沿与第一方向D1正交(或基本上垂直)的第二方向D2布置J个子阵列块SCB。可以在子阵列块SCB中的每个中布置多个位线、多个字线和多个存储单元。可以在位线与字线之间的交叉点布置多个存储单元。
可以沿第一方向D1在子阵列块SCB之间布置I+1个子字线驱动器区域SWB。子字线驱动器可以被布置在子字线驱动器区域SWB中。
可以沿第二方向D2在子阵列块SCB之间布置J+1个位线读出放大器区域BLSAB。用于读出存储在存储单元中的数据的位线读出放大器可以被布置在位线读出放大器区域BLSAB中。
图8是根据本发明构思的示例性实施例的图7的第一体阵列的一部分。
参照图7和图8，在第一体阵列310的一部分390中，布置有子阵列块SCB、位线读出放大器区域BLSAB、子字线驱动器区域SWB和结合区域CONJ。
子阵列块SCB包括沿行方向延伸的多个字线WL1～WL4以及沿列方向延伸的多个位线对BL1～BL2和BLB1～BLB2。子阵列块SCB包括布置在字线WL1～WL4与位线对BL1～BL2和BLB1～BLB2之间的交叉点的多个存储单元MC。
子字线驱动器区域SWB包括分别地驱动字线WL1～WL4的多个子字线驱动器550、560、570和580。子字线驱动器550和560可以被布置在处于子阵列块SCB的左侧的子字线驱动器区域SWB中，并且子字线驱动器570和580可以被布置在处于子阵列块SCB的右侧的子字线驱动器区域SWB中。
位线读出放大器区域BLSAB包括耦合到位线对BL1～BL2和BLB1～BLB2的位线读出放大器BLSA。例如，位线读出放大器BLSA之一可以读出并且放大位线对BL1～BL2之一与位线对BLB1～BLB2之一之间的电压差，以将放大的电压差提供给局部(local)输入/输出线对。如图8中所示，位线读出放大器BLSA可以被交替地布置在子阵列块SCB的上部和下部。
结合区域CONJ被布置为与位线读出放大器区域BLSAB、子字线驱动器区域SWB和子阵列块SCB相邻。多个电力选择开关510、520、530和540可以被布置在结合区域CONJ中。
电力选择开关510耦合到驱动字线WL2的子字线驱动器550，电力选择开关520耦合到驱动字线WL4的子字线驱动器560，电力选择开关530耦合到驱动字线WL1的子字线驱动器570，以及电力选择开关540耦合到驱动字线WL3的子字线驱动器580。
半导体存储器设备200a的第二体阵列320可以具有与图7的第一体阵列310的排列类似的排列。耦合到第一体阵列310中的子阵列块SCB的一个位线的存储单元的数量可以大于耦合到第二体阵列320中的子阵列块SCB的一个位线的存储单元的数量。此外，耦合到第一体阵列310中的子阵列块SCB的一个字线的存储单元的数量可以大于耦合到第二体阵列320中的子阵列块SCB的一个字线的存储单元的数量。
根据本发明构思的示例性实施例，图9A示出图7的第一体阵列中的子阵列块，而图9B示出图3和图4的半导体存储器设备中的第二体阵列中的子阵列块。
参照图9A和图9B，耦合到第一体阵列310中的子阵列块SCB1的一个位线的存储单元的数量NCB1可以大于耦合到第二体阵列320中的子阵列块SCB2的一个位线的存储单元的数量NCB2。仍然参照图9A和图9B，耦合到第一体阵列310中的子阵列块SCB1的一个字线的存储单元的数量NCW1可以大于耦合到第二体阵列320中的子阵列块SCB2的一个字线的存储单元的数量NCW2。
图10示出根据本发明构思的示例性实施例的分组的图3和图4的半导体存储器设备中的体阵列。
参照图3、图4和图10，第一体阵列310至第八体阵列380可以基于体地址BANK_ADDR被分组为第一体组BG11和第二体组BG12。
第一体组BG11可以包括第一体阵列310、第三体阵列330、第五体阵列350和第七体阵列370。第二体组BG12可以包括第二体阵列320、第四体阵列340、第六体阵列360和第八体阵列380。
一个或更多个体(或阵列)可以被称为体组，并且一个或更多个体可以共享数据输入/输出线。如图10中所示，包括在单个体组中的多个体阵列可以共享用于输入和输出数据的全局输入/输出线。第一全局输入/输出线GIO11被连接到第一体组BG11，并且第二全局输入/输出线GIO12被连接到第二体组BG12。
第一体组BG11中的第三体阵列330、第五体阵列350和第七体阵列370中的每个配置可以与第一体阵列310的配置基本上相同。在第三体阵列330、第五体阵列350和第七体阵列370中的每个中，如参照图5所描述地，m个存储单元可以耦合到一个位线并且n个存储单元可以耦合到一个字线。
第二体组BG12中的第四体阵列340、第六体阵列360和第八体阵列380中的每个配置可以与第二体阵列320的配置基本上相同。在第四体阵列340、第六体阵列360和第八体阵列380中的每个中，如参照图6所描述地，p个存储单元可以耦合到一个位线，并且q个存储单元可耦合到一个字线。
当第一体组BG11中耦合到位线的存储单元的数量以及每个体阵列的页面大小被配置为与第二体组BG12中耦合到位线的存储单元的数量以及每个体阵列的页面大小不同时，图10中的分组可以提供以下数据存储覆盖，该数据存储覆盖与当耦合到位线的存储单元的数量以及每个体阵列的页面大小彼此相同时的情况基本上相同。此外，例如，图10中的分组可以降低IDD0、IDD3和IDD5的电流消耗。
此外，第一体组BG11中第一体阵列310、第三体阵列330、第五体阵列350和第七体阵列370中的每个的位线负载和字线负载可以大于第二体组BG12中第二体阵列320、第四体阵列340、第六体阵列360和第八体阵列380中的每个的位线负载和字线负载。因此，访问第二体组BG12中的体阵列所需要的时间可以短于访问第一体组BG11中的体阵列所需要的时间。相应地，当具有高频访问的数据被存储在第二体组BG12中的体阵列中并且具有低频访问的数据被存储在第一体组BG11中的体阵列中时，半导体存储器设备200a的操作速度可以增快并且半导体存储器设备200a中的电流消耗可以降低。
图11示出根据本发明构思的示例性实施例的分组的图3和图4的半导体存储器设备中的体阵列。
参照图3、图4和图11，第一体阵列310至第八体阵列380可以基于体地址BANK_ADDR被分组为第一体组BG21至第四体组BG24。
第一体组BG21可以包括第一体阵列310和第三体阵列330，第二体组BG22可以包括第二体阵列320和第四体阵列340，第三体组BG23可以包括第五体阵列350和第七体阵列370，以及第四体组BG24可以包括第六体阵列360和第八体阵列380。
第一全局输入/输出线GIO21被连接到第一体组BG21，第二全局输入/输出线GIO22被连接到第二体组BG22，第三全局输入/输出线GIO23被连接到第三体组BG23，以及第四全局输入/输出线GIO24被连接到第四体组BG24。
第一体组BG21中的第三体阵列330的配置可以与第一体组BG21中的第一体阵列310的配置基本上相同。换言之，如参照图5所描述地，m个存储单元可以耦合到第三体阵列330的一个位线，并且n个存储单元可以耦合到第三体阵列330的一个字线。
第二体组BG22中的第四体阵列340、第三体组BG23中的第五体阵列350和第七体阵列370以及第四体组BG24中的第六体阵列360和第八体阵列380中的每个配置可与第二体组BG22中的第二体阵列320的配置基本上相同。在第四体阵列340、第五体阵列350、第六体阵列360、第七体阵列370和第八体阵列380中的每个中，如参照图6所描述地，p个存储单元可以耦合到一个位线并且q个存储单元可以耦合到一个字线。
图12示出根据本发明构思的示例性实施例的分组的图3和图4的半导体存储器设备中的体阵列。
参照图3、图4和图12，第一体阵列310至第八体阵列380可以基于体地址BANK_ADDR被分组为第一体组BG31至第四体组BG34。
第一体组BG31可以包括第一体阵列310和第三体阵列330，第二体组BG32可以包括第二体阵列320和第四体阵列340，第三体组BG33可以包括第五体阵列350和第七体阵列370，以及第四体组BG34可以包括第六体阵列360和第八体阵列380。
第一全局输入/输出线GIO31被连接到第一体组BG31，第二全局输入/输出线GIO32被连接到第二体组BG32，第三全局输入/输出线GIO33被连接到第三体组BG33，以及第四全局输入/输出线GIO34被连接到第四体组BG34。
在图12中，第一体组BG31至第四体组BG34中的同一体组中的体阵列可以具有相同的页面大小以及相同数量的耦合到一个位线的存储单元。此外，不同体组中的体阵列中的每个关于彼此可以具有不同数量的耦合到一个位线的存储单元。换言之，第一体组中的第一体阵列与第二体组中的第二体阵列相比，可以具有不同数量的耦合到一个位线的存储单元。
图13是示出根据本发明构思的示例性实施的图3的半导体存储器设备的框图。
参照图13，半导体存储器设备400a可以包括多个体410a～480a，其中，按列和行排列有多个存储单元。多个体410a～480a中的每个可以包括多个字线、多个位线以及靠近字线与位线之间的交叉点布置的多个存储单元。存储单元中的每个可以具有DRAM单元配置。
尽管半导体存储器设备400a在图13中被示为包括八个体，但是半导体存储器设备400a可以包括大于或少于八的任意数量的体。
第一体410a可以包括第一子体阵列411、第二子体阵列412、第一体行译码器413、第二体行译码器414、第一体列译码器415、第二体列译码器416、第一体读出放大器块417和第二体读出放大器块418。第二体420a可以包括第一子体阵列421、第二子体阵列422、第一体行译码器423、第二体行译码器424、第一体列译码器425、第二体列译码器426、第一体读出放大器块427和第二体读出放大器块428。第三体430a至第八体480a中的每个配置可与第一体410a和第二体420a中的每个配置基本上相同或类似。第一体行译码器413和第二体行译码器414可以接收体地址BANK_ADDR和行地址RA。第一体列译码器415和第二体列译码器416可以接收列地址COL_ADDR。可以响应于体地址BANK_ADDR来选择多个体410a～480a之一，并且可响应于行地址RA和列地址COL_ADDR来访问选择的体中的存储单元。
第一体410a包括第一子体阵列411和第二子体阵列412。第一子体阵列411和第二子体阵列412沿行方向排列，沿该行方向排列有存储单元的字线。第一子体阵列411可以耦合到第一体行译码器413和第一体列译码器415。第二子体阵列412可以耦合到第二体行译码器414和第二体列译码器416。第一子体阵列411中的存储单元可以是通过第一体行译码器413和第一体列译码器415可访问的。第二子体阵列412中的存储单元可以是通过第二体行译码器414和第二体列译码器416可访问的。
可以基于被提供给第一体行译码器413和第二体行译码器414的行地址RA的位来选择第一子体阵列411和第二子体阵列412之一。例如，可以通过行地址RA的最高有效位(MSB)来选择第一子体阵列411和第二子体阵列412之一。
第一子体阵列411被连接到第一体读出放大器块417和第一数据输入/输出I/O1，并且第二子体阵列412被连接到第二体读出放大器块418和第二数据输入/输出线I/O2。从第一子体阵列411读取的数据可以通过第一体读出放大器块417和第一数据输入/输出线I/O1来输出。从第二子体阵列412读取的数据可以通过第二体读出放大器块418和第二数据输入/输出线I/O2来输出。
第一子体阵列411中的耦合到位线的第一数量的存储单元可以多于第二子体阵列412中的耦合到位线的第二数量的存储单元。第一子体阵列411中的耦合到字线的第三数量的存储单元可以多于第二子体阵列412中的耦合到字线的第四数量的存储单元。第一子体阵列411和第二子体阵列412可以具有关于彼此不同的存储容量。
图14是示出根据本发明的示例性实施例的图3的半导体存储器设备的框图。
参照图14，半导体存储器设备400b可以包括多个体410b～480b，其中，按列和行排列有多个存储单元。多个体410b～480b中的每个体可以包括多个字线、多个位线以及靠近字线与位线之间的交叉点布置的多个存储单元。存储单元中的每个可具有DRAM单元配置。
第一体410b可以包括第一子体阵列411、第二子体阵列412、体行译码器413b、第一体列译码器415、第二体列译码器416、第一体读出放大器块417和第二体读出放大器块418。第二体420b可以包括第一子体阵列421、第二子体阵列422、体行译码器423b、第一体列译码器425、第二体列译码器426、第一体读出放大器块427和第二体读出放大器428。第三体430b至第八体480b中的每个配置可以与第一体410b和第二体420b中的每个配置基本上相同或类似。
图14中的多个体410b～480b与图13中的多个体410a～480a之间的差异在于通过第一子体阵列411/421和第二子体阵列412/422来共享一个行译码器。
例如，在图14中，第一子体阵列411和第二子体阵列412可以是通过一个行译码器413b可访问的，并且在图14中，第一子体阵列421和第二子体阵列422可以是通过一个行译码器423b可访问的。
图15示出根据本发明构思的示例性实施例的图14的半导体存储器设备中的第一子体阵列和第二子体阵列。
参照图15，耦合到第一子体阵列411的一个位线的存储单元的数量NCB3可以大于耦合到第二子体阵列412的一个位线的存储单元的数量NCB4。仍然参照图15，耦合到第一子体阵列411的一个字线的存储单元的数量NCW3可以大于耦合到第二子体阵列412的一个字线的存储单元的数量NCW4。
图16示出根据本发明构思的示例性实施例的图14的半导体存储器设备的位线和字线的排列。
参照图16，第一体410可以包括彼此间隔开并且其间插入有行译码器413b的第一子体阵列411和第二子体阵列412。
从行译码器413b延伸的字线WLi可以仅布置在第一子体阵列411，并且从行译码器413b延伸的字线WLj可以仅布置在第二子体阵列412。如果字线WLi被行译码器413b选择，则与字线WLi连接的第一子体阵列411的存储单元可以被访问。此外，如果字线WLj被行译码器413b选择，则与字线WLj连接的第二子体阵列412的存储单元可以被访问。
由于耦合到字线WLi的第一子体阵列411的存储单元的数量大于耦合到字线WLj的第二子体阵列412的存储单元的数量，所以第二子体阵列412的字线负载可以相对地小。
由于耦合到位线BLi的第一子体阵列411的存储单元的数量大于耦合到位线BLj的第二子体阵列412的存储单元的数量，所以第二子体阵列412的位线负载可以相对地小。因此，第二子体阵列412的读取/写入操作速度可以快于第一子体阵列411的读取/写入操作速度。
尽管在半导体存储器设备400的基底上，第一子体阵列411与第二子体阵列412物理分离，但是第一子体阵列411和第二子体阵列412可以向外部存储器控制器提供连续的地址空间。例如，第二子体阵列412可以提供低地址空间Y0～Yt-1(t是大于2的整数)，而第一子体阵列411可以提供与低地址空间Y0～Yt-1接续的高地址空间Yt～Ymax。
第一子体阵列411的位线BLi可以通过位线读出放大器而耦合到列选择线CSLi，并且第二子体阵列412的位线BLj可以通过位线读出放大器而耦合到列选择线CSLj。
当字线WLi和WLj被同时地激活并且列选择线CSLi和CSLj被同时地激活时，与存储在第一子体阵列411中的数据相比，可以更快地读取存储在第二子体阵列412中的数据。
图17是示出根据本发明构思的示例性实施例的半导体存储器设备的框图。
随着存储器的集成度的增加，包括在单个体中的存储单元的数量增多。因此，在单个体中，由于存储单元与输入/输出焊盘(pad)之间的距离，可能导致输入与输出之间的时间差。根据本发明构思的示例性实施例，提供一种分体(split bank)结构，其中，单个体被划分为组并且组被分散。在将单个体划分为输入/输出组并且在各个区域中分散和排列组时，可以减少和/或防止输入与输出之间的时间差。
参照图17，半导体存储器设备400c可以包括八个体阵列，并且八个体阵列中的每个被划分为两个子阵列体。例如，第一体阵列可以包括排列在第一区域401中的第一子体阵列411和排列在第三区域403中的第二子体阵列412，第二体阵列可以包括排列在第二区域402中的第一子体阵列421和排列在第四区域404中的第二子体阵列422，第三体阵列可以包括排列在第一区域401中的第一子体阵列431和排列在第三区域403中的第二子体阵列432，以及第四体阵列可以包括排列在第二区域402中的第一子体阵列441和排列在第四区域404中的第二子体阵列442。
此外，第五体阵列可以包括排列在第一区域401中的第一子体阵列451和排列在第三区域403中的第二子体阵列452，第六体阵列可以包括排列在第二区域402中的第一子体阵列461和排列在第四区域404中的第二子体阵列462，第七体阵列可以包括排列在第一区域401中的第一子体阵列471和排列在第三区域403中的第二子体阵列472，以及第八体阵列可以包括排列在第二区域402中的第一子体阵列481和排列在第四区域404中的第二子体阵列482。
第一子体阵列411和431可以是通过行译码器433和列译码器435可访问的，而第一子体阵列451和471可以是通过行译码器453和列译码器455可访问的。第一子体阵列421和441可以是通过行译码器443和列译码器445可访问的，而第一子体阵列461和481可以是通过行译码器483和列译码器485可访问的。
第二子体阵列412和432可以是通过行译码器434和列译码器436可访问的，而第二子体阵列452和472可以是通过行译码器474和列译码器476可访问的。第二子体阵列422和442可以是通过行译码器444和列译码器446可访问的，而第二子体阵列462和482可以是通过行译码器484和列译码器486可访问的。
在半导体存储器设备400c的中间部分中沿长侧(long-side)方向放置外围区域490。外围区域490包括多个焊盘491、492、493和494，以用于输入和输出用于对体执行存储器操作的信号。
作为示例，第一体阵列的第一子体阵列411可以使用用于输入和输出数据的焊盘491，而第一体阵列的第二子体阵列412可以使用用于输入和输出数据的焊盘493。
此外，耦合到第一子体阵列411的位线的存储单元的数量可以大于耦合到第二子体阵列412的位线的存储单元的数量，并且耦合到第一子体阵列411的字线的存储单元的数量可以大于耦合到第二子体阵列412的字线的存储单元的数量。
当一个体中的第一子体阵列和第二子体阵列如图17中所示被分散和排列并且第一子体阵列和第二子体阵列具有不同的数据存储容量时，半导体存储器设备400c可以通过提供各种数据输入/输出带宽来降低电流消耗。
图18是示出根据本发明构思的示例性实施例的半导体存储器设备的结构图。
参照图18，半导体存储器设备600可以包括第一半导体集成电路层LA1至第n半导体集成电路层LAs，其中，最低的第一半导体集成电路层LA1是接口或控制芯片，而其他的半导体集成电路层LA2至LAs是包括核存储器芯片的从芯片。第一半导体集成电路层LA1至第n半导体集成电路层LAs可以通过硅通孔(TSV)在其间传送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可以通过形成在外部表面上的导电结构与外部存储器控制器通信。通过主要使用第一半导体集成电路层LA1或610作为接口或控制芯片并且使用第s半导体集成电路层LAs或620作为从芯片，将关于半导体存储器设备600的结构和操作进行描述。
第一半导体集成电路层610可以包括各种外围电路，以用于驱动在第s半导体集成电路层620中提供的第一存储器区域621和第二存储器区域622。例如，第一半导体集成电路层610可以包括用于驱动存储器的字线的行(X)驱动器6101、用于驱动存储器的位线的列(Y)驱动器6102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)6103、用于从外部接收命令CMD并且缓冲命令CMD的命令缓冲器(CMD)6104以及用于从外部接收地址并且缓冲地址的地址缓冲器(ADDR)6105。第一存储器区域621和第二存储器区域622可以包括多个体阵列，在多个体阵列中，如参照图5和图6所描述地排列存储单元。
第一半导体集成电路层610可以进一步包括控制逻辑6107。控制逻辑6107可以基于来自存储器控制器的命令和地址信号来控制对第一存储器区域621和第二存储器区域622的访问。
第s半导体集成电路层620可以包括第一存储器区域621、第二存储器区域622和外围电路区域623，在外围电路区域623中，排列有用于读取/写入第一存储器区域621和第二存储器区域622的数据的外围电路。外围电路可以包括例如行译码器、列译码器、位线读出放大器等。
如参照图3至图17所描述地，耦合到第一存储器区域621的位线的存储单元的数量可以大于耦合到第二存储器区域622的位线的存储单元的数量，并且耦合到第一存储器区域621的字线的存储单元的数量可以大于耦合到第二存储器区域622的字线的存储单元的数量。
图19示出根据本发明构思的示例性实施例的包括半导体存储器设备的存储器系统。
参照图19，存储器系统700可以包括存储器模块710和存储器控制器720。存储器模块710可以包括安装在模块板上的至少一个半导体存储器设备730。半导体存储器设备730可以采用图3的半导体存储器设备200a或图13、图14和图17的半导体存储器设备400a、400b和400c之一。例如，半导体存储器设备730可以是DRAM芯片。此外，半导体存储器设备730可包括半导体芯片的堆叠。在这种情况下，半导体芯片可以包括至少一个主芯片731和至少一个从芯片732。半导体芯片之间的信号传输可以经由硅通孔TSV而发生。
因此，半导体存储器设备730可以包括具有多个体阵列的存储单元阵列。耦合到多个体阵列中的第一体阵列的位线的存储单元的数量可以大于耦合到多个体阵列中的第二体阵列的位线的存储单元的数量，并且耦合到第一体阵列的字线的存储单元的数量可以大于耦合到第二体阵列的字线的存储单元的数量。
此外，在本发明构思的示例性实施例中，在半导体存储器设备730中提供三维(3D)存储器阵列。3D存储器阵列整体地形成在存储单元的阵列的一个或更多个物理级中，该存储单元具有布置在硅基底上的有源区以及与那些存储单元的操作相关联的电路，而无论这样的相关联的电路在这样的基底上还是在这样的基底内。术语“整体”可以意味着阵列的每个级的层直接地沉积在阵列的每个底级(underlying level)的层上。通过引用整体合并于此的以下专利文献描述了3D存储器阵列的配置，其中，3D存储器阵列被配置为多个级，而在级之间共享字线和/或位线：第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利、第8,559,235号美国专利以及第2011/0233648号美国专利公开。
存储器模块710可以经由系统总线与存储器控制器720通信。可以经由系统总线在存储器模块710与系统控制器720之间传送和接收数据DQ、命令/地址CMD/ADD和时钟信号CLK。
图20是示出根据本发明构思的示例性实施例的包括半导体存储器设备的移动系统的框图。
参照图20，移动系统900可以包括应用处理器910、连接性单元920、半导体存储器设备950、非易失性存储器设备940、用户接口930和电源960。在本发明构思的示例性实施例中，移动系统900可以是移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏机、导航系统等。
应用处理器910可以运行诸如web浏览器、游戏应用、视频播放器等的应用。在本发明构思的示例性实施例中，应用处理器910可以包括单核或多核。例如，应用处理器910可以是多核处理器，诸如双核处理器、四核处理器、六核处理器等。应用处理器910可以包括内部高速缓冲存储器或外部高速缓冲存储器。
连接性单元920可与外部设备执行有线或无线通信。例如，连接性单元920可以执行以太网通信、近场通信(NFC)、射频标识(RFID)通信、移动电信、存储卡通信、USB通信等。在本发明构思的示例性实施例中，连接性单元920可以包括支持以下通信的基带芯片组，该通信诸如全球移动通信系统(GSM)、通用分组无线服务(GPRS)、宽带码分多址(WCDMA)、高速下行链路/上行链路分组接入(HSxPA)等。
半导体存储器设备950可以存储由应用处理器910处理的数据或操作为工作存储器。半导体存储器设备950可以是DRAM，诸如DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAM等。半导体存储器设备950可以采用图3的半导体存储器设备200a或图13、图14和图17的半导体存储器设备400a、400b和400c之一。因此，半导体存储器设备950可以包括具有多个体阵列的存储单元阵列。耦合到多个体阵列中的第一体阵列的位线的存储单元的数量可以大于耦合到多个体阵列中的第二体阵列的位线的存储单元的数量，并且耦合到第一体阵列的字线的存储单元的数量可以大于耦合到第二体阵列的字线的存储单元的数量。
非易失性存储器设备940可以存储用于引导移动系统900的引导镜像。例如，非易失性存储器设备940可以是电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器等。
用户接口930可以包括：至少一个输入设备，诸如键盘、触摸屏等；以及至少一个输出设备，诸如扬声器、显示设备等。电源960可以向移动系统900供给电源电压。在本发明构思的示例性实施例中，移动系统900可以进一步包括相机图像处理器(CIS)和/或存储设备，诸如存储卡、固态驱动(SSD)、硬盘驱动(HDD)、压缩盘只读存储器(CD-ROM)等。
在本发明构思的示例性实施例中，可按照以下各种形式来封装移动系统900和/或移动体统900的部件，该各种形式诸如层叠封装(PoP，package on package)、球栅阵列(ball grid array，BGA)、芯片尺寸封装(chip scale package，CSP)、塑料引线芯片载体(plastic leaded chip carrier，PLCC)、塑料双列直插封装(plastic dual in linepackage，PDIP)、叠片内裸片封装(die in waffle pack)、晶片内裸片形式(die in waferform)、板上芯片(chip on board，COB)、陶瓷双列直插封装(ceramic dual in-linepackage，CERDIP)、塑料标准四边扁平封装(metric quad flat pack，MQFP)、薄型四边扁平封装(thin quad flat pack，TQFP)、小外型集成电路(small outline integratedcircuit，SOIC)、缩小型小外型封装(shrink small outline package，SSOP)、薄型小外型封装(thin small outline package，TSOP)、系统级封装(system in package，SIP)、多芯片封装(multi chip package，MCP)、晶片级结构封装(wafer-level fabricated package，WFP)或晶片级处理堆叠封装(wafer-level processed stack package，WSP)。
图21是示出根据本发明构思的示例性实施例的包括半导体存储器设备的计算系统的框图。
参照图21，计算系统1100可包括处理器1110、输入/输出集线器(IOH)1120、输入/输出控制器集线器(ICH)1130、至少一个存储器模块1140和图形卡1150。在本发明构思的示例性实施例中，计算系统1100可以是个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、PDA、PMP、数码相机、数字电视机、机顶盒、音乐播放器、便携式游戏机、导航系统等。
处理器1110可以执行各种计算功能，诸如运行用于执行特定计算或任务的特定软件。例如，处理器1110可以是微处理器、中央处理单元(CPU)、数字信号处理器等。在本发明构思的示例性实施例中，处理器1110可以包括单核或多核。例如，处理器1110可以是多核处理器，诸如双核处理器、四核处理器、六核处理器等。尽管图21示出计算系统1100包括一个处理器1110，但是在本发明构思的示例性实施例中，计算系统1100可包括多个处理器。处理器1110可包括内部高速缓冲存储器或外部高速缓冲处理器。
处理器1110可以包括用于控制存储器模块1140的操作的存储器控制器1111。包括在处理器1110中的存储器控制器1111可以被称为集成存储器控制器(IMC)。可以采用包括多个信号线的单个通道或者可以采用多个通道来实施存储器控制器1111与存储器模块1140之间的存储器接口。例如，每个通道可与至少一个存储器模块1140耦合。在本发明构思的示例性实施例中，存储器控制器1111可以位于输入/输出集线器1120内部，其可以被称为存储器控制器集线器(MCH)。
存储器模块1140可以包括存储从存储器控制器1111所提供的数据的多个半导体存储器设备。多个半导体存储器设备中的每个可以采用图3的半导体存储器设备200a或图13、图14和图17的半导体存储器设备400a、400b和400c之一。因此，多个半导体存储器设备中的每个可以包括具有多个体阵列的存储单元。耦合到多个体阵列中的第一体阵列的位线的存储单元的数量可以大于耦合到多个体阵列中的第二体阵列的位线的存储单元的数量，并且耦合到第一体阵列的字线的存储单元的数量可以大于耦合到第二体阵列的字线的存储单元的数量。
输入/输出集线器1120可以管理处理器1110与诸如图形卡1150的设备之间的数据传输。输入/输出集线器1120可以经由各种接口耦合到处理器1110。例如，处理器1110与输入/输出集线器1120之间的接口可以是前端总线(FSB)、系统总线、超传输(HyperTransport)、闪电数据传输(lightning data transport，LDT)、快速路径互连(QPI)、通用系统接口(CSI)等。尽管图21示出计算系统1100包括一个输入/输出集线器1120，但是在本发明构思的示例性实施例中，计算系统1100可以包括多个输入/输出集线器。输入/输出集线器1120可以提供与设备之间的各种接口。例如，输入/输出集线器1120可以提供加速图形端口(AGP)接口、PCIe、通信流传输架构(CSA)接口等。
图形卡1150可以经由AGP或PCIe耦合到输入/输出集线器1120。图形卡1150可以控制显示设备以用于显示图像。图形卡1150可以包括用于处理图像数据的内部处理器和内部半导体存储器设备。在本发明构思的示例性实施例中，输入/输出集线器1120可以连同在输入/输出集线器1120外部的图形卡1150一起包括内部图形设备，或者可以代替在输入/输出集线器1120外部的图形卡1150而包括内部图形设备。包括在输入/输出集线器1120中的图形设备可以被称为集成图形设备。此外，包括内部存储器控制器和内部图形设备的输入/输出集线器1120可以被称为图形设备和存储器控制器集线器(GMCH)。
输入/输出控制器集线器1130可以执行数据缓冲和接口仲裁(arbitration)以有效地操作各种系统接口。输入/输出控制器集线器1130可以经由内部总线——诸如直接媒体接口(DMI)、集线器接口、企业式南桥接口(ESI)、PCIe等——耦合到输入/输出集线器1120。输入/输出控制器集线器1130可以提供与外围设备的各种接口。例如，输入/输出控制器集线器1130可以提供USB端口、SATA端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、SPI、PCI、PCIe等。
在本发明构思的示例性实施例中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130可以被实施为单独的芯片组或单独的集成电路。在本发明构思的示例性实施例中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130中的至少两个可被实施为单独的芯片组。
本发明构思的示例性实施例可以应用于使用半导体存储器设备的系统。本发明构思的示例性实施例可以应用于以下系统，该系统诸如移动电话、智能电话、PDA、PMP、数码相机、摄录机、PC、服务器计算机、工作站、膝上型计算机、数字电视机(TV)、机顶盒、便携式游戏机、导航系统等。
本发明构思的示例性实施例提供一种能够降低电流消耗而不增加面积的半导体存储器设备。
例如，在本发明构思的示例性实施例中，可以在其中形成有多个体阵列的基底中彼此物理分离地排列第一子体阵列和第二子体阵列。第一子体阵列和第二子体阵列可以向存储器控制器提供连续的地址空间。
此外，在根据本发明构思的示例性实施例的半导体存储器设备中，可以通过区分耦合到第一体阵列的位线的存储单元的第一数量与耦合到第二体阵列的位线的存储单元的第二数量来降低电流消耗。
尽管已经参照本发明构思的示例性实施例具体地示出并且描述了本发明构思，但是本领域普通技术人员将清楚的是：可以在其中进行形式上和细节上的各种改变，而不背离如由所附权利要求书所定义的本发明构思的精神和范围。

Claims (15)

1.一种半导体存储器设备，包括：
存储单元阵列，包括多个体阵列，多个体阵列中的每一个包括多个存储单元，所述多个存储单元中的每一个包括晶体管和电容器；以及
控制逻辑电路，被配置为响应于命令和地址来控制对存储单元阵列的访问，所述控制逻辑电路包括模式寄存器，所述模式寄存器被配置为响应于命令设置半导体存储器设备的操作模式，以及
体控制逻辑，被配置为响应于所述地址的体地址激活与所述多个体阵列中的每一个相关联的相应的行译码器和相应的列译码器，
其中，第一数量的存储单元耦合到多个体阵列中的第一体阵列的位线，第二数量的存储单元耦合到多个体阵列中的第二体阵列的位线，并且第一数量与第二数量不同，
其中，多个体阵列被分组为第一体组、第二体组、第三体组和第四体组，
其中，第一体组包括第一体阵列和第三体阵列，第二体组包括第二体阵列和第四体阵列，第三体组包括第五体阵列和第七体阵列，以及第四体组包括第六体阵列和第八体阵列，
其中，第一数量的存储单元耦合到第三体阵列的位线，以及第二数量的存储单元耦合到第四体阵列的位线，
其中，与第一数量的存储单元和第二数量的存储单元不同的第三数量的存储单元耦合到第五体阵列的位线和第六体阵列的位线。
2.如权利要求1所述的半导体存储器设备，其中，第一数量是第二数量的两倍。
3.如权利要求1所述的半导体存储器设备，其中，第一体阵列包括按行和列排列的存储单元的第一集合，
其中，第二体阵列包括按行和列排列的存储单元的第二集合，以及
其中，存储单元的第一集合中的每个和存储单元的第二集合中的每个是相同类型的动态随机存取存储器DRAM单元。
4.如权利要求3所述的半导体存储器设备，其中，存储单元的第一集合中的每个具有第一位线加载时间，存储单元的第二集合中的每个具有第二位线加载时间，并且第二位线加载时间少于第一位线加载时间。
5.如权利要求1所述的半导体存储器设备，其中，第五数量的存储单元耦合到多个体阵列中的第一体阵列的字线，第六数量的存储单元耦合到多个体阵列中的第二体阵列的字线，并且第五数量与第六数量不同。
6.如权利要求5所述的半导体存储器设备，其中，第五数量大于第六数量。
7.如权利要求1所述的半导体存储器设备，其中，响应于地址中的体地址将多个体阵列分组为第一体组、第二体组、第三体组和第四体组。
8.如权利要求7所述的半导体存储器设备，其中：
第五数量的存储单元耦合到第三体阵列的字线，
第六数量的存储单元耦合到第四体阵列的字线，以及
第六数量小于第五数量。
9.如权利要求1所述的半导体存储器设备，其中，与第一数量的存储单元至第三数量的存储单元不同的第四数量的存储单元耦合到第七体阵列的位线和第八体阵列的位线。
10.一种半导体存储器设备，包括：
存储单元阵列，包括多个体阵列，多个体阵列中的每一个包括多个存储单元，所述多个存储单元中的每一个包括晶体管和电容器；
控制逻辑电路，被配置为响应于命令和地址来控制对存储单元阵列的访问，所述控制逻辑电路包括模式寄存器，所述模式寄存器被配置为响应于命令设置半导体存储器设备的操作模式，以及
体控制逻辑，被配置为响应于所述地址的体地址激活与所述多个体阵列中的每一个相关联的相应的行译码器和相应的列译码器，
其中，顺序布置在一行的多个体阵列中的每个包括第一子体阵列和第二子体阵列，第一子体阵列和第二子体阵列通过地址的至少一部分而彼此区分，第一子体阵列和第二子体阵列彼此相邻，其间没有设置任何子体阵列，
其中，第一数量的存储单元耦合到第一子体阵列的位线，第二数量的存储单元耦合到第二子体阵列的位线，并且第一数量与第二数量不同，以及
其中，行译码器接收所述地址的行地址并且被设置在第一子体阵列和第二子体阵列之间，第一字线从行译码器延伸到第一子体阵列，以及第二字线从行译码器延伸到第二子体阵列。
11.如权利要求10所述的半导体存储器设备，其中，第一子体阵列和第二子体阵列通过设置在其间的行译码器可访问。
12.如权利要求11所述的半导体存储器设备，其中，第一子体阵列包括按行和列排列的动态随机存取存储DRAM单元的第一集合，
其中，第二子体阵列包括按行和列排列的DRAM单元的第二集合，
其中，DRAM单元的第一集合中的每个具有第一位线加载时间，DRAM单元的第二集合中的每个具有第二位线加载时间，并且第二位线加载时间少于第一位线加载时间。
13.如权利要求10所述的半导体存储器设备，其中，第一子体阵列和第二子体阵列在其中形成有多个体阵列的基底中彼此物理分离。
14.如权利要求13所述的半导体存储器设备，其中，第一子体阵列和第二子体阵列形成用于外部存储器控制器的连续地址空间。
15.一种半导体存储器设备，包括：
存储器阵列，包括多个体阵列，多个体阵列中的每一个包括多个存储单元，所述多个存储单元中的每一个包括晶体管和电容器；以及
控制逻辑电路，被配置为响应于命令和地址来关于存储器阵列执行读取操作和写入操作，所述控制逻辑电路包括模式寄存器，所述模式寄存器被配置为响应于命令设置半导体存储器设备的操作模式，
体控制逻辑，被配置为响应于所述地址的体地址激活与所述多个体阵列中的每一个相关联的相应的行译码器和相应的列译码器，
其中，顺序布置在一行的多个体阵列中的每一个的体阵列包括第一子体阵列和第二子体阵列，第一子体阵列和第二子体阵列在其中形成有多个体阵列的基底中彼此相邻，
其中，第一子体阵列和第二子体阵列之间没有设置子体阵列，
其中，对于存储器控制器，第二子体阵列提供低地址空间，以及第一子体阵列提供高地址空间，
其中，行译码器接收所述地址的行地址并且被设置在第一子体阵列和第二子体阵列之间，以及
其中，耦合到第一子体阵列的位线的第一数量的存储单元区分于耦合到第二子体阵列的位线的第二数量的存储单元。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113918481A (zh) * 2017-07-30 2022-01-11 纽罗布拉德有限公司 一种存储器芯片
US10534565B1 (en) * 2018-04-11 2020-01-14 Cadence Design Systems, Inc. Programmable, area-optimized bank group rotation system for memory devices
US10497420B1 (en) * 2018-05-08 2019-12-03 Micron Technology, Inc. Memory with internal refresh rate control
KR102653147B1 (ko) * 2018-08-21 2024-04-02 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 모듈 및 불휘발성 메모리를 액세스하는 방법
KR102573270B1 (ko) * 2018-10-08 2023-08-31 삼성전자주식회사 반도체 메모리 장치 및 이의 구동 방법
US10817420B2 (en) * 2018-10-30 2020-10-27 Arm Limited Apparatus and method to access a memory location
KR20210091404A (ko) * 2020-01-13 2021-07-22 삼성전자주식회사 메모리 장치, 메모리 모듈 및 메모리 장치의 동작 방법
US11081149B1 (en) * 2020-03-31 2021-08-03 Winbond Electronics Corp. Memory device for artificial intelligence operation
CN111459864B (zh) * 2020-04-02 2021-11-30 深圳朗田亩半导体科技有限公司 一种存储器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213142A (zh) * 1997-09-30 1999-04-07 日本电气株式会社 带有内置行缓冲器的半导体存储器和驱动该存储器的方法
US6442098B1 (en) * 2000-02-08 2002-08-27 Alliance Semiconductor High performance multi-bank compact synchronous DRAM architecture
CN101089995A (zh) * 2006-06-16 2007-12-19 三洋电机株式会社 存储器及控制装置
CN101154445A (zh) * 2006-09-30 2008-04-02 三星电子株式会社 减少存储元件间耦合效应的非易失性存储设备和相关方法
CN102194524A (zh) * 2010-03-17 2011-09-21 夏普株式会社 非易失性半导体存储装置
KR20140036620A (ko) * 2012-09-17 2014-03-26 삼성전자주식회사 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138705A (en) 1989-06-26 1992-08-11 International Business Machines Corporation Chip organization for an extendable memory structure providing busless internal page transfers
US5452257A (en) 1994-09-08 1995-09-19 United Microelectronics Corp. Address range bank decoding for DRAM
US5691945A (en) 1995-05-31 1997-11-25 Macronix International Co., Ltd. Technique for reconfiguring a high density memory
KR100275745B1 (ko) 1998-10-19 2000-12-15 윤종용 가변적인 페이지 수 및 가변적인 페이지 길이를 갖는 반도체 메모리장치
KR100307663B1 (ko) 1998-12-02 2001-11-30 윤종용 서로다른크기의서브어레이들을구비한반도체메모리장치및서브어레이의수를줄이는방법
US6041016A (en) 1998-12-04 2000-03-21 Intel Corporation Optimizing page size in mixed memory array using address multiplexing
KR100313514B1 (ko) 1999-05-11 2001-11-17 김영환 하이브리드 메모리 장치
US6535450B1 (en) 2000-08-18 2003-03-18 Micron Technology, Inc. Method for selecting one or a bank of memory devices
US6665785B1 (en) 2000-10-19 2003-12-16 International Business Machines, Corporation System and method for automating page space optimization
US6889307B1 (en) 2001-11-16 2005-05-03 Matrix Semiconductor, Inc. Integrated circuit incorporating dual organization memory array
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
US7203123B2 (en) * 2004-12-08 2007-04-10 Infineon Technologies Ag Integrated DRAM memory device
US8375173B2 (en) 2009-10-09 2013-02-12 Qualcomm Incorporated Accessing a multi-channel memory system having non-uniform page sizes
KR20120132287A (ko) * 2011-05-27 2012-12-05 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 패키지 및 반도체 메모리 장치의 집적도 증대 방법
US20130185527A1 (en) * 2012-01-16 2013-07-18 Qualcomm Incorporated Asymmetrically-Arranged Memories having Reduced Current Leakage and/or Latency, and Related Systems and Methods
KR20140113117A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 비대칭 액세스 타임을 가진 반도체 메모리 장치
TWI493568B (zh) * 2013-08-19 2015-07-21 Ind Tech Res Inst 記憶體裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213142A (zh) * 1997-09-30 1999-04-07 日本电气株式会社 带有内置行缓冲器的半导体存储器和驱动该存储器的方法
US6442098B1 (en) * 2000-02-08 2002-08-27 Alliance Semiconductor High performance multi-bank compact synchronous DRAM architecture
CN101089995A (zh) * 2006-06-16 2007-12-19 三洋电机株式会社 存储器及控制装置
CN101154445A (zh) * 2006-09-30 2008-04-02 三星电子株式会社 减少存储元件间耦合效应的非易失性存储设备和相关方法
CN102194524A (zh) * 2010-03-17 2011-09-21 夏普株式会社 非易失性半导体存储装置
KR20140036620A (ko) * 2012-09-17 2014-03-26 삼성전자주식회사 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

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