CN102194524A - 非易失性半导体存储装置 - Google Patents

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Abstract

本发明提供一种能抑制漏电流并能进行稳定的高速存储器动作的非易失性半导体存储装置。非易失性半导体存储装置（101）设有：位线电压调整电路（25），针对位线的每一条，将选择位线和非选择位线的电位固定在用于进行存储器动作的规定的电位；以及数据线电压调整电路（27、28），针对数据线的每一条，将选择数据线和非选择数据线的电位固定在用于进行存储器动作的规定的电位。各电压调整电路（25、27、28）分别包括运算放大器和晶体管，对该运算放大器的非反相输入端子输入存储器动作所需的电压，并且，该运算放大器的反相输入端子连接到位线或数据线，由此，该位线或数据线的电位固定于该运算放大器的非反相输入端子的电位。

Description

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，更详细地说，涉及具有交叉点型的存储单元阵列的非易失性半导体存储装置，其中，在该交叉点型的存储单元阵列中，以矩阵状在行和列方向分别排列多个具有非易失性可变电阻元件的二端子型存储单元，将属于相同行的存储单元的一端彼此连接于相同的行选择线，将属于相同列的存储单元的另一端彼此连接于相同的列选择线。
背景技术
近年来，存储单元不具备存储元件以外的选择用元件、存储元件直接连接于列选择线（以下称为“数据线”）和行选择线（以下称为“位线”）而形成存储单元阵列的交叉点型的半导体存储装置（以下适当地称为“交叉点存储器”）的开发正不断推进。
在上述交叉点存储器中，能够使存储单元阵列简略化，在集成化方面是有利的，另一方面不是按存储单元的每一个而具备选择晶体管，因此，如日本特开2006-155846号公报所述那样，读出时和写入时产生的漏电流的控制就成为特别重要的课题。
在此，漏电流是指依赖于存储单元阵列内的电阻分布而产生的经由非选择的存储单元的绕入电流。下面，对产生漏电流的原因，参照图17所示的存储单元阵列90进行简单说明。
为了对被选择的存储单元M11进行读出，例如考虑如下情况：对连接于被选择的存储单元的位线B1施加电压V读出（选择位线电压），对连接于非选择的存储单元的位线B2、B3施加电压V偏置（非选择位线电压），对各数据线D1～D3施加电压V偏置。在选择存储单元的二端子间施加电压V读出-V偏置，由此利用读出放大器读出流过连接于被选择的存储单元的数据线（选择数据线）D1的电流量。然而，流过上述选择数据线D1的电流（图17的电流路径IA）成为流过选择存储单元M11的电流与流过连接于选择数据线D1和非选择的位线B2、B3的半选择的存储单元M21、M31的电流之和。以下，将连接于一方为选择、另一方为非选择的位线和数据线的非选择的存储单元称为“半选择存储单元”。
目前，由于对选择数据线和非选择位线均施加V偏置，所以在原理上在连接于选择数据线和非选择的位线的存储单元中不会流过电流。但是，由于上述选择存储单元的选择数据线侧的电压利用驱动数据线的驱动器的电阻和选择存储单元的电阻（进而是驱动位线的驱动器的电阻）进行分压，所以实际上会依赖于在选择存储单元中存储的电阻状态而从V偏置发生变动。同样地，非选择位线的电位也会依赖于在存储单元中存储的电阻状态而发生变动。
由此，由于在选择数据线与非选择位线之间产生电位差，所以会产生从选择数据线D1经由上述半选择存储单元M21、M31向非选择位线B2、B3，或从非选择位线B2、B3经由半选择存储单元M21、M31向选择数据线D1流入的漏电流。进而，当在非选择数据线与非选择位线之间产生电位差时，会产生从非选择位线向非选择数据线、或从非选择数据线向非选择位线流入的电流。因此，例如在产生从非选择数据线D2向非选择位线B2流入的电流的情况下，由于该电流从非选择数据线D2经由非选择存储单元M22、非选择位线B2和半选择存储单元M21向选择数据线D1流入（图17的电流路径IB），所以会成为漏电流增大的原因。由于阵列尺寸越成为大规模则非选择线的数越增大，所以经由该非选择位线和非选择数据线的漏电流的增大成为显著的问题。
作为该漏电流控制的现有例，将上述日本特开2006-155846号公报记载的电压抑制电路的电路构成示于图18。
图18的电压抑制电路91中，将一端连接于存储单元阵列90的数据线或位线、将另一端连接于电压供给电路。晶体管92的导通电阻由反相器93的输出控制，反相器93的输出由数据线或位线的信号电平控制。因此，供给到数据线或位线的电压通过反相器93的反相电平与晶体管92的阈值电压进行调整。
然而，在要利用上述的电压抑制电路91解决漏电流的问题的情况下，电压抑制电路因在感知电压变动后进行电压调整的性质，而在电压变动发生到电压调整为止的微小的时间内产生了泄漏（以下记述为“初始泄漏”）。
当以图18的例子进行说明时，只有反相器93感知到数据线或位线的电压变动，晶体管92的栅极才打开或关闭。由于只有数据线或位线的电压从既定值实际偏离，晶体管92才进行动作，所以会不依赖于反相器93、晶体管92的能力而必然存在流过非预期的初始泄漏的瞬间。
电阻变化型存储器作为大容量且几nsec的高速动作存储器，被期待实用化，其结果是，在实用化等级的阵列尺寸和动作速度中，该初始泄漏成为无法忽略的问题。
发明内容
本发明是针对上述初始泄漏的问题而提出的，其目的是：在具有具备非易失性可变电阻元件的存储单元阵列的非易失性半导体存储装置中，抑制漏电流，实现稳定的高速存储器动作。
用于达成上述目的的本发明的非易失性半导体存储装置中，其第一特征在于，具有二维存储单元阵列，在该二维存储单元阵列中，将具备利用电阻变化来存储信息的非易失性可变电阻元件的二端子型存储单元，以矩阵状分别在相互垂直的第一方向和第二方向上排列多个，并具备在上述第一方向上延伸的多条位线和在上述第二方向上延伸的多条数据线，将上述第一方向的位置相同的上述存储单元的一端彼此连接于上述数据线，将上述第二方向的位置相同的上述存储单元的另一端彼此连接于上述位线，其中，上述非易失性半导体存储装置还具备：位线电压供给电路，针对上述位线的每一条，对与被选择为读出对象的上述存储单元的另一端连接的选择位线供给规定的第一电压，对于与不是读出对象的非选择的上述存储单元的另一端连接的非选择位线供给规定的第二电压；数据线电压供给电路，对与被选择为读出对象的上述存储单元的一端连接的选择数据线、以及与不是读出对象的非选择的上述存储单元的一端连接的非选择数据线，分别供给上述第二电压；以及读出电路，在读出时，将流过上述选择数据线的电流与流过上述非选择数据线的电流分离后进行感测，感测被选择的上述存储单元的电阻状态，上述数据线电压供给电路具备：将上述数据线各别地设定为上述选择数据线或上述非选择数据线的任一个的数据线选择电路，上述位线电压供给电路具备：将上述位线各别地设定为上述选择位线或上述非选择位线的任一个的位线选择电路、以及位线电压调整电路，上述位线电压调整电路具备第一运算放大器和MOS晶体管，其中，在该MOS晶体管中，栅极端子与上述第一运算放大器的输出端子连接，漏极端子与上述第一运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，通过对上述第一运算放大器的非反相输入端子施加上述第一电压或上述第二电压的任一个，从而将上述第一运算放大器的反相输入端子的电压固定在作为上述第一运算放大器的非反相输入端子的电压的上述第一电压或上述第二电压的任一个，将上述固定后的电压从上述MOS晶体管经由上述MOS晶体管的漏极端子与上述第一运算放大器的反相输入端子的连接节点供给到上述位线。
上述第一特征的非易失性半导体存储装置进一步优选做成如下构成：按上述位线的每一条、或按经由选择元件将规定数的上述位线彼此连接起来的上述位线组的每一个，具备上述位线电压调整电路，在上述位线是上述选择位线、或在上述位线组中包含上述选择位线的情况下，根据上述位线选择电路的输出，将对应的上述位线电压调整电路的上述第一运算放大器的反相输入端子的电压，固定在作为上述第一运算放大器的非反相输入端子的电压的上述第一电压，在上述位线是上述非选择位线、或属于上述位线组的上述位线的全部均为上述非选择位线的情况下，根据上述位线选择电路的输出，将对应的上述位线电压调整电路的上述第一运算放大器的反相输入端子的电压，固定在作为上述第一运算放大器的非反相输入端子的电压的上述第二电压。
上述第一特征的非易失性半导体存储装置此外还优选做成如下构成：上述位线电压供给电路具备第一上述位线电压调整电路，其中，在该第一上述位线电压调整电路中，将上述第一运算放大器的反相输入端子的电压固定在作为上述第一运算放大器的非反相输入端子的电压的上述第二电压，将上述固定后的上述第二电压经由上述MOS晶体管的漏极端子与上述第一运算放大器的反相输入端子的连接节点、以及上述位线选择电路供给到上述非选择位线。
上述第一特征的非易失性半导体存储装置此外还优选做成如下构成：上述位线电压供给电路具备第二上述位线电压调整电路，其中，在该第二上述位线电压调整电路中，将上述第一运算放大器的反相输入端子的电压固定在作为上述第一运算放大器的非反相输入端子的电压的上述第一电压，将上述固定后的上述第一电压经由上述MOS晶体管的漏极端子与上述第一运算放大器的反相输入端子的连接节点、以及上述位线选择电路供给到上述选择位线。
根据上述第一特征的非易失性半导体存储装置，在位线电压供给电路内设置用于将位线的电位固定于规定的电位的位线电压调整电路，该位线电压调整电路由运算放大器（operational amplifier）和晶体管构成。通过做成这样的构成，从而在运算放大器的放大度充分大的情况下，利用运算放大器的虚短路效应，与运算放大器的反相输入端子直接或经由位线选择电路间接连接的位线的电位，被固定于运算放大器的非反相输入端子的电位，而不会因连接于位线的存储单元的电阻值分布而受到影响。由于对运算放大器的非反相输入端子施加针对选择位线的第一电压（V读出）、或针对非选择位线的第二电压（V偏置）的任一个，所以选择位线的电位直接固定于第一电压，而且，非选择位线的电位直接固定于第二电压。
由此，能不依赖于连接于各位线的存储单元的可变电阻元件的电阻值分布地，将连接于选择位线或非选择位线的存储单元的可变电阻元件的一端的电压直接固定于规定的电位，会不依赖于可变电阻元件的电阻值分布地抑制读出时的初始泄漏。此外，由于能够防止因非预期的位线的电压变动而使可变电阻元件的电阻值被改写，所以能抑制干扰，能期待读出容限的提高。
另外，可以做成如下构成：上述的位线电压调整电路按位线的每一条、或按规定数的位线组的每一个设有多个，分别根据输入到运算放大器的非反相输入端子的电压，供给相对于选择位线固定的第一电压、相对于非选择位线固定的第二电压的任一个，也可以做成如下结构：设置用于将非选择位线的电位固定于第二电压的第一位线电压调整电路、以及用于将选择位线的电位固定于第一电压的第二位线电压调整电路，经由位线选择电路供给由任一个位线电压调整电路固定的电压。
上述第一特征的非易失性半导体存储装置进一步优选做成如下构成：上述数据线电压供给电路具备第一数据线电压调整电路，上述第一数据线电压调整电路具备第二运算放大器和第二MOS晶体管，其中，在该第二MOS晶体管中，栅极端子与上述第二运算放大器的输出端子连接，漏极端子与上述第二运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，通过对上述第二运算放大器的非反相输入端子施加上述第二电压，从而将上述第二运算放大器的反相输入端子的电压固定在作为上述第二运算放大器的非反相输入端子的电压的上述第二电压，将上述固定后的上述第二电压从上述第二MOS晶体管经由上述第二MOS晶体管的漏极端子与上述第二运算放大器的反相输入端子的连接节点、以及上述数据线选择电路供给到上述非选择数据线。
通过具备第一数据线调整电路，从而与上述的位线电压调整电路同样地，利用运算放大器的虚短路效应，经由运算放大器的反相输入端子和数据线选择电路连接的非选择数据线的电位，固定于运算放大器的非反相输入端子的电位，不会因连接于数据线的存储单元的电阻值分布而受到影响。即，非选择数据线的电位直接固定于第二电压（V偏置）。
由此，能够不依赖于连接于各数据线的存储单元的可变电阻元件的电阻值分布地，直接将连接于非选择数据线的存储单元的可变电阻元件的一端的电压固定于规定的第二电压，会不依赖于可变电阻元件的电阻值分布地抑制读出时的初始泄漏。此外，由于能防止因非预期的非选择数据线的电压变动使可变电阻元件的电阻值被改写，所以能抑制干扰，能期待读出容限的提高。
上述第一特征的非易失性半导体存储装置进而优选做成如下构成：具有与上述选择数据线至少数目相同的上述读出电路，上述数据线电压供给电路具备与上述选择数据线至少数目相同的第二数据线电压调整电路，上述第二数据线电压调整电路的每一个均具备第三运算放大器和第三MOS晶体管，其中，在该第三MOS晶体管中，栅极端子与上述第三运算放大器的输出端子连接，漏极端子与上述第三运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，通过对上述第三运算放大器的非反相输入端子施加上述第二电压，从而将上述第三运算放大器的反相输入端子的电压固定在作为上述第三运算放大器的非反相输入端子的电压的上述第二电压，将上述固定后的上述第二电压从上述第三MOS晶体管经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点、以及上述数据线选择电路各别地供给到上述选择数据线，并且，将上述固定后的上述第二电压经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点各别地供给到上述读出电路的输入侧。
通过具备第二数据线电压调整电路，从而与上述的位线电压调整电路和第一数据线电压调整电路同样地，利用运算放大器的虚短路效应，使经由运算放大器的反相输入端子和数据线选择电路连接的选择数据线的电位，固定于运算放大器的非反相输入端子的电位，不会因连接于数据线的存储单元的电阻值分布而受到影响。即，选择数据线的电位直接固定于第二电压（V偏置）。对各个选择数据线分别经由数据线选择电路各别地连接读出电路，对流过选择数据线的电流量进行检测，能够读出被选择的存储单元的电阻状态。
由此，能不依赖于连接于各数据线的存储单元的可变电阻元件的电阻值分布地，将连接于选择数据线的存储单元的可变电阻元件的一端的电压直接固定于规定的第二电压，会不依赖于可变电阻元件的电阻值分布地抑制读出时的初始泄漏。此外，由于能够防止因非预期的选择数据线的电压变动使可变电阻元件的电阻值被改写，所以能抑制干扰，能期待读出容限的提高。
上述第一特征的非易失性半导体存储装置进一步优选是，上述位线电压供给电路具备如下这样的电路：用于取代作为上述第一运算放大器的反相输入端子的电压的固定后的上述第二电压，而将作为上述第二运算放大器的反相输入端子的电压的固定后的上述第二电压直接或经由上述位线选择电路供给到上述非选择位线。
通过具备上述电路，从而能够将供给到非选择位线的第二电压固定在供给到非选择数据线的电压，即使在非选择位线产生非预期的噪声，也会通过使非选择数据线与非选择位线的电位相等，从而进一步抑制读出时的漏电流。
用于达成上述目的的本发明的非易失性半导体存储装置，其第二特征在于，其具有二维存储单元阵列，在该二维存储单元阵列中，将具备利用电阻变化来存储信息的非易失性可变电阻元件的二端子型存储单元，以矩阵状分别在相互垂直的第一方向和第二方向上排列多个，并具备在上述第一方向上延伸的多条位线和在上述第二方向上延伸的多条数据线，将上述第一方向的位置相同的上述存储单元的一端彼此连接于上述数据线，将上述第二方向的位置相同的上述存储单元的另一端彼此连接于上述位线，其中，上述非易失性半导体存储装置还具备：位线电压供给电路，针对上述位线的每一条，对与被选择为读出对象的上述存储单元的另一端连接的选择位线供给规定的第一电压，对于与不是读出对象的非选择的上述存储单元的另一端连接的非选择位线供给规定的第二电压；数据线电压供给电路，对与被选择为读出对象的上述存储单元的一端连接的选择数据线、以及与不是读出对象的非选择的上述存储单元的一端连接的非选择数据线，分别供给上述第二电压；以及读出电路，在读出时，将流过上述选择数据线的电流与流过上述非选择数据线的电流分离后进行感测，感测被选择的上述存储单元的电阻状态，上述位线电压供给电路具备将上述位线各别地设定为上述选择位线或上述非选择位线的任一个的位线选择电路，上述数据线电压供给电路具备将上述数据线各别地设定为上述选择数据线或上述非选择数据线的任一个的数据线选择电路和第一数据线电压调整电路，上述第一数据线电压调整电路具备第二运算放大器和第二MOS晶体管，其中，在该第二MOS晶体管中，栅极端子与上述第二运算放大器的输出端子连接，漏极端子与上述第二运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，通过对上述第二运算放大器的非反相输入端子施加上述第二电压，从而将上述第二运算放大器的反相输入端子的电压固定在作为上述第二运算放大器的非反相输入端子的电压的上述第二电压，将上述固定后的上述第二电压从上述第二MOS晶体管经由上述第二MOS晶体管的漏极端子与上述第二运算放大器的反相输入端子的连接节点、以及上述数据线选择电路供给到上述非选择数据线。
根据上述第二特征的非易失性半导体存储装置，在数据线电压供给电路内设置用于将非选择数据线的电位固定在规定的电位的第一数据线电压调整电路，该第一数据线电压调整电路由运算放大器和晶体管构成。通过做成这样的构成，从而在运算放大器的放大度充分大的情况下，利用运算放大器的虚短路效应，经由运算放大器的反相输入端子和数据线选择电路连接的非选择数据线的电位，固定于运算放大器的非反相输入端子的电位，不会因连接于该非选择数据线的存储单元的电阻值分布而受到影响。由于对运算放大器的非反相输入端子，供给被供给到非选择数据线的第二电压（V偏置），所以非选择数据线的电位直接固定于第二电压。
由此，能不依赖于连接于各数据线的存储单元的可变电阻元件的电阻值分布地，将连接于非选择数据线的存储单元的可变电阻元件的一端的电压直接固定于规定的第二电压，会不依赖于可变电阻元件的电阻值分布地抑制读出时的初始泄漏。此外，由于能够防止因非预期的非选择数据线的电压变动而使可变电阻元件的电阻值被改写，从而能抑制干扰，能期待读出容限的提高。
上述第二特征的非易失性半导体存储装置进一步优选做成如下构成：具有与上述选择数据线至少数目相同的上述读出电路，上述数据线电压供给电路具有与上述选择数据线至少数目相同的第二数据线电压调整电路，上述第二数据线电压调整电路的每一个均具备第三运算放大器和第三MOS晶体管，其中，在该第三MOS晶体管中，栅极端子与上述第三运算放大器的输出端子连接，漏极端子与上述第三运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，通过对上述第三运算放大器的非反相输入端子施加上述第二电压，从而将上述第三运算放大器的反相输入端子的电压固定在作为上述第三运算放大器的非反相输入端子的电压的上述第二电压，将上述固定后的上述第二电压从上述第三MOS晶体管经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点、以及上述数据线选择电路各别地供给到上述选择数据线，并且，将上述固定后的上述第二电压经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点各别地供给到上述读出电路的输入侧。
通过具备第二数据线电压调整电路，从而与上述的第一数据线电压调整电路同样地，利用运算放大器的虚短路效应，使经由运算放大器的反相输入端子和数据线选择电路连接的选择数据线的电位，固定于运算放大器的非反相输入端子的电位，不会因连接于数据线的存储单元的电阻值分布而受到影响。即，选择数据线的电位直接固定于第二电压（V偏置）。对各个选择数据线分别经由数据线选择电路各别地连接读出电路，对流过选择数据线的电流量进行检测，能够读出被选择的存储单元的电阻状态。
由此，能不依赖于连接于各数据线的存储单元的可变电阻元件的电阻值分布地，将连接于选择数据线的存储单元的可变电阻元件的一端的电压直接固定于规定的第二电压，会不依赖于可变电阻元件的电阻值分布地抑制读出时的初始泄漏。此外，由于能够防止因非预期的选择数据线的电压变动使可变电阻元件的电阻值被改写，所以能抑制干扰（disturb），能期待读出容限的提高。
上述第一或第二特征的本发明的非易失性半导体存储装置进一步优选做成如下构成：具有三维存储单元阵列，其中，在该三维存储单元阵列中，将多个上述二维存储单元阵列在与上述第一方向和上述第二方向垂直的第三方向上重叠配置，上述数据线将上述第一方向的位置相同的上述存储单元的一端彼此在上述第二方向和上述第三方向上连接起来，上述位线选择电路具有选择晶体管阵列，其中，在该选择晶体管阵列中，将用于选择上述位线的选择晶体管以二维矩阵状分别在上述第二方向和上述第三方向上配置多个，而且在上述第一方向上相对于上述存储单元的配置区域相邻接地配置，在上述第二方向或上述第三方向的任一方位置相同的上述位线分别经由对应的上述选择晶体管与共用的第二位线连接，在上述第二方向或上述第三方向的任另一方位置相同的上述选择晶体管的控制端子彼此分别与在上述第二方向或上述第三方向的任一方延伸的字线连接，通过上述第二位线和上述字线选择上述位线，经由上述第二位线对上述选择位线供给上述第一电压，对上述非选择位线供给上述第二电压。
上述第一或第二特征的本发明的非易失性半导体存储装置此外优选做成如下构成：具有三维存储单元阵列，其中，在该三维存储单元阵列中，将多个上述二维存储单元阵列在与上述第一方向和上述第二方向垂直的第三方向上重叠配置，上述位线将上述第二方向的位置相同的上述存储单元的另一端彼此在上述第一方向和上述第三方向上连接起来，上述数据线选择电路具有选择晶体管阵列，其中，在该选择晶体管阵列中，将用于选择上述数据线的选择晶体管以二维矩阵状分别在上述第一方向和上述第三方向上配置多个，而且在上述第二方向上相对于上述存储单元的配置区域相邻接地配置，在上述第一方向或上述第三方向的任一方位置相同的上述数据线分别经由对应的上述选择晶体管与共用的第二数据线连接，在上述第一方向或上述第三方向的任另一方位置相同的上述选择晶体管的控制端子彼此分别与在上述第一方向或上述第三方向的任一方延伸的字线连接，通过上述第二数据线和上述字线选择上述数据线，经由上述第二数据线对上述选择数据线和上述非选择数据线供给上述第二电压。
通过做成这样的构成，从而即使在存储单元被三维排列的存储单元阵列中，也能够不依赖于阵列内的存储单元的可变电阻元件的电阻值分布地，将第二位线和数据线、或位线和第二数据线的电位直接固定于规定的电压，会不依赖于可变电阻元件的电阻值分布地抑制读出时的初始泄漏。此外，由于能够防止因非预期的位线或数据线的电压变动而使可变电阻元件的电阻值被改写，所以能抑制干扰，能期待读出容限的提高。
因此，根据本发明，可实现抑制漏电流、能进行稳定的高速存储器动作的非易失性半导体装置。
附图说明
图1是表示本发明的非易失性半导体存储装置的概略构成的电路框图。
图2是表示具备可变电阻元件的存储单元的构成例的图。
图3是表示位线电压调整电路的电路构成例的图。
图4是表示运算放大器的电路构成的一个例子的图。
图5是表示切换电路的电路构成例的图。
图6是表示切换电路的其他电路构成例的图。
图7是表示第一数据线电压调整电路的电路构成例的图。
图8是表示第二数据线电压调整电路的电路构成例的图。
图9是表示选择电路的电路构成例的图。
图10是表示本发明第二实施方式的非易失性半导体存储装置的概略构成的电路框图。
图11是表示本发明第三实施方式的非易失性半导体存储装置的概略构成的电路框图。
图12是表示选择晶体管阵列的电路构成例的图。
图13是表示三维存储单元阵列的构成例的剖面构造图。
图14是表示本发明第四实施方式的非易失性半导体存储装置的概略构成的电路框图。
图15是表示本发明的其他实施方式的非易失性半导体存储装置的概略构成的电路框图。
图16是表示本发明的其他实施方式的非易失性半导体存储装置的概略构成的电路框图。
图17是用于针对以往构成的非易失性半导体存储装置的存储单元阵列的读出动作进行说明的图。
图18是以往构成的非易失性半导体存储装置中用于抑制漏电流的电压调整电路的电路构成图。
具体实施方式
（第一实施方式）
下面，对本发明的一实施方式的非易失性半导体存储装置（以下适当地称为“本发明装置100”），参照附图进行说明。图1是表示本发明装置100的概略构成的电路框图。本发明装置100包含存储单元阵列10、位线电压供给电路15、数据线电压供给电路16、以及读出电路17。进而，位线供给电路15具备位线解码器21、位线电压产生电路23、位线电压调整电路25、以及切换电路26。数据线供给电路16具备数据线解码器22、数据线电压产生电路24、第一数据线电压调整电路27、第二数据线电压调整电路28、以及选择电路29。
存储单元阵列10通过如下方式构成：将具备利用电阻变化来存储信息的非易失性可变电阻元件的二端子型存储单元M11～M33以矩阵状排列，将各个存储单元的一端与在第二方向（图1的纵向）延伸的数据线D1～D3连接，将另一端与在第一方向（图1的横向）延伸的位线B1～B3连接。另外，存储单元阵列10在此为了说明的方便，为了简单起见例示出3×3的阵列，但是本发明并不限于该构成。即使是阵列尺寸的更大构成也能够利用本发明，此外，通过在阵列尺寸更大的构成中应用本发明，从而会进一步增加发明效果。
将二端子型存储单元M11～M33的构成例示于图2。作为存储单元，图2（a）是将可变电阻元件11和作为电流限制元件的二极管12串联连接的构成，图2（b）是仅由可变电阻元件11构成的构成。在图2（a）中，也可以取代二极管12而使用变阻器或MIM（Metal Insulator Metal：金属绝缘金属）元件等的非线性元件。
位线解码器21中，在第二方向（图1的纵向）选择规定的存储器动作的对象的存储单元，对位线电压产生电路23或切换电路26输出针对与被选择的存储单元连接的位线（选择位线）的成为“1”的信号、针对与非选择的存储单元连接的位线（非选择位线）的成为“0”的信号。即，位线解码器21具有作为将位线B1～B3的每一条设定为选择位线或非选择位线的任一个的位线选择电路的作用。位线电压产生电路23接受来自位线解码器21的该输出信号，对于位线B1～B3的每一条来说，对输出信号为“1”的选择位线供给选择位线电压，对输出信号为“0”的非选择位线供给非选择位线电压，经由切换电路26和位线电压调整电路25进行施加。在被选择的存储单元的读出中，位线电压产生电路23对位线B1～B3的每一条来说，对选择位线供给第一电压V读出（例如，0.5V），对非选择位线供给第二电压V偏置（例如，0V）。
位线电压调整电路25针对位线B1～B3的每一条各别地设置。位线电压调整电路25分别将一端连接于位线，将另一端经由切换电路26连接于位线电压产生电路23。位线电压调整电路25具有将各位线B1～B3的电位，直接固定于从位线电压产生电路23供给的第一电压V读出、或从位线电压产生电路23或数据线电压产生电路24供给的第二电压V偏置的任一个的功能。
将位线电压调整电路25的电路构成例示于图3。位线电压调整电路25具备运算放大器31和MOS晶体管32，MOS晶体管32的栅极端子与运算放大器31的输出端子连接，MOS晶体管32的漏极端子与运算放大器31的反相输入端子连接。此外，MOS晶体管32的源极端子与电源电压连接。进而，运算放大器31的反相输入端子还与位线连接，运算放大器31的非反相输入端子经由切换电路26与位线电压产生电路23连接。位线电压调整电路25从MOS晶体管32经由MOS晶体管32的漏极端子与运算放大器31的反相输入端子的连接节点，对位线供给运算放大器31的反相输入端子的电压。
通过做成这样的构成，从而在运算放大器31的放大度充分大时，利用运算放大器的虚短路效应，与运算放大器31的反相输入端子连接的位线的电位，变得与运算放大器31的非反相输入端子的电位V1（图3参照）相等。由于经由位线电压产生电路23和切换电路26对该运算放大器31的非反相输入端子施加第一电压V读出或第二电压V偏置的任一个，所以与运算放大器31的反相输入端子连接的位线的电位直接固定于V读出或V偏置的任一个，不会因连接于位线的存储单元的电阻值而受到影响。因此，由于位线的电位被固定而不依赖于可变电阻元件的电阻值分布，所以能够抑制漏电流。进而，由于能够防止因非预期的位线的电压变动而使可变电阻元件的电阻值被改写，所以能够抑制干扰，能够期待读出容限的提高。
将运算放大器31的具体的电路构成的一个例子示于图4。在V输入 ＋输入非反相输入端子的电压，在V输入 -输入反相输入端子的电压，在V输出输出放大后的电压。另外，源极端子与Vdd连接的PMOS晶体管是电流控制用的晶体管，将栅极端子连接于固定电压后使用。然而，运算放大器的电路构成并不限于图4的构成。
切换电路26与位线电压产生电路23、后述的第一数据线电压调整电路27和位线电压调整电路25连接，在对位线B1～B3的每一条，从位线电压产生电路23供给第一电压V读出的情况下，输出该第一电压V读出，在从位线电压产生电路23供给第二电压V偏置的情况下，输出从数据线电压产生电路24经由第一数据线电压调整电路27供给的第二电压V偏置，成为位线电压调整电路25的运算放大器31的非反相输入端子的输入。将切换电路26的电路构成例示于图5。图5的切换电路26包括2个MOS晶体管37、38和反相器39a、39b（39）。
图5（A）是第一电压V读出设定为比第二电压V偏置高的电压的情况的构成例，对端子B输入来自第一数据线电压调整电路27的第二电压V偏置。当对端子A输入比第二电压V偏置高的电压的第一电压V读出时，MOS晶体管37导通，MOS晶体管38变为截止，端子A的电压施加于位线电压调整电路25。另一方面，当对端子A输入第二电压V偏置时，MOS晶体管37截止，MOS晶体管38成为导通，端子B的第一数据线电压调整电路27的电压施加于位线电压调整电路25。
图5（B）是第一电压V读出设定为比第二电压V偏置低的电压的情况的构成例，对端子B输入来自第一数据线电压调整电路27的第二电压V偏置。当对端子A输入比第二电压V偏置低的电压的第一电压V读出时，MOS晶体管37导通，MOS晶体管38变为截止，端子A的电压施加于位线电压调整电路25。另一方面，当对端子A输入第二电压V偏置时，晶体管37截止，晶体管38成为导通，端子B的第一数据线电压调整电路27的电压施加于位线电压调整电路25。
此外，切换电路26还优选替代图5（A）而使用图6的电路构成。在这种情况下，不依赖于位线为选择还是为非选择，对MOS晶体管37的一端始终输入第一电压V读出。另一方面，对端子A直接输入来自位线解码器21的高电平或低电平的信号。或者，也可以做成如下构成：根据位线是选择还是非选择，对MOS晶体管37的一端输入从位线电压产生电路23供给的第一电压V读出或第二电压V偏置的任一个。
通过做成这样的构成，从而即使在非选择位线产生非预期的噪声，也能在存储单元为非选择的情况下，使非选择位线的电位可靠地等同于与数据线相同的电位（第二电压V偏置），会进一步增加经由非选择位线和非选择数据线的漏电流的削减效果。
数据线解码器22在第一方向（图1的横向）选择规定的存储器动作的对象的存储单元，向后述的选择电路29输出针对与被选择的存储单元连接的数据线（选择数据线）的成为“1”的信号、针对与非选择的存储单元连接的数据线（非选择数据线）的成为“0”的信号。即，数据线解码器22与后述的选择电路29一并具有作为将数据线D1～D3的每一条设定为选择数据线或非选择数据线的任一个的数据线选择电路的作用。在被选择的存储单元的读出中，数据线电压产生电路24对数据线D1～D3的每一条对选择数据线、非选择数据线均供给第二电压V偏置。
第一数据线电压调整电路27中，将一端连接于第一数据线电压产生电路24，将另一端连接于按数据线D1～D3的每一条设置的各个选择电路29。第一数据线电压调整电路27具有下述功能：经由选择电路29将非选择数据线的电位直接固定于从数据线电压供给电路24供给的第二电压V偏置。
将第一数据线电压调整电路27的电路构成例示于图7。第一数据线电压调整电路27具备运算放大器33和MOS晶体管34，MOS晶体管34的栅极端子与运算放大器33的输出端子连接，MOS晶体管34的漏极端子与运算放大器33的反相输入端子连接。此外，MOS晶体管34的源极端子与电源电压连接。进而，运算放大器33的反相输入端子经由选择电路29与数据线连接，运算放大器33的非反相输入端子与数据线电压产生电路24连接。第一数据线电压调整电路27从晶体管34经由晶体管34的漏极端子与运算放大器33的反相输入端子的连接节点向非选择数据线供给运算放大器33的反相输入端子的电压。进而，晶体管34的漏极端子与运算放大器33的反相输入端子的连接节点的电压也成为切换电路26的输入。
通过做成这样的构成，从而在运算放大器33的放大度充分大时，利用运算放大器的虚短路效应，与运算放大器33的反相输入端子连接的非选择数据线的电位直接固定于输入到运算放大器33的非反相输入端子的电位，即直接固定于从数据线电压产生电路24供给的第二电压V偏置，不会因连接于该数据线的存储单元的电阻值而受到影响。因此，由于非选择数据线的电位被固定而不依赖于可变电阻元件的电阻值分布，所以能够抑制漏电流。进而，由于能够防止因非预期的非选择数据线的电压变动而使可变电阻元件的电阻值被改写，所以能抑制干扰，能期待读出容限的提高。
第二数据线电压调整电路28将一端连接于数据线电压产生电路24，将另一端连接于按数据线D1～D3的每一条设置的各个选择电路29。第二数据线电压调整电路28具有如下功能：经由选择电路29将选择数据线的电位直接固定于从数据线电压供给电路24供给的第二电压V偏置。第二数据线电压调整电路28此外将连结读出电路17和选择电路29的布线（以下适当地称为“读出线”）的电压固定于第二电压V偏置。
将第二数据线电压调整电路28的电路构成例示于图8。第二数据线电压调整电路28具备运算放大器35和MOS晶体管36，MOS晶体管36的栅极端子与运算放大器35的输出端子连接，MOS晶体管36的源极端子与运算放大器35的反相输入端子连接。此外，MOS晶体管36的漏极端子与电源电压连接。进而，运算放大器35的反相输入端子与读出电路17以及经由选择电路29与数据线并联连接，运算放大器35的非反相输入端子与数据线电压产生电路24连接。第二数据线电压调整电路28从晶体管36经由晶体管36的漏极端子与运算放大器35的反相输入端子的连接节点，向选择数据线供给运算放大器35的反相输入端子的电压。
通过做成这样的构成，从而在运算放大器35的放大度充分大时，利用运算放大器的虚短路效应，与运算放大器35的反相输入端子连接的选择数据线的电位直接固定于输入到运算放大器35的非反相输入端子的电位，即直接固定于从数据线电压产生电路24供给的第二电压V偏置，不会因连接于该数据线的存储单元的电阻值而受到影响。因此，由于选择数据线的电位被固定而不依赖于可变电阻元件的电阻值分布，所以能够抑制漏电流。进而，由于能够防止因非预期的选择数据线的电压变动而使可变电阻元件的电阻值被改写，所以能够抑制干扰，能够期待读出容限的提高。
选择电路29针对数据线D1～D3的每一条各别地设置，分别与一条数据线、第一数据线电压调整电路27、以及第二数据线电压调整电路28连接。选择电路29在与自身连接的数据线为非选择数据线的情况下，将从数据线电压产生电路24供给并经由第一数据线电压调整电路27的第二电压V偏置供给到该数据线，或在与自身连接的数据线为选择数据线的情况下，将从数据线电压产生电路24供给并经由第二数据线电压调整电路28的第二电压V偏置供给到该数据线。供给到数据线的第二电压V偏置的经由目的地成为第一数据线电压调整电路27或第二数据线电压调整电路28的哪一个，即各数据线对应于非选择数据线或选择数据线的哪一个，是由来自数据线解码器22的输出信号决定的。
将选择电路29的电路构成例示于图9。选择电路29是由晶体管41、42和反相器43构成的开关，选择电路29根据来自数据线解码器22的信号，将数据线的连接目的地切换到第一数据线电压调整电路27或第二数据线电压调整电路28的任一个。在图9所示的例子中，在读出选择时，当从数据线解码器22接受高电平（“1”）的信号时，晶体管42变为导通，数据线连接于第二数据线电压调整电路28。另一方面，在读出非选择时，当接受低电平（“0”）的信号，晶体管41变为导通，数据线连接至第一数据线电压调整电路27。在任一情况下都是因第一数据线电压调整电路27或第二数据线电压调整电路28的作用，使数据线的电位固定于规定的第二电压V偏置。
读出电路17连接于将第二数据线电压调整电路28和各个选择电路29连接起来的布线上，在读出时，将流过选择数据线的电流与流过非选择数据线的电流分离进行感测，对被选择的上述存储单元的电阻状态进行感测。在本实施方式中，读出电路17假定是对电流的大小进行判别的电流读出电路。
以下，将在图1中选择了存储单元阵列10的左上的存储单元M11的情况作为例子，说明本发明装置100中的选择存储单元的读出动作的概要。
对与由位线解码器21选择的位线B1连接的位线电压调整电路25，从位线电压产生电路23施加第一电压V读出，对与非选择的位线B2或B3连接的位线电压调整电路25，经由切换电路26，施加来自数据线电压产生电路24的第二电压V偏置。
通过位线电压调整电路25的作用，不管与各位线连接的存储单元的可变电阻元件的电阻值分布为怎样，选择位线B1均直接固定于第一电压V读出，非选择位线B2和B3均直接固定于第二电压V偏置。
另一方面，与由数据线解码器22选择的数据线D1连接的选择电路29，使该选择数据线连接于第二数据线电压调整电路28和读出电路17，与非选择的数据线D2或D3连接的选择电路29使该非选择数据线连接于第一数据线电压调整电路27。
从数据线电压产生电路24对第一数据线电压调整电路27和第二数据线电压调整电路28供给第二电压V偏置，由此，选择数据线以及非选择数据线不管与各数据线连接的存储单元的可变电阻元件的电阻值分布为怎样，均直接固定于V偏置。
在此，当对被选择的存储单元M11的两端的电位加以考虑时，选择位线B1侧的节点＃A的电位通过位线电压调整电路25固定于V读出，选择数据线D1侧的节点＃B的电位通过第二数据线电压调整电路28固定于V偏置。
同样地，当对连接于选择位线B1和非选择数据线D2的半选择的存储单元M12的两端的电位加以考虑时，选择位线B1侧的节点＃C的电位通过位线电压调整电路25固定于V读出，非选择数据线D2侧的节点＃D的电位通过第一数据线电压调整电路27固定于V偏置。
同样地，当对连接于非选择位线B3和选择数据线D1的半选择的存储单元M31的两端的电位加以考虑时，非选择位线B3侧的节点＃E的电位通过位线电压调整电路25固定于V偏置，选择数据线D1侧的节点＃F的电位通过第二数据线电压调整电路28固定于V偏置。
同样地，当对连接于非选择位线B3和非选择数据线D2的非选择的存储单元M32的两端的电位加以考虑时，非选择位线B3侧的节点＃G的电位通过位线电压调整电路25固定于V偏置，非选择数据线D2侧的节点＃H的电位通过第一数据线电压调整电路27固定于V偏置。
数据线和位线的布线电阻比存储单元的低电阻状态时的电阻值充分小的情况下，节点＃A～＃H的各电位正确地保持在施加于各电压调整电路的非反相输入端子的电压电平。由此，能够特别抑制在读出时产生的漏电流。
进而，节点＃A～＃H的各电位仅依赖于施加在各电压调整电路的非反相输入端子的电压电平，固定于一定的规定电压，因此，不依赖于存储单元阵列10中的存储单元的可变电阻元件的电阻值分布。因此，成为在存储单元阵列10内的存储单元处于任何电阻值分布的情况下，均能够将初始泄漏抑制到最小限度的机构。
其结果是，虽然不依赖于存储单元M11的电阻状态地对被选择的存储单元M11施加V读出-V偏置的电压，但由于非选择位线的电位、选择数据线的电位、以及非选择数据线的电位均固定于相同电位，所以不会产生经由连接于非选择位线和选择数据线的半选择的存储单元M21或M31的漏电流。当设存储单元的电阻值为R时，在被选择的存储单元M11中流过（V读出-V偏置）／R的电流，利用读出电路17经由选择数据线D1、选择电路29、以及读出线仅感测该电流，能够读出存储单元M11的电阻状态是高电阻状态还是低电阻状态。
另外，虽然通过仅具备位线电压调整电路或仅具备第一数据线电压调整电路，也会降低漏电流，能够得到本发明效果，但是当如本实施方式所说明的那样，通过具备所有的各电压调整电路，能够更有效地降低漏电流。
〈第二实施方式〉
虽然在上述的第一实施方式中，对按每条位线具备位线电压调整电路并将供给到位线的电压固定于第一电压和第二电压的任一个的构成进行了说明，但是本发明不限于此。图10是表示本发明的一实施方式的非易失性半导体存储装置（以下适当地称为“本发明装置101”）的概略构成的电路框图。本发明装置101是如下构成：按每条位线具备选择电路29b，基于来自位线解码器21的信号，将经由选择电路29b供给到各位线的电压，在位线为选择位线的情况下切换为第一电压V读出进行施加，在位线为非选择位线的情况下切换为第二电压V偏置进行施加。换言之，本发明装置101对位线侧的位线电压供给电路15的电路构成也采用本发明装置100中的数据线侧的数据线电压供给电路16的电路构成。
位线电压供给电路15由位线解码器21、位线电压产生电路23、第一位线电压调整电路25a、第二位线电压调整电路25b、以及选择电路29b构成。
位线解码器21在第二方向（图10的纵向）上选择规定的存储器动作的对象的存储单元，对选择电路29b输出针对与被选择的存储单元连接的位线（选择位线）的成为“1”的信号、针对与非选择的存储单元连接的位线（非选择位线）的成为“0”的信号。即，位线解码器21与选择电路29b一并，具有作为将位线B1～B3的每一条设定为选择位线或非选择位线的任一个的位线选择电路的作用。
位线电压产生电路23在被选择的存储单元的读出中，针对位线B1～B3的每一条，对选择位线供给第一电压V读出（例如0.5V），对非选择位线供给第二电压V偏置（例如0V）。在此，对于供给到非选择位线的第二电压V偏置，其由数据线电压产生电路24生成，能够利用经由第一数据线电压调整电路27固定的电压，因此位线电压产生电路23仅供给用于供给到选择位线的第一电压V读出即可。
第一位线电压调整电路25a使一端连接于第一数据线电压调整电路27，使另一端连接于按位线B1～B3的每一条设置的各个选择电路29b。第一位线电压调整电路25a的电路构成例与第一实施方式中的图3相同。不过，在第一位线电压调整电路25a中，在图3中，运算放大器31的反相输入端子经由选择电路29b与位线连接，运算放大器31的非反相输入端子与第一数据线电压调整电路27的运算放大器33的反相输入端子连接（图7参照）。
通过做成这样的构成，从而在运算放大器31的放大度充分大时，因运算放大器的虚短路（virtual short）的效应，经由选择电路29b与运算放大器31的反相输入端子连接非选择位线的电位直接固定于输入到运算放大器31的非反相输入端子的电位、即第二电压V偏置，不会因连接于该位线的存储单元的电阻值而受到影响。因此，由于非选择位线的电位被固定而不依赖于可变电阻元件的电阻值分布，所以能够抑制漏电流。进而，由于能够防止因非预期的非选择位线的电压变动使可变电阻元件的电阻值被改写，所以能够抑制干扰，能够期待读出容限的提高。
进而，通过第一数据线电压调整电路27的运算放大器33的反相输入端子的电压输入到运算放大器31的非反相输入端子，从而即使在非选择位线产生非预期的噪声，也能够使非选择位线的电位可靠地等同于与数据线相同的电位（第二电压V偏置），能够抑制经由非选择位线和非选择数据线的漏电流的增大。
第二位线电压调整电路25b中，使一端连接于位线电压产生电路23，使另一端连接于按位线B1～B3的每一条设置的各个选择电路29b。第二位线电压调整电路25b的电路构成例与第一实施方式中的图3相同。不过，在第二位线电压调整电路25b中，在图3中，运算放大器31的反相输入端子经由选择电路29b与位线连接。第二位线电压调整电路25b经由选择电路29b，通过运算放大器的虚短路效应，将选择位线的电位直接固定于作为运算放大器31的非反相输入端子的电压的第一电压V读出。其结果是，选择位线的电位被固定而不依赖于可变电阻元件的电阻值分布，因此，能够抑制漏电流。进而，由于能够防止因非预期的选择位线的电压变动使可变电阻元件的电阻值被改写，所也能够抑制干扰，能够期待读出容限的提高。
选择电路29b针对位线B1～B3的每一条而各别地设置，分别与一条位线、第一位线电压调整电路25a、以及第二位线电压调整电路25b连接。选择电路29b接受来自位线解码器21的信号，在与自身连接的位线为非选择位线的情况下，将经由第一位线电压调整电路25a的第二电压V偏置供给到该位线，或在与自身连接的位线为选择位线的情况下，将从位线电压产生电路23供给并经由第二位线电压调整电路25b的第一电压V读出供给到该位线。供给到位线的电压成为经由第一位线电压调整电路25a的第二电压V偏置、或经由第二位线电压调整电路25b的第一电压V读出的哪一个，即各位线对应于非选择位线或选择位线的哪一个，这由来自位线解码器21的输出信号决定。
数据线电压供给电路16由数据线解码器22、数据线电压产生电路24、第一数据线电压调整电路27、第二数据线电压调整电路28、以及选择电路29构成。对于数据线电压供给电路16的各电路、以及读出电路17和存储单元阵列10的构成，由于与第一实施方式中的本发明装置100相同，所以省略说明。
〈第三实施方式〉
下面，对本发明的一实施方式的非易失性半导体存储装置（以下适当地称为“本发明装置102”），参照附图进行说明。图11是表示本发明装置102的概略构成的电路框图。本发明装置102具备将在本发明装置100中二维排列的存储单元进一步三维排列的存储单元阵列50。
存储单元阵列50是如下这样的存储单元三维排列的存储单元阵列：将由非易失性可变电阻元件和二极管构成的二端子型存储单元呈矩阵状在第一方向（图11的纵向）和第二方向（图11的横向）上排列而得到的第一实施方式中的存储单元阵列10，进而多层地在第三方向（图11的深度方向）上重叠排列。使各存储单元的一端（二极管侧）连接于与第二方向和第三方向平行且与第一方向垂直的平面板状的数据线D1～Dn，使另一端（可变电阻元件侧）连接于在第一方向上延伸的位线B11～B3m。因此，第一方向的位置相同的存储单元的一端彼此在第二方向和第三方向上相互连接，并连接于相同的平面板状的数据线。该数据线经由选择电路29与第一数据线电压调整电路27、第二数据线电压调整电路28、以及数据线解码器22。
另外，在图11中，为了避免了附图变复杂，所以仅显示多层（在此为3层）二维存储单元阵列10中的处于最近前的存储单元阵列10，省略处于深处的存储单元阵列的图示。
在第一方向上延伸的位线分别与在第一方向相对于配置存储单元的区域相邻接配置的选择晶体管阵列61中的各个选择晶体管连接，并经由该选择晶体管与第二位线B1′～B3′连接。在图12示出选择晶体管阵列的电路构成例。
选择晶体管阵列61是晶体管63分别在第二方向和第三方向在二维矩阵上排列多个（图12中为m×n个）而构成的，各个晶体管63的源极端子分别各别地连接于在第一方向上延伸的位线B11～B3m。此外，第三方向的位置相同的晶体管63的漏极端子连接于在第二方向上延伸的共用的第二位线B1′～B3′。换言之，位线B11～B3m分别经由对应的选择晶体管阵列61上的晶体管与第二位线B1′～B3′各别地连接，汇集于按第三方向的位置相同的位线的每一条而在第二方向上延伸的第二位线B1′～B3′的任一条。第二位线B1′～B3′经由位线电压调整电路25、切换电路26、以及位线电压产生电路23与位线解码器21连接。另一方面，各个晶体管63中的第二方向的位置相同的晶体管的栅极端子彼此分别各别地连接于在第三方向上延伸的字线W1～Wm。字线W1～Wm连接于字线解码器62。即，本发明装置102是通过字线W1～Wm和第二位线B1′～B3′进行位线的选择的构成，与位线解码器21一并地，选择晶体管阵列61和字线解码器62具有作为将位线B11～B3m分别设定于选择位线或非选择位线的任一个的位线选择电路的作用。
本发明装置102中，数据线解码器22选择三维存储单元阵列50中的动作对象的存储单元的第一方向的位置，字线解码器62选择第二方向的位置，位线解码器21选择第三方向的位置，分别对被选择的位线经由第二位线施加第一电压V读出（例如0V），对非选择的位线经由第二位线施加第二电压V偏置（例如0.5V），对选择或非选择的数据线施加第二电压V偏置，由此，能够进行被选择的存储单元的读出。
对于位线解码器21、数据线解码器22、位线电压产生电路23、数据线电压产生电路24、位线电压调整电路25、切换电路26、第一数据线电压调整电路27、第二数据线电压调整电路28、选择电路29、以及读出电路17的具体构成，分别与第一实施方式相同，因此省略说明。
上述的存储单元阵列50能够通过形成层间绝缘膜和成为数据线的板状电极层的多层构造，然后，钻出贯通该多层构造的多个孔，在该孔的内壁堆积可变电阻体膜、以及可变电阻元件的电极，然后，用成为位线的金属材料对孔内进行填充，从而形成。在图13示出存储单元阵列50的剖面构造的一个例子。图13是作为数据线的板状电极层叠4层的存储单元阵列50的例子，是与图11的第三方向垂直的面中的剖面构造图。
在基板上，例如由p型多晶硅膜形成的板状电极71隔着层间绝缘膜72在第一方向上相互分离地层叠4层。贯通该层叠膜，形成到达基板的深度的多个贯通孔73，该贯通孔73中，其内侧壁由可变电阻体74和第一电极75覆盖，并且，通过成为位线的金属膜76进行填充。
在板状电极71的可变电阻体74侧的端部，从贯通孔73扩散n型的杂质而形成n型区域81，由此，在板状电极71的可变电阻体74侧的端部形成由PN结构成的二极管12。板状电极71在与该n型区域接触的端部中构成二极管12的阴极电极，并且，兼作可变电阻元件的第二电极。虽然构成可变电阻体74的金属氧化膜在第一方向连续形成，但是由于初始化处理前是高电阻状态，与层间绝缘膜72对置的部分不会被初始化，所以可变电阻元件11在第一方向上分离地形成多个。其结果是，由可变电阻元件11和二极管12构成的存储单元M在第一方向分离地形成多个。
在基板上，呈二维矩阵状排列地形成由漏极区域77、源极区域78、沟道区域79、以及栅电极80构成晶体管63，形成选择晶体管阵列62，各晶体管63的源极区域78分别与填充贯通孔73的第一电极75和金属膜（位线）76各别地连接。各晶体管63的漏极扩散区域77分别经由贯通孔82与在第二方向上延伸的第二位线83连接。此外，第二方向的位置相同的晶体管63的栅电极80彼此相互连接，成为在第三方向上延伸的字线，连接于字线解码器62。
上述本发明装置102中，在各个存储单元中具备与数据线连接的二极管，由此，会降低经由选择数据线和非选择数据线的漏电流，进而在此基础上，通过位线电压调整电路25、第一数据线电压调整电路27、第二数据线电压调整电路28、以及切换电路26的作用，施加于位线和数据线的每一条的电压不依赖于可变电阻元件的电阻值分布地直接固定于规定的电位，因此，能够更有效地抑制漏电流。进而，由于能够防止因非预期的数据线和位线的电压变动使可变电阻元件的电阻值被改写，所以能够抑制干扰，能够期待读出容限的提高，而且，能够实现大容量化。
〈第四实施方式〉
虽然在上述第三实施方式中，对数据线为平面板状、位线为一维布线且从位线侧施加读出用的第一电压进行读出的构成进行了说明，但是本发明不限于此。也能够是位线为平面板状、数据线为一维布线且从平面板状的位线侧施加读出用的第一电压进行读出的构成。将表示该情况的概略构成的电路框图示于图14。
在图14所示的非易失性半导体装置103（以下适当地称为“本发明装置103”）中，三维存储单元阵列50a将各存储单元的一端（可变电阻元件侧）连接于在第二方向（图14的纵向）延伸的数据线D11～D3m，将各存储单元的另一端（二极管侧）连接于与第一方向（图14的横向）和第三方向（图14的深度方向）平行且与第二方向垂直的平面板状的位线B1～Bn。因此，第二方向的位置相同的存储单元的另一端彼此在第一方向和第三方向上相互连接，并连接于相同的平面板状的位线。另外，在图14中，与图11同样地，为了避免附图变复杂，仅显示多层（在此为3层）二维存储单元阵列10中的处于最近前的存储单元阵列10，省略处于深处的存储单元阵列的图示。
在第二方向上延伸的数据线D11～D3m分别与在第二方向相对于配置存储单元的区域相邻接配置的选择晶体管阵列61a的各个选择晶体管63连接，并经由该选择晶体管与第二数据线D1′～D3′连接。各个晶体管63中的第一方向的位置相同的晶体管的栅极端子彼此分别各别地连接于在第三方向上延伸的字线W1～Wm，在此基础上，字线连接于字线解码器62。
选择晶体管阵列61a是晶体管63分别在第一方向和第三方向在二维矩阵上排列多个（m×n个）而构成的，但具体的电路构成由于与图12相同，所以省略说明。在图12中，只要分别将位线B11～B3m改看作数据线D11～D3m、将第二位线B1′～B3′改看作第二数据线D1′～D3′即可。
本发明装置103是通过字线W1～Wm和第二数据线D1′～D3′进行数据线D11～D3m的选择的构成，与数据线解码器22和选择电路29一并，选择晶体管阵列61a和字线解码器62具有作为将数据线D11～D3m分别设定为选择数据线或非选择数据线的任一个的数据线选择电路的作用。即，本发明装置103中，字线解码器62对三维存储单元阵列50a中的动作对象的存储单元的第一方向的位置进行选择，位线解码器21对第二方向的位置进行选择，数据线解码器22对第三方向的位置进行选择，分别对被选择的位线施加第一电压V读出（例如0.5V），对非选择的位线施加第二电压V偏置（例如0V），对选择或非选择的数据线经由第二数据线施加第二电压V偏置，由此，能够进行被选择的存储单元的读出。
上述本发明装置103在存储单元中具备与位线连接的二极管，由此，使经由选择位线和非选择位线的漏电流降低，在此基础上，进而，通过位线电压调整电路25、第一数据线电压调整电路27、第二数据线电压调整电路28、以及切换电路26的作用，施加到位线和数据线的每一条的电压不依赖于可变电阻元件的电阻值分布地直接固定于规定的电位，因此，能够更有效地抑制漏电流。进而，由于能够防止因非预期的数据线和位线的电压变动使可变电阻元件的电阻值被改写，所以能够抑制干扰，能够期待读出容限的提高，而且，能够实现大容量化。
另外，上述的实施方式是本发明的优选实施方式的一个例子。本发明的实施方式不限定于此，在不脱离本发明的要旨的范围内中能够进行各种的变形实施。
以下，对其他实施方式进行说明。
〈1〉在上述实施方式中，也可以具有多个读出电路17。在该情况下，通过将各读出电路17分别连接于其他选择位线，从而能够同时进行多个被选择的存储单元的读出。在该情况下，具有至少与选择数据线数目相同的第二数据线电压调整电路28，将该电路的每一个各别地与读出电路17的输入连接，并经由选择电路29与选择数据线各别地连接，从而能够在选择数据线的电位被固定的状态下进行读出。
〈2〉虽然上述第一实施方式是如下构成，即，在位线电压产生电路23与位线电压调整电路25之间具备切换电路26，将通过第一数据线电压调整电路27固定的第二电压V偏置经由切换电路26和位线电压调整电路25供给到非选择位线，由此，将非选择位线的电位可靠地固定于与数据线相同的第二电压V偏置，但是，在假定为非选择位线的电位变动不会大到该程度的情况下，也可以是如下构成，即，省略切换电路26，将位线电压产生电路23所产生的第一电压V读出或第二电压V偏置的任一个直接输入到位线电压调整电路的运算放大器31的非反相输入端子。
〈3〉同样地，虽然上述第二实施方式是如下构成，即，将数据线电压产生电路24产生、通过第一数据线电压调整电路27固定、进而通过第一位线电压调整电路25a固定的第二电压V偏置供给到非选择位线，但是，在假定为非选择位线的电位变动不会大到该程度的情况下，也可以是如下构成，即，不经由第一数据线电压调整电路27，将位线电压产生电路23产生、通过第一位线电压调整电路固定的第二电压V偏置供给到非选择位线。
〈4〉虽然在上述第二实施方式中，对非选择位线施加通过第一数据线电压调整电路27固定、进而通过第一位线电压调整电路25a固定的第二电压V偏置，但也可以是不经由第一位线电压调整电路25a而直接使通过第一数据线电压调整电路固定的电压成为选择电路29b的输入。在该情况下，第一数据线电压调整电路27兼作第一位线电压调整电路25a，并且，对于产生第二电压V偏置的功能，数据线电压产生电路24兼作位线电压产生电路23。
〈5〉虽然上述第三实施方式中，是对于位线电压供给电路15、数据线电压供给电路16使用第一实施方式的本发明装置100的电路构成，进行三维存储单元阵列50的读出的构成，但是，也可以是对于位线电压供给电路15使用第二实施方式的电路构成。图15是对第二实施方式的本发明装置101采用三维的存储单元阵列构成的非易失性半导体存储装置104（以下适当地称为“本发明装置104”）的电路框图。图15所示的三维存储单元阵列50与第三实施方式同样地将各存储单元的一端（二极管侧）连接于与第二方向和第三方向并行且与第一方向垂直的平面板状的数据线D1～Dn，将另一端（可变电阻元件侧）连接于在第一方向上延伸的位线B11～B3m。各位线经由选择晶体管阵列内的对应的晶体管与第二位线连接。通过位线解码器21和选择电路29b选择第二位线。
同样地，对于在上述第四实施方式中所示的本发明装置103，也能够对于位线电压供给电路15使用第二实施方式的电路构成。图16是对第二实施方式的本发明装置101采用本发明装置103的三维单元阵列构成的非易失性半导体存储装置105（本发明装置105）的电路框图。
上述本发明装置104和本发明装置105由于也因第一位线电压调整电路25a、第二位线电压调整电路25b、第一数据线电压调整电路27、第二数据线电压调整电路28、以及选择电路29、29b的作用，使施加于位线和数据线的每一条的电压不依赖于可变电阻元件的电阻值分布地直接固定于规定的电位，所以能够抑制漏电流。进而，由于能够防止因非预期的数据线和位线的电压变动使可变电阻元件的电阻值被改写，所以能够抑制干扰，能够期待读出容限的提高，而且，能够实现大容量化。
〈6〉虽然上述第三和第四实施方式以及其他实施方式的本发明装置102～105是在选择晶体管阵列中字线在第三方向上延伸且第二位线或第二数据线在与第三方向垂直的第一方向或第二方向上延伸的构成，但是，也可以做成第二位线或第二数据线在第三方向上延伸且使字线在与第三方向垂直的第一方向或第二方向上延伸的构成。
〈7〉虽然在上述第一至第四实施方式中，说明了具备一个第一数据线电压调整电路27和一个第二数据线电压调整电路28，该第一数据线电压调整电路27将全部的非选择数据线的电位固定于第二电压V偏置，该第二数据线电压调整电路28将选择数据线的电位固定于第二电压V偏置的情况的构成例，但是，也可以是第一数据线电压调整电路27和第二数据线电压调整电路28分别具备多个。在第一数据线电压调整电路27有多个的情况下，例如，做成如下构成，即，将数据线按第一数据线电压调整电路27的个数分为组，按该数据线的组的每一个，对应的第一数据线电压调整电路27经由选择电路29对非选择数据线供给固定后的第二电压。进而，通过具备多个第二数据线电压调整电路28，从而如上所述，对多个选择数据线各别地施加通过对应的第二数据线电压调整电路28固定的第二电压，能够对多个选择存储单元同时进行读出。这对于上述其他实施方式的本发明装置104和105也是同样的。另外，在本发明装置103和105的情况下，例如，做成如下构成，即，将第二数据线按第一数据线电压调整电路27的个数分为组，按该第二数据线的组的每一个，对应的第一数据线电压调整电路27经由选择电路29b和选择晶体管阵列61a对非选择数据线供给固定后的第二电压。
〈8〉同样地，虽然在上述第二实施方式中，说明了具备一个第一位线电压调整电路25a和一个第二位线电压调整电路25b，该第一位线电压调整电路25a将全部的非选择位线的电位固定于第二电压V偏置，该第二位线电压调整电路25b将选择位线的电位固定于第一电压V读出的情况的构成例，但是，也可以是第一位线电压调整电路25a和第二位线电压调整电路25b分别具备多个。在第一位线电压调整电路25a有多个的情况下，例如，做成如下构成，即，将位线按第一位线电压调整电路25a的个数分为组，按该位线的组的每一个，对应的第一位线电压调整电路25a经由选择电路29b对非选择位线供给固定后的第二电压。这对于上述其他实施方式的本发明装置104、105也是同样的。另外，在本发明装置104的情况下，例如，做成如下构成，即，将第二位线按第一位线电压调整电路25a的个数分为组，按该第二位线的组的每一个，对应的第一数据线电压调整电路25a经由选择电路29b和选择晶体管阵列61对非选择位线供给固定后的第二电压。
本发明能够利用在非易失性半导体存储装置中，能够利用在具备利用电阻变化来存储信息的非易失性可变电阻元件的非易失性半导体存储装置中。

Claims (11)

1.一种非易失性半导体存储装置，其中，
具有二维存储单元阵列，在该二维存储单元阵列中，将具备利用电阻变化来存储信息的非易失性可变电阻元件的二端子型存储单元，以矩阵状分别在相互垂直的第一方向和第二方向上排列多个，并具备在上述第一方向上延伸的多条位线和在上述第二方向上延伸的多条数据线，将上述第一方向的位置相同的上述存储单元的一端彼此连接于上述数据线，将上述第二方向的位置相同的上述存储单元的另一端彼此连接于上述位线，
上述非易失性半导体存储装置还具备：
位线电压供给电路，针对上述位线的每一条，对与被选择为读出对象的上述存储单元的另一端连接的选择位线供给规定的第一电压，对于与不是读出对象的非选择的上述存储单元的另一端连接的非选择位线供给规定的第二电压；
数据线电压供给电路，对与被选择为读出对象的上述存储单元的一端连接的选择数据线、以及与不是读出对象的非选择的上述存储单元的一端连接的非选择数据线，分别供给上述第二电压；以及
读出电路，在读出时，将流过上述选择数据线的电流与流过上述非选择数据线的电流分离后进行感测，感测被选择的上述存储单元的电阻状态，
上述数据线电压供给电路具备：将上述数据线各别地设定为上述选择数据线或上述非选择数据线的任一个的数据线选择电路，
上述位线电压供给电路具备：将上述位线各别地设定为上述选择位线或上述非选择位线的任一个的位线选择电路、以及位线电压调整电路，
上述位线电压调整电路具备第一运算放大器和MOS晶体管，其中，在该MOS晶体管中，栅极端子与上述第一运算放大器的输出端子连接，漏极端子与上述第一运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，
通过对上述第一运算放大器的非反相输入端子施加上述第一电压或上述第二电压的任一个，从而将上述第一运算放大器的反相输入端子的电压固定在作为上述第一运算放大器的非反相输入端子的电压的上述第一电压或上述第二电压的任一个，
将上述固定后的电压从上述MOS晶体管经由上述MOS晶体管的漏极端子与上述第一运算放大器的反相输入端子的连接节点供给到上述位线。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
按上述位线的每一条、或按经由选择元件将规定数的上述位线彼此连接起来的上述位线组的每一个，具备上述位线电压调整电路，
在上述位线是上述选择位线、或在上述位线组中包含上述选择位线的情况下，根据上述位线选择电路的输出，将对应的上述位线电压调整电路的上述第一运算放大器的反相输入端子的电压，固定在作为上述第一运算放大器的非反相输入端子的电压的上述第一电压，
在上述位线是上述非选择位线、或属于上述位线组的上述位线的全部均为上述非选择位线的情况下，根据上述位线选择电路的输出，将对应的上述位线电压调整电路的上述第一运算放大器的反相输入端子的电压，固定在作为上述第一运算放大器的非反相输入端子的电压的上述第二电压。
3.根据权利要求1所述的非易失性半导体存储装置，其中，上述位线电压供给电路具备第一上述位线电压调整电路，其中，在该第一上述位线电压调整电路中，将上述第一运算放大器的反相输入端子的电压固定在作为上述第一运算放大器的非反相输入端子的电压的上述第二电压，将上述固定后的上述第二电压经由上述MOS晶体管的漏极端子与上述第一运算放大器的反相输入端子的连接节点、以及上述位线选择电路供给到上述非选择位线。
4.根据权利要求3所述的非易失性半导体存储装置，其中，上述位线电压供给电路具备第二上述位线电压调整电路，其中，在该第二上述位线电压调整电路中，将上述第一运算放大器的反相输入端子的电压固定在作为上述第一运算放大器的非反相输入端子的电压的上述第一电压，将上述固定后的上述第一电压经由上述MOS晶体管的漏极端子与上述第一运算放大器的反相输入端子的连接节点、以及上述位线选择电路供给到上述选择位线。
5.根据权利要求1～4的任一项所述的非易失性半导体存储装置，其中，
上述数据线电压供给电路具备第一数据线电压调整电路，
上述第一数据线电压调整电路具备第二运算放大器和第二MOS晶体管，其中，在该第二MOS晶体管中，栅极端子与上述第二运算放大器的输出端子连接，漏极端子与上述第二运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，
通过对上述第二运算放大器的非反相输入端子施加上述第二电压，从而将上述第二运算放大器的反相输入端子的电压固定在作为上述第二运算放大器的非反相输入端子的电压的上述第二电压，
将上述固定后的上述第二电压从上述第二MOS晶体管经由上述第二MOS晶体管的漏极端子与上述第二运算放大器的反相输入端子的连接节点、以及上述数据线选择电路供给到上述非选择数据线。
6.根据权利要求5所述的非易失性半导体存储装置，其中，
具有与上述选择数据线至少数目相同的上述读出电路，
上述数据线电压供给电路具备与上述选择数据线至少数目相同的第二数据线电压调整电路，
上述第二数据线电压调整电路的每一个均具备第三运算放大器和第三MOS晶体管，其中，在该第三MOS晶体管中，栅极端子与上述第三运算放大器的输出端子连接，漏极端子与上述第三运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，
通过对上述第三运算放大器的非反相输入端子施加上述第二电压，从而将上述第三运算放大器的反相输入端子的电压固定在作为上述第三运算放大器的非反相输入端子的电压的上述第二电压，
将上述固定后的上述第二电压从上述第三MOS晶体管经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点、以及上述数据线选择电路各别地供给到上述选择数据线，并且，将上述固定后的上述第二电压经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点各别地供给到上述读出电路的输入侧。
7.根据权利要求5所述的非易失性半导体存储装置，其中，上述位线电压供给电路具备如下这样的电路：用于取代作为上述第一运算放大器的反相输入端子的电压的固定后的上述第二电压，而将作为上述第二运算放大器的反相输入端子的电压的固定后的上述第二电压直接或经由上述位线选择电路供给到上述非选择位线。
8.一种非易失性半导体存储装置，其具有二维存储单元阵列，在该二维存储单元阵列中，将具备利用电阻变化来存储信息的非易失性可变电阻元件的二端子型存储单元，以矩阵状分别在相互垂直的第一方向和第二方向上排列多个，并具备在上述第一方向上延伸的多条位线和在上述第二方向上延伸的多条数据线，将上述第一方向的位置相同的上述存储单元的一端彼此连接于上述数据线，将上述第二方向的位置相同的上述存储单元的另一端彼此连接于上述位线，其中，
上述非易失性半导体存储装置还具备：
位线电压供给电路，针对上述位线的每一条，对与被选择为读出对象的上述存储单元的另一端连接的选择位线供给规定的第一电压，对于与不是读出对象的非选择的上述存储单元的另一端连接的非选择位线供给规定的第二电压；
数据线电压供给电路，对与被选择为读出对象的上述存储单元的一端连接的选择数据线、以及与不是读出对象的非选择的上述存储单元的一端连接的非选择数据线，分别供给上述第二电压；以及
读出电路，在读出时，将流过上述选择数据线的电流与流过上述非选择数据线的电流分离后进行感测，感测被选择的上述存储单元的电阻状态，
上述位线电压供给电路具备将上述位线各别地设定为上述选择位线或上述非选择位线的任一个的位线选择电路，
上述数据线电压供给电路具备将上述数据线各别地设定为上述选择数据线或上述非选择数据线的任一个的数据线选择电路，
上述数据线电压供给电路具备第一数据线电压调整电路，
上述第一数据线电压调整电路具备第二运算放大器和第二MOS晶体管，其中，在该第二MOS晶体管中，栅极端子与上述第二运算放大器的输出端子连接，漏极端子与上述第二运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，
通过对上述第二运算放大器的非反相输入端子施加上述第二电压，从而将上述第二运算放大器的反相输入端子的电压固定在作为上述第二运算放大器的非反相输入端子的电压的上述第二电压，
将上述固定后的上述第二电压从上述第二MOS晶体管经由上述第二MOS晶体管的漏极端子与上述第二运算放大器的反相输入端子的连接节点、以及上述数据线选择电路供给到上述非选择数据线。
9.根据权利要求8所述的非易失性半导体存储装置，其中，
具有与上述选择数据线至少数目相同的上述读出电路，
上述数据线电压供给电路具有与上述选择数据线至少数目相同的第二数据线电压调整电路，
上述第二数据线电压调整电路的每一个均具备第三运算放大器和第三MOS晶体管，其中，在该第三MOS晶体管中，栅极端子与上述第三运算放大器的输出端子连接，漏极端子与上述第三运算放大器的反相输入端子连接，源极端子与规定的固定电位连接，
通过对上述第三运算放大器的非反相输入端子施加上述第二电压，从而将上述第三运算放大器的反相输入端子的电压固定在作为上述第三运算放大器的非反相输入端子的电压的上述第二电压，
将上述固定后的上述第二电压从上述第三MOS晶体管经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点、以及上述数据线选择电路各别地供给到上述选择数据线，并且，将上述固定后的上述第二电压经由上述第三MOS晶体管的漏极端子与上述第三运算放大器的反相输入端子的连接节点各别地供给到上述读出电路的输入侧。
10.根据权利要求1或8所述的非易失性半导体存储装置，其中，
具有三维存储单元阵列，其中，在该三维存储单元阵列中，将多个上述二维存储单元阵列在与上述第一方向和上述第二方向垂直的第三方向上重叠配置，
上述数据线将上述第一方向的位置相同的上述存储单元的一端彼此在上述第二方向和上述第三方向上连接起来，
上述位线选择电路具有选择晶体管阵列，其中，在该选择晶体管阵列中，将用于选择上述位线的选择晶体管以二维矩阵状分别在上述第二方向和上述第三方向上配置多个，而且在上述第一方向上相对于上述存储单元的配置区域相邻接地配置，
上述第二方向或上述第三方向的任一方的位置相同的上述位线分别经由对应的上述选择晶体管与共用的第二位线连接，
上述第二方向或上述第三方向的任另一方的位置相同的上述选择晶体管的控制端子彼此分别与在上述第二方向或上述第三方向的任一方延伸的字线连接，
通过上述第二位线和上述字线选择上述位线，经由上述第二位线对上述选择位线供给上述第一电压，对上述非选择位线供给上述第二电压。
11.根据权利要求1或8所述的非易失性半导体存储装置，其中，
具有三维存储单元阵列，其中，在该三维存储单元阵列中，将多个上述二维存储单元阵列在与上述第一方向和上述第二方向垂直的第三方向上重叠配置，
上述位线将上述第二方向的位置相同的上述存储单元的另一端彼此在上述第一方向和上述第三方向上连接起来，
上述数据线选择电路具有选择晶体管阵列，其中，在该选择晶体管阵列中，将用于选择上述数据线的选择晶体管以二维矩阵状分别在上述第一方向和上述第三方向上配置多个，而且在上述第二方向上相对于上述存储单元的配置区域相邻接地配置，
上述第一方向或上述第三方向的任一方的位置相同的上述数据线分别经由对应的上述选择晶体管与共用的第二数据线连接，
上述第一方向或上述第三方向的任另一方的位置相同的上述选择晶体管的控制端子彼此分别与在上述第一方向或上述第三方向的任一方延伸的字线连接，
通过上述第二数据线和上述字线选择上述数据线，经由上述第二数据线对上述选择数据线和上述非选择数据线供给上述第二电压。
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