CN105093999B - 电子器件 - Google Patents

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Abstract

一种电子器件包括半导体存储单元。所述半导体存储单元包括：多个第一线，在第一方向上延伸；多个第二线，在与第一方向相交叉的第二方向上延伸；以及多个存储器单元，在第一线和第二线的相交处设置在第一线和第二线之间。存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；第一选择元件，耦合到且布置在可变电阻元件和相对应的第一线之间；以及第二选择元件，耦合到且布置在可变电阻元件和相对应的第一线之间。第一选择元件允许双向电流流过，第二选择元件允许单向电流流过。

Description

电子器件
相关申请的交叉引用
本申请要求于2014年5月19日提交的申请号为10-2014-0059560的发明名称为“电子器件”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或器件以及它们在电子器件或系统中的应用。
背景技术
近来，随着电子器件朝着小型化、低功耗、高性能和多功能性等方向发展，本领域中越来越需要能够在各种电子器件(例如，计算机、便携式通信设备等)中储存信息的半导体器件，且已经对这种半导体器件进行了研究。这种半导体器件包括可以利用根据施加的电压或电流而在不同电阻状态之间切换的特性来储存数据的半导体器件，例如：阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)、电熔丝等。
发明内容
本专利文件中公开的技术包括存储电路或器件以及它们在电子器件或系统中的应用，以及在具有交叉点结构的存储器件中减小潜行电流(sneak current)的电子器件的各种实施方式。
在一个方面，一种电子器件包括半导体存储单元，所述半导体存储单元包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，在所述第一线和所述第二线的相交处设置在所述第一线和所述第二线之间；其中，所述存储器单元中的每个包括：可变电阻元件，包括耦合到相对应的第二线的一个端部和耦合到第一选择元件和第二选择元件的另一个端部；所述第一选择元件，包括耦合到所述可变电阻元件的一个端部和耦合到相对应的第一线的另一个端部，且允许双向电流流过；以及所述第二选择元件，包括耦合到所述可变电阻元件的一个端部和耦合到所述相对应的第一线的另一个端部，且允许单向电流流过。
上述设备的实施例可以包括下列中的一种或更多种。
所述第一选择元件和所述第二选择元件中的每个与所述可变电阻元件串联连接，且所述第一选择元件和所述第二选择元件相互并联连接。当从所述可变电阻元件至所述第一选择元件和所述第二选择元件的方向是第一方向、且从所述第一选择元件和所述第二选择元件至所述可变电阻元件的方向是第二方向时，所述第二选择元件阻止电流在第二方向上流动。所述第一选择元件和所述第二选择元件允许电流在第一方向上流动。当在所述可变电阻元件的电阻状态从高电阻状态变为低电阻状态的设置操作期间的设置电压和设置电流与在所述可变电阻元件的电阻状态从低电阻状态变为高电阻状态的重置操作期间的重置电压和重置电流分别具有不同的极性、且所述设置电流的量值大于所述重置电流的量值时，所述第二选择元件仅在具有与所述设置电压相同极性的电压下允许电流流动。当在所述可变电阻元件的电阻状态从高电阻状态变为低电阻状态的设置操作期间的设置电压和设置电流与在所述可变电阻元件的电阻状态从低电阻状态变为高电阻状态的重置操作期间的重置电压和重置电流分别具有不同的极性、且所述重置电流的量值大于所述设置电流的量值时，所述第二选择元件仅在具有与所述重置电压相同极性的电压下允许电流流动。所述第一选择元件包括金属绝缘体转变(MIT)元件、混合离子电子导电(MIEC)元件或双向阈值切换(OTS)元件，所述第二选择元件包括二极管。
电子器件还可以包括微处理器，所述微处理器包括：控制单元，被配置成接收包括来自微处理器外部的命令的信号，并且执行命令的提取、译码，或控制微处理器的信号的输入或输出；运算单元，被配置成基于控制单元将命令译码的结果来执行运算；以及存储单元，被配置成储存用于执行运算的数据、与执行运算的结果相对应的数据、或执行运算的数据的地址，其中，半导体存储单元是微处理器中的存储单元的部分。
电子器件还可以包括处理器，所述处理器包括：核心单元，被配置成利用数据而基于从处理器的外部输入的命令来执行与命令相对应的操作；高速缓冲存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据、或执行操作的数据的地址；以及总线接口，连接在核心单元和高速缓冲存储单元之间，并且被配置成在核心单元和高速缓冲存储单元之间传送数据，其中，半导体存储单元是处理器中的高速缓冲存储单元的部分。
电子器件还可以包括处理系统，所述处理系统包括：处理器，被配置成将处理器接收的命令译码，以及基于将命令译码的结果来控制对信息的操作；辅助存储器件，被配置成储存用于将命令译码的程序和信息；主存储器件，被配置成调用和储存来自辅助存储器件的程序和信息，使得处理器在执行程序时可以利用程序和信息来执行操作；以及接口器件，被配置成在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储单元是处理系统中的辅助存储器件或主存储器件的部分。
电子器件还可以包括数据储存系统，数据储存系统包括：储存设备，被配置成储存数据并保存储存的数据，无论电源如何；控制器，被配置成根据从外部输入的命令来控制输入数据至储存设备和从储存设备输出数据；暂时储存设备，被配置成暂时储存在储存设备和外部之间交换的数据；以及接口，被配置成在储存设备、控制器、暂时储存设备中的至少一个与外部之间执行通信，其中，半导体存储单元是数据储存系统中的储存设备或暂时储存设备的部分。
电子器件还可以包括存储系统，所述存储系统包括：存储器，被配置成储存数据并保存储存的数据，而无论电源如何；存储器控制器，被配置成根据从外部输入的命令来控制输入数据至存储器和从存储器输出数据；缓冲存储器，被配置成缓冲在存储器和外部之间交换的数据；以及接口，被配置成在存储器、存储器控制器、缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储单元是存储系统中的存储器或缓冲存储器的部分。
这些和其他的方面、实施方式以及相关优点将在附图、说明书和权利要求中更详细地描述。
附图说明
图1A至1E是示出根据比较例的存储器件及其操作方法的视图。
图2A至2F是示出根据本公开一个实施例的存储器件及其操作方法的视图。
图3A至3D是示出根据本公开另一个实施例的存储器件及其操作方法的视图。
图4是实施基于本公开技术的存储电路的微处理器的配置图的例子。
图5是实施基于本公开技术的存储电路的处理器的配置图的例子。
图6是实施基于本公开技术的存储电路的系统的配置图的例子。
图7是实施基于本公开技术的存储电路的数据储存系统的配置图的例子。
图8是实施基于本公开技术的存储电路的存储系统的配置图的例子。
具体实施方式
以下将参照附图来详细描述本公开技术的各种例子和实施方式。
附图可能并不一定按比例绘制，并且在一些情况下，为了清楚地示出所描述的例子或实施方式的某些特征，可能对附图中的至少一些结构的比例做夸大处理。当在附图或说明书中呈现具有为多层结构的两层或更多层的特定例子时，所示出的这些层的相对定位关系或布置这些层的顺序反映了所描述或所示出的例子的特定实施方式，而不同的相对定位关系或布置层的顺序也是可能的。另外，所描述的或所示出的多层结构的例子可以不反映特定多层结构中存在的所有层(例如，一个或更多个附加层可以存在于两个所示的层之间)。作为具体的例子，当所描述或所示出的多层结构的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以是直接形成在第二层或衬底上，但是也可以表示一个或更多个其他的中间层可存在于第一层和第二层之间或第一层和衬底之间的结构。
本公开实施例针对一种具有交叉点结构的存储器件，其中存储器单元布置在第一线和与第一线相交叉的第二线的交叉点处。每个存储器单元包括与可变电阻元件耦合的选择元件以阻挡潜行电流。
图1A至1E示出存储器件及其操作方法。图1A是示出包括多个存储器单元的存储器件的立体图，图1B是示出图1A所示的存储器单元的可变电阻元件的电流电压特性的图，图1C是示出图1A所示的存储器单元的选择元件的电流电压特性的图，图1D是示出图1A的存储器单元的电流电压特性的图，图1E示出在图1A的存储器件中产生的潜行电流路径。
参见图1A，存储器件包括多个第一线L1、多个第二线L2以及多个存储器单元MC。第一线L1在第一方向上延伸。第二线L2在与第一方向相交叉的第二方向上延伸，且布置在第一线L1之上。存储器单元MC布置在第一线L1和第二线L2的相交处。布置在第一线L1和第二线L2的相交处的存储器单元MC在与第一方向和第二方向正交的方向上、例如在垂直方向上布置在第一线L1和第二线L2之间。
每个存储器单元MC包括选择元件S和可变电阻元件R的层叠结构。选择元件S和可变电阻元件R在第一线L1和第二线L2之间相互串联。在图1A中，可变电阻元件R布置在选择元件S之上，但可变电阻元件R和选择元件S的位置可以颠倒，即选择元件S可以布置在可变电阻元件R之上。
可变电阻元件R可以根据通过第一线L1和第二线L2施加到其端部的电压或电流而在不同电阻状态之间切换。可变电阻元件R的电流电压特性如图1B所示。图1B示出在只有可变电阻元件R而没有选择元件S时的电流电压特性。
参见图1B，如果通过第一线L1和第二线L2供给到可变电阻元件R的电压增加到具有预定正电压电平的特定正电压，同时可变电阻元件R处于高电阻状态HRS，则执行设置操作。结果，可变电阻元件R的电阻状态从高电阻状态HRS改变成低电阻状态LRS。所述特定正电压可以被称作“设置”电压。
可变电阻元件R的低电阻状态LRS可以保持，直到供给到可变电阻元件R的电压降低到具有预定负电压电平的特定负电压。如果供给到可变电阻元件R的电压降低到所述特定负电压，则执行重置操作，其中可变电阻元件R的电阻状态从低电阻状态LRS改变成高电阻状态HRS。所述特定负电压可以被称作“重置”电压。
由于用于执行设置操作的设置电压的极性和用于执行重置操作的重置电压的极性相反，所以可以说所述可变电阻元件R具有双极切换特性。图1B示出设置操作在正电压下执行，而重置操作在负电压下执行。然而，设置操作可以在负电压下执行，而重置操作可以在正电压下执行。
同时，为了防止潜行电流，可以将具有非线性电流电压特性的选择元件S连接到可变电阻元件R的端部。图1C示出了选择元件S的电流电压特性。图1C示出了在只有选择元件S而没有可变电阻元件R时的电流电压特性。
参见图1C，选择元件S在供给到选择元件S的电压的绝对值等于或小于特定阈值的电压范围内阻止电流，且在电压的绝对值大于所述阈值时允许与施加的电压的绝对值成比例增大的电流双向流动。在特定正电压下流动的电流的绝对值可以与在相对应的负电压下流动的电流的绝对值基本相同。所述相对应的负电压与所述特定正电压具有基本相同的绝对值。
图1D示出存储器单元MC的电流电压特性，在所述存储器单元MC中，具有图1B所示的电流电压特性的可变电阻元件R和具有图1C所示的电流电压特性的选择元件S相互串联连接。
参见图1D，与具有图1B所示的电流电压特性的可变电阻元件R类似，存储器单元MC在高电阻状态HRS和低电阻状态LRS之间切换。然而，与可变电阻元件R不同，存在即使可变电阻元件R处于低电阻状态LRS也阻止电流的电压范围。在该电压范围内，即使可变电阻元件R处于低电阻状态LRS，选择元件S也阻止电流。因此，当采用选择元件S时，在诸如图1A所示的具有交叉点结构的存储器件中，期望通过选择元件S阻止潜行电流。
然而，选择元件S可能未完全阻止潜行电流。
参见图1A、1D和1E，当施加写入电压Vwrite以在选中的存储器单元SEL中执行设置操作、使得选中的存储器单元SEL的电阻状态从高电阻状态HRS变为低电阻状态LRS时，可以将-1/2Vwrite和1/2Vwrite分别施加到与选中的存储器单元SEL耦合的第一线L1和第二线L2。写入电压Vwrite可以是正电压。同时，可以将接地电压施加到未耦合到选中的存储器单元SEL的第一线L1和第二线L2，即与未选中的存储器单元耦合的第一线L1和第二线L2，或者耦合到未选中的存储器单元的第一线L1和第二线L2可以浮置。
然而，即使在这种情况下，-1/2Vwrite或1/2Vwrite也可能分别被施加至与选中的存储器单元SEL共享第一线L1或第二线L2的未选中的存储器单元UNSEL1和UNSENL2。在这种情况下，假设未选中的存储器单元UNSEL1和UNSEL2分别处于低电阻状态LRS和高电阻状态HRS。当-1/2Vwrite或1/2Vwrite被施加至处于高电阻状态HRS的未选中的存储器单元UNSEL2时，因为在未选中的存储器单元UNSEL2中有小的电流流动，所以没有潜行电流的问题，如图1D的高电阻状态HRS的曲线所示。另一方面，当-1/2Vwrite或1/2Vwrite被施加至处于低电阻状态LRS的未选中的存储器单元UNSEL1时，在未选中的存储器单元UNSEL1中有大的电流流动，如图1D的低电阻状态LRS的曲线所示。因此，如图1A中的虚线所示，小的潜行电流流过处于高电阻状态HRS的未选中的存储器单元UNSEL2，而大的潜行电流流过处于低电阻状态LRS的未选中的存储器单元UNSEL1。结果，大的潜行电流可能经由与未选中的存储器单元UNSEL1共享第二线L2且处于低电阻状态LRS的另一未选中的存储器单元UNSEL3而在整个存储器件中流动。
图1E示出了从选中的存储器单元SEL到未选中的存储器单元UNSEL1和UNSEL3的潜行电流路径。参见图1A和1E，潜行电流按照以下顺序流动：选中的存储器单元SEL的可变电阻元件R、选中的存储器单元SEL的选择元件S、未选中的存储器单元UNSEL1(其处于低电阻状态LRS且与选中的存储器单元SEL共享第一线L1)的选择元件S、未选中的存储器单元UNSEL1的可变电阻元件R、未选中的存储器单元UNSEL3(其处于低电阻状态LRS且与未选中的存储器单元UNSEL1共享第二线L2)的可变电阻元件R、以及未选中的存储器单元UNSEL3的选择元件S。
如上所述，虽然在存储器单元中采用了选择元件S，但是选择元件S不能完全防止潜行电流在图1A所示的存储器件中流动。
本公开的实施例针对具有改善的潜行电流阻止特性的存储器件。
图2A至2F示出如下一个实施例，其中，在用于执行可变电阻元件的设置操作的设置电压下流动的设置电流的绝对值大于在用于执行可变电阻元件的重置操作的相对应的重置电压下流动的重置电流的绝对值。另一方面，图3A至3D示出如下一个实施例，其中，重置电流的绝对值大于设置电流的绝对值。图2A至2F的实施例减少了设置操作中的潜行电流，图3A至3D的实施例减少了重置操作中的潜行电流。
图2A至2F示出根据本公开一个实施例的存储器件及其操作方法。图2A是示出包括多个存储器单元的存储器件的立体图，图2B是示出图2A所示的存储器单元的可变电阻元件的电流电压特性的图，图2C是示出图2A所示的存储器单元的第一选择元件的电流电压特性的图，图2D是示出图2A所示的存储器单元的第二选择元件的电流电压特性的图，图2E是示出图2A的存储器单元的电流电压特性的图，图2F示出在图2A的存储器件中产生的潜行电流路径。
参见图2A，存储器件包括多个第一线L1、多个第二线L2和多个存储器单元MC。第一线L1在第一方向上延伸。第二线L2在与第一方向相交叉的第二方向上延伸，且设置在第一线L1之上。存储器单元MC设置在第一线L1和第二线L2的相交处。存储器单元MC在与第一方向和第二方向正交的方向上、例如在图2A的取向中的垂直方向上设置在第一线L1和第二线L2之间。
每个存储器单元MC包括选择元件和可变电阻元件R的层叠结构。选择元件包括并排布置的第一选择元件S1和第二选择元件S2。第一选择元件S1和第二选择元件S2中的每个包括：与可变电阻元件R耦合的一个端部，例如上端；以及与相对应的第一线L1耦合的另一个端部，例如下端。换句话说，第一选择元件S1和第二选择元件S2中的每个在垂直方向上与可变电阻元件R串联耦合，且第一选择元件S1和第二选择元件S2在垂直方向上相互并联。
在图2A所示的实施例中，可变电阻元件R设置在第一选择元件S1和第二选择元件S2之上。然而，在另一个实施例中，可变电阻元件R与第一选择元件S1和第二选择元件S2的位置可以颠倒。即，第一选择元件S1和第二选择元件S2设置在可变电阻元件R之上，且具有耦合到相对应的第二线L2的上端和耦合到可变电阻元件R的下端。
第一线L1和第二线L2可以供给电压或电流至存储器单元MC。第一线L1和第二线L2中的每个可以具有单层结构或者包括一种或更多种导电材料的多层结构。导电材料可以包括：金属，诸如Pt、Ir、Ru、Al、Cu、W、Ti、Ta、Co、Ni等；金属氮化物，诸如TiN、TiCN、TiAlN、TiON、TaN、TaCN、TaAlN、TaON、WN、MoN等。
可变电阻元件R可以根据通过第一线L1和第二线L2向其供给的电压或电流而在不同电阻状态之间切换。可变电阻元件R可以具有单层结构或包括用于RRAM、PRAM、FRAM、MRAM等的一种或更多种材料的多层结构。所述材料可以包括：金属氧化物，诸如过渡金属氧化物、基于钙钛矿的材料等；相变材料，诸如基于硫族化物的材料；铁电材料；铁磁材料等。图2B中示出了可变电阻元件R的电流电压特性。
参见图2B，如果通过第一线L1和第二线L2供给到可变电阻元件R的电压增加到具有预定正电压电平的特定正电压，同时可变电阻元件R处于高电阻状态HRS，则执行设置操作。结果，可变电阻元件R的电阻状态从高电阻状态HRS变化到低电阻状态LRS。所述特定正电压可以被称作设置电压，而在设置电压下流动的电流可以被称作设置电流Iset。
可变电阻元件R的低电阻状态LRS可以保持，直到供给到可变电阻元件R的电压减少到具有预定负电压电平的特定负电压。如果供给到可变电阻元件R的电压减少到所述特定负电压，则执行重置操作，其中可变电阻元件R的电阻状态从低电阻状态LRS改变至高电阻状态HRS。所述特定负电压可以被称作重置电压，且在重置电压下流动的电流可以被称作重置电流Ireset。
在一个实施例中，在所述特定正电压下的设置电流Iset的绝对值大于在相对应的负电压下的重置电流Ireset的绝对值。在一个实施例中，设置操作在正电压下执行，而重置操作在负电压下执行。然而，在另一个实施例中，设置操作在负电压下执行，而重置操作在正电压下执行。
第一选择元件S1和第二选择元件S2可以具有非线性的电流电压特性。第一选择元件S1可以允许双向电流流动，第二选择元件S2可以允许单向电流流动。第一选择元件S1和第二选择元件S2的电流电压特性分别如图2C和2D所示。
参见图2C，第一选择元件S1在供给到第一选择元件S1的电压的绝对值等于或小于特定阈值的电压范围内阻止电流，且在电压的绝对值大于所述阈值时允许与施加的电压的绝对值成比例增大的电流双向流动。在所述特定正电压下流动的电流的绝对值可以与在相对应的负电压下流动的电流的绝对值基本相同。所述相对应的负电压与所述特定正电压具有基本相同的绝对值。
第一选择元件S1可以包括下列中的一种或多种：MIT(金属绝缘体转变)元件，诸如NbO2、TiO2等；MIEC(混合离子电子导电)元件，诸如ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x等；以及OTS(双向阈值切换)元件，包括基于硫族化物的材料，诸如e2Sb2Te5、As2Te3、As2、As2Se3等。
参见图2D，第二选择元件S2仅在具有与设置电压相同极性的电压下允许电流流动。
当设置电压是正电压时，如果负电压被供给到第二选择元件S2或如果具有等于或小于特定阈值的绝对值的正电压被供给到第二选择元件S2，则第二选择元件S2阻止电流流动，而如果正电压的绝对值大于阈值，则第二选择元件S2允许与正电压的绝对值成比例增大的电流流动。对于正电压，第二选择元件S2可以具有与第一选择元件S1基本相同的电流电压特性。
另一方面，当设置电压是负电压时，如果正电压被供给到第二选择元件S2或如果具有等于或小于特定阈值的绝对值的负电压被供给到第二选择元件S2，则第二选择元件S2阻止电流流动，而如果负电压的绝对值大于阈值，则第二选择元件S2允许与负电压的绝对值成比例增大的电流流动。当设置电压是负电压时，第二选择元件S2可以具有与后文将要描述的如图3C所示的电流电压特性基本相同的电流电压特性。
第二选择元件S2可以包括基于硅的二极管(诸如PN二极管)、通过组合氧化物半导体和具有与氧化物半导体不同的功函数的金属电极而形成的肖特基二极管(诸如Pt/TiO2/Al的层叠结构)等中的一种。
图2E示出存储器单元MC的电流电压特性，在所述存储器单元MC中组合了具有图2B中所示的电流电压特性的可变电阻元件R、具有图2C中所示的电流电压特性的第一选择元件S1、以及具有图2D中所示的电流电压特性的第二选择元件S2。
参见图2E，对于正电压，存储器单元MC的电流电压曲线与图1D的存储器单元MC的电流电压曲线基本相同。另一方面，对于负电压，与图1D的存储器单元MC的电流电压曲线相比，存储器单元MC的电流电压曲线向左移动。也就是说，与图1D所示相比，可以增加阻止电流的负电压范围。
结果，在本实施例中，与图1A至1E的存储器件相比，可以在设置操作期间提高潜行电流阻止效果。
参见图2A、2E和2F，当使用写入电压Vwrite在选中的存储器单元SEL中执行设置操作、使得选中的存储器单元SEL的电阻状态从高电阻状态HRS变为低电阻状态LRS时，可以将-1/2Vwrite和1/2Vwrite分别施加到与选中的存储器单元SEL耦合的第一线L1和第二线L2。可以将接地电压施加到未耦合到选中的存储器单元SEL的第一线L1和第二线L2，即与未选中的存储器单元耦合的第一线L1和第二线L2，或者耦合到未选中的存储器单元的第一线L1和第二线L2可以浮置。
然而，即使在这种情况下，-1/2Vwrite或1/2Vwrite也可能被施加至与选中的存储器单元SEL共享第一线L1或第二线L2的未选中的存储器单元UNSEL1和UNSENL2。例如，当-1/2Vwrite通过第一线L1施加到与选中的存储器单元SEL共享第一线L1的未选中的存储器单元UNSEL1时，因为未选中的存储器单元UNSEL1具有图2E所示的电流电压特性，所以虽然未选中的存储器单元UNSEL1处于低电阻状态LRS，也有小的电流在未选中的存储器单元UNSEL1中流动。
当正电压诸如写入电压Vwrite被施加到存储器单元MC时，存储器单元MC的第一选择元件S1和第二选择元件S2都可以接通，以允许电流在从可变电阻元件R至第一和第二选择元件S1和S2的方向(在下文中，称作正向方向)上流动。另一方面，当负电压诸如-1/2Vwrite被施加到存储器单元MC时，第一选择元件S1可以接通而第二选择元件S2可以关断。因此，比在正向方向上流动的电流更小的电流在从第一和第二选择元件S1和S2至可变电阻元件R的方向(在下文中，称作反向方向)上流动，这是由于流经第二选择元件S2的电流在反向方向上被阻止。也就是说，由于第一选择元件S1和第二选择元件S2根据施加的电压的极性而选择性地接通，因此在反向方向上流动的电流可以具有比在正向方向上流动的电流更小的绝对值。结果，如图2A中的虚线所示，可以减小经过处于高电阻状态HRS的未选中的存储器单元UNSEL2的潜行电流和经过处于低电阻状态LRS的未选中的存储器单元UNSEL1的潜行电流。这是因为：通过在反向方向上关断的第二选择元件S2而减少了经过未选中的存储器单元UNSEL1的第一和第二选择元件S1和S2的电流。
结果，减少的潜行电流可以在整个存储器件中流动。图2F示出了从选中的存储器单元SEL到处于低电阻状态LRS的未选中的存储器单元UNSEL1和UNSEL3的潜行电流路径。潜行电流按照以下顺序流动：选中的存储器单元SEL的可变电阻元件R、选中的存储器单元SEL的第一选择元件S1和第二选择元件S2、未选中的存储器单元UNSEL1(其处于低电阻状态LRS且与选中的存储器单元SEL共享第一线L1)的第一选择元件S1、未选中的存储器单元UNSEL1的可变电阻元件R、未选中的存储器单元UNSEL3(其处于低电阻状态LRS且与未选中的存储器单元UNSEL1共享第二线L2)的可变电阻元件R、以及未选中的存储器单元UNSEL3的第一选择元件S1和第二选择元件S2。由于减小了经过未选中的存储器单元UNSEL1的潜行电流，流经未选中的存储器单元UNSEL3的潜行电流也可以较小。
同时，在重置操作中，极性与设置电压的极性相反的电压被施加至第一线L1和第二线L2。在一个实施例中，正电压被施加至第一线L1，负电压被施加至第二线L2。在这种情况下，第一选择元件S1和第二选择元件S1可能未减小在反向方向上流动的电流。但是，因为重置电流小于设置电流，所以不会出现潜行电流问题。
上述实施例涉及了以下的情况：其中，设置电流大于重置电流，且因为在设置操作中产生的潜行电流大于在重置操作中产生的潜行电流，所以在设置操作中减少潜行电流。
图3A至3D示出了根据本发明另一个实施例的存储器件及其操作方法。该实施例的存储器件具有与图2A的存储器件基本相同的配置。图3A是示出可变电阻元件R的电流电压特性的图，图3B是示出第一选择元件S1的电流电压特性的图，图3C是示出第二选择元件S2的电流电压特性的图，图3D是示出包括可变电阻元件R以及第一和第二选择元件S1和S2的存储器单元MC的电流电压特性的图。为了便于描述，下文将主要描述图3A至3D与图2A至2F的实施例之间的差异。
参见图3A，与图2A至2F的实施例不同，可变电阻元件R的设置电流Iset小于重置电流Ireset。
参见图3B，与图2A至2F的实施例类似，第一选择元件S1允许双向电流流动。
参见图3C，与图2A至2F的实施例不同，第二选择元件S2仅在具有与重置电压相同极性的电压下允许电流流动。当重置电压是如图2A至2F的实施例那样的负电压时，如果正电压被提供到第二选择元件S2或者如果具有等于或小于特定阈值的绝对值的负电压被提供给第二选择元件S2，则第二选择元件S2阻止电流，而如果负电压的绝对值大于所述阈值，则第二选择元件S2允许与所述负电压的绝对值成比例增大的电流流动。即，对于负电压，第二选择元件S2具有与第一选择元件S1基本相同的电流电压特性。
另一方面，当重置电压是正电压时，如果负电压被提供到第二选择元件S2或者如果具有等于或小于特定阈值的绝对值的正电压被提供给第二选择元件S2，则第二选择元件S2阻止电流，并且如果正电压的绝对值大于所述阈值，则第二选择元件S2允许与所述正电压的绝对值成比例增大的电流流动。即，对于正电压，第二选择元件S2具有与图2D所示的电流电压特性基本相同的电流电压特性。
图3D示出了存储器单元MC的电流电压特性，在所述存储器单元MC中，组合了具有图3A所示的电流电压特性的可变电阻元件R、具有图3B所示的电流电压特性的第一选择元件S1、和具有图3C所示的电流电压特性的第二选择元件S2。
参见图3D，对于负电压，存储器单元MC的电流电压曲线与图1D所示的存储器单元MC的电流电压曲线基本相同。另一方面，对于正电压，与图1D所示的存储器单元MC的电流电压曲线相比，存储器单元MC的电流电压曲线向右移动。因此，与图1D中被阻止的正电压范围相比，可以增加阻止电流的正电压范围。
在本实施例中，与图1A至1E的存储器件相比，可以在重置操作期间改善潜行电流阻止效果。
再次参见图3D，当施加写入电压Vwrite以在选中的存储器单元SEL中执行重置操作、使得选中的存储器单元SEL的电阻状态从低阻状态LRS改变成高阻状态HRS时，可以分别向耦合到选中的存储器单元SEL的第一线L1和第二线L2施加-1/2Vwrite和1/2Vwrite。写入电压Vwrite可以是负电压。接地电压可以施加到未与选中的存储器单元SEL耦合的第一线L1和第二线L2，即与未选中的存储器单元耦合的第一线L1和第二线L2，或者与未选中的存储器单元耦合的第一线L1和第二线L2可以浮置。
然而，即使在这种情况下，-1/2Vwrite或1/2Vwrite也可能分别被施加至与选中的存储器单元SEL共享第一线L1或第二线L2的未选中的存储器单元UNSEL1和UNSENL2。例如，当-1/2Vwrite通过第一线L1施加到与选中的存储器单元SEL共享第一线L1的未选中的存储器单元UNSEL1时，因为未选中的存储器单元UNSEL1具有图3D所示的电流电压特性，所以虽然未选中的存储器单元UNSEL1处于低电阻状态LRS，但是也有小的电流在未选中的存储器单元UNSEL1中流动。
当负电压诸如写入电压Vwrite被施加到存储器单元MC时，第一选择元件S1和第二选择元件S2都可以接通，以允许电流在从可变电阻元件R至第一和第二选择元件S1和S2的正向方向上流动。另一方面，当正电压诸如-1/2Vwrite被施加到存储器单元MC时，第一选择元件S1可以接通而第二选择元件S2可以关断。因此，比在正向方向上流动的电流更小的电流在从第一和第二选择元件S1和S2至可变电阻元件R的反向方向上流动，这是由于经过第二选择元件S2流动的电流被阻止。也就是，由于第一选择元件S1和第二选择元件S2根据施加的电压的极性而选择性地接通，因此在反向方向上流动的电流可以具有比在正向方向上流动的电流更小的绝对值。结果，可以在重置操作中减小流经存储器件的潜行电流。本实施例的存储器件中的潜行电流路径可以与图2F基本相同。
同时，在设置操作中，极性与重置电压的极性相反的电压被施加至第一线L1和第二线L2。在一个实施例中，负电压被施加至第一线L1，正电压被施加至第二线L2。在这种情况下，第一选择元件S1和第二选择元件S2可能未减小在反向方向上流动的电流。但是，因为设置电流小于重置电流，所以不会出现潜行电流问题。如上所述，在本实施例中，如果重置电流大于设置电流，因为在重置操作中产生的潜行电流大于在设置操作中产生的潜行电流，所以减小重置操作中的潜行电流。
在上述实施例中，第一选择元件S1允许电流在正向方向和反向方向上流动，第二选择元件S2允许电流在从可变电阻元件R到第一和第二选择元件S1和S2的方向上流动，而阻止电流在从第一和第二选择元件S1和S2到可变电阻元件R的方向上流动。此外，第二选择元件S2根据设置电压和重置电压的极性或者设置电流和重置电流的相对绝对值，只允许电流在正电压和负电压中的选中的一个下流动。
基于所公开技术的以上和其他的存储电路或半导体器件可以用于一系列器件或系统中。图4至图8提供了可以实施根据本文公开的存储电路的器件或系统的一些实例。
图4是实施基于所公开技术的存储电路的微处理器的配置图的例子。
参见图4，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列处理的任务。微处理器1000可以包括：存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是在微处理器1000中储存数据的部分，作为处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存要通过运算单元1020执行运算的数据、执行运算的所得数据、以及执行运算的数据被储存的地址的功能。
存储单元1010可以包括上述根据实施例的半导体器件中的一种或更多种。例如，存储单元1010可以包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处，其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，存储单元1010可以实现交叉点结构并减小潜行电流。结果，可以减小微处理器1000的尺寸且可以提高微处理器1000的性能特性。
运算单元1020可以根据控制单元1030将命令译码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自存储单元1010、运算单元1020和微处理器1000的外部设备的信号，执行命令的提取、译码，控制微处理器1000的信号的输入和输出，以及执行由程序表示的处理。
根据本实施例的微处理器1000可以额外地包括高速缓冲存储单元1040，其可以暂时储存从存储单元1010之外的外部设备输入的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储器单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图5是实施基于所公开技术的存储电路的处理器的配置图的例子。
参见图5，处理器1100可以通过包括除了微处理器执行的那些功能之外的各种功能来改善性能并实现多功能性，所述微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120、以及用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施例的核心单元1110是针对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是在处理器1100中储存数据的部分，作为处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存要通过运算单元1112执行运算的数据、执行运算的所得数据、以及执行运算的数据被储存的地址的功能。运算单元1112是在处理器1100中执行运算的部分。运算单元1112可以根据控制单元1113将命令等译码的结果来执行四则运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自存储单元1111、运算单元1112和处理器1100的外部设备的信号，执行命令的提取、译码，控制处理器1100的信号的输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿高速操作的核心单元1110和低速操作的外部设备之间的数据处理速度差异的部分。高速缓冲存储单元1120可以包括：主储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，并且在需要高储存容量的情况下可以包括三级储存部1123。根据需要，高速缓冲存储单元1120可以包括增加数目的储存部。也就是说，可以根据设计来改变高速缓冲存储单元1120中包括的储存部的数目。主储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括上述根据实施例的半导体器件中的一种或更多种。例如，高速缓冲存储单元1120可以包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处，其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，高速缓冲存储单元1120可以实现交叉点结构并减小潜行电流。结果，可以减小处理器1100的尺寸且可以提高处理器1100的性能特性。
尽管在图5中示出主储存部1121、二级储存部1122和三级储存部1123都被配置在高速缓冲存储单元1120内部，但是应当注意的是，高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123全部都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110和外部设备之间的数据处理速度的差异。此外，应当注意的是，高速缓冲存储单元1120的主储存部1121可以被设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，以增强补偿数据处理速度上的差异的功能。在另一个实施例中，主储存部1121和二级储存部1122可以被设置在核心单元1110的内部，而三级储存部1123可以被设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并且允许有效地传送数据的部分。
根据本实施例的处理器1100可以包括多个核心单元1110，并且所述多个核心单元1110可以共享高速缓冲存储单元1120。所述多个核心单元1110和高速缓冲存储单元1120可以直接连接或通过总线接口1130连接。可以采用与核心单元1110的上述配置相同的方式来配置所述多个核心单元1110。在处理器1100包括所述多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以被配置在与所述多个核心单元1110的数目相对应的每个核心单元1110中，而二级储存部1122和三级储存部1123可以采用通过总线接口1130共享的方式而被配置在所述多个核心单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施例中，主储存部1121和二级储存部1122可以被配置在与所述多个核心单元1110的数目相对应的每个核心单元1110中，而三级储存部1123可以采用通过总线接口1130共享的方式被配置在所述多个核心单元1110的外部。
根据本实施例的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以采用有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，也可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及以上二者。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不使用传输线来发送和接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100与根据不同通信标准来操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据、或者以图像、声音和其他形式从外部输入设备输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图6是实施基于所公开技术的存储电路的系统的配置图的例子。
参见图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施例的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理、音频视频(AV)系统、智能电视等。
处理器1210可以将输入的命令译码，并针对储存在系统1200中的数据进行操作、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是如下的储存器：其可以在执行程序时暂时储存、调用和执行来自辅助存储器件1230的程序代码或数据，以及即使在电源被切断时也可以保存储存的内容。主存储器件1220可以包括上述根据实施例的半导体器件中的一种或更多种。例如，主存储器件1220可以包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处，其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，主存储器件1220可以实现交叉点结构并减小潜行电流。结果，可以减小系统1200的尺寸且可以提高系统1200的性能特性。
此外，主存储器件1220还可以包括当电源被切断时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施例的半导体器件，而是可以包括当电源被切断时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括上述根据实施例的半导体器件中的一种或更多种。例如，辅助存储器件1230可以包括：多个第一线，其在第一方向上延伸；多个第二线，其在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，其分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处；其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，辅助存储器件1230可以实现交叉点结构并减小潜行电流。结果，可以减小系统1200的尺寸且可以提高系统1200的性能特性。
此外，辅助存储器件1230还可以包括数据储存系统(见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施例的半导体器件，而是可以包括如下的数据储存系统(见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。
接口设备1240可以在本实施例的系统1200和外部设备之间执行命令和数据的交换。接口设备1240可以是小型键盘(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及以上二者。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不使用传输线来发送和接收数据的各种设备等。
图7是实施基于所公开技术的存储电路的数据储存系统的配置图的例子。
参见图7，数据储存系统1300可以包括：作为用于储存数据的部件的具有非易失特性的储存设备1310、控制储存设备1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存设备1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、紧凑盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘(SSD)等，以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
储存设备1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存设备1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，所述处理器1321用于执行处理通过接口1330从数据储存系统1300的外部输入的命令等的操作。
接口1330执行数据储存系统1300和外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的设备中的接口兼容，或者与用在类似于上述设备的设备中的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存设备1340可以暂时储存数据，以根据与外部设备、控制器和系统的接口的多样化和高性能而在接口1330和储存设备1310之间高效地传输数据。用于暂时储存数据的暂时储存设备1340可以包括上述根据实施例的半导体器件中的一种或更多种。暂时储存设备1340可以包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处；其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，暂时储存设备1340可以实现交叉点结构并减少潜行电流。结果，可以减小数据储存系统1300的尺寸且可以提高系统数据储存系统1300的性能特性。
图8是实施基于所公开技术的存储电路的存储系统的配置图的例子。
参见图8，存储系统1400可以包括：作为用于储存数据的部件的具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
用于储存数据的存储器1410可以包括上述根据实施例的半导体器件中的一种或更多种。例如，存储器1410可以包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向上延伸；以及多个存储器单元，分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处，其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，存储器1410可以实现交叉点结构并减小潜行电流。结果，可以减小存储系统1400的尺寸且可以提高系统存储系统1400的性能特性。
此外，根据本实施例的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，所述处理器1421用于执行处理通过接口1430从存储系统1400的外部输入的命令的操作。
接口1430执行存储系统1400和外部设备之间的命令和数据的交换。接口1430可以与用在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等设备中的接口兼容，或者与用在类似于上述设备的设备中的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据本实施例的存储系统1400还可以包括缓冲存储器1440，其根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430和存储器1410之间高效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括上述根据实施例的半导体器件中的一种或更多种。缓冲存储器1440可以包括：多个第一线，在第一方向上延伸；多个第二线，在与所述第一方向相交叉的第二方向延伸；以及多个存储器单元，分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处，其中，所述存储器单元中的每个包括：可变电阻元件，耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；所述第一选择元件，耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及所述第二选择元件，耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。由此，缓冲存储器1440可以实现交叉点结构并减小潜行电流。结果，可以减小存储系统1400的尺寸且可以提高存储系统1400的性能特性。
此外，根据本实施例的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施例的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，或者具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件公开的存储器件的以上在图4至图8的电子器件或系统的实例中的特征可以在各种设备、系统或应用中实施。一些实例包括：移动电话或其他的便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、手表、或其他具有无线通信性能的可穿戴设备。
根据本公开的实施例的电子器件可以提供具有交叉点结构和减小潜行电流的存储器件。
尽管本文件包括许多细节，但是这些细节不应被解释为限制发明的范围或要求保护的范围，而是作为针对具体发明的特定实施例的特征的描述。在本公开中在单独的实施例的背景下所述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景下所述的各种特征也可以单独地在多个实施例中实施或者以任何适合的子组合来实施。此外，尽管以上将特征描述为用于某些组合，甚至最初也是这样要求保护的，但是来自所要求保护的组合中的一个或更多个特征在某些情况下可以从组合中去除，且要求保护的组合也可以涉及子组合或子组合的变体。
类似地，尽管附图中以特定顺序描述了操作，但这不应当被理解为需要这种操作以所示的特定顺序或以连续的顺序执行，或者执行所有的所说明操作以实现所述的结果。此外，本专利文件中所述的实施例中的各种系统部件的分离不应被理解为在所有的实施例中都需要这种分离。
仅描述了一些实施例和实例。基于本公开中所述和所示的内容，可以进行其他的实施、增强和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种包括半导体存储单元的电子器件，其中，所述半导体存储单元包括：
多个第一线，其在第一方向上延伸；
多个第二线，其在与所述第一方向相交叉的第二方向上延伸；以及
多个存储器单元，其分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处；
其中，所述存储器单元中的每个包括：
可变电阻元件，其耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；
所述第一选择元件，其耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及
所述第二选择元件，其耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过。
技术方案2.根据技术方案1所述的电子器件，其中，所述第一选择元件和所述第二选择元件中的每个与所述可变电阻元件串联连接，以及
其中，所述第一选择元件和所述第二选择元件相互并联连接。
技术方案3.根据技术方案1所述的电子器件，其中，当从所述可变电阻元件至所述第一选择元件和所述第二选择元件的方向是正向方向、且从所述第一选择元件和所述第二选择元件至所述可变电阻元件的方向是反向方向时，
所述第二选择元件阻止电流在所述反向方向上流动。
技术方案4.根据技术方案3所述的电子器件，其中，所述第一选择元件和所述第二选择元件允许电流在所述正向方向上流动。
技术方案5.根据技术方案1所述的电子器件，其中，当在所述可变电阻元件的电阻状态从高电阻状态变为低电阻状态的设置操作期间施加的设置电压和设置电流具有与在所述可变电阻元件的电阻状态从低电阻状态变为高电阻状态的重置操作期间施加的重置电压和重置电流不同的极性、且所述设置电流的绝对值大于所述重置电流的绝对值时，
所述第二选择元件仅在具有与所述设置电压相同极性的电压下允许电流流动。
技术方案6.根据技术方案1所述的电子器件，其中，当在所述可变电阻元件的电阻状态从高电阻状态变为低电阻状态的设置操作期间施加的设置电压和设置电流具有与在所述可变电阻元件的电阻状态从低电阻状态变为高电阻状态的重置操作期间施加的重置电压和重置电流不同的极性、且所述重置电流的绝对值大于所述设置电流的绝对值时，
所述第二选择元件仅在具有与所述重置电压相同极性的电压下允许电流流动。
技术方案7.根据技术方案1所述的电子器件，其中，所述第一选择元件包括：金属绝缘体转变MIT元件、混合离子电子导电MIEC元件、或双向阈值切换OTS元件，以及
其中，所述第二选择元件包括二极管。
技术方案8.根据技术方案1所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，被配置成接收包括来自所述微处理器外部的命令的信号，以及执行所述命令的提取、译码，或者控制所述微处理器的信号的输入或输出；
运算单元，被配置成基于所述控制单元将所述命令译码的结果来执行运算；以及
存储单元，被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或者执行所述运算的数据的地址，
其中，所述半导体存储单元是所述微处理器中的所述存储单元的部分。
技术方案9.根据技术方案1所述的电子器件，还包括处理器，所述处理器包括：
核心单元，被配置成利用数据而基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；
高速缓冲存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及
总线接口，连接在所述核心单元和所述高速缓冲存储单元之间，并且被配置成在所述核心单元和所述高速缓冲存储单元之间传送数据，
其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的部分。
技术方案10.根据技术方案1所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，被配置成将所述处理器接收的命令译码，并且基于将所述命令译码的结果来控制对信息的操作；
辅助存储器件，被配置成储存用于将所述命令译码的程序和所述信息；
主存储器件，被配置成调用和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器在执行所述程序时可以利用所述程序和所述信息来执行所述操作；以及
接口设备，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与所述外部之间执行通信，
其中，所述半导体存储单元是所述处理系统中的所述辅助存储器件或所述主存储器件的部分。
技术方案11.根据技术方案1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存设备，被配置成储存数据并保存储存的数据，无论电源如何；
控制器，被配置成根据从外部输入的命令来控制数据输入至所述储存设备和从所述储存设备输出数据；
暂时储存设备，被配置成暂时地储存在所述储存设备和所述外部之间交换的数据；以及
接口，被配置成在所述储存设备、所述控制器和所述暂时储存设备中的至少一个与所述外部之间执行通信，
其中，所述半导体存储单元是所述数据储存系统中的所述储存设备或所述暂时储存设备的部分。
技术方案12.根据技术方案1所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并保存储存的数据，无论电源如何；
存储器控制器，被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；
缓冲存储器，被配置成缓冲在所述存储器和所述外部之间交换的数据；以及
接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间执行通信，
其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的部分。

Claims (11)

1.一种包括半导体存储单元的电子器件，其中，所述半导体存储单元包括：
多个第一线，其在第一方向上延伸；
多个第二线，其在与所述第一方向相交叉的第二方向上延伸；以及
多个存储器单元，其分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处；
其中，所述存储器单元中的每个包括：
可变电阻元件，其耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；
所述第一选择元件，其耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及
所述第二选择元件，其耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过，
其中，当从所述可变电阻元件至所述第一选择元件和所述第二选择元件的方向是正向方向、且从所述第一选择元件和所述第二选择元件至所述可变电阻元件的方向是反向方向时，所述第二选择元件阻止电流在所述反向方向上流动。
2.根据权利要求1所述的电子器件，其中，所述第一选择元件和所述第二选择元件中的每个与所述可变电阻元件串联连接，以及
其中，所述第一选择元件和所述第二选择元件相互并联连接。
3.根据权利要求1所述的电子器件，其中，所述第一选择元件和所述第二选择元件允许电流在所述正向方向上流动。
4.根据权利要求1所述的电子器件，其中，所述第一选择元件包括：金属绝缘体转变MIT元件、混合离子电子导电MIEC元件、或双向阈值切换OTS元件，以及
其中，所述第二选择元件包括二极管。
5.根据权利要求1所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，被配置成接收包括来自所述微处理器外部的命令的信号，以及执行所述命令的提取、译码，或者控制所述微处理器的信号的输入或输出；
运算单元，被配置成基于所述控制单元将所述命令译码的结果来执行运算；以及
存储单元，被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或者执行所述运算的数据的地址，
其中，所述半导体存储单元是所述微处理器中的所述存储单元的部分。
6.根据权利要求1所述的电子器件，还包括处理器，所述处理器包括：
核心单元，被配置成利用数据而基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；
高速缓冲存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及
总线接口，连接在所述核心单元和所述高速缓冲存储单元之间，并且被配置成在所述核心单元和所述高速缓冲存储单元之间传送数据，
其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的部分。
7.根据权利要求1所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，被配置成将所述处理器接收的命令译码，并且基于将所述命令译码的结果来控制对信息的操作；
辅助存储器件，被配置成储存用于将所述命令译码的程序和所述信息；
主存储器件，被配置成调用和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器在执行所述程序时利用所述程序和所述信息来执行所述操作；以及
接口设备，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述处理系统中的所述辅助存储器件或所述主存储器件的部分。
8.根据权利要求1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存设备，被配置成储存数据并保存储存的数据，无论电源如何；
控制器，被配置成根据从外部输入的命令来控制数据输入至所述储存设备和从所述储存设备输出数据；
暂时储存设备，被配置成暂时地储存在所述储存设备和所述外部之间交换的数据；以及
接口，被配置成在所述储存设备、所述控制器和所述暂时储存设备中的至少一个与所述外部之间执行通信，
其中，所述半导体存储单元是所述数据储存系统中的所述储存设备或所述暂时储存设备的部分。
9.根据权利要求1所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并保存储存的数据，无论电源如何；
存储器控制器，被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；
缓冲存储器，被配置成缓冲在所述存储器和所述外部之间交换的数据；以及
接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间执行通信，
其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的部分。
10.一种包括半导体存储单元的电子器件，其中，所述半导体存储单元包括：
多个第一线，其在第一方向上延伸；
多个第二线，其在与所述第一方向相交叉的第二方向上延伸；以及
多个存储器单元，其分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处；
其中，所述存储器单元中的每个包括：
可变电阻元件，其耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；
所述第一选择元件，其耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及
所述第二选择元件，其耦合到且布置在所述可变电阻元件和所述相对应的第一线之间，且允许单向电流流过，
其中，当在所述可变电阻元件的电阻状态从高电阻状态变为低电阻状态的设置操作期间施加的设置电压和设置电流具有与在所述可变电阻元件的电阻状态从低电阻状态变为高电阻状态的重置操作期间施加的重置电压和重置电流不同的极性、且所述设置电流的绝对值大于所述重置电流的绝对值时，所述第二选择元件仅在具有与所述设置电压相同极性的电压下允许电流流动。
11.一种包括半导体存储单元的电子器件，其中，所述半导体存储单元包括：
多个第一线，其在第一方向上延伸；
多个第二线，其在与所述第一方向相交叉的第二方向上延伸；以及
多个存储器单元，其分别设置在所述第一线和所述第二线之间且布置在所述第一线和所述第二线的相交处；
其中，所述存储器单元中的每个包括：
可变电阻元件，其耦合到且布置在相对应的第二线与第一选择元件和第二选择元件之间；
所述第一选择元件，其耦合到且布置在所述可变电阻元件和相对应的第一线之间，且允许双向电流流过；以及
所述第二选择元件，其耦合到且布置在所述可变电阻元件和所述相对应的第一线 之间，且允许单向电流流过，
其中，当在所述可变电阻元件的电阻状态从高电阻状态变为低电阻状态的设置操作期间施加的设置电压和设置电流具有与在所述可变电阻元件的电阻状态从低电阻状态变为高电阻状态的重置操作期间施加的重置电压和重置电流不同的极性、且所述重置电流的绝对值大于所述设置电流的绝对值时，所述第二选择元件仅在具有与所述重置电压相同极性的电压下允许电流流动。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160227474A1 (en) * 2015-02-03 2016-08-04 Vizio Inc Multi-device network setup
KR102490305B1 (ko) * 2016-01-19 2023-01-20 에스케이하이닉스 주식회사 전자 장치
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
CN106681058B (zh) * 2016-12-28 2020-01-14 深圳市华星光电技术有限公司 光配向设备
FR3117258B1 (fr) * 2020-12-07 2023-12-22 Commissariat Energie Atomique Dispositif selecteur, dispositif memoire de type resistif et procede de fabrication associe

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1801392A (zh) * 2004-11-10 2006-07-12 株式会社东芝 半导体存储元件及半导体存储器件
CN101740601A (zh) * 2008-11-10 2010-06-16 海力士半导体有限公司 电阻式存储器件及其制造方法
CN102194524A (zh) * 2010-03-17 2011-09-21 夏普株式会社 非易失性半导体存储装置
CN103378290A (zh) * 2012-04-26 2013-10-30 爱思开海力士有限公司 可变电阻存储器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397689B2 (en) * 2006-08-09 2008-07-08 Micron Technology, Inc. Resistive memory device
KR20110070538A (ko) 2009-12-18 2011-06-24 주식회사 하이닉스반도체 저항성 메모리 소자
US8693233B2 (en) * 2010-06-18 2014-04-08 Sandisk 3D Llc Re-writable resistance-switching memory with balanced series stack
US9159418B1 (en) * 2010-11-24 2015-10-13 Lockheed Martin Corporation High density stacked CNT memory cube arrays with memory selectors
KR20120059195A (ko) 2010-11-30 2012-06-08 한양대학교 산학협력단 자체 선택 특성을 가지는 3층 저항변화 메모리
TWI473262B (zh) * 2012-10-03 2015-02-11 Powerchip Technology Corp 電阻式記憶體結構及其製作方法
US9195406B2 (en) * 2013-06-28 2015-11-24 Micron Technology, Inc. Operation management in a memory device
US9324423B2 (en) * 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1801392A (zh) * 2004-11-10 2006-07-12 株式会社东芝 半导体存储元件及半导体存储器件
CN101740601A (zh) * 2008-11-10 2010-06-16 海力士半导体有限公司 电阻式存储器件及其制造方法
CN102194524A (zh) * 2010-03-17 2011-09-21 夏普株式会社 非易失性半导体存储装置
CN103378290A (zh) * 2012-04-26 2013-10-30 爱思开海力士有限公司 可变电阻存储器件及其制造方法

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