CN109728159A - 包括线形选择互连的半导体存储器件及包括其的电子系统 - Google Patents

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Abstract

提供了半导体存储器件和具有该半导体存储器件的电子系统。该半导体存储器件之一可以包括：在第一水平方向上平行延伸的多个第一导电互连；设置在第一导电互连上的多个选择互连，所述选择互连在第一水平方向上平行延伸；在垂直于第一水平方向的第二水平方向上平行延伸的多个第二导电互连；以及分别设置在第一导电互连与第二导电互连之间的互连区域中的多个存储单元叠层。每个存储单元叠层可以包括可变电阻元件。

Description

包括线形选择互连的半导体存储器件及包括其的电子系统
相关申请的交叉引用
本申请要求于2017年10月30日提交的韩国申请号10-2017-0142534的优先权，该申请通过引用整体并入本文。
技术领域
本公开的实施例涉及包括线形选择互连的半导体存储器件，制造包括线形选择互连的半导体存储器件的方法，以及包括包含线形选择互连的半导体存储器件的电子系统。
背景技术
可变电阻存储器件以及其他类型的半导体存储器件各自在低电阻状态和高电阻状态之间切换。例如，可变电阻存储器件可以包括：电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PCRAM)、自旋转移力矩磁随机存取存储器(STT-MRAM)之中的一种和另一种存储器件。
可变电阻半导体存储器件可以具有交叉点布置结构。即，存储器件可以包括垂直布置在水平线组之间的交叉区域中的存储单元阵列。由于与DRAM(动态随机存取存储器)相比，具有交叉点布置结构的存储器件相对简单，并且具有非易失性特性，因此它们作为下一代半导体存储器件正受到关注。
发明内容
本公开的实施例提供了包括线形选择互连的半导体存储器件。
本公开的实施例提供了制造包括线形选择互连的半导体存储器件的方法。
本公开的实施例提供了电子系统，所述电子系统包括包含线形选择互连的半导体存储器件。
根据本公开的一个实施例，一种电子系统可以包括半导体存储器件。所述半导体存储器件可以包括：多个第一导电互连，所述多个第一导电互连在第一水平方向上平行延伸；多个选择互连，所述多个选择互连设置在所述第一导电互连上，并且所述选择互连在所述第一水平方向上平行延伸；多个第二导电互连，所述第二导电互连在垂直于所述第一水平方向的第二水平方向上平行延伸；以及多个存储单元叠层，所述多个存储单元叠层分别设置在所述第一导电互连与所述第二导电互连之间的互连区域中。所述存储单元叠层中的每个可以包括可变电阻元件。
根据本公开的一个实施例，一种电子系统可以包括半导体存储器件。所述半导体存储器件可以包括：第一导电互连，其在第一水平方向上平行延伸；选择互连，其在垂直于所述第一水平方向的第二水平方向上平行延伸；第二导电互连，其设置在所述选择互连上，所述第二导电互连在所述第二水平方向上平行延伸；以及存储单元叠层，其分别设置在所述第一导电互连与所述选择互连之间的交叉区域中。所述存储单元叠层中的每个可以包括可变电阻元件。
根据本公开的一个实施例，一种半导体存储器件可以包括：第一导电互连，其在第一水平方向上平行延伸；第二导电互连，其在垂直于所述第一水平方向的第二水平方向上平行延伸；存储单元叠层，其分别设置在所述第一导电互连与所述第二导电互连之间的交叉区域中；以及选择互连，其设置在所述第一导电互连与所述存储单元叠层之间。所述选择互连与所述第一导电互连接触并且在所述第一水平方向上平行延伸。
附图说明
图1是示意性地示出根据本公开的一个实施例的半导体存储器件的电路图。
图2A至图2D是示意性地示出根据本公开的实施例的半导体存储器件的三维透视图。
图3A和图3B是根据本公开的一个实施例的图2A中所示的半导体存储器件的截面图。
图4A和图4B是根据本公开的一个实施例的图2B中所示的半导体存储器件的截面图。
图5A和图5B是根据本公开的一个实施例的图2C中所示的半导体存储器件的截面图。
图6A和图6B是根据本公开的一个实施例的图2D中所示的半导体存储器件的截面图。
图7A和图7B至图10A和图10B是示出根据本公开的一个实施例的形成图2A中所示的半导体存储器件的方法的截面图。
图11A和图11B至图14A和图14B是示出根据本公开的一个实施例的形成图2B中所示的半导体存储器件的方法的截面图。
图15A和图15B至图20A和图20B是示出根据本公开的一个实施例的形成图2C中所示的半导体存储器件的方法的截面图。
图21A和图21B至图26A和图26B是示出根据本公开的一个实施例的形成图2D中所示的半导体存储器件的方法的截面图。
图27至图31是电子系统，每个电子系统包括根据本公开实施例的一个或更多个半导体存储器件。
具体实施方式
以下将参考附图更详细地描述各种实施例。然而，本公开的实施例可以是不同的形式，并且不应该被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是充分和完整的，并且将本公开的范围完全传达给本领域技术人员。
本说明书中使用的术语仅用于描述示例性实施例，并不限制本公开的实施例。除非另有相反的说明，否则单数形式的术语可以包括复数形式。本说明书中使用的“包含”和“包含有”的含义指定组件、步骤、操作和/或元件，但不排除其他组件、步骤、操作和/或元件。
贯穿整个说明书，相同的附图标记表示相同的元件。因此，尽管在相应的附图中没有提及或描述相同或相似的附图标记，但是可以参考其他附图来描述这些附图标记。此外，尽管元件不由附图标记表示，但是可以参考其他附图来描述这些元件。
图1是示意性地示出根据本公开的一个实施例的半导体存储器件100的电路图。半导体存储器件100可以具有交叉点阵列结构。交叉点阵列结构也可以称为交叉点布置结构。
参考图1，根据本公开的一个实施例的半导体存储器件100可以包括多个字线WL、多个位线BL和多个存储单元MC。字线WL可以在第一方向(即，行方向)上延伸，并且可以彼此平行。位线BL可以在垂直于第一方向的第二方向(即，列方向)上延伸，并且可以彼此平行。存储单元MC可以设置在字线WL与位线BL之间。例如，存储单元MC可以沿着与第一方向和第二方向垂直的方向设置在字线WL和位线BL相交的区域中。存储单元MC可以电连接在字线WL与位线BL之间。存储单元MC可以各自包括可变电阻元件。在另一个实施例中，字线WL可以在第二方向(即，列方向)上延伸，并且位线BL可以在第一方向(即，行方向)上延伸。
图2A至图2D是示意性地示出根据本公开的实施例的半导体存储器件100A至100D的三维透视图。
参考图2A，根据本公开的一个实施例的半导体存储器件100A可以包括多个下导电互连20、设置在下导电互连20上的多个选择互连40、多个上导电互连90以及多个存储单元叠层MC。下导电互连20和选择互连40可以各自在第一水平方向上延伸。上导电互连90可以各自在垂直于第一水平方向的第二水平方向上延伸。多个存储单元叠层MC可以设置在下导电互连20与上导电互连90之间的交叉区域中。如图2A所示，多个存储单元叠层MC可以设置在选择互连40与上导电互连90之间。
进一步参考图1，下导电互连20可以是图1的字线WL，并且上导电互连90可以是图1的位线BL。或者，在本公开的另一个实施例中，下导电互连20可以是位线BL，并且上导电互连90可以是字线WL。下导电互连20和上导电互连90可以包括一种或更多种导电材料，诸如金属、金属氮化物、金属合金、金属化合物或其组合。
选择互连40可以直接层叠在下导电互连20上。与下导电互连20类似，选择互连40可以具有在第一水平方向上延伸的线形。下导电互连20和选择互连40可以垂直地重叠，使得选择互连40的侧壁和下导电互连20的侧壁彼此垂直地对准。选择互连40可以包括：双向阈值开关(OTS)材料层；金属-绝缘体转变(MIT)材料层，包括MIT材料，诸如二氧化钒(VO2)和氧化铌(NbO2)中的任何一种；混合离子电子传导(MIEC)材料层；金属-绝缘体-金属(MIM)层叠层；金属氧化物层，包括金属氧化物材料，诸如氧化铪(HfOx)；金属掺杂氧化硅层；硫族化物材料层；相变材料层，包括相变材料，诸如GST(GeSbTe)；开关材料层，包括开关结构，诸如二极管；或其组合。
多个存储单元叠层MC可以具有柱形状或介电层插塞(via plug)形状。多个存储单元叠层MC可以具有取决于用于制造存储单元叠层MC的制造方法的圆柱形状、方柱形状和各种其他几何形状中的任何一种。存储单元叠层MC可以包括可变电阻元件。
参考图2B，根据本公开的一个实施例的半导体存储器件100B包括多个下导电互连20、多个选择互连40、设置在多个选择互连40上的多个上导电互连90以及多个存储单元叠层MC。多个下导电互连20可以各自在第一水平方向上延伸。多个选择互连40和上导电互连90可以各自在垂直于第一水平方向的第二水平方向上延伸。多个存储单元叠层MC可以设置在下导电互连20与选择互连40之间的互连区域中。如图2B中所示，多个存储单元叠层MC可以设置在下导电互连20与选择互连40之间。
进一步参考图1，下导电互连20可以是图1的字线WL，并且上导电互连90可以是图1的位线BL。或者，在本公开的另一个实施例中，下导电互连20可以是图1的位线BL，而上导电互连90可以是图1中的字线WL。
选择互连40可以设置在存储单元叠层MC与上导电互连90之间。与上导电互连90类似，选择互连40可以具有在第二水平方向上延伸的线形。具体地，选择互连40和上导电互连90可以垂直地重叠，使得选择互连40的侧壁和上导电互连90的侧壁可以彼此垂直地对准。例如，上导电互连90可以直接层叠在选择互连40上，并且可以在与选择互连40相同的方向上共同延伸。
参考图2C，根据本公开的一个实施例的半导体存储器件100C可以类似于图2A中所示的半导体存储器件100A，并且还包括多个下阻挡互连30，多个下阻挡互连30分别位于下导电互连20与选择互连40之间。与下导电互连20和/或选择互连40类似，下阻挡互连30可以具有在第一水平方向上延伸的线形。另外，下导电互连20的侧壁、下阻挡互连30的侧壁和选择互连40的侧壁可以彼此垂直地对准。下阻挡互连30可以包括：金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物，诸如氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的任何一种；含碳(C)导体；另一种导电材料；或其组合。
参考图2D，根据本公开的一个实施例的半导体存储器件100D可以具有与图2B中所示的半导体存储器件100B类似的结构，并且还包括在选择互连40与上导电互连90之间的多个上阻挡互连80。与上导电互连90和/或选择互连40类似，上阻挡互连80可以具有在第二水平方向上延伸的线形。另外，上导电互连90的侧壁、上阻挡互连80的侧壁和选择互连40的侧壁可以彼此垂直地对准。上阻挡互连80可以包括：金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物，诸如氮化钨(WN)；氮化钛(TiN)和氮化钽(TaN)中的任何一种；含碳(C)导体；另一种导电材料；或其组合。
图3A和图3B是根据本公开的一个实施例的图2A中所示的半导体存储器件100A的截面图。半导体存储器件100A的截面图沿图2A的线I-I'和II-II'截取。
参考图3A和图3B，根据本公开的一个实施例的半导体存储器件100A可以包括：层叠在下层10上的下导电互连20；设置在下导电互连20上的选择互连40；设置在选择互连40上的存储单元叠层MC；和设置在存储单元叠层MC上的上导电互连90。
下层10可以包括半导体衬底，诸如硅晶片。下层10可以包括包含绝缘材料的绝缘层，所述绝缘材料诸如氧化硅、氮化硅或其组合。
下导电互连20可以具有在第一水平方向上延伸的线形。进一步参考图1，下导电互连20可以是图1的字线WL。在本公开的另一个实施例中，下导电互连20可以是图1的位线BL。下导电互连20可以包括导电材料，诸如金属、金属合金、金属化合物或其组合。
选择互连40可以设置在下导电互连20上，使得选择互连40和下导电互连20垂直重叠并彼此对准。与下导电互连20类似，选择互连40可以具有在第一水平方向上延伸的线形。例如，选择互连40的侧壁和下导电互连20的侧壁可以彼此垂直地对准。选择互连40可以各自包括：双向阈值开关(OTS)材料层；金属-绝缘体转变(MIT)材料层，包括MIT材料，诸如二氧化钒(VO2)或氧化铌(NbO2)；混合离子电子传导(MIEC)材料层；金属-绝缘体-金属(MIM)层叠层；金属氧化物层，包括金属氧化物材料，诸如氧化铪(HfOx)；金属掺杂氧化硅层；硫族化物材料层；相变材料层，包括相变材料，诸如GST(GeSbTe)；开关材料层，包括开关结构，诸如二极管；或其组合。
存储单元叠层MC可以设置在选择互连40与上导电互连90之间的交叉区域中。存储单元叠层MC可以具有方柱形状、圆柱形状或任何各种其他几何形状。存储单元叠层MC可以分别包括中间电极50、可变电阻元件60和上电极70。
中间电极50可以分别设置在选择互连40与可变电阻元件60之间。中间电极50可以分别包括用于阻挡在选择互连40与可变电阻元件60之间的原子扩散的扩散阻挡层。例如，每个中间电极50可以包括：金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物，诸如氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的任何一种；含碳(C)导体；另一种导电材料；或其组合。
可变电阻元件60可以包括：包含过渡金属氧化物的一种或更多种材料；相变材料，诸如GST(GeSbTe)；磁阻材料，诸如Co、Fe和Ni中的任何一种；另一种可变电阻材料；或其组合。因此，半导体存储器件100A可以是电阻RAM(ReRAM)、相变RAM(PcRAM)、磁阻RAM(MRAM)或其他类型的可变电阻存储器件。
上电极70可以设置在可变电阻元件60与上导电互连90之间。上电极70可以包括用于阻挡可变电阻元件60与上导电互连90之间的原子扩散的扩散阻挡层。例如，上电极70可以包括：金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物，诸如氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的任何一种；含碳(C)导体；另一种导电材料；或其组合。
层间绝缘层ILD可以填充下导电互连20之间的间隙、选择互连40之间的间隙、存储单元叠层MC之间的间隙以及上导电互连90之间的间隙。层间绝缘层ILD可以包括硅氧化物、氮化硅、硅、碳(C)、氢(H)或其组合。在本公开的另一个实施例中，气隙可以存在于存储单元叠层MC之间而不是层间绝缘层ILD之间。
上导电互连90可以在垂直于第一水平方向的第二水平方向上延伸。进一步参考图1，上导电互连90可以是图1的位线BL。在另一个实施例中，上导电互连90可以是图1的字线WL。上导电互连90可以包括导体，诸如金属、金属合金、金属化合物或其组合。
图4A和图4B是根据本公开的一个实施例的图2B中所示的半导体存储器件100B的截面图。半导体存储器件100B的截面图沿图2B中的线III-III'和IV-IV'截取。
参考图4A和图4B，根据本公开的实施例的半导体存储器件100B包括：层叠在下层10上的下导电互连20；设置在下导电互连20上的存储单元叠层MC；设置在存储单元叠层MC上的选择互连40；以及设置在选择互连40上的上导电互连90。与图3A和图3B中所示的半导体存储器件100A相比，半导体存储器件100B的存储单元叠层MC可以直接层叠在下导电互连20上，并且选择互连40可以设置在存储单元叠层MC与上导电互连90之间。
图5A和图5B是根据本公开的一个实施例的图2C中所示的半导体存储器件100C的截面图。半导体存储器件100C的截面图沿图2C中的线V-V'和VI-VI'截取。
参考图5A和图5B，根据本公开的实施例的半导体存储器件100C可以包括：设置在下层10上的下导电互连20；设置在下导电互连20上的下阻挡互连30；设置在下阻挡互连30上的选择互连40；设置在选择互连40上的存储单元叠层MC；以及设置在存储单元叠层MC上的上导电互连90。具体地，与图3A和图3B中所示的半导体存储器件100A相比，半导体存储器件100C的下阻挡互连30可以设置在下导电互连20与选择互连40之间。下阻挡互连30可以包括用于阻挡下导电互连20与选择互连40之间的原子扩散的扩散阻挡层。例如，下阻挡互连30可以包括：金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物，诸如氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的任何一种；含碳(C)导体；另一种导电材料；或其组合。
图6A和图6B是根据本公开的一个实施例的图2D中所示的半导体存储器件100D的截面图。半导体存储器件100D的截面图沿图2D中的线VII-VII'和VIII-VIII'截取。
参考图6A和图6B，根据本公开的实施例的半导体存储器件100D可以包括：设置在下层10上的下导电互连20；设置在下导电互连20上的存储单元叠层MC；设置在存储单元叠层MC上的选择互连40；设置在选择互连40上的上阻挡互连80；以及设置在上阻挡互连80上的上导电互连90。具体地，与图4A和图4B中所示的半导体存储器件100B相比，半导体存储器件100D的上阻挡互连80可以设置在选择互连40与上导电互连90之间。上阻挡互连80可以包括用于阻挡上导电互连90与选择互连40之间的原子扩散的扩散阻挡层。例如，上阻挡互连80可以包括：金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物，诸如氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的任何一种；含碳(C)导体；另一种导电材料；或其组合。
图7A和图7B至图10A和图10B是示出根据本公开的一个实施例的形成图2A中所示的半导体存储器件100A的方法的截面图。例如，图7A和图7B至图10A和图10B是沿图2A中的线I-I'和II-II'截取的截面图。
参考图7A和图7B，根据本公开的实施例的形成半导体存储器件100A的方法可以包括：在下层10上顺序地形成下导电互连材料层20a、选择互连材料层40a、中间电极材料层50a、可变电阻材料层60a和上电极材料层70a，以及在上电极材料层70a上形成第一掩模图案M1。
下层10可以包括半导体衬底，并且还可以包括设置在半导体衬底上的绝缘材料层。
形成下导电互连材料层20a的步骤可以包括通过执行沉积工艺来在下层10上形成导电层。导电层可以包括导电材料，诸如金属、金属合金、金属化合物、金属硅化物或其组合。
形成选择互连材料层40a的步骤可以包括通过执行沉积工艺来在下导电互连材料层20a上形成选择材料层。选择材料层可以包括：双向阈值开关(OTS)材料层；金属-绝缘体转变(MIT)材料层(MIT)，包括MIT材料，诸如二氧化钒(VO2)、氧化铌(NbO2)或其组合；混合离子电子传导(MIEC)材料层；金属-绝缘体-金属(MIM)层叠层；金属氧化物层，包括金属氧化物材料，诸如氧化铪(HfOx)；金属掺杂氧化硅层；硫族化物材料层；相变材料层，包括相变材料，诸如GST(GeSbTe)；开关材料层，包括开关结构，诸如二极管；或其组合。
形成中间电极材料层50a的步骤可以包括通过执行沉积工艺来在选择互连材料层40a上形成导电层。导电层可以包括导电材料，诸如金属、金属合金、金属化合物、金属硅化物或其组合。中间电极材料层50a可以包括阻挡金属层。
形成可变电阻材料层60a的步骤可以包括通过执行沉积工艺来在中间电极材料层50a上形成包括可变电阻材料的层。可变电阻材料可以包括过渡金属氧化物、相变材料(例如GST)、磁阻材料和另一种可变电阻材料中的一种或更多种。
形成上电极材料层70a的步骤可以包括通过执行沉积工艺来在可变电阻材料层60a上形成导电层。导电层可以包括导电材料，诸如金属、金属合金、金属化合物、金属硅化物或其组合。上电极材料层70a可以包括阻挡金属层。
第一掩模图案M1可以具有在第一水平方向上延伸的线形。形成第一掩模图案M1的步骤可以包括通过执行光刻工艺和/或沉积工艺来形成光刻胶图案和/或硬掩模图案。硬掩模图案可以包括无机材料，诸如氮化硅。在本公开的另一个实施例中，硬掩模图案可以包括多个无机材料层，每个无机材料层包括无机材料图案，诸如硅图案、氧化硅图案、氮化硅图案、氮氧化硅图案、含碳硅图案或其组合。
参考图8A和图8B，该方法可以包括：通过执行使用第一掩模图案M1作为刻蚀掩模的刻蚀工艺来图案化和刻蚀上电极材料层70a、可变电阻材料层60a、中间电极材料层50a、选择互连材料层40a和下导电互连材料层20a。由于刻蚀工艺，下导电互连材料层20a和选择互连材料层40a可以分别形成为下导电互连20和选择互连40，下导电互连20和选择互连40中的每个具有在第一水平方向上延伸的线形。中间电极材料层50a、可变电阻材料层60a和上电极材料层70a可以分别形成为中间电极图案50b、可变电阻图案60b和上电极图案70b，中间电极图案50b、可变电阻图案60b和上电极图案70b中的每个都具有线形。
此外，该方法还可以包括：去除第一掩模图案M1，以及在下导电互连20、选择互连40、中间电极图案50b、可变电阻图案60b和上电极图案70b之间形成层间绝缘层ILD。层间绝缘层ILD可以包括绝缘材料，诸如氧化硅、氮化硅、硅、包括碳(C)和/或氢(H)的氧化硅化合物或其组合。在本公开的另一个实施例中，气隙可以存在于存储单元叠层MC之间。在本公开的另一个实施例中，在形成层间绝缘层ILD之后，可以对层间绝缘层ILD执行CMP(化学机械抛光)工艺，以暴露出上电极图案70b的上表面。
参考图9A和图9B，该方法可以包括：在上电极图案70b和层间绝缘层ILD上形成上导电互连材料层90a，以及在上导电互连材料层90a上形成第二掩模图案M2。形成上导电互连材料层90a的步骤可以包括通过执行沉积工艺来在上电极图案70b和层间绝缘层ILD上形成导电层。导电层可包括金属、金属合金、金属化合物、金属硅化物或其组合。第二掩模图案M2可以具有在第二水平方向上延伸的线形。形成第二掩模图案M2的步骤可以包括通过执行光刻工艺和/或沉积工艺来形成光刻胶图案和/或硬掩模图案。
参考图10A和图10B，该方法可以包括通过执行使用第二掩模图案M2作为刻蚀掩模的刻蚀工艺来图案化上导电互连材料层90a、上电极图案70b、可变电阻图案60b和中间电极图案50b。由于刻蚀工艺，上电极图案70b、可变电阻图案60b和中间电极图案50b可以分别形成为上电极70、可变电阻元件60和中间电极50。因此，可以形成包括上电极70、可变电阻元件60和中间电极50的柱状存储单元叠层MC。该方法还可以包括去除第二掩模图案M2。随后，参考图3A和图3B，该方法可以包括用层间绝缘层ILD在第一水平方向上填充上导电互连90之间的间隙和柱状存储单元叠层MC之间的间隙。此外，该方法可以包括用一个或更多个附加结构(未示出)来覆盖上导电互连90的上表面。
图11A和图11B至图14A和图14B是示出根据本公开的一个实施例的形成图2B中所示的半导体存储器件100B的方法的截面图。例如，图11A和图11B至图14A和图14B是沿图2B的线III-III'和IV-IV'截取的截面图。
参考图11A和图11B，根据本公开的一个实施例的形成半导体存储器件100B的方法包括：在下层10上顺序地形成下导电互连材料层20a、中间电极材料层50a、可变电阻材料层60a和上电极材料层70a，以及在上电极材料层70a上形成第一掩模图案M1。第一掩模图案M1可以具有在第一水平方向上延伸的线形。
参考图12A和图12B，该方法可以包括通过执行使用第一掩模图案M1作为刻蚀掩模的刻蚀工艺来图案化上电极材料层70a、可变电阻材料层60a、中间电极材料层50a和下导电互连材料层20a。由于刻蚀工艺，下导电互连材料层20a可以形成为具有在第一水平方向上延伸的线形的下导电互连20。刻蚀工艺还可以将中间电极材料层50a、可变电阻材料层60a和上电极材料层70a分别形成为均具有线形的中间电极图案50b、可变电阻图案60b和上电极图案70b。该方法还可以包括去除第一掩模图案M1，以及在下导电互连20、中间电极图案50b、可变电阻图案60b和上电极图案70b之间形成层间绝缘层ILD。
参考图13A和图13B，该方法可以包括：在上电极图案70b和层间绝缘层ILD上形成选择互连材料层40a和上导电互连材料层90a，以及在上导电互连材料层90a上形成第二掩模图案M2。第二掩模图案M2可以具有在第二水平方向上延伸的线形。
参考图14A和图14B，该方法可以包括通过执行使用第二掩模图案M2作为刻蚀掩模的刻蚀工艺来图案化上导电互连材料层90a、选择互连材料层40a、上电极图案70b、可变电阻图案60b和中间电极图案50b。由于该刻蚀工艺，上电极图案70b、可变电阻图案60b和中间电极图案50b可以形成为柱状存储单元叠层MC，柱状存储单元叠层MC包括上电极70、可变电阻元件60和中间电极50。由于该刻蚀工艺，上导电互连材料层90a和选择互连材料层40a可以分别形成为上导电互连90和选择互连40。该方法还可以包括去除第二掩模图案M2。随后，参考图4A和图4B，该方法可以包括在第一水平方向上在柱状存储单元叠层MC、选择互连40和上导电互连90之间形成层间绝缘层ILD。该方法还可以包括用一个或更多个附加结构(未示出)来覆盖上导电互连90的上表面。
图15A和图15B至图20A和图20B是示出根据本公开的一个实施例的形成图2C中所示的半导体存储器件100C的方法的截面图。例如，图15A和图15B至图20A和图20B是沿图2C中的线V-V'和VI-VI'截取的截面图。
参考图15A和图15B，根据本公开的一个实施例的形成半导体存储器件100C的方法可以包括：在下层10上形成下导电互连材料层20a、下阻挡材料层30a和选择互连材料层40a，以及在选择互连材料层40a上形成第一掩模图案M1。第一掩模图案M1可以具有在第一水平方向上延伸的线形。
可以通过执行沉积工艺来形成下阻挡材料层30a。下阻挡材料层30a可以包括：金属层，其包括一种或更多种金属，诸如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)中的任何一种；金属化合物层，包括金属化合物，诸如氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的任何一种；导电材料层，包括一种或更多种含碳(C)材料；另一种导电材料层；或其组合。
参考图16A图和16B，该方法可以包括通过执行使用第一掩模图案M1作为刻蚀掩模的刻蚀工艺来图案化选择互连材料层40a、下阻挡材料层30a和下导电互连材料层20a。由于该刻蚀工艺，下导电互连材料层20a、下阻挡材料层30a和选择互连材料层40a可以分别形成为可以均具有在第一水平方向上延伸的线形的下导电互连20、下阻挡互连30和选择互连40。该方法还可以包括：去除第一掩模图案M1，以及在下导电互连20、下阻挡互连30和选择互连40之间形成层间绝缘层ILD。
参考图17A和图17B，该方法可以包括：在选择互连40和层间绝缘层ILD上形成中间电极材料层50a、可变电阻材料层60a和上电极材料层70a，以及在上电极材料层70a上形成第二掩模图案M2。第二掩模图案M2可以具有格状岛布置(lattice-shapedislandarrangement)。例如，第二掩模图案M2可以包括覆盖上电极材料层70a的部分的岛型子图案阵列。岛型子图案阵列可以布置成水平延伸穿过上电极材料层70a的上表面的行和列。
参考图18A和图18B，该方法可以包括通过执行使用第二掩模图案M2作为刻蚀掩模的刻蚀工艺来图案化上电极材料层70a、可变电阻材料层60a和中间电极材料层50a。由于该刻蚀工艺，上电极材料层70a、可变电阻材料层60a和中间电极材料层50a可以分别形成为上电极70、可变电阻元件60和中间电极50。因此，可以形成包括上电极70、可变电阻元件60和中间电极50的柱状存储单元叠层MC。柱状存储单元叠层MC可以在与第一水平方向和第二水平方向垂直的垂直方向上与选择互连40对准。该方法还可以包括去除第二掩模图案M2。随后，该方法还可以包括用层间绝缘层ILD在第一水平方向和第二水平方向上填充柱状存储单元叠层MC之间的间隙。
参考图19A和图19B，该方法可以包括：在存储单元叠层MC的上电极70上和层间绝缘层ILD上形成上导电互连材料层90a，以及在上导电互连材料层90a上形成第三掩模图案M3。第三掩模图案M3可以具有在第二水平方向上延伸的线形。
参考图20A和图20B，该方法可以包括通过执行使用第三掩模图案M3作为刻蚀掩模的刻蚀工艺来图案化上导电互连材料层90a。由于该刻蚀工艺，上导电互连材料层90a可以形成为上导电互连90。上导电互连90可以在垂直方向上与存储单元叠层MC对准。该方法还可以包括去除第三掩模图案M3。随后，参考图5A和图5B，该方法还可以包括用层间电介质ILD填充上导电互连90之间的间隙。该方法还可以包括用一个或更多个附加结构(未示出)来覆盖上导电互连90的上表面。
图21A和图21B至图26A和图26B是示出根据本公开的一个实施例的形成图2D中所示的半导体存储器件100D的方法的截面图。例如，图21A和图21B至图26A和图26B是沿是图2D中的线VII-VII'和VIII-VIII'截取的截面图。
参考图21A和图21B，根据本公开的一个实施例的形成半导体存储器件100D的方法可以包括：在下层10上顺序地形成下导电互连材料层20a，以及在下导电互连材料层20a上形成第一掩模图案M1。第一掩模图案M1可以具有在第一水平方向上延伸的线形。
参考图22A和图22B，该方法可以包括通过执行使用第一掩模图案M1作为刻蚀掩模的刻蚀工艺来图案化下导电互连材料层20a。由于该刻蚀工艺，下导电互连材料层20a可以形成为下导电互连20。该方法还可以包括用层间绝缘层ILD填充下导电互连20之间的间隙。
参考图23A和图23B，该方法可以包括：在下导电互连20和层间绝缘层ILD上形成中间电极材料层50a、可变电阻材料层60a和上电极材料层70a，以及在上电极材料层70a上形成第二掩模图案M2。第二掩模图案M2可以具有格状岛布置。例如，第二掩模图案M2可以包括覆盖上电极材料层70a的部分的岛型子图案阵列。岛型子图案阵列可以布置成水平延伸穿过上电极材料层70a的上表面的行和列。
参考图24A和图24B，该方法可以包括通过执行使用第二掩模图案M2作为刻蚀掩模的刻蚀工艺来图案化上电极材料层70a、可变电阻材料层60a和中间电极材料层50a。由于该刻蚀工艺，上电极材料层70a、可变电阻材料层60a和中间电极材料层50a可以分别形成为上电极70、可变电阻元件60和中间电极50。因此，可以形成包括上电极70、可变电阻元件60和中间电极50的存储单元叠层MC。该方法还可以包括在存储单元叠层MC之间形成绝缘层。绝缘层可以包括与层间绝缘层ILD相同的材料，并且可以因此是层间绝缘层ILD的一部分。因此，如图24A和图24B所示，层间绝缘层ILD填充下导电互连20之间的间隙以及存储单元叠层MC之间的间隙。
参考图25A和图25B，该方法可以包括：在存储单元叠层MC的上电极70和层间绝缘层ILD上形成选择互连材料层40a、上阻挡材料层80a和上导电互连材料层90a，以及在上导电互连材料层90a上形成第三掩模图案M3。第三掩模图案M3可以具有在第二水平方向上延伸的线形。
参考图26A和图26B，该方法可以包括：通过执行使用第三掩模图案M3作为刻蚀掩模的刻蚀工艺来图案化上导电互连材料层90a、上阻挡材料层80a和选择互连材料层40a。由于该刻蚀工艺，上导电互连材料层90a、上阻挡材料层80a和选择互连材料层40a可以分别形成为上导电互连90、上阻挡互连80和选择互连40。该方法还可以包括去除第三掩模图案M3。随后，参考图6A和图6B，该方法还可以用绝缘材料填充上导电互连90之间的间隙、上阻挡互连80之间的间隙以及选择互连40之间的间隙。绝缘材料可以包括与层间绝缘层ILD相同的材料，并且可以因此是层间绝缘层ILD的一部分。因此，如图26A和图26B所示，层间绝缘层ILD填充上导电互连90之间的间隙、上阻挡互连80之间的间隙和选择互连40之间的间隙。
根据本公开的实施例的半导体存储器件100A-100D可以用在各种电子系统中。图27至图31是包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个的电子系统。
图27是示意性地示出包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个的微处理器的框图。参考图27，根据本公开的一个实施例的微处理器1000可以执行用于控制和调整以下一系列过程的任务：从各种外部设备接收数据，处理数据以及将处理结果输出到外部设备。微处理器1000可以包括存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)或应用处理器(AP)的各种数据处理单元中的任何一种。
存储单元1010是将数据储存在微处理器1000中的部件，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。存储单元1010可以包括各种寄存器。存储单元1010可以执行临时储存以下内容的功能：用于要由运算单元1020执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址。存储单元1010可以包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括一个或更多个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、从运算单元1020以及从微处理器1000的外部设备接收信号。控制单元1030还可以执行提取、解码命令，控制微处理器1000的信号的输入和输出，并执行由程序表示的处理。
根据本公开的一个实施例，微处理器1000还可以包括高速缓冲存储单元1040，高速缓冲存储单元1040可以临时储存要从除存储单元1010之外的外部设备输入的数据，或者要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050来与存储单元1010、运算单元1020和控制单元1030交换数据。
图28是示意性地示出包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个的处理器的框图。参考图28，根据本公开的一个实施例的处理器1100可以通过包括除微处理器的功能之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调整以下一系列过程的任务：从各种外部设备接收数据、处理该数据并将处理结果输出到外部设备。处理器1100可以包括：核心单元1110，其用作微处理器；高速缓冲存储单元1120，其临时储存数据；以及总线接口1130，其用于在内部设备与外部设备之间传送数据。处理器1100可以包括各种片上系统(SoC)(诸如多核处理器)、图形处理单元(GPU)和应用处理器(AP)中的任何一种。
核心单元1110可以是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器，浮点寄存器等。存储单元1111可以包括各种寄存器。存储单元1111可以执行临时储存以下内容的功能：用于要由运算单元1112执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址。运算单元1112是在处理器1100中执行运算的部件。运算单元1112可以根据控制单元1113对命令进行解码的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括一个或更多个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、从运算单元1112以及从处理器1100的外部设备接收信号。控制单元1113还可以执行提取、解码命令，控制处理器1100的信号的输入和输出，以及执行由程序代表的处理。
高速缓冲存储单元1120是临时储存数据以补偿在以高速运行的核心单元1110与以低速运行的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括主存储部1121、次存储部1122和第三级存储部1123。通常，高速缓冲存储单元1120包括主存储部1121和次存储部1122，并且可以在需要高储存容量的情况下包括第三级存储部1123。根据场合需要，高速缓冲存储单元1120可以包括更多数量的存储部。也就是说，包括在高速缓冲存储单元1120中的存储部的数量可以根据设计目标来改变。主存储部1121、次存储部1122和第三级存储部1123储存和传播数据的速度可以相同或不同。在各个存储部1121、1122和1123的速度不同的情况下，主存储部1121的速度可以是最高的。高速缓冲存储单元1120的主存储部1121、次存储部1122和第三级存储部1123中的一个或更多个存储部可以包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个。
尽管图28中示出了所有的主存储部1121、次存储部1122和第三级存储部1123都配置在高速缓冲存储单元1120的内部，但应注意，高速缓冲存储单元1120的所有主存储部1121、次存储部1122和第三级存储部1123都可以配置在核心单元1110外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。或者，应注意，高速缓冲存储单元1120的主存储部1121可以设置在核心单元1110的内部，并且次存储部1122和第三级存储部1123可以配置在核心单元1110的外部，以加强补偿数据处理速度的差异的功能。在本公开的另一个实施例中，主存储部1121和次存储部1122可以设置在核心单元1110的内部，并且第三级存储部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并且允许有效地传输数据的部件。
根据本公开的一个实施例的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以通过总线接口1130直接连接或连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式配置。当处理器1100包括多个核心单元1110时，高速缓冲存储单元1120的主存储部1121可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，并且次存储部1122和第三级存储部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。主存储部1121的处理速度可以大于次存储部1122和第三级存储部1123的处理速度。在本公开的另一个实施例中，主存储部1121和次存储部1122可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，并且第三级存储部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。
根据本公开的一个实施例的处理器1100还可以包括：储存数据的嵌入式存储单元1140；通信模块单元1150，其可以以有线或无线方式向外部设备传输数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。处理器1100还可以包括多个各种模块和设备。在这种情况下，增加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、具有与上述存储器类似功能的存储器等中的任何一种。非易失性存储器可以包括ROM(只读存储器)、NOR闪存存储器、NAND闪存存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取器(STTRAM)、磁随机存取存储器(MRAM)和具有类似功能的存储器中的任何一种。通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块或两者。有线网络模块可以包括：诸如通过传输线发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)组件等。无线网络模块可以包括：诸如在没有传输线的情况下发送和接收数据的各种设备的红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、普适传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1160管理和处理根据不同通信标准在处理器1100与外部存储设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图像、语音和其他形式输入的数据，并且可以将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图29是示意性地示出包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个的电子系统1200的框图。
参考图29，作为用于处理数据的设备的电子系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。电子系统1200可以包括处理器1210、主存储设备1220、辅助存储设备1230、接口设备1240等。电子系统1200可以是使用处理器操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以对输入的命令进行解码并处理用于在系统1200中储存的数据的操作、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储设备1220是可以在执行程序时临时储存、调用和执行来自辅助存储设备1230的程序代码或数据的储存器，并且即使在电源被切断时也可以保存存储的内容。主存储设备1220可以包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个。由此，可以改善主存储设备1220的操作特性。结果，可以改善系统1200的操作特性。
主存储设备1220还可以包括易失性存储器类型(当电源被切断时其中所有内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。或者，主存储设备1220可以不包括根据本公开的实施例的半导体存储器件100A-100D，但是可以包括易失性存储器类型(在电源被切断时其中所有内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储设备1230是用于储存程序代码或数据的存储设备。虽然辅助存储设备1230的速度比主存储设备1220的速度慢，但是辅助存储设备1230可以存储更大量的数据。辅助存储设备1230还可以包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个。由此，可以改善辅助存储设备1230。因此，可以改善系统1200的操作特性。
辅助存储设备1230还可以包括数据存储系统(参见图30的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。或者，辅助存储设备1230可以不包括根据本公开的实施例的半导体存储器件100A-100D，但是可以包括数据储存系统(参见图11的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备1240可以在本实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块或两者。有线网络模块可以包括诸如通过传输线发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以使用和/或包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。无线网络可以包括在没有传输线的情况下发送和接收数据的各种设备等。
图30是示意性地示出包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个的数据储存系统的框图。参考图30，数据储存系统1300可以包括：具有非易失性特性、作为用于储存数据的组件的储存设备1310；控制储存设备1310的控制器1320；用于与外部设备连接的接口1330；以及用于临时储存数据的临时储存设备1340。数据储存系统1300可以是：盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用光盘(DVD)、固态盘(SSD)等；和卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
储存设备1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存存储器、NAND闪存存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
控制器1320可以控制储存设备1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，用于执行以下操作：处理通过接口1330从数据储存系统1300外部的外部设备输入的命令等。
接口1330在数据储存系统1300与外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与设备中使用的接口兼容，所述设备诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等；或者接口1330可以与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。
临时储存设备1340可以临时储存数据，用于根据与外部设备、控制器和系统的接口的多样性和高性能来在接口1330与储存设备1310之间有效地传送数据。用于临时储存数据的临时储存设备1340可以包括根据本公开的实施例的半导体设备100A-100D中的一个或更多个。由此，可以改善储存设备1310或临时储存设备1340的操作特性。因此，可以改善数据储存系统1300的操作特性。
图31是示意性地示出包括根据本公开实施例的半导体存储器件100A-100D中的一个或更多个的存储系统1400的框图。参考图31，存储系统1400可以包括：具有非易失性特性、作为用于储存数据的组件的存储器1410；控制存储器1410的存储器控制器1420；用于与外部设备连接的接口1430等。存储系统1400可以是：卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。用于储存数据的存储器1410可以包括根据本公开的实施例的半导体存储器件100A-100D中的一个或更多个。由此，可以改善存储器1410的操作特性。结果，可以改善存储系统1400的操作特性。
此外，根据本实施方式的存储器1410还可以包括ROM(只读存储器)、NOR闪存存储器、NAND闪存存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等，其中每个都具有非易失性特性。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，用于执行处理从存储系统1400外部的外部设备通过接口1430输入的命令的操作。接口1430在存储系统1400与外部设备之间执行命令和数据的交换。接口1430可以与以下设备中使用的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1430可以在与上述设备类似的设备中使用的接口兼容。接口1430可以与具有彼此不同类型的一个或更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能来在接口1430与存储器1410之间有效地传送数据。例如，用于临时储存数据的缓冲存储器1440可以包括根据本公开的实施例的半导体存储器件100A-100D中的至少一个。由此，可以改善缓冲存储器1440的操作特性。结果，可以改善存储系统1400的操作特性。
此外，根据本实施方式的缓冲存储器1440还可以包括以下之中的任何一个：每个都具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及每个都具有非易失性特性的相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等中的任何一个。缓冲存储器1440可以不包括根据本公开的实施例的半导体存储器件100A-100D，但是可以包括：每个都具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及每个都具有非易失性特征的相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
基于本文中公开的半导体存储器件100A-100D的图27至图31中的电子系统的上述示例中的特征可以在各种设备、系统和应用中实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、腕表或其他具有无线通信功能的可穿戴设备等。
虽然本专利文件包含许多细节，但这些细节不应被解释为对任何公开内容或可以要求保护的范围的限制，而是作为特定于特定发明的特定实施例的特征的描述。在本专利文件中在单独的实施例的上下文中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合在多个实施例中实施。此外，尽管特征可以如上描述为以某些组合起作用并且甚至最初如此声明，但是来自所要求保护的组合的一个或更多个特征可以在某些情况下从组合中删除，并且所要求保护的组合可以涉及子组合或子组合的变化。
类似地，虽然在附图中以特定顺序描绘了操作，但是这不应该被理解为要求以所示的特定顺序或按顺序执行这样的操作，或者要求执行所有示出的操作，以实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了几个实施例和示例。可以基于本专利文件中描述和说明的内容来进行其他实施、增强和变化。
根据本公开的实施例，可以减小可以随后通过刻蚀工艺等图案化的存储单元叠层的高度或厚度。即，存储单元叠层可以相对薄、短或两者。因此，可以便于用于形成存储单元叠层的刻蚀工艺。
由于可以减小存储单元叠层的高度，因此也可以减小存储单元叠层的每个侧壁的倾斜对存储单元叠层所占据的区域的影响。即，即使存储单元叠层的侧壁倾斜且不平行于叠层方向，存储单元叠层也具有相对短的高度，因此侧壁的斜率不一定具有显著的宽度，并且由存储单元叠层所占据的区域相对小。因此，可以改善根据本公开的实施例的半导体存储器件的集成度。
根据本公开的实施例，可以减少集中在选择互连上的电压，并且因此可以减轻由电压集中引起的器件的劣化。因此，可以延长产品的寿命。
虽然已经描述了本公开的具体实施例，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种包括半导体存储器件的电子系统，其中，所述半导体存储器件包括：
多个第一导电互连，所述多个第一导电互连在第一水平方向上平行延伸；
多个选择互连，所述多个选择互连设置在所述第一导电互连上，并且所述选择互连在所述第一水平方向上平行延伸；
多个第二导电互连，所述多个第二导电互连在垂直于所述第一水平方向的第二水平方向上平行延伸；以及
多个存储单元叠层，所述多个存储单元叠层分别设置在所述第一导电互连与所述第二导电互连之间的互连区域中，
其中，所述存储单元叠层中的每个包括可变电阻元件。
2.根据权利要求1所述的电子系统，
其中，所述选择互连中的每个包括双向阈值开关OTS材料层、金属-绝缘体转变MIT材料层、混合离子电子传导MIEC材料层、金属-绝缘体-金属MIM层叠层、金属氧化物层、金属掺杂氧化硅层、硫族化物材料层、相变材料层和二极管中的一种。
3.根据权利要求1所述的电子系统，
其中，所述可变电阻元件包括可变电阻材料，所述可变电阻材料包括过渡金属氧化物、相变材料和磁阻材料中的一种或更多种。
4.根据权利要求1所述的电子系统，
其中，所述存储单元叠层中的每个还包括设置在所述可变电阻元件上的上电极，所述上电极与所述第一导电互连中的一个接触。
5.根据权利要求4所述的电子系统，
其中，所述存储单元叠层中的每个还包括设置在所述选择互连中的一个与所述可变电阻元件之间的中间电极。
6.根据权利要求5所述的电子系统，
其中，每个存储单元叠层的所述中间电极与所述选择互连中的一个接触。
7.根据权利要求5所述的电子系统，
其中，每个存储单元叠层的所述上电极和所述中间电极包括导电材料，所述导电材料包括金属、金属化合物和含碳C的导体中的一种或更多种。
8.根据权利要求1所述的电子系统，
其中，所述半导体存储器件还包括分别设置在所述第一导电互连与所述选择互连之间的阻挡互连。
9.根据权利要求8所述的电子系统，
其中，所述阻挡互连包括导电材料，所述导电材料包括金属、金属化合物和含碳C导体中的一种或更多种。
10.根据权利要求1所述的电子系统，还包括微处理器，所述微处理器包括：
控制单元，其被配置为：从所述微处理器外部的外部设备接收包括命令的信号，并执行提取、解码所述命令或者控制所述微处理器的输入或输出；
运算单元，其被配置为基于所述控制单元对所述命令进行解码的结果来执行操作；以及
存储单元，其被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或者用于执行所述操作的数据的地址，
其中，所述半导体存储器件是所述微处理器中的所述存储单元的一部分。
11.根据权利要求1所述的电子系统，还包括处理系统，所述处理系统包括：
处理器，其被配置为：对由所述处理器接收的命令进行解码，并基于对所述命令进行解码的结果来控制对信息的操作；
辅助存储设备，其被配置为储存用于对所述命令进行解码的程序和所述信息；
主存储设备，其被配置为从所述辅助存储设备调用和储存所述程序和所述信息，所述处理器使用所述程序来执行所述操作并使用所述信息来执行所述程序；以及
接口设备，其被配置为在外部设备与所述处理器、所述辅助存储设备和所述主存储设备中的至少一个之间执行通信，
其中，所述半导体存储器件是所述处理系统中的所述辅助存储设备或所述主存储设备的一部分。
12.根据权利要求1所述的电子系统，还包括数据储存系统，所述数据储存系统包括：
储存设备，其被配置为储存数据并且无论电源如何都保存储存的数据；
控制器，其被配置为根据从外部设备输入的命令来控制向所述储存设备输入数据和从所述储存设备输出数据；
临时储存设备，其被配置为临时储存在所述储存设备与所述外部设备之间交换的数据；以及
接口，其被配置为在所述外部设备与所述储存设备、所述控制器和所述临时储存设备中的至少一个之间执行通信，
其中，所述半导体存储器件是所述数据储存系统中的所述储存设备或所述临时储存设备的一部分。
13.一种包括半导体存储器件的电子系统，所述半导体存储器件包括：
第一导电互连，其在第一水平方向上平行延伸；
选择互连，其在垂直于所述第一水平方向的第二水平方向上平行延伸；
第二导电互连，其设置在所述选择互连上，所述第二导电互连在所述第二水平方向上平行延伸；以及
存储单元叠层，其分别设置在所述第一导电互连与所述选择互连之间的交叉区域中，
其中，所述存储单元叠层中的每个包括可变电阻元件。
14.根据权利要求13所述的电子系统，
其中，所述半导体存储器件还包括分别设置在所述选择互连与所述第二导电互连之间的阻挡互连。
15.根据权利要求13所述的电子系统，
其中，所述存储单元叠层中的每个还包括设置在所述可变电阻元件上的上电极；以及
其中，所述存储单元叠层中的每个的所述上电极与所述选择互连中的一个接触。
16.根据权利要求13所述的电子系统，
其中，所述存储单元叠层中的每个还包括中间电极，所述中间电极设置在所述可变电阻元件与所述第一导电互连中的一个之间。
17.一种半导体存储系统，包括：
第一导电互连，其在第一水平方向上平行延伸；
第二导电互连，其在垂直于所述第一水平方向的第二水平方向上平行延伸；
存储单元叠层，其分别设置在所述第一导电互连与所述第二导电互连之间的交叉区域中；以及
选择互连，其设置在所述第一导电互连与所述存储单元叠层之间，
其中，所述选择互连与所述第一导电互连接触并在所述第一水平方向上平行延伸。
18.根据权利要求17所述的半导体存储系统，
其中，所述存储单元叠层中的每个包括可变电阻元件和第一电极，以及
其中，所述存储单元叠层中的每个的所述第一电极与所述选择互连中的一个接触。
19.根据权利要求18所述的半导体存储系统，
其中，所述存储单元叠层中的每个还包括第二电极，以及
其中，所述第二电极与所述第二导电互连中的一个接触。
20.根据权利要求17所述的半导体存储系统，还包括：
阻挡互连，其分别设置在所述选择互连与所述第一导电互连之间。
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