CN105810816B - 包括具有可变电阻特性的存储器单元的电子器件 - Google Patents

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Abstract

一种电子器件包括半导体存储器。所述半导体存储器包括：层叠结构，其包括第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及，选择元件层，其被设置在所述层叠结构的侧壁的至少一部分之上。

Description

包括具有可变电阻特性的存储器单元的电子器件
相关申请的交叉引用
本申请要求于2014年8月19日提交的申请号为10-2014-0107592、发明名称为“电子器件”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文档涉及存储电路或器件以及它们在电子器件或系统中的应用。
背景技术
近来，随着电子器件或装置朝着小型化、低功耗、高性能和多功能性等的方向发展，需要能够在各种电子器件或装置(例如，计算机、便携式通信设备等)中储存信息的电子器件，且已经对这种电子器件进行了研究和开发。这种电子器件包括可以利用根据施加的电压或电流而在不同电阻状态之间切换的特性来储存数据且可以通过各种配置来实现的电子器件，例如：阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)、电熔丝等。
发明内容
本专利文件中公开的技术包括存储电路或器件、它们在电子器件或系统中的应用以及电子器件的各种实施，其中，电子器件可以通过防止选择元件层的侧壁损伤来提供具有改善操作特性的存储器单元并且可以提高其集成度。
在一个实施例中，一种电子器件包括半导体存储单元(semiconductor memoryunit)，所述半导体存储单元包括：层叠结构，其包括：第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被设置在所述层叠结构的侧壁的一部分之上，使得所述选择元件层选择性地将所述第一电极与所述第二电极耦接。
上述器件的实施例可以包括以下内容的一个或多个。
所述选择元件层包括OTS(双向阈值切换)材料层、MIEC(混合离子电子导电)材料层、MIT(金属绝缘体转变)材料层和隧穿绝缘层中的任意一种。所述选择元件层具有比所述绝缘层小的带隙。所述选择元件层根据施加到所述选择元件层的电流或电压的电平而在绝缘状态和导电状态之间切换。所述选择元件层包括操作部分和剩余部分，其中，所述选择元件层的操作部分与所述绝缘层相邻，且选择性地将所述第一电极与所述第二电极耦接；并且，当等于或高于阈值电压的电压被施加到所述选择元件层时，所述操作部分具有与所述选择元件层的剩余部分不同的电阻状态。所述选择元件层的操作部分与所述选择元件层的外壁间隔开，使得所述操作部分没有包括被刻蚀工艺损伤的部分。所述可变电阻层的电阻切换操作在所述可变电阻层的一部分中执行。电连接所述第二电极和所述第三电极的导电丝在所述可变电阻层的内部部分中产生，以及所述可变电阻层的内部部分与所述层叠结构的侧壁充分间隔开，使得所述内部部分没有包括被刻蚀工艺损伤的部分。所述半导体存储单元包括多个存储器单元，每个存储器单元包括层叠结构和选择元件层。所述半导体存储单元还包括：第一线，在第一方向上延伸；以及第二线，在与所述第一方向相交的第二方向上延伸；以及其中，所述多个存储器单元(memory cell)布置在所述第一线和所述第二线的交叉处且插入在所述第一线和所述第二线之间。所述选择元件层的横截面具有侧壁间隔件的形状。所述选择元件层布置在所述第一电极、所述绝缘层和所述第二电极的侧壁之上。所述层叠结构对应于第一层叠结构，所述器件还包括第二层叠结构，其具有与所述第一层叠结构基本相同的配置，其中所述选择元件层还被布置在所述第一层叠结构和所述第二层叠结构之间的空间的底表面之上。
所述电子器件还可以包括微处理器，所述微处理器包括：控制单元，被配置成从所述微处理器的外部接收包括命令的信号和执行所述命令的提取、解码或者控制所述微处理器的信号的输入或输出；运算单元，被配置成基于所述控制单元对所述命令的解码的结果来执行操作；以及存储单元(memory unit)，被配置成储存用于执行所述操作的数据、与执行所述操作的结果对应的数据或者要执行所述操作的数据的地址；其中所述半导体存储单元是所述微处理器中的存储单元的一部分。
所述电子器件还可以包括处理器，所述处理器包括：核单元，被配置成通过使用数据、基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；高速缓冲存储单元(cache memory unit)，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及总线接口，连接在所述核单元和所述高速缓冲存储单元之间，并且被配置成在所述核单元和所述高速缓冲存储单元之间传送数据，其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的一部分。
所述电子器件还可以包括处理系统，所述处理系统包括：处理器，被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制对信息的操作；辅助存储器件(auxiliary memory device)，被配置成储存用于将所述命令解码的程序和所述信息；主存储器件(main memory device)，被配置成调用和储存来自所述辅助存储器件的程序和信息，使得在执行所述程序时所述处理器能够利用所述程序和所述信息来执行操作；以及接口器件，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，其中，所述半导体存储单元是所述处理系统中的辅助存储器件或主存储器件的一部分。
所述电子器件还可以包括数据储存系统(data storage system)，所述数据储存系统包括：储存器件(storage device)，被配置成储存数据并且与电源无关地保存储存的数据；控制器，被配置成根据从外部输入的命令来控制数据向所述储存器件的输入和从所述储存器件的输出；暂时储存器件(temporary storage device)，被配置成暂时地储存所述储存器件与外部之间交换的数据；以及接口，被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信；其中，所述半导体存储单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的一部分。
所述电子器件还可以包括存储系统，所述存储系统(memory system)包括：存储器(memory)，被配置成储存数据并且与电源无关地保存储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制数据向所述存储器的输入和从所述存储器的输出；缓冲存储器(buffer memory)，被配置成缓冲在所述存储器和外部之间交换的数据；以及接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
结合本文中提供的实施例的附图和描述，所述的这些和其他的方面、实施方式以及相关优点将变得显然，实施例的附图和描述旨在提供对所要求保护的发明的进一步的解释。
附图说明
图1是示出根据比较性实例的存储器单元的横截面视图。
图2A是示出根据一个实施方式的存储器单元的横截面视图，而图2B是图2A的存储器单元的平面视图。
图3A是示出根据一个实施方式的半导体器件的平面视图，而图3B是沿图3A的线A-A’获得的横截面视图。
图4至6是示出制造图3A和3B的半导体器件的中间处理步骤的横截面视图。
图7示出实施根据所公开技术的存储电路的微处理器。
图8示出实施根据所公开技术的存储电路的处理器。
图9示出实施根据所公开技术的存储电路的系统。
图10示出实施根据所公开技术的存储电路的数据储存系统。
图11示出实施根据所公开技术的存储电路的存储系统。
具体实施方式
以下将参照附图来详细描述本发明的各个实施例。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在附图或说明书中介绍多层结构中具有两层或更多层的实施例时，所示出的这些层的相对定位关系或布置这些层的顺序反映了实施例的特定实施方式，且不同的相对定位关系或布置层的顺序也是可能的。另外，所描述的或示出的多层结构的实施例可以不反映特定的多层结构中存在的所有层(例如，一个或多个附加层可以存在于两个所示的层之间)。作为具体的实例，当所描述或所示出的多层结构的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是也可以表示如下的结构：一个或多个其他的中间层存在于第一层和第二层之间或第一层和衬底之间。
在描述实施方式之前，将参考图1描述根据比较性实例的存储器单元。
图1是示出根据比较性实例的存储器单元的横截面视图。
参见图1，比较性实例的存储器单元10可以包括第一电极11、第二电极13、第三电极15、插入在第一电极11和第二电极13之间的选择元件层12以及插入在第二电极13和第三电极15之间的可变电阻层14。
选择元件层12可以根据通过第一电极11和第二电极13向其施加的电压或电流来在导电状态和绝缘状态之间切换，由此控制对可变电阻层14的访问。
可变电阻层14可以根据通过第二电极13和第三电极15向其施加的电压或电流来在不同的电阻状态之间切换，由此储存数据。在一个实施方式中，在可变电阻层14处于低电阻状态中时可变电阻层14可以储存与逻辑高值对应的数据“1”，在可变电阻层14处于高电阻状态中时可变电阻层14可以储存与逻辑低值对应的数据“0”。然而，实施方式不限于此。
可以通过在衬底(未示出)之上顺序沉积用于形成第一电极11、选择元件层12、第二电极13、可变电阻层14和第三电极15的材料、然后选择性刻蚀沉积的材料来形成存储器单元10。
然而，在上述的刻蚀工艺期间，在包括第一电极11、选择元件层12、第二电极13、可变电阻层14和第三电极15的层叠结构的侧壁的一部分(图1的虚线所示)处，可能出现损伤。存储器单元10的特性可能由于损伤而恶化。
这里，可变电阻层14的一部分可以用来执行可变电阻层14的切换操作，通过所述切换操作可变电阻层14的电阻状态改变。即，可以在可变电阻层14的该部分中执行局部切换操作。随着电连接第二电极13和第三电极15的导电丝在可变电阻层14的内部部分产生或消失，可变电阻层14的电阻状态可以改变。在这种情况下，当所述内部部分与层叠结构的侧壁充分分开时，可变电阻层14的切换操作可以较少地受到刻蚀损伤的影响。
另一方面，在切换操作期间基本上可以使用选择元件层12的整体。在一个实施方式中，当选择元件层12由具有OTS(双向阈值切换)特性的基于硫属化物的材料形成时，可以执行体操作。在体操作期间，包括选择元件层12的侧壁的损伤部分会被使用，且由此与执行局域切换操作的可变电阻层14相比，选择元件层12的操作受刻蚀损伤的影响更大。结果，可以恶化选择元件层12的特性。为了基本保持选择元件层12的特性，可以增大选择元件层12的宽度来补偿损伤部分。然而，选择元件层12的宽度的增大可以降低包括存储器单元10的半导体器件的集成度。
在下文的实施方式中，将提供一种半导体器件及其制造方法，其中在集成度提高的同时通过减少对选择元件层的侧壁损伤来提高存储器单元的操作特性。
图2A是示出根据一个实施方式的存储器单元的横截面视图，而图2B是图2A的存储器单元的平面视图。
参见图2A和2B，实施方式的存储器单元20可以包括第一电极21、第二电极23、第三电极25、插在第一电极21和第二电极23之间的绝缘层22、以及插在第二电极23和第三电极25之间的可变电阻层24。存储器单元20还可以包括设置在层叠结构的侧壁之上的选择元件层26。
第一电极21、第二电极23和第三电极25可以由一种或多种导电材料形成，例如，诸如W、Al或Ti的金属、诸如TiN的金属氮化物、掺有杂质元素的半导体材料或者它们的组合。
绝缘层22可以由与通过第一电极21和第二电极23向其供给的电压或电流的电平无关而能够稳定保持绝缘特性的材料形成。即，绝缘层22可以阻止第一电极21与第二电极23之间的电流流动。绝缘层22可以由一种或多种绝缘材料(例如氧化硅、氮化硅、氮氧化硅或它们的组合)形成。
可变电阻层24可以根据通过第二电极23和第三电极25向其供给的电压或电流的电平而具有两个或更多个电阻状态，以便储存一个或多个比特的数据。这里，可变电阻层24的电阻值可以随着导电丝局部地产生或消失在可变电阻层24中而改变。在一个实施方式中，可变电阻层24可以包括含有氧空位的缺氧金属氧化物。缺氧金属氧化物可以包括与满足化学计量比的材料相比缺少氧的材料。缺氧金属氧化物可以包括TiOx，其中x小于2；或者TaOy，其中y小于2.5。
在一个实施方式中，当导电丝通过氧空位的移动而产生时，可变电阻层24可以处于低电阻状态且储存与逻辑高值对应的数据“1”。另一方面，当导电丝消失时，可变电阻层24可以处于高电阻状态且储存与逻辑低值对应的数据“0”。当可变电阻层24在低电阻状态和高电阻状态之间切换时，由于电阻丝在可变电阻层24的内部部分中产生和消失，可变电阻层24的切换操作可以较少地受到为形成层叠结构而执行的刻蚀工艺所导致的侧壁损伤的影响。
在一个实施方式中，可变电阻层24可以具有单层结构或者多层结构(包括用于RRAM、PRAM、FRAM、MRAM等中的各种可变电阻材料中的一种或多种)。
第一电极21、绝缘层22、第二电极23、可变电阻层24和第三电极25的层叠结构可以是平面视图中的岛形，例如可以被形成为彼此不连续。然而，实施例不限于此。在其它实施例中，层叠结构可以具有除了岛形以外的其他配置。
选择元件层26可以控制对可变电阻层24的访问。选择元件层26可以由以下材料形成：在低于阈值电压的电压被施加至选择元件层26时，可以实质阻止电流流过选择元件层26。在等于或高于阈值电压的电压被施加至选择元件层26时，所述材料可以允许电流流过。选择元件层26可以具有比绝缘层22更小的带隙。由此，当施加了等于或高于对应于带隙的阈值电压的电压时，选择元件层26切换至导电状态而绝缘层22保持绝缘状态。
在一个实施方式中，选择元件层26可以由用于OTS器件中的基于硫属化物的材料形成，例如Ge、Sb和Te的合金。在选择元件层26的切换操作中，选择元件层26的与绝缘层22相邻且耦接第一电极21和第二电极22的部分的结晶性可能改变。根据选择元件层26的所述部分的结晶性，电耦接第一电极21和第二电极23的电流可以流过选择元件层26的所述部分。在图2A中，通过虚线示出选择元件层26的所述部分。此后，将选择元件层26的具有可变结晶性的该部分称作选择元件层26的操作部分。当选择元件层26的操作部分处于非晶状态时，操作部分可以处于高电阻状态且由此具有绝缘特性。另一方面，当选择元件层26的操作部分处于晶体状态时，操作部分可以处于低电阻状态且由此具有导体特性。也就是说，当选择元件层26的操作部分处于晶体状态时，电流流过操作部分以电耦接第一电极21和第二电极23。
如上所述，选择元件层26的切换操作主要通过操作部分来执行。因而，当等于或高于阈值电压的电压被施加至选择元件层26时，操作部分可以改变到低电阻状态且选择元件层26的剩余部分保持其电阻状态。即，操作部分的电阻值变得与剩余部分的电阻值不同。
在另一个实施方式中，选择元件层26可以由包括用于MIEC(混合离子电子导电)器件中金属的基于硫属化物的材料形成，例如掺Cu的GeSeTe、或掺Al的GeSeTe等。在这种情况下，选择元件层26的操作部分可以根据金属离子向第一电极21或第二电极23与选择元件层26之间的界面的移动程度来具有绝缘特性或导电特性。
在又一个实施方式中，选择元件层26可以由用于MIT(金属绝缘体转变)器件中的金属氧化物形成，例如NbO2、或VO2等。在这种情况下，选择元件层26的操作部分可以具有绝缘特性或导电特性。
在又一个实施方式中，选择元件层26可以由用于MIM(金属绝缘体金属)器件中的隧穿绝缘层形成。隧穿绝缘层可以具有单层结构或多层结构，包括TiO2、Ta2O5或它们的组合。在这种情况下，选择元件层26的操作部分可以根据电子隧穿而具有绝缘特性或导电特性。
然而，实施例不限于此。其他各种材料也可以用作选择元件层26，只要它们具有根据供给的电压或电流而在绝缘状态和导电状态之间切换的特性即可。
在图2A所示的实施方式中，选择元件层26设置在层叠结构的侧壁基本整个表面之上。然而，在另一个实施方式中，选择元件层26可以设置在层叠结构的侧壁的一部分之上。例如，选择元件层26可以设置在第一电极21、绝缘层22和第二电极23的侧壁之上。
当存储器单元20的选择元件层26导通时，即当选择元件层26的操作部分具有导电特性时，电流流过选择元件层26的操作部分，使得第一电极21和第二电极23通过操作部分而相互电耦接。结果，可以访问可变电阻层24。这里，由于绝缘层22具有稳定的绝缘特性，其阻挡电流在第一电极21和第二电极23之间流动。因而，在第一电极21和第二电极23之间流动的电流仅通过选择元件层26的操作部分来产生。
上述的存储器单元20可以具有以下方面。
由于选择元件层26在层叠结构形成之后形成，选择元件层26不会在用于形成层叠结构的刻蚀工艺中受到损伤。即使选择元件层26在后续刻蚀工艺中受到损伤，由于损伤将出现在选择元件层26的外侧壁处，只要操作部分与选择元件层26的外侧壁充分地间隔开，操作部分可以不受损伤的影响。
因而，选择元件层26可以由执行体操作的材料(例如OTS材料)形成。另外，即使使用这种材料时，由于选择元件层26基本上不增大其在半导体器件中占用的面积，所以与包括选择元件层12(见图1)的半导体器件相比，可以提高半导体器件的集成度。
根据一个实施方式的半导体器件包括包含多个存储器单元20的单元阵列。多个存储器单元20可以以各种形式布置来形成单元阵列。将参考图3A和3B来描述根据实施方式的半导体器件。
图3A是示出根据一个实施方式的半导体器件的平面视图，而图3B是沿图3A的线A-A’获得的横截面视图。
参见图3A和3B，半导体器件可以包括：多个字线，形成在衬底S之上且在第一方向延伸；多个位线BL，形成在字线WL之上且在与第一方向相交的第二方向上延伸；以及存储器单元30，插入在字线WL和位线BL之间且布置在字线WL和位线BL的相交处。
字线WL和位线BL可以向存储器单元30供给电压或电流。字线WL和位线BL可以具有单层结构或多层结构，包括例如金属、金属氮化物等的一种或多种导电材料。字线WL和位线BL的位置可以互换使得字线WL布置在位线BL之上。字线WL之间的空间可以利用第一层间电介质层ILD1来填充，位线BL之间的空间可以利用另一层间电介质层(未示出)来填充。
存储器单元30中的每个可以具有与图2A和2B的存储器单元20基本相同的层叠结构。即，存储器单元30中的每个可以包括第一电极31、绝缘层32、第二电极33、可变电阻层34以及第三电极35的层叠结构、和布置在层叠结构的侧壁之上的选择元件层36。在这个实施方式中，选择元件层36可以布置在层叠结构的侧壁之上以及在层叠结构与相邻层叠结构之间的空间的底表面之上(例如，在第一层间电介质层ILD1的顶表面之上)。然而，其他实施方式也是可能的。
在另一个实施方式中，选择元件层36具有与图2A所示的侧壁间隔件类似的横截面。即，选择元件层36可以不布置在两个相邻的层叠结构之间的空间的底表面之上。如本公开所使用的那样，术语“侧壁间隔件形状”和类似术语指的是以下配置：其中，在横截面视图中，结构包括一个具有至少一个弯曲部分的侧壁以及基本与衬底垂直的相对侧壁。然而，本领域技术人员将理解到，这种表述仅仅为了方便起见且并非旨在进行限制。选择元件层36的形状可以以各种形式改变，只要选择元件层36形成在层叠结构的侧壁的至少一部分之上以便通过选择元件层36的操作部分来电耦接第一电极31和第二电极33即可。在一个实施方式中，如图2A或图3B所示，选择元件层36完全覆盖第一电极31、绝缘层32和第二电极33的侧壁。在另一个实施方式中，选择元件层36可以覆盖第一电极31和第二电极33的侧壁的一部分同时完全覆盖绝缘层32的侧壁。
存储器单元30之间的空间可以利用第二层间电介质层ILD2来填充。
在其他实施方式中，可以省略第一电极31。在这种情况下，字线WL可以执行第一电极31的功能。类似的，可以省略第三电极35。在这种情况下，位线BL可以执行第三电极35的功能。
图4至图6是示出制造图3A和3B的半导体器件的中间处理步骤的横截面视图。
参见图4，字线WL可以通过在形成了元件(未示出)的衬底S之上沉积导电材料、且选择性地刻蚀导电材料来形成。
然后，通过用绝缘材料填充字线WL之间的空间可以形成第一层间电介质层ILD1。
然后，第一电极31、绝缘层32、第二电极33、可变电阻层34以及第三电极35的层叠结构可以通过以下方式形成：顺序沉积第一导电材料、绝缘材料、第二导电材料、可变电阻材料以及第三导电材料；以及选择性刻蚀它们。在一个实施方式中，在基本垂直于衬底S的顶表面的方向执行各向异性刻蚀工艺(诸如等离子体刻蚀(PE)、反应离子刻蚀(RIE)、或高密度等离子体刻蚀(HDPE)等)以形成层叠结构。
参见图5，可以沿着图4的所得结构的轮廓表面来形成选择元件材料层36’。选择元件材料层36’可以利用具有优秀的台阶覆盖特性的沉积方法来形成。
然后，可以形成第二层间电介质材料层ILD2’，以覆盖选择元件材料层36’且填充层叠结构和相邻的层叠结构之间的空间。第二层间电介质材料层ILD2’可以具有足以完全填充两个相邻的层叠结构之间的空间的厚度。
同时，尽管图5中没有示出，通过在选择元件材料层36’上执行毯式刻蚀工艺，可以在层叠结构的侧壁之上形成具有侧壁间隔件形状的选择元件层。在一个实施方式中，在沿着图4的所得结构的轮廓表面共形地形成选择元件材料层36’之后，使用高度各向异性刻蚀方法(例如，PE、RIE、或HDPE等)在基本垂直的方向上回刻蚀选择元件材料层36’，直到选择元件材料层36’仅仅保留在层叠结构的侧壁上。在这个实施方式中，当回刻蚀选择元件材料层36’时，可能对选择元件层的外壁的一部分造成损伤。然而，如上所述，因为选择元件层的操作部分可以与选择元件层的外壁间隔开，选择元件层的切换操作不受损伤的影响。
参见图6，图5的所得结构可以被平坦化，直到暴露出第三电极35的顶表面为止。结果，可以沿着层叠结构的侧壁以及相邻层叠结构之间的空间的底表面来形成选择元件层36。平坦化工艺可以包括CMP(化学机械抛光)工艺。
然后，参见图3B，通过在图6的所得结构之上沉积导电材料以及图案化导电材料，位线BL可以被形成为与第三电极35耦接。
以上和其他的基于公开的技术的存储电路或半导体器件可以用于一系列器件或系统中。图7至图11提供了可以实施根据本文公开的实施例的存储电路的器件或系统的一些实例。
图7示出实施根据所公开技术的存储电路的微处理器。
参见图7，微处理器1000可以执行用于控制和调整一系列处理(从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备)的任务。微处理器1000可以包括：存储单元(memory unit)1010、运算单元1020、和控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是作为处理器寄存器、或寄存器等储存微处理器1000中的数据的部件。存储单元1010可以包括数据寄存器、地址寄存器、和浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存要被运算单元1020执行的操作的数据、执行操作的所得数据、以及执行操作的数据被储存于此的地址的功能。
存储单元1010可以包括上述根据实施例的半导体器件中的一种或多种。例如，存储单元1010可以包括：层叠结构，其包括：第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高存储单元1010的集成度且改善存储单元1010的性能特性。结果，可以提高微处理器1000的性能特性。
运算单元1020可以根据控制单元1030将命令解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自存储单元1010、运算单元1020和微处理器1000的外部设备的信号，执行命令的提取、解码和微处理器1000的信号的输入和输出的控制，以及执行由程序表示的处理。
根据本实施例的微处理器1000可以额外地包括高速缓冲存储单元(cache memoryunit)1040，其可以暂时储存要从除了存储单元1010之外的外部设备输入的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图8示出实施根据所公开技术的存储电路的处理器。
参见图8，处理器1100可以通过包括除了微处理器执行的功能(执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列处理的任务)之外的各种功能来改善性能并实现多功能性。处理器1100可以包括用作微处理器的核单元1110、用于暂时储存数据的高速缓冲存储单元(cache memory unit)1120、和用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施例的核单元1110是针对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元(memory unit)1111、运算单元1112和控制单元1113。
存储单元1111是作为处理器寄存器、或寄存器等将数据储存在处理器1100中的部件。存储单元1111可以包括数据寄存器、地址寄存器、和浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存要被运算单元1112执行操作的数据、执行操作的所得数据、和用于执行操作的数据被储存于此的地址的功能。运算单元1112是处理器1100中执行操作的部件。运算单元1112可以根据控制单元1113解码命令的结果等来执行四则算术运算或逻辑运算等。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自存储单元1111、运算单元1112和处理器1100的外部设备的信号，执行命令的提取、解码和控制处理器1100的信号输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿以高速操作的核单元1110与以低速操作的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括：主储存部(primary storage section)1121、二级储存部(secondary storage section)1122和三级储存部(tertiary storage section)1123。通常，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，而在需要高储存容量的情况下可以包括三级储存部1123。根据需要，高速缓冲存储单元1120可以包括数目增大的储存部。也就是说，可以根据设计来改变高速缓冲存储单元1120中包括的储存部的数目。主储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括上述根据实施例的半导体器件中的一个或多个。例如，高速缓冲存储单元1120可以包括：层叠结构，其包括：第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高高速缓冲存储单元1120的集成度且改善存储单元1010的性能特性。结果，可以提高处理器1100的性能特性。
尽管在图8中示出主储存部1121、二级储存部1122和三级储存部1123都被配置在高速缓冲存储单元1120内部，但是应当注意的是，高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123全部都可以被配置在核单元1110的外部，并且可以补偿核单元1110和外部设备之间的数据处理速度的差异。此外，应当注意的是，高速缓冲存储单元1120中的主储存部1121可以被设置在核单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核单元1110的外部，以增强补偿数据处理速度上的差异的功能。在另一个实施例中，主储存部1121和二级储存部1122可以被设置在核单元1110的内部，而三级储存部1123可以被设置在核单元1110的外部。
总线接口1130是连接核单元1110、高速缓冲存储单元1120和外部设备并且允许数据被有效地传送的部件。
根据本实施例的处理器1100可以包括多个核单元1110，并且多个核单元1110可以共享高速缓冲存储单元1120。多个核单元1110和高速缓冲存储单元1120可以直接连接或通过总线接口1130连接。可以采用与核单元1110的上述配置相同的方式来配置多个核单元1110。在处理器1100包括多个核单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以被配置在与多个核单元1110的数目相对应的每个核单元1110中，而二级储存部1122和三级储存部1123可以采用通过总线接口1130共享的方式而被配置在多个核单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施例中，主储存部1121和二级储存部1122可以被配置在与多个核单元1110的数目相对应的每个核单元1110中，而三级储存部1123可以采用通过总线接口1130共享的方式被配置在多个核单元1110的外部。
根据本实施例的处理器1100还可以包括：储存数据的嵌入式存储单元(embeddedmemory unit)1140；通信模块单元1150，可以采用有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，驱动外部存储器件；以及媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口器件等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核单元1110和高速缓冲存储单元1120彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，也可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不使用传输线来发送和接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100与根据不同通信标准操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电子器件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的器件。
媒体处理单元1170可以处理在处理器1100中处理的数据、或者以图像、声音和其他形式从外部输入器件输入的数据，并且将数据输出至外部接口器件。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图9示出实施根据所公开技术的存储电路的系统。
参见图9，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括：处理器1210、主存储器件(mainmemory device)1220、辅助存储器件(auxiliary memory device)1230、接口器件1240等。本实施例的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理、音频视频(AV)系统、智能电视等。
处理器1210可以将输入的命令解码，并针对储存在系统1200中的数据进行操作、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是如下的储存器：可以在执行程序时暂时储存、调用和执行来自辅助存储器件1230的程序代码或数据，以及即使在电源被切断时也可以保存储存的内容。主存储器件1220可以包括上述根据实施例的半导体器件中的一种或更多种。例如，主存储器件1220可以包括：层叠结构，其包括第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高主存储器件1220的集成度且改善主存储器件1220的性能特性。结果，可以提高系统1200的性能特性。
此外，主存储器件1220还可以包括当电源被切断时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施例的半导体器件，但是可以包括当电源被切断时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括：层叠结构，其包括第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高辅助存储器件1230的集成度且改善辅助存储器件1230的性能特性。结果，可以提高系统1200的性能特性。
此外，辅助存储器件1230还可以包括数据储存系统(见图10的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施例的半导体器件，而是可以包括如下的数据储存系统(见图10的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。
接口器件1240可以在本实施例的系统1200和外部设备之间执行命令和数据的交换。接口器件1240可以是键区(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不使用传输线来发送和接收数据的各种设备等。
图10示出实施根据所公开技术的存储电路的数据储存系统。
参见图10，数据储存系统1300可以包括：作为用于储存数据的部件的具有非易失特性的储存器件(storage device)1310、用于控制储存器件1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存器件(temporary storagedevice)1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、压缩盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘(SSD)等，以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，所述处理器1321用于执行处理通过接口1330从数据储存系统1300的外部输入的命令等的操作。
接口1330执行数据储存系统1300和外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用于如下设备中的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等；或者与用于类似于上述设备的设备中的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与如下接口兼容，诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。
暂时储存器件1340可以暂时储存数据，以根据与外部设备、控制器和系统的接口的多样化和高性能在接口1330和储存器件1310之间高效地传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施例的上述半导体器件中的一种或多种。暂时储存器件1340可以包括：层叠结构，其包括第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高暂时储存器件1340的集成度且改善暂时储存器件1340的性能特性。结果，可以提高数据储存系统1300的性能特性。
图11示出实施根据所公开技术的存储电路的存储系统(memory system)。
参见图11，存储系统1400可以包括：作为用于储存数据的部件的具有非易失特性的存储器(memory)1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施例的上述半导体器件中的一种或多种。例如，存储器1410可以包括：层叠结构，其包括第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高存储器1410的集成度且改善存储器1410的性能特性。结果，可以提高存储系统1400的性能特性。
此外，根据本实施例的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，所述处理器1421用于执行用于处理通过接口1430从存储系统1400的外部输入的命令的操作。
接口1430执行存储系统1400和外部设备之间的命令和数据的交换。接口1430可以与用于如下设备中的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等；或者与用于类似于上述设备的设备中的接口兼容。接口1430可以与一个接口或彼此具有不同类型的多个接口兼容。
根据本实施例的存储系统1400还可以包括缓冲存储器(buffer memory)1440，以根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430和存储器1410之间高效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施例的上述半导体器件中的一个或多个。缓冲存储器1440可以包括：层叠结构，其包括第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及选择元件层，其被形成在所述层叠结构的侧壁的整体或一部分之上。由此，可以提高缓冲存储器1440的集成度且改善缓冲存储器1440的性能特性。结果，可以提高存储系统1400的性能特性。
此外，根据本实施例的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施例的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，或者具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
在基于本文档公开的实施例的存储器件的图7至图11中的电子器件或系统的以上实例中的特征可以在各种设备、系统或应用中实施。一些实例包括：移动电话或其他的便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、手表或其他具有无线通信性能的可佩戴设备。
尽管本文档包括许多特性，但是这些特性不应被解释为限制发明的范围或要求保护的范围，而是作为针对具体发明的特定实施例的特征的描述。在本公开中基于独立的实施例进行描述的某些特征也可以在单个实施例中组合实施。相反，基于单个实施例进行描述的各种特征也可以在多个实施例中单独地实施或者以任何适合的子组合来实施。此外，尽管以上将特征描述为以某些组合起作用，甚至被如此最初要求保护，但是来自要求保护的组合中的一个或多个特征在某些情况下可以从组合中去除，且要求保护的组合也可以涉及子组合或子组合的变体。
类似地，尽管附图中以特定顺序描述了操作，但这不应当被理解为需要这种操作以所示的特定顺序或以连续的顺序执行，或者执行所有的所说明操作以实现所述的结果。此外，本专利文档中所述的实施例中的各种系统部件的分开不应被理解为在所有的实施例中需要这种分开。
仅描述了一些实施例和实例。基于本公开中所述和所示的内容，可以进行其他的实施、增强和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种电子器件，其包括半导体存储单元，所述半导体存储单元包括：
层叠结构，其包括：第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及
选择元件层，其被设置在所述层叠结构的侧壁的至少一部分之上，使得所述选择元件层选择性地将所述第一电极与所述第二电极耦接。
技术方案2、根据技术方案1所述的电子器件，其中，所述选择元件层包括双向阈值切换OTS材料层、混合离子电子导电MIEC材料层、金属绝缘体转变MIT材料层和隧穿绝缘层中的任意一种。
技术方案3、根据技术方案1所述的电子器件，其中，所述选择元件层具有比所述绝缘层小的带隙。
技术方案4、根据技术方案1所述的电子器件，其中，所述选择元件层根据施加到所述选择元件层的电流或电压的电平而在绝缘状态和导电状态之间切换。
技术方案5、根据技术方案1所述的电子器件，其中，所述选择元件层包括操作部分和剩余部分，
其中，所述选择元件层的操作部分与所述绝缘层相邻，且选择性地将所述第一电极与所述第二电极耦接；以及
其中，当等于或高于阈值电压的电压被施加到所述选择元件层时，所述操作部分具有与所述选择元件层的剩余部分不同的电阻状态。
技术方案6、根据技术方案5所述的电子器件，其中，所述选择元件层的操作部分与所述选择元件层的外壁间隔开，使得所述操作部分不包括被刻蚀工艺损伤的部分。
技术方案7、根据技术方案1所述的电子器件，其中，所述可变电阻层的电阻切换操作在所述可变电阻层的一部分中执行。
技术方案8、根据技术方案1所述的电子器件，其中，电连接所述第二电极和所述第三电极的导电丝在所述可变电阻层的内部部分中产生，以及
其中，所述可变电阻层的内部部分与所述层叠结构的侧壁充分间隔开，使得所述内部部分不包括被刻蚀工艺损伤的部分。
技术方案9、根据技术方案1所述的电子器件，其中，所述半导体存储单元包括多个存储器单元，每个存储器单元包括层叠结构和选择元件层。
技术方案10、根据技术方案9所述的电子器件，其中，所述半导体存储单元还包括：
第一线，在第一方向上延伸；以及
第二线，在与所述第一方向相交的第二方向上延伸；以及
其中，所述多个存储器单元布置在所述第一线和所述第二线的交叉处且插入在所述第一线和所述第二线之间。
技术方案11、根据技术方案1所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，被配置成从所述微处理器的外部接收包括命令的信号和执行所述命令的提取、解码或者控制所述微处理器的信号的输入或输出；
运算单元，被配置成基于所述控制单元对所述命令解码的结果来执行操作；以及
存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果对应的数据或者要执行所述操作的数据的地址；
其中所述半导体存储单元是所述微处理器中的存储单元的一部分。
技术方案12、根据技术方案1所述的电子器件，还包括处理器，所述处理器包括：
核单元，被配置成通过使用数据、基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；
高速缓冲存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及
总线接口，连接在所述核单元和所述高速缓冲存储单元之间，并且被配置成在所述核单元和所述高速缓冲存储单元之间传送数据，
其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的一部分。
技术方案13、根据技术方案1所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制对信息的操作；
辅助存储器件，被配置成储存用于将所述命令解码的程序和所述信息；
主存储器件，被配置成调用和储存来自所述辅助存储器件的程序和信息，使得在执行所述程序时所述处理器能够利用所述程序和所述信息来执行操作；以及
接口器件，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述处理系统中的辅助存储器件或主存储器件的一部分。
技术方案14、根据技术方案1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存器件，被配置成储存数据并且与电源无关地保存储存的数据；
控制器，被配置成根据从外部输入的命令来控制数据向所述储存器件的输入和从所述储存器件的输出；
暂时储存器件，被配置成暂时地储存所述储存器件与外部之间交换的数据；以及
接口，被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信；
其中，所述半导体存储单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的一部分。
技术方案15、根据技术方案1所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并且与电源无关地保存储存的数据；
存储器控制器，被配置成根据从外部输入的命令来控制数据向所述存储器的输入和从所述存储器的输出；
缓冲存储器，被配置成缓冲在所述存储器和外部之间交换的数据；以及
接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；
其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
技术方案16、根据技术方案1所述的电子器件，其中，所述选择元件层的横截面具有侧壁间隔件的形状。
技术方案17、根据技术方案1所述的电子器件，其中，所述选择元件层布置在所述第一电极、所述绝缘层和所述第二电极的侧壁之上。
技术方案18、根据技术方案1所述的电子器件，其中，所述层叠结构对应于第一层叠结构，所述器件还包括：
第二层叠结构，其具有与所述第一层叠结构基本相同的配置，
其中所述选择元件层还被设置在所述第一层叠结构与所述第二层叠结构之间的空间的底表面之上。

Claims (18)

1.一种电子器件，其包括半导体存储单元，所述半导体存储单元包括：
层叠结构，其包括：第一电极、第二电极、第三电极、插入在所述第一电极和所述第二电极之间的绝缘层、以及插入在所述第二电极和所述第三电极之间的可变电阻层；以及
选择元件层，其被设置在所述层叠结构的侧壁的至少一部分之上，使得所述选择元件层选择性地将所述第一电极与所述第二电极耦接。
2.根据权利要求1所述的电子器件，其中，所述选择元件层包括双向阈值切换OTS材料层、混合离子电子导电MIEC材料层、金属绝缘体转变MIT材料层和隧穿绝缘层中的任意一种。
3.根据权利要求1所述的电子器件，其中，所述选择元件层具有比所述绝缘层小的带隙。
4.根据权利要求1所述的电子器件，其中，所述选择元件层根据施加到所述选择元件层的电流或电压的电平而在绝缘状态和导电状态之间切换。
5.根据权利要求1所述的电子器件，其中，所述选择元件层包括操作部分和剩余部分，
其中，所述选择元件层的操作部分与所述绝缘层相邻，且选择性地将所述第一电极与所述第二电极耦接；以及
其中，当等于或高于阈值电压的电压被施加到所述选择元件层时，所述操作部分具有与所述选择元件层的剩余部分不同的电阻状态。
6.根据权利要求5所述的电子器件，其中，所述选择元件层的操作部分与所述选择元件层的外壁间隔开，使得所述操作部分不包括被刻蚀工艺损伤的部分。
7.根据权利要求1所述的电子器件，其中，所述可变电阻层的电阻切换操作在所述可变电阻层的一部分中执行。
8.根据权利要求1所述的电子器件，其中，电连接所述第二电极和所述第三电极的导电丝在所述可变电阻层的内部部分中产生，以及
其中，所述可变电阻层的内部部分与所述层叠结构的侧壁充分间隔开，使得所述内部部分不包括被刻蚀工艺损伤的部分。
9.根据权利要求1所述的电子器件，其中，所述半导体存储单元包括多个存储器单元，每个存储器单元包括层叠结构和选择元件层。
10.根据权利要求9所述的电子器件，其中，所述半导体存储单元还包括：
第一线，在第一方向上延伸；以及
第二线，在与所述第一方向相交的第二方向上延伸；以及
其中，所述多个存储器单元布置在所述第一线和所述第二线的交叉处且插入在所述第一线和所述第二线之间。
11.根据权利要求1所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，被配置成从所述微处理器的外部接收包括命令的信号和执行所述命令的提取、解码或者控制所述微处理器的信号的输入或输出；
运算单元，被配置成基于所述控制单元对所述命令解码的结果来执行操作；以及
存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果对应的数据或者要执行所述操作的数据的地址；
其中所述半导体存储单元是所述微处理器中的存储单元的一部分。
12.根据权利要求1所述的电子器件，还包括处理器，所述处理器包括：
核单元，被配置成通过使用数据、基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；
高速缓冲存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及
总线接口，连接在所述核单元和所述高速缓冲存储单元之间，并且被配置成在所述核单元和所述高速缓冲存储单元之间传送数据，
其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的一部分。
13.根据权利要求1所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制对信息的操作；
辅助存储器件，被配置成储存用于将所述命令解码的程序和所述信息；
主存储器件，被配置成调用和储存来自所述辅助存储器件的程序和信息，使得在执行所述程序时所述处理器能够利用所述程序和所述信息来执行操作；以及
接口器件，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述处理系统中的辅助存储器件或主存储器件的一部分。
14.根据权利要求1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存器件，被配置成储存数据并且与电源无关地保存储存的数据；
控制器，被配置成根据从外部输入的命令来控制数据向所述储存器件的输入和从所述储存器件的输出；
暂时储存器件，被配置成暂时地储存所述储存器件与外部之间交换的数据；以及
接口，被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信；
其中，所述半导体存储单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的一部分。
15.根据权利要求1所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并且与电源无关地保存储存的数据；
存储器控制器，被配置成根据从外部输入的命令来控制数据向所述存储器的输入和从所述存储器的输出；
缓冲存储器，被配置成缓冲在所述存储器和外部之间交换的数据；以及
接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；
其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
16.根据权利要求1所述的电子器件，其中，所述选择元件层的横截面具有侧壁间隔件的形状。
17.根据权利要求1所述的电子器件，其中，所述选择元件层布置在所述第一电极、所述绝缘层和所述第二电极的侧壁之上。
18.根据权利要求1所述的电子器件，其中，所述层叠结构对应于第一层叠结构，所述器件还包括：
第二层叠结构，其具有与所述第一层叠结构相同的配置，
其中所述选择元件层还被设置在所述第一层叠结构与所述第二层叠结构之间的空间的底表面之上。
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