CN104766874B - 电子器件及其制造方法 - Google Patents
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Abstract
一种包括半导体存储单元的电子器件，所述半导体存储单元包括单元结构，所述单元结构具有共享一个选择器的两个存储器单元，其中所述单元结构包括被对称地设置在选择器的两侧上的第一电极、可变电阻图案和第二电极。
Description
相关申请的交叉引用
本申请要求于2014年1月2日提交的申请号为10-2014-0000284的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文档涉及存储电路或器件以及它们在电子器件或系统中的应用。
背景技术
近来，随着电子装置趋向于小型化、低功耗、高性能和多功能性等，本领域中需要能够在各种电子装置(例如，计算机、便携式通信设备等)中储存信息的半导体存储器件，且已经对半导体器件进行了研究。这种半导体存储器件包括可以利用根据施加的电压或电流而在不同电阻状态之间切换的特性来储存数据的半导体器件，例如：RRAM(阻变随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本公开的实施例涉及存储电路或器件、它们在电子器件或系统中的应用以及电子器件的各种实施方式，用于提高集成度并降低制造工艺的复杂性和/或数量以及制造成本。
在一个方面中，一种电子器件被提供成包括半导体存储单元，所述半导体存储单元包括具有共享一个选择器的两个存储器单元的单元结构，其中所述单元结构包括对称地设置在选择器的两侧上的第一电极、可变电阻图案和第二电极。
上述电子器件的实施方式可以包括以下中的一种或更多种。
选择器、第一电极和可变电阻图案可以包括在第一方向上延伸的线型。第二电极可以包括柱体型且可以在第一方向上以恒定的间隔来设置。单元结构可以在与第一方向交叉的第二方向上以恒定的间隔来设置。半导体存储单元还可以包括设置在单元结构之间的隔离绝缘层。
在一方面中，一种电子器件被提供成包括半导体存储单元，所述半导体存储单元包括单元结构被垂直地层叠的多层层叠结构，其中单元结构包括共享选择器的两个存储器单元，且其中第一电极、可变电阻图案、第二电极被对称地设置在选择器的两侧上。
上述方法的实施方式可以包括以下中的一种或更多种。
选择器、第一电极和可变电阻图案可以包括在第一方向上延伸的线型。第二电极可以包括垂直穿过多层层叠结构的柱体型，且可以在第一方向上以恒定的间隔来设置。半导体存储单元还可以包括设置在垂直层叠的单元结构之间的层间绝缘层。单元结构可以在与第一方向交叉的第二方向上以恒定的间隔被重复地设置。半导体存储单元还可以包括设置在第二方向的单元结构之间的隔离绝缘层。电子器件还可以包括微处理器，微处理器包括：控制单元，其被配置成接收包括来自微处理器外部的命令的信号，并且执行命令的提取、解码或微处理器的信号的输入或输出的控制；运算单元，其被配置成基于控制单元将命令解码的结果来执行操作；以及存储单元，其被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据、或执行操作的数据的地址，其中，半导体存储单元是微处理器中的存储单元的一部分。电子器件还可以包括处理器，处理器包括：核单元，其被配置成利用数据、基于从处理器的外部输入的命令来执行与命令相对应的操作；高速缓冲存储单元，其被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据、或执行操作的数据的地址；以及总线接口，其连接在核单元和高速缓冲存储单元之间，并且被配置成在核单元和高速缓冲存储单元之间传送数据，其中，半导体存储单元是处理器中的高速缓冲存储单元的一部分。电子器件还可以包括处理系统，处理系统包括：处理器，其被配置成将通过处理器接收的命令解码，以及基于将命令解码的结果来控制对信息的操作；辅助存储器件，其被配置成储存用于将命令解码的程序和信息；主存储器件，其被配置成调用和储存来自辅助存储器件的程序和信息，使得处理器在执行程序时可以使用程序和信息来执行操作；以及接口器件，其被配置成在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储单元是处理系统中的辅助存储器件或主存储器件的一部分。电子器件还可以包括数据储存系统，数据储存系统包括：储存器件，其被配置成储存数据并保存储存的数据，而与电源无关；控制器，其被配置成根据从外部输入的命令来控制输入数据至储存器件和从储存器件输出数据；暂时储存器件，其被配置成暂时储存在储存器件和外部之间交换的数据；以及接口，其被配置成在储存器件、控制器和暂时储存器件中的至少一个与外部之间执行通信，其中，半导体存储单元是数据储存系统中的储存器件或暂时储存器件的一部分。电子器件还可以包括存储系统，存储系统包括：存储器，其被配置成储存数据并保存储存的数据，而与电源无关；存储器控制器，其被配置成根据从外部输入的命令来控制输入数据至存储器和从存储器输出数据；缓冲存储器，其被配置成缓冲在存储器和外部之间交换的数据；以及接口，其被配置成在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储单元是存储系统中的存储器或缓冲存储器的一部分。
在一方面中，一种制造电子器件的方法被提供成包括：形成一种结构和将所述结构隔离的隔离绝缘层，其中所述结构包括在衬底上在第一方向上延伸的线型的选择器、对称地设置在选择器的两个侧壁上的第一电极、以及可变电阻图案；在隔离绝缘层和结构中形成层间绝缘层；通过在衬底上交替地和垂直地层叠结构、隔离绝缘层和层间绝缘层来形成多层层叠结构；通过刻蚀隔离绝缘层和层间绝缘层以穿过多层层叠结构来形成暴露出衬底的开口单元；以及形成掩埋开口单元的第二电极。
上述方法的实施方式可以包括以下中的一种或更多种。
形成所述结构可以包括：在衬底上形成在第一方向上延伸的线型的选择器；沿着包括选择器的衬底形成导电层；通过刻蚀保留在选择器的两个侧壁中的导电层来形成第一电极；沿着包括选择器和第一电极的衬底来形成可变电阻层；以及通过刻蚀可变电阻层在第一电极的侧壁上形成可变电阻图案。可变电阻图案包括金属氧化物层。
附图说明
图1是说明根据本发明的一个实施例的半导体器件的立体图。
图2A至图2J是解释根据本发明的一个实施例的半导体器件的制造工艺的截面图。
图3A至图3J是解释根据本发明的一个实施例的半导体器件的制造工艺的立体图。
图4是实施根据本发明的一个实施例的存储电路的微处理器的配置图的实例。
图5是实施根据本发明的一个实施例的存储电路的处理器的配置图的实例。
图6是实施根据本发明的一个实施例的存储电路的系统的配置图的实例。
图7是实施根据本发明的一个实施例的存储电路的数据储存系统的配置图的实例。
图8是实施根据本发明的一个实施例的存储电路的存储系统的配置图的实例。
具体实施方式
以下将参照附图来详细描述各种实施例。
附图并非按比例绘制，并且在一些情况下，为了清楚地示出所述的实施例的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在附图或说明书中呈现具有多层结构中的两层或更多层的特定实例时，所示出的这些层的相对定位关系或布置这些层的顺序反映了所述或所说明的实例的特定实施方式，且不同的相对定位关系或布置层的顺序也是可能的。另外，所述的或所说明的多层结构的实例可以不反映特定的多层结构中存在的所有层(例如，一个或更多个附加层可以存在于两个所说明的层之间)。作为具体的实例，当所述或所说明的多层结构的第一层被称作为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，也可以表示如下的结构：一个或更多个其他的中间层可存在于第一层和第二层之间或第一层和衬底之间。
图1是说明根据本发明的一个实施例的半导体器件的立体图。
参见图1，根据实施例的半导体器件包括：绝缘层11，其形成在衬底(未示出)上；以及多层层叠结构，其中多个存储器单元垂直地层叠在绝缘层11上。多层层叠结构包括单元结构，在所述单元结构中两个相邻的存储器单元200和300共享同一选择器12。在一个实施例中，每个存储器单元200和300包括：第一电极13A和13B，其被设置在单个选择器12的相对侧上；可变电阻图案14A和14B；以及第二电极17。因此，每个存储器单元200和300可以共享单个选择器以及两个第一电极13A和13B。
在一个实施例中，存储器单元200可以包括第二电极17、可变电阻图案14B、第一电极13B、选择器12和第一电极13A。类似地，存储器单元300可以包括第一电极13B、选择器12、第一电极13A、可变电阻图案14A和第二电极17。包括存储器单元200和300的单元结构包括单个选择器12、第一电极13A和13B、可变电阻图案14A和14B以及设置在可变电阻图案14A和14B的两个相对侧上的两个第二电极17。
在每个存储器单元中，在可变电阻图案14A和14B与选择器12之间的第一电极13A和13B是可变电阻图案14A和14B的下电极。第一电极13A和13B也可以是将选择器12与可变电阻图案14A和14B电耦接的中间电极，且可以在选择器12和可变电阻图案之间执行阻挡功能。例如，为了操作存储器单元200，电压被施加在选择器12右侧上的第一电极13A和与左侧上可变电阻图案14B相邻的第二电极17之间。在选择器12具有阈值电压Vth且超过Vth的电压被施加在第一电极13A和第二电极17之间的实施例中，电流流经由第一电极13A、选择器12、第一电极13B、可变电阻图案14B和第二电极17限定的电气路径。因此，第二电极17可以被称作为上电极或存储器单元200的位线，而第一电极13B可以被称作为提供选择器12和可变电阻图案14B之间的电气路径的中间电极。类似地，为了操作附图标记300的存储器单元，可以在选择器12左侧的第一电极13B和可变电阻图案14右侧的第二电极17之间施加电压，且第一电极13A用作中间电极。
选择器12、第一电极13A和13B以及可变电阻图案14A和14B可以是在第一方向上延伸的线型图案。多个选择器12、第一电极13和可变电阻图案14可以被布置在通过层间绝缘层16与之上和/或之下的其他水平存储器单元层分开的单个水平存储器单元层中。在具有多个垂直层叠的存储器单元层的实施例中，每个存储器单元层可以通过层间绝缘层16与其他的存储器单元层分开。
第二电极17可以是穿过多层层叠结构的柱体型电极。相对于附图的方位和半导体衬底的主表面，第二电极可以被设置在垂直方向上，而第一电极13A和13B被设置在水平方向上。多个第二电极17可以在一个或更多个方向上被规则地排列在存储结构中。
例如，如图1中所示，多个第二电极17可以被规则地排列在与选择器12、第一电极13A和13B以及可变电阻图案14A和14B的线图案平行的第一方向上。另外，多个第二电极17可以被规则地排列在与第一方向交叉的第二方向上。如图1中所示，第二方向可以与第一方向正交。在一个实施例中，多个第二电极17可以被布置成规则的二维水平矩阵。第一电极13A和13B以及第二电极17将电压或电流提供至每个存储器单元，且可以由诸如金属、金属氮化物、掺杂杂质的多晶硅或它们的组合来形成。
可变电阻图案14A和14B可以由根据施加的电压或电流在不同电阻状态之间切换的材料形成。例如，可变电阻图案14A和14B可以包括用于RRAM、PRAM、FRAM、MRAM等的各种材料。例如，可变电阻图案14A和14B可以包括铁磁材料、铁电材料、诸如硫族化物材料的相变材料、诸如钙钛矿材料的金属氧化物层、或过渡金属氧化物层。可变电阻图案14A和14B可以被布置成单层结构或多层结构。
在一个实施例中，多层结构中的每层可以包括在第二方向上重复排列的多个单元结构。单元结构中的每个可以通过绝缘图案15A与在同一层中的相邻的单元结构隔离。更具体地，每组单个选择器12、选择器12的相对侧上的第一电极13A和13B以及可变电阻图案14A和14B可以通过绝缘图案15A与在同一层中的相邻组的选择器12、第一电极13A和13B以及可变电阻图案14A和14B分开。绝缘图案15A可以被设置在第一方向上彼此相邻的第二电极17之间。
如本公开中所述，实施例可以通过利用线型结构形成存储器单元来减少制造工艺的数目和/或难度。结果，相对于用于制造柱体型存储器单元的制造工艺，可以提高处理余量。
图2A至图2J是说明根据本发明的一个实施例的用于制造半导体器件的工艺的截面图。图3A至图3J是说明根据本发明的一个实施例的用于制造半导体器件的工艺的立体图。为了方便起见，在图3A至图3J中，图2A至2J中使用的相同的附图标记表示相同的元件。
参见图2A和图3A，绝缘层11形成在包括下结构的衬底(未示出)上。绝缘层11可以包括氧化物材料或氮化物材料。氧化物层可以包括以下材料中的至少一种：正硅酸乙酯(TEOS)、硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)和掺氟硅玻璃(FSG)。
随后，选择器12形成在绝缘层11上。选择器12可以被形成为在与衬底平行的第一方向上延伸的线型图案。选择器12可以由阈值切换材料或者压敏电阻材料形成。选择器12可以包括氧化物材料层。
参见图2B和图3B，导电层13形成在绝缘层11和选择器12的暴露出的表面之上。导电层13可以由导电材料形成，诸如金属、金属氮化物、掺杂杂质的多晶硅或它们的组合。
参见图2C和图3C，执行刻蚀工艺来去除导电层13的部分，而保留导电层13在选择器图案12的两个侧壁上的部分。所得的导电图案13A和13B可以用作两个存储器单元的电极。在下文中，元件13A和13B可以被称作为第一电极13A和13B。
参见图2D和图3D，可变电阻层14形成在绝缘层11、第一电极13A和13B以及选择器12的暴露出的表面之上。可变电阻层14可以由根据施加的电压或电流在不同电阻状态之间切换的材料形成。因此，可变电阻层14可以包括用于RRAM、PRAM、FRAM、MARM等的各种材料。例如，可变电阻层可以包括铁磁材料、铁电材料、诸如硫族化物的相变材料、诸如钙钛矿材料的金属氧化物层、或过渡金属氧化物层。
参见图2E和图3E，刻蚀可变电阻层14，使得可变电阻层14的部分保留在第一电极13A和图13B的侧壁上。在下文中，元件14A和14B被称作为可变电阻图案14A和14B。
参见图2F和图3F，隔离绝缘层15填充包括选择器12、第一电极13A和13B以及可变电阻图案14A和14B的图案之间的空间。绝缘层15将这样的一块图案与相邻的图案块隔离。隔离绝缘层15可以包括氧化物材料或氮化物材料。例如，氧化物材料可以包括氧化硅、TEOS、BPSG、BSG、PSG和FSG中的至少一种。
参见图2G和图3G，通过刻蚀用于形成绝缘图案15A的隔离绝缘层15来暴露出选择器12、第一电极13A和13B以及可变电阻图案14A和14B的上平面。形成第一电极13A和13B以及可变电阻图案14A和14B的工艺可导致这些图案的顶表面之间存在高度差。因而，可以执行平坦化工艺来刻蚀隔离绝缘层15，直到选择器12、第一电极13A和13B、可变电阻图案14A和14B以及绝缘图案15A的顶表面彼此齐平。平坦化工艺可以是化学机械抛光工艺。
参见图2H和图3H，层间绝缘层16形成在处于齐平的图案上。层间绝缘层16将第一层的图案与形成在第一层的图案之上的第二层的图案绝缘。在一个实施例中，层间绝缘层16可以包括与隔离绝缘图案15A相同的材料。所得的包括一层的图案和一个绝缘层的结构可以被称作为存储层101。
如图2I和图3I所示，通过重复执行图2A至2H所示的相同工艺来形成多层层叠结构。如图2I和图3I中所示，所得的多层层叠结构可以包括多个存储层101、102、103和104。
如图2J和图3J所示，多个第二电极17可以被形成为穿过多层层叠结构。在一个实施例中，通过刻蚀在每个结构之间的隔离绝缘层和层间绝缘层来形成开口单元。然后，导电材料形成在开口单元中，由此形成第二电极17。第二电极17可以是相对于衬底被设置在垂直方向上的柱体型电极。多个第二电极17可以在第一方向和第二方向上通过恒定的距离而间隔开。
所得的多层层叠结构包括多个单元结构，每个单元结构包括共享一个选择器12的两个存储器单元。更具体地，每个单元结构可以包括共享两个第一电极13A和13B以及单个选择器12的存储器单元200和存储器单元300。存储器单元200可以包括选择器12、第一电极13A和13B、可变电阻图案14B以及第二电极17。存储器单元300可以包括相同的选择器12、第一电极13A和13B、可变电阻图案14A以及第二电极17。包括两个相邻的存储器单元的单元结构中的每个元件可以关于中心的选择器12而对称布置。
此外，根据一个实施例的多层层叠结构可以包括在第二方向上重复设置的多个单元结构，且每个单元结构可以通过绝缘图案15A与同一层中的相邻单元结构隔离开。
本公开的实施例可以通过实施线型图案来简化制造工艺，且可以通过简化制造工艺来提高制造余量。
基于公开的技术的以上和其他的存储电路或半导体器件可以用于一系列器件或系统中。图4至图8提供了可以实施本文中公开的存储电路的器件或系统的一些实例。
图4是实施根据本发明的一个实施例的存储电路的微处理器的配置图的实例。
参见图4，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列处理的任务。微处理器1000可以包括：存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是将数据储存在微处理器1000中作为处理器寄存器等的部件。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存要通过运算单元1020执行的操作的数据、执行操作的所得数据、以及储存执行操作的数据的地址的功能。
存储单元1010可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，存储单元1010可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括对称地设置在选择器的两侧上的第一电极、可变电阻图案和第二电极。经由此，可以增加存储单元1010的集成度，可以简化制造工艺，以及可以减小微处理器1000的尺寸。
运算单元1020可以根据控制单元1030将命令解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自存储单元1010、运算单元1020和微处理器1000的外部设备的信号，执行命令的提取、解码和微处理器1000的信号的输入和输出的控制，以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，其可以暂时地储存从除了存储单元1010之外的外部设备输入的数据或者输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图5是实施根据本发明的一个实施例的存储电路的处理器的配置图的实例。
参见图5，处理器1100可以通过包括除了微处理器的功能之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核单元1110、用于暂时地储存数据的高速缓冲存储单元1120、和用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式中的核单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的部件，作为处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存要通过运算单元1112执行操作的数据、执行操作的所得数据、和储存有用于执行操作的数据的地址的功能。运算单元1112是处理器1100中执行运算的部件。运算单元1112可以根据控制单元1113将命令解码的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自存储单元1111、运算单元1112和处理器1100的外部设备的信号，执行命令的提取、解码和处理器1100的信号的输入和输出控制，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时地储存数据以补偿以高速操作的核单元1110和以低速操作的外部设备之间的数据处理速度的差异的部分。高速缓冲存储单元1120可以包括：主储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，而在需要高储存容量的情况下可以包括三级储存部1123。根据需要，高速缓冲存储单元1120可以包括增加数目的储存部。也就是说，可以根据设计来改变高速缓冲存储单元1120中包括的储存部的数目。主储存部1121、二级储存部1122和三级储存部1123储存和区别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120中的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，高速缓冲存储单元1120可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括被对称地设置在选择器两侧上的第一电极、可变电阻图案和第二电极。经由此，可以提高高速缓冲存储单元1120的集成度，可以简化制造工艺，以及可以减小处理器1100的尺寸。
尽管在图5中示出主储存部1121、二级储存部1122和三级储存部1123都被配置在高速缓冲存储单元1120的内部，但是应当注意的是，高速缓冲存储单元1120中的主储存部1121、二级储存部1122和三级储存部1123全部都可以被配置在核单元1110的外部，并且可以补偿核单元1110和外部设备之间的数据处理速度的差异。此外，应当注意的是，高速缓冲存储单元1120中的主储存部1121可以被设置在核单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核单元1110的外部，以增强补偿数据处理速度上的差异的功能。在另一个实施例中，主储存部1121和二级储存部1122可以被设置在核单元1110的内部，而三级储存部1123可以被设置在核单元1110的外部。
总线接口1130是将核单元1110、高速缓冲存储单元1120和外部设备连接，并且允许数据被有效地传送的部件。
根据本实施方式的处理器1100可以包括多个核单元1110，并且多个核单元1110可以共享高速缓冲存储单元1120。多个核单元1110和高速缓冲存储单元1120可以直接连接或通过总线接口1130连接。多个核单元1110可以采用与核单元1110的上述配置相同的方式来配置。在处理器1100包括多个核单元1110的情况下，高速缓冲存储单元1120中的主储存部1121可以被配置在与多个核单元1110的数目相对应的每个核单元1110中，而二级储存部1122和三级储存部1123可以采用通过总线接口1130共享的方式而被配置在多个核单元1110的外部。主储存部1121的处理速度可以比二级储存部1122和三级储存部1123的处理速度更大。在另一个实施方式中，主储存部1121和二级储存部1122可以被配置在与多个核单元1110的数目相对应的每个核单元1110中，而三级储存部1123可以采用通过总线接口1130共享的方式被配置在多个核单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以采用有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口器件等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核单元1110和高速缓冲存储单元1120交换数据、和彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，也可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不使用传输线来发送和接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100与根据不同通信标准操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制如下的器件：IDE(集成驱动电子器件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
媒体处理单元1170可以处理在处理器1100中处理的数据、或者以图像、声音和其他形式从外部输入器件输入的数据，并且将数据输出至外部接口器件。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图6是实施根据本发明的一个实施例的存储电路的系统的配置图的实例。
参见图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式中的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理系统、音频视频(AV)系统、智能电视等。
处理器1210可以将输入的命令解码，并对储存在系统1200中的数据进行操作、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是如下的一种储存器：可以在执行程序时暂时地储存、调用和执行来自辅助存储器件1230的程序代码或数据，以及即使在电源被切断时也可以保存储存的内容。主存储器件1220可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，主存储器件1220可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括被对称地设置在选择器两侧上的第一电极、可变电阻图案和第二电极。经由此，可以提高主存储器件1220的集成度，可以简化制造工艺，且可以减小系统1200的尺寸。
此外，主存储器件1220还可以包括当电源被切断时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括当电源被切断时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，辅助存储器件1230可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括被对称地设置在选择器两侧上的第一电极、可变电阻图案和第二电极。经由此，可以提高辅助存储器件1230的集成度，可以简化制造工艺，以及可以减小系统1200的尺寸。
此外，辅助存储器件1230还可以包括数据储存系统(见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括如下的数据储存系统(见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)，紧凑型闪存(CF)卡等。
接口器件1240可以在本实施方式的系统1200和外部设备之间执行命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不使用传输线来发送和接收数据的各种设备等。
图7是实施根据本发明的一个实施例的存储电路的数据储存系统的配置图的实例。
参见图7，数据储存系统1300可以包括：作为储存数据的部件的具有非易失性特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、压缩盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘(SSD)等；以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，其用于执行处理通过接口1330从数据储存系统1300的外部输入的命令等的操作。
接口1330执行数据储存系统1300和外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用于诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备的接口兼容，或者与用于类似于上述设备的设备的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340可以暂时储存数据，以根据与外部设备、控制器和系统的接口的多样化和高性能在接口1330和储存器件1310之间高效地传输数据。用于暂时地储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，暂时储存器件1340可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括被对称地设置在选择器两侧上的第一电极、可变电阻图案和第二电极。经由此，可以提高暂时储存器件1340的集成度，可以简化制造工艺，以及可以减小数据储存系统1300的尺寸。
图8是实施基于公开的技术的存储电路的存储系统的配置图的实例。
参见图8，存储系统1400可以包括：作为用于储存数据的部件的具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，存储器1410可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括被对称地设置在选择器两侧上的第一电极、可变电阻图案和第二电极。经由此，可以提高存储器1410的集成度，可以简化制造工艺，以及可以减小存储系统1300的尺寸。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，其用于执行处理通过接口1430从存储系统1400的外部输入的命令的操作。
接口1430执行存储系统1400和外部设备之间的命令和数据的交换。接口1430可以与用于诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备的接口兼容，或者与用于类似于上述设备的设备的接口兼容。接口1430可以与一个接口或彼此具有不同类型的更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430和存储器1410之间高效地传输数据。例如，用于暂时地储存数据的缓冲存储器1440可以包括上述根据实施方式的半导体器件中的一种或更多种。缓冲存储器1440可以包括多层层叠结构，即重复地设置具有共享一个选择器的两个存储器单元的结构。所述结构包括被对称地设置在选择器两侧上的第一电极、可变电阻图案和第二电极。经由此，可以提高缓冲存储器1340的集成度，可以简化制造工艺，以及可以减小存储系统1300的尺寸。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
通过以上描述显而易见的是，在根据实施方式的半导体器件及其制造方法中，电阻可变元件的图案化是简单的，且可以保证电阻可变元件的特性。
基于本文档公开的存储器件的图4至图8中的电子器件或系统的以上实例中的特征可以在各种设备、系统或应用中实施。一些实例包括：移动电话或其他的便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、手表或其他具有无线通信性能的可佩戴设备。
尽管本专利文档包括若干特性，但是这些特性不应被解释为限制发明的范围或要求保护的范围，更确切地说为针对特定发明的特定实施例的特征的描述。在单个实施例的上下文中本专利文档所述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的上下文中所述的各种特征也可以在多个实施例中单独地实施或者以任何适合的子组合来实施。此外，尽管以上将特征描述为用于某些组合，甚至最初所要求保护的特征，但是来自要求保护的组合中的一个或更多个特征在某些情况下可以从组合中去除，且要求保护的组合也可以涉及子组合或子组合的变体。
类似地，尽管附图中以特定顺序描述了操作，但这不应当被理解为需要这种操作以所示的特定顺序或以连续的顺序执行，或者执行所有的所说明的操作以实现期望的结果。此外，本专利文档中所述的实施例中的各种系统部件的间隔不应被理解为在所有的实施例中需要这种间隔。
仅描述了一些实施方式和实例。基于本专利文档中所述和所示的内容，可以进行其他的实施方式、增强方式和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种具有半导体存储单元的电子器件，所述半导体存储单元包括多个单元结构，每个单元结构包括：
选择器；
两个第一电极，其被设置在所述选择器的相对侧上；
两个可变电阻图案，其被设置在所述两个第一电极的相对侧上；以及
两个第二电极，其被设置在所述两个可变电阻图案的相对侧上；
其中，所述两个第一电极、所述两个可变电阻图案、所述两个第二电极和所述选择器限定了共享所述选择器的两个存储器单元。
技术方案2.根据技术方案1所述的电子器件，其中，所述选择器、所述两个第一电极和所述两个可变电阻图案是在第一方向上延伸的线型结构。
技术方案3.根据技术方案1所述的电子器件，其中，所述半导体存储单元还包括在第一方向上以恒定的间隔排列的多个第二电极，且其中，所述多个第二电极为柱体。
技术方案4.根据技术方案2所述的电子器件，其中，所述半导体存储单元还包括在与所述第一方向交叉的第二方向上以恒定的间隔排列的多个单元结构。
技术方案5.根据技术方案4所述的电子器件，其中，在单个层上的所述多个单元结构通过绝缘图案彼此分开。
技术方案6.根据技术方案1所述的电子器件，
其中，所述两个第一电极中的一个用作第一存储器单元的下电极和第二存储器单元的中间电极；以及
其中，所述两个第一电极中的另一个用作所述第一存储器单元的中间电极和所述第二存储器单元的下电极。
技术方案7.一种具有半导体存储单元的电子器件，所述半导体存储单元包括：
多层层叠结构，其包括多个层，每个层包括多个单元结构，每个单元结构包括：
选择器；
两个第一电极，其被设置在所述选择器的相对侧上；
两个可变电阻图案，其被设置在所述两个第一电极的相对侧上；以及
两个第二电极，其被设置在所述两个可变电阻图案的相对侧上，
其中，所述两个第一电极、所述两个可变电阻图案、所述两个第二电极和所述选择器限定了共享所述选择器的两个存储器单元。
技术方案8.根据技术方案7所述的电子器件，其中，所述选择器、所述第一电极和所述可变电阻图案是在第一方向上延伸的线型图案。
技术方案9.根据技术方案7所述的电子器件，其中，所述第二电极是垂直地穿过所述多个层的柱体型电极，并且在第一方向上以恒定的间隔排列。
技术方案10.根据技术方案7所述的电子器件，还包括：
多个层间绝缘层，其被设置在所述多个层之间。
技术方案11.根据技术方案8所述的电子器件，其中，每层中的所述多个单元结构在与所述第一方向交叉的第二方向上以恒定的间隔重复地排列。
技术方案12.根据技术方案11所述的电子器件，还包括：
隔离绝缘图案，其被设置在所述第二方向上通过所述间隔限定的空间中。
技术方案13.根据技术方案7所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，以及执行所述命令的提取、解码或者所述微处理器的信号的输入或输出控制；
运算单元，其被配置成基于所述控制单元对所述命令解码的结果来执行操作；以及
存储单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；
其中，所述半导体存储单元是所述微处理器中的所述存储单元的一部分。
技术方案14.根据技术方案7所述的电子器件，还包括处理器，所述处理器包括：
核单元，其被配置成通过利用数据，基于从所述处理器的外部输入的命令来执行与所述命令相对应的操作；
高速缓冲存储单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及
总线接口，其连接在所述核单元和所述高速缓冲存储单元之间，并且被配置成在所述核单元和所述高速缓冲存储单元之间传送数据，
其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的一部分。
技术方案15.根据技术方案7所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，其被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制对信息的操作；
辅助存储器件，其被配置成储存用于将所述命令解码的程序和所述信息；
主存储器件，其被配置成调用和储存来自所述辅助存储器件的程序和信息，使得在执行所述程序时所述处理器利用所述程序和所述信息来执行操作；以及
接口器件，其被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述处理系统中的所述辅助存储器件或所述主存储器件的一部分。
技术方案16.根据技术方案7所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存器件，其被配置成储存数据并且保存储存的数据，而与电源无关；
控制器，其被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；
暂时储存器件，其被配置成暂时地储存所述储存器件和外部之间交换的数据；以及
接口，其被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的一部分。
技术方案17.根据技术方案7所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，其被配置成储存数据并且保存储存的数据，而与电源无关；
存储器控制器，其被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；
缓冲存储器，其被配置成缓冲在所述存储器和外部之间交换的数据；以及
接口，其被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；
其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
技术方案18.一种制造电子器件的方法，所述方法包括：
在多个垂直层叠的层的每个中形成多个单元结构；
在所述多个单元结构的每个的相对侧上形成绝缘图案；
在所述多个垂直层叠的层的每个之间形成层间绝缘层；
通过刻蚀所述多个垂直层叠的层来形成暴露出所述衬底的开口；以及
在所述开口中形成第二电极；
其中，所述多个单元结构的每个单元结构包括：在第一方向上延伸的线型选择器、设置在所述选择器的侧壁上的两个第一电极、以及设置在所述第一电极的相对侧上的两个可变电阻图案。
技术方案19.根据技术方案18所述的方法，其中，形成所述多个单元结构中的每个单元结构包括：
在所述衬底上形成在所述第一方向上延伸的所述线型选择器；
在所述衬底和所述选择器之上形成导电层；
通过刻蚀所述导电层使得所述导电层的部分保留在所述选择器的两个侧壁上来形成第一电极；
在所述衬底和所述选择器以及所述第一电极之上形成可变电阻层；以及
通过刻蚀所述可变电阻层来在所述第一电极的侧壁上形成可变电阻图案。
技术方案20.根据技术方案19所述的方法，其中，所述可变电阻图案包括金属氧化物层。
Claims (18)
1.一种具有半导体存储单元的电子器件，所述半导体存储单元包括多个单元结构，每个单元结构包括：
选择器；
两个第一电极，其被设置在所述选择器的相对侧上；
两个可变电阻图案，其被设置在所述两个第一电极的相对侧上；以及
两个第二电极，其被设置在所述两个可变电阻图案的相对侧上；
其中，所述两个第一电极、所述两个可变电阻图案、所述两个第二电极和所述选择器限定了共享所述选择器的两个存储器单元，
其中，所述半导体存储单元还包括在第一方向上以恒定的间隔排列的多个第二电极，且其中，所述多个第二电极为柱体。
2.根据权利要求1所述的电子器件，其中，所述选择器、所述两个第一电极和所述两个可变电阻图案是在第一方向上延伸的线型结构。
3.根据权利要求2所述的电子器件，其中，所述半导体存储单元还包括在与所述第一方向交叉的第二方向上以恒定的间隔排列的多个单元结构。
4.根据权利要求3所述的电子器件，其中，在单个层上的所述多个单元结构通过绝缘图案彼此分开。
5.根据权利要求1所述的电子器件，
其中，所述两个第一电极中的一个用作第一存储器单元的下电极和第二存储器单元的中间电极；以及
其中，所述两个第一电极中的另一个用作所述第一存储器单元的中间电极和所述第二存储器单元的下电极。
6.一种具有半导体存储单元的电子器件，所述半导体存储单元包括：
多层层叠结构，其包括多个层，每个层包括多个单元结构，每个单元结构包括：
选择器；
两个第一电极，其被设置在所述选择器的相对侧上；
两个可变电阻图案，其被设置在所述两个第一电极的相对侧上；以及
两个第二电极，其被设置在所述两个可变电阻图案的相对侧上，
其中，所述两个第一电极、所述两个可变电阻图案、所述两个第二电极和所述选择器限定了共享所述选择器的两个存储器单元，
其中，所述第二电极是垂直地穿过所述多个层的柱体型电极，并且在第一方向上以恒定的间隔排列。
7.根据权利要求6所述的电子器件，其中，所述选择器、所述第一电极和所述可变电阻图案是在第一方向上延伸的线型图案。
8.根据权利要求6所述的电子器件，还包括：
多个层间绝缘层，其被设置在所述多个层之间。
9.根据权利要求7所述的电子器件，其中，每个层中的所述多个单元结构在与所述第一方向交叉的第二方向上以恒定的间隔重复地排列。
10.根据权利要求9所述的电子器件，还包括：
隔离绝缘图案，其被设置在所述第二方向上通过所述间隔限定的空间中。
11.根据权利要求6所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，以及执行对所述命令的提取、解码或者对所述微处理器的信号的输入或输出的控制；
运算单元，其被配置成基于所述控制单元对所述命令进行解码的结果来执行操作；以及
存储单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者被执行所述操作的数据的地址；
其中，所述半导体存储单元是所述微处理器中的所述存储单元的一部分。
12.根据权利要求6所述的电子器件，还包括处理器，所述处理器包括：
核单元，其被配置成基于从所述处理器的外部输入的命令通过利用数据来执行与所述命令相对应的操作；
高速缓冲存储单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者被执行所述操作的数据的地址；以及
总线接口，其连接在所述核单元和所述高速缓冲存储单元之间，并且被配置成在所述核单元和所述高速缓冲存储单元之间传送数据，
其中，所述半导体存储单元是所述处理器中的所述高速缓冲存储单元的一部分。
13.根据权利要求6所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，其被配置成对通过所述处理器接收的命令进行解码，并且基于对所述命令进行解码的结果来控制对信息的操作；
辅助存储器件，其被配置成储存用于对所述命令进行解码的程序和所述信息；
主存储器件，其被配置成从所述辅助存储器件调用程序和信息并储存它们，使得所述处理器在执行所述程序时利用所述程序和所述信息来执行操作；以及
接口器件，其被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述处理系统中的所述辅助存储器件或所述主存储器件的一部分。
14.根据权利要求6所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存器件，其被配置成储存数据并且保存储存的数据，而与电源无关；
控制器，其被配置成根据从外部输入的命令来控制将数据输入至所述储存器件和从所述储存器件输出；
暂时储存器件，其被配置成暂时地储存在所述储存器件和外部之间交换的数据；以及
接口，其被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信，
其中，所述半导体存储单元是所述数据储存系统中的所述储存器件或所述暂时储存器件的一部分。
15.根据权利要求6所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，其被配置成储存数据并且保存储存的数据，而与电源无关；
存储器控制器，其被配置成根据从外部输入的命令来控制将数据输入至所述存储器和从所述存储器输出；
缓冲存储器，其被配置成缓冲在所述存储器和外部之间交换的数据；以及
接口，其被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信；
其中，所述半导体存储单元是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
16.一种制造电子器件的方法，所述方法包括：
在多个垂直层叠的层的每个层中形成多个单元结构；
在所述多个单元结构的每个的相对侧上形成绝缘图案；
在所述多个垂直层叠的层的每个层之间形成层间绝缘层；
通过刻蚀所述多个垂直层叠的层来形成暴露出衬底的开口；以及
在所述开口中形成第二电极；
其中，所述多个单元结构中的每个单元结构包括：在第一方向上延伸的线型选择器、设置在所述选择器的侧壁上的两个第一电极、以及设置在所述第一电极的相对侧上的两个可变电阻图案。
17.根据权利要求16所述的方法，其中，形成所述多个单元结构中的每个单元结构包括：
在所述衬底上形成在所述第一方向上延伸的所述线型选择器；
在所述衬底和所述选择器之上形成导电层；
通过刻蚀所述导电层使得所述导电层的部分保留在所述选择器的两个侧壁上来形成第一电极；
在所述衬底和所述选择器以及所述第一电极之上形成可变电阻层；以及
通过刻蚀所述可变电阻层来在所述第一电极的侧壁上形成可变电阻图案。
18.根据权利要求17所述的方法，其中，所述可变电阻图案包括金属氧化物层。
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