CN108336220A - 电子装置及其制造方法 - Google Patents

Abstract

一种包括半导体存储器的电子装置。半导体存储器可以包括：磁隧道结MTJ结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构之下，其中底层可以包括金属和金属氧化物。

Description

电子装置及其制造方法

相关申请的交叉引用

本专利文件要求于2017年1月20日提交的申请号为10-2017-0009825、名称为“ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME(电子装置及其制造方法)”的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本专利文件涉及存储电路或者存储器件及其在电子设备或者电子系统中的应用。

背景技术

近来，随着电子设备或者电子装置趋向于小型化、低功耗、高性能、多功能等，需要能够将信息储存在诸如计算机、便携式通信设备等的各种电子设备或者电子装置中的电子装置，并且已经对这种电子装置进行了研究和开发。这种电子装置的示例包括可以利用根据施加的电压或者电流而在不同的电阻状态之间切换的特性来储存数据的电子装置，并且可以采用各种配置来实现，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、E-熔丝等。

发明内容

本专利文件中公开的技术包括存储电路或者存储器件及其在电子设备或者电子系统中的应用，以及电子装置的各种实施方式及其制造方法，其中电子装置包括可改善可变电阻元件的特性的半导体存储器。

在一方面，一种电子装置可以包括半导体存储器，并且半导体存储器可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构下，其中底层可以包括金属和金属氧化物。

上述电子装置的实施方式可以包括以下中的一个或者更多个。

底层可以包括金属氮化物。底层可以包括TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或者HfN，或者它们的组合。半导体存储器还可以包括与底层接触并且操作为促进底层的晶体生长的缓冲层。缓冲层可以包括：金属、金属合金，金属氮化物或金属氧化物，或者它们的组合。底层还可以包括从缓冲层扩散的金属的氧化物。半导体存储器还可以包括在自由层与底层之间的金属氧化物层。金属氧化物层可以具有等于或者小于三个单层的厚度。

电子装置还可以包括微处理器，微处理器包括：控制单元，其被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或者控制微处理器的信号的输入或者输出；运算单元，其被配置为基于控制单元对命令进行解码的结果来执行运算；以及存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行的数据的地址，其中半导体存储器是微处理器中的存储单元的一部分。

电子装置还可以包括处理器，处理器包括：核心单元，其被配置为基于从处理器的外部输入的命令，通过利用数据来执行与命令相对应的运算；高速缓冲存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行的数据的地址；以及总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传送数据，其中，半导体存储器是处理器中的高速缓冲存储单元的一部分。

电子装置还可以包括处理系统，处理系统包括：处理器，其被配置为对由处理器接收的命令进行解码，并且基于对命令进行解码的结果来控制对信息的操作；辅助存储器件，其配置为储存用于对命令和信息进行解码的程序；主存储器件，其被配置为从辅助存储器件调用和储存程序和信息，使得处理器能能够在执行程序时利用程序和信息来执行操作；以及接口器件，其被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或者主存储器件的一部分。

电子装置还可以包括数据储存系统，数据储存系统包括：储存器件，其被配置为储存数据并且保持储存的数据，而与电源无关；控制器，其被配置为根据从外部输入的命令来控制数据输入至储存器件和数据从储存器件输出；暂时储存器件，其被配置为暂时地储存在储存器件与外部之间交换的数据；以及接口，其被配置为执行在储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存器件或者暂时储存器件的一部分。

电子装置还可以包括存储系统，存储系统包括：存储器，其被配置为储存数据并且保持储存的数据，而与电源无关；存储器控制器，其被配置为根据从外部输入的命令来控制数据输入至存储器和数据从存储器输出；缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及接口，其被配置为执行在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中半导体存储器是存储系统中的存储器或者缓冲存储器的一部分。

在另一个方面，一种用于制造包括半导体存储器的电子装置的方法可以包括：提供衬底；在衬底之上形成底层以包括金属和金属氧化物；以及在底层之上形成MTJ(磁隧道结)结构，以包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于底层之上的自由层与钉扎层之间的隧道阻挡层。

上述用于制造电子装置的方法的实施方式可以包括以下中的一个或者更多个。

底层的形成的步骤可以包括：在衬底之上形成材料层以包括金属氮化物；并且对材料层执行氧化处理以使一部分金属变为金属氧化物。材料层可以包括：TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或者它们的组合。该方法还可以包括：在形成材料层之前，形成设置在底层之下的缓冲层以促进底层的晶体生长。缓冲层可以包括：金属、金属合金、金属氮化物或金属氧化物，或者它们的组合。执行氧化处理使得从缓冲层扩散的金属变为金属氧化物。底层的形成的步骤还可以包括：在材料层之上形成金属层；对金属层执行氧化处理，以使金属层变为金属氧化物层。金属氧化物层可以具有等于或者小于三个单层的厚度。

在另一个方面，一种电子装置可以包括半导体存储器，并且半导体存储器可以包括：衬底；底层，其形成在衬底之上并且包括金属和金属氧化物；第一磁性层，其形成在底层之上并且与底层形成第一界面；隧道阻挡层，其形成在第一磁性层之上并且与第一磁性层形成第二界面；以及第二磁性层，其形成在隧道阻挡层之上，并且其中，第一磁性层、隧道阻挡层和第二磁性层被构造为基于第一磁性层的磁化方向和第二磁性层的磁化方向来储存不同的数据，并且在第一界面处产生的垂直磁各向异性不低于在第二界面处产生的垂直磁各向异性。

上述电子装置的实施方式可以包括以下中的一个或者更多个。

金属氧化物可以被配置为防止金属扩散至第一磁性层。半导体存储器还可以：包括缓冲层，其位于衬底与底层之间并且包括金属、金属合金、金属氮化物或金属氧化物，或者它们的组合。半导体存储器还可以包括：金属氧化物层，其位于底层与第一磁性层之间并且具有等于或者小于三个单层的厚度。

在附图、说明书和权利要求书中更详细地描述了这些和其它的方面、实施方式和相关优点。

附图说明

图1A是示出了根据本公开的实施方式的可变电阻元件的截面图。

图1B是示出了根据本公开的另一个实施方式的可变电阻元件的截面图。

图2是示出了分别根据本公开的实施方式和比较示例的自由层的磁矩的曲线图。

图3是示出了分别根据本公开的实施方式和比较示例的自由层的垂直磁各向异性的曲线图。

图4A是示出了用于制造图1A的底层的方法的示例的截面图。

图4B是示出了用于制造图1B的底层的方法的示例的截面图。

图5A是用于说明根据本公开的实施方式的存储器件及其制造方法的截面图。

图5B是用于说明根据本公开的另一个实施方式的存储器件及其制造方法的截面图。

图6是实施基于本公开技术的存储电路的微处理器的配置图的示例。

图7是实施基于本公开技术的存储电路的处理器的配置图的示例。

图8是实施基于本公开技术的存储电路的系统的配置图的示例。

图9是实施基于本公开技术的存储电路的数据储存系统的配置图的示例。

图10是实施基于本公开技术的存储电路的存储系统的配置图的示例。

具体实施方式

下面参考附图详细地描述本公开技术的各种示例和实施方式。

附图可以不一定按比例绘制，并且在一些情况下，附图中的至少一些衬底的比例可能被夸大处理，以便清楚地示出所描述的示例或者实施方式的某些特征。在图示或描述中呈现多层衬底中具有两层或者更多层的具体示例时，如所示的这些层的相对定位关系或者布置这些层的顺序反映了所描述或者示出的示例的特定实施方式，并且布置这些层的不同相对定位关系或者顺序也是可能的。另外，多层衬底的所述或者图示的示例可以不反映存在于特定的多层衬底中的所有层(例如，在两个图示的层之间可以存在一个或者多个附加层)。作为具体的示例，当在所描述或者图示的多层衬底中的第一层被称为在第二层“上”或者“之上”，或者在衬底“上”或者“之上”时，第一层可以直接地形成在第二层或者衬底上，但是第一层也可以表示衬底，其中一个或者更多个其它的中间层可以存在于第一层与第二层或者衬底之间。

可变电阻元件可以指的是能够响应于施加的偏置(例如，电流或者电压)而在不同的电阻状态之间切换的元件。可变电阻元件可以根据电阻状态来储存不同的数据。也就是说，可变电阻元件可以用作存储单元。存储单元还可以包括耦接至可变电阻元件并控制对可变电阻元件的存取的选择元件。这样的存储单元可以采用各种方式布置以形成半导体存储器。

在一些实施方式中，可变电阻元件可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于其间的隧道阻挡层。响应于施加到可变电阻元件的足够幅度的电压或者电流，自由层的磁化方向可以改变为与钉扎层的磁化方向平行或者反平行的方向。因此，可变电阻元件可以在低电阻状态与高电阻状态之间切换，从而基于不同的电阻状态来储存不同的数据。本公开的技术及其实施方式可以用于提供能够满足或者增强可变电阻元件所需的各种特性的改进的可变电阻元件。

图1A是示出了根据本公开的实施方式的可变电阻元件的截面图。

参见图1A，根据本公开的实施方式的可变电阻元件100可以包括：MTJ结构，其包括具有可变磁化方向的自由层130、具有固定磁化方向的钉扎层150以及介于自由层130与钉扎层150之间的隧道阻挡层140。

自由层130可以具有使MTJ结构具有可变电阻值的可变磁化方向。随着自由层130的磁化方向的改变，自由层130的磁化方向和钉扎层150的磁化方向的相对关系也改变，这允许可变电阻元件100储存不同的数据或者表示不同的数据位。自由层130也可以被称为储存层等。自由层130的磁化方向可以大体上与自由层130、隧道阻挡层140和钉扎层150的表面垂直。换句话说，自由层130的磁化方向可以大体上与自由层130、隧道阻挡层140和钉扎层150的层叠方向平行。因此，自由层130的磁化方向可以在向下方向和向上方向之间改变。自由层130的磁化方向的改变可以由自旋转移力矩引起。

自由层130可以具有包括铁磁材料的单层或者多层的结构。例如，自由层130可以包括基于Fe、Ni或者Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或者Co-Fe-B合金等，或者自由层130可以包括金属的叠层，例如Co/Pt或者Co/Pd等。

在数据读取操作和数据写入操作两者中，隧道阻挡层140可以允许电子隧穿。在用于储存新数据的写入操作中，高写入电流可以被引导穿过隧道阻挡层140，以改变自由层130的磁化方向，从而改变用于写入新数据位的MTJ的电阻状态。在读取操作中，低读取电流可以被引导穿过隧道阻挡层140，而不改变自由层130的磁化方向，以测量在自由层130的现有磁化方向下的MTJ的现有电阻状态，从而读取MTJ中储存的数据位。隧道阻挡层140可以包括电介质氧化物，例如，诸如MgO、CaO、SrO、TiO、VO或NbO等的氧化物。

钉扎层150可以具有与自由层130的磁化方向相反的钉扎磁化方向，并且可以被称为参考层等。在图1A中，钉扎层150的磁化方向可以沿向下的方向钉扎。在一些实施方式中，与图1所示的不同，钉扎层150的磁化方向可以沿向上的方向钉扎。

钉扎层150可以具有包括铁磁材料的单层或者多层的结构。例如，钉扎层150可以包括基于Fe、Ni或者Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金等，或者钉扎层150可以包括金属的叠层，例如Co/Pt或Co/Pd等。

如果向可变电阻元件100施加电压或者电流，则可以通过自旋转移力矩来改变自由层130的磁化方向。当自由层130的磁化方向和钉扎层150的磁化方向彼此平行时，可变电阻元件100可以处于低电阻状态，以储存诸如“0”的具体的指定的数字数据位。相反地，当自由层130的磁化方向和钉扎层150的磁化方向彼此反平行时，可变电阻元件100可以处于高电阻状态，以储存诸如“1”的不同的指定的数字数据位。在一些实施方式中，可变电阻元件100可以被配置为：当自由层130的磁化方向和钉扎层150的磁化方向彼此平行时储存数据位“1”，而当自由层130的磁化方向和钉扎层150的磁化方向彼此反平行时储存数据位“0”。

在一些实施方式中，可变电阻元件100还可以包括执行各种功能以改善MTJ结构的特性的一个或者更多个层。例如，可变电阻元件100还可以包括缓冲层110、底层120、间隔层160、磁校正层170和覆盖层180。

缓冲层110可以设置在底层120之下并且帮助底层120的晶体生长。当缓冲层110形成在底层120之下时，其能够帮助底层120的晶体生长，从而提高自由层130的垂直磁晶各向异性。缓冲层110可以具有包括金属、金属合金、金属氮化物或金属氧化物、或者它们的组合的单层或者多层的结构。

底层120可以设置在自由层130之下，并且用于改善自由层130的垂直磁晶各向异性。

底层120可以具有包括金属氮化物的单层或者多层的结构。在一些实施方式中，底层120可以包括：TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或者它们的组合。

在传统的可变电阻元件中，存在的问题在于在底层120与自由层130之间的界面处产生的垂直磁各向异性比在自由层130与隧道阻挡层140之间的界面处产生的垂直磁各向异性低。原因在于在底层120与自由层130之间的界面处产生的垂直磁各向异性可以从根本上比在自由层130与隧道阻挡层140之间的界面处由Fe-O轨道结合产生的垂直磁各向异性低，并且原因还在于底层120中包括的剩余金属和/或底层120中包括的金属可以在底层120与自由层130之间的界面处扩散，从而使垂直磁各向异性恶化。

这里，剩余金属可以表示或者包括不与氮结合并且在包括金属氮化物的底层120中以自由形式存在的金属。

本公开的技术提供了一些实施方式，以提高在底层120与自由层130之间的界面处产生的垂直磁各向异性。在一些实施方式中，底层120的剩余金属和/或从缓冲层110扩散的金属可以改变为氧化物并且在底层120中作为氧化物存在。例如，在底层120中可以存在源自底层120中所包括的材料的剩余金属和/或从在底层120之下形成的缓冲层110扩散的金属。这种剩余金属和/或扩散金属可以使得金属进一步扩散，从而导致自由层130的恶化。通过对底层120执行氧化处理，底层120中的剩余金属和/或从缓冲层110扩散的金属可以变为金属氧化物，并且在底层120中作为金属氧化物存在。照此，可以控制金属从缓冲层110和底层120扩散。而且，底层120中的一部分氧可以被捕获，以增加产生自由层130的Fe-O轨道结合的可能性。结果，可以提高在底层120与自由层130之间的界面处产生的垂直磁各向异性，从而防止自由层130的恶化。

由于存在非常少量的底层120的剩余金属和/或从缓冲层110扩散的金属(这些金属将通过氧化处理而被氧化)，所以由金属氧化引起的电阻增加可以忽略。

磁校正层170可以用于补偿由钉扎层150产生的杂散磁场的影响。在这种情况下，钉扎层150的杂散磁场的影响可以降低，因此自由层130中的偏置磁场可以减小。磁校正层170可以具有与钉扎层150的磁化方向反平行的磁化方向。在该实施方式中，当钉扎层150具有向下的磁化方向时，磁校正层170可以具有向上的磁化方向。相反地，当钉扎层150具有向上的磁化方向时，磁校正层170可以具有向下的磁化方向。磁校正层170可以具有包括铁磁材料的单层或多层的结构。

在该实施方式中，磁校正层170位于钉扎层150之上，但其位置可以改变。例如，磁校正层170也可以位于MTJ结构之上、之下或者与其紧邻，并且与MTJ结构分开图案化。

间隔层160可以介于磁校正层170与钉扎层150之间，并且用作它们之间的缓冲器。此外，间隔层160可以用于改善磁校正层170的特性。间隔层160可以包括诸如钌(Ru)的贵金属。

覆盖层180可以用作用于使可变电阻元件100图案化的硬掩模，并且包括诸如金属的各种导电材料。在一些实施方式中，覆盖层180可以包括几乎不具有或具有少量针孔(pinhole)并且对湿法刻蚀和/或干法刻蚀具有高电阻的金属材料。例如，覆盖层180可以包括诸如钌(Ru)的贵金属。

图1B是示出了根据本公开的另一个实施方式的可变电阻元件的截面图。以下描述将集中于与图1A的实施方式的不同之处。

参见图1B，与图1A的实施方式相比，可变电阻元件100还可以包括介于底层120与自由层130之间的金属氧化物薄层190。

金属氧化物薄层190可以具有等于或小于三个单层的厚度。

可变电阻元件100包括形成在底层120之上的金属薄层(在图1B中未示出)。如下所公开的，可以通过氧化包括在金属薄层中的金属来形成在底层120之上形成的金属氧化物薄层190。在金属薄层的氧化之后，金属氧化物薄层190位于底层120之上并且包括金属氧化物。

例如，底层120和形成在底层120之上的金属薄层可以经受氧化处理，使得源自底层120中包括的材料的剩余金属和/或从缓冲层110扩散的金属可以变为金属氧化物，并且在所得底层120中作为金属氧化物存在，并且金属薄层可以变为金属氧化物薄层190。因此，如图1A的实施方式所述，可以控制金属从缓冲层110和底层120扩散，并且一部分氧可以被捕获在底层120中，从而增加产生自由层130的Fe-O轨道结合的可能性。因此，除了增加自由层130的垂直磁各向异性的效果之外，可以将形成在底层120的表面上的金属氧化物薄层190耦接至自由层130，从而进一步提高自由层130的垂直磁各向异性。

由于底层120中的剩余金属和/或从缓冲层110扩散的金属(要通过氧化处理而被氧化)的量不大或非常小，所以金属薄层以非常薄的厚度形成，由金属氧化引起的电阻的增加是可忽略的。

在根据以上实施方式的可变电阻元件100中，自由层130形成在钉扎层150之下。在其它的实施方式中，自由层130可以形成在钉扎层150之上。

将参照图2和图3来详细地描述通过在可变电阻元件100中形成底层120之后进行氧化处理以便将底层120中的剩余金属和/或从缓冲层110扩散的金属变为存在于底层120中的氧化物而能够获得的优点。

图2示出了根据本公开的实施方式和比较示例的自由层的磁矩的曲线图。在图2中，横轴表示自由层的规格化(normalized)厚度，纵轴表示规格化磁矩M。在比较示例中，在形成金属缓冲层和氮化物底层之后，形成自由层而不执行氧化处理。在本公开技术的示例性实施方式中，在形成金属缓冲层和氮化物底层之后，氮化物底层经受氧化处理，使得底层中的剩余金属和/或从缓冲层扩散的金属变为金属氧化物，并且在底层中作为金属氧化物存在。

参见图2，通过对底层120执行氧化处理，自由层的磁矩可以提高约5％。这是因为氧化处理使得底层120中的剩余金属和/或从缓冲层110扩散的金属变为金属氧化物，并且在底层120中作为金属氧化物存在。因此，可以控制金属从底层120和缓冲层110扩散，以减少由于自由层130中的金属扩散而导致的死层的产生。

图3示出了根据本公开的实施方式和比较示例的自由层的垂直磁各向异性的曲线图。在图3中，横轴表示自由层的规格化磁矩M，纵轴表示规格化Hk(垂直各向异性场)。在比较示例中，在形成金属缓冲层和氮化物底层之后，形成自由层而不执行氧化处理。在本公开技术的示例性实施方式中，在形成金属缓冲层和氮化物底层之后，氮化物底层经受氧化处理，使得底层中的剩余金属和/或从缓冲层扩散的金属变为金属氧化物，并且在底层中作为金属氧化物存在。

参见图3，通过对底层120执行氧化处理，自由层130的垂直磁各向异性可以提高约40％。这是因为在自由层130与底层120之间的界面处的垂直磁各向异性被提高，并且由于金属扩散而导致的Hk值的恶化被最小化。

此外，由于自由层130的垂直磁各向异性的提高，自由层130的热稳定性可以增加。作为参考，热稳定性可以由式(1)来表示：

[式1]

其中，S表示自由层的面积，k_B表示玻尔兹曼(Boltzmann)常数，并且T表示温度。

参照式(1)，由于热稳定性与自由层的Hk值成比例，所以如果Hk值增加，则热稳定性也增加。

基于上述内容，如在本公开技术的实施方式中所显示的可变电阻元件100，通过在形成底层120之后执行氧化处理并且控制金属从缓冲层110和底层120扩散，能够减少由自由层130中的金属扩散引起的死层的产生。此外，一部分氧可以被捕获在底层120中，并且产生自由层130的Fe-O轨道结合的可能性增加，使得能够确保高垂直磁各向异性和高热稳定性。结果，可以提高可变电阻元件100的数据储存特性和操作特性。

将参照图4A和图4B来示例性地描述制造根据该实施方式的底层120的方法。

图4A是示出了用于制造图1A的底层的方法的示例的截面图，且图4B是示出了用于制造图1B的底层的方法的示例的截面图。

参见图4A，材料层120’可以形成在包括金属等的缓冲层110之上。材料层120’可以包括氮化物，例如，TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或者它们的组合。在材料层120’中，可以存在源自材料层120’中所包括的材料的剩余金属24’和/或从缓冲层110扩散的金属22’。

然后，可以对材料层120’进行氧化处理。氧化处理可以通过流动氧气氧化或自由基氧化来执行。最终的底层120可以通过氧化处理来形成。在最终的底层120中，源自材料层120’中所包括的材料的剩余金属24’和/或从缓冲层110扩散的金属22’可以变为金属氧化物24和22，并且作为金属氧化物24和22存在。

参见图4B，材料层120’可以形成在包括金属等的缓冲层110之上。材料层120’可以包括氮化物，例如，TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或者它们的组合。在材料层120’中，可以存在源自材料层120’中所包括的材料的剩余金属24’和/或从缓冲层110扩散的金属22’。然后，可以通过在材料层120’之上沉积金属来形成金属薄层190’。

然后，可以对金属薄层190’和材料层120’进行氧化处理。氧化处理可以通过流动氧气氧化或自由基氧化来执行。通过执行氧化处理，金属薄层190’可以变为金属氧化物薄层190，并且源自材料层120’中所包括的材料的剩余金属24’和/或从缓冲层110扩散的金属22’可以变为金属氧化物24和22，并且在最终的底层120中作为金属氧化物24和22存在。

如本文件中公开的半导体存储器件可以包括用于储存数据的可变电阻元件100的单元阵列。半导体存储器件还可以包括诸如线路、元件等的各种组件，以驱动或控制每个可变电阻元件100。参照图5A和5B进行了示例性的说明。

图5A是用于说明根据本公开的实施方式的存储器件及其制造方法的截面图。

参见图5A，本实施方式的存储器件可以包括：衬底500、形成在衬底500之上的下接触520、形成在下接触520之上的可变电阻元件100以及形成在可变电阻元件100之上的上接触550。对于每个可变电阻元件100，用于控制对特定的可变电阻元件100的存取、作为开关或开关电路/元件(例如，晶体管)的特定结构可以设置在衬底500之上，以控制可变电阻元件100，其中开关可以接通以选择可变电阻元件100或者开关可以关断以取消选择可变电阻元件100。下接触520可以设置在衬底500之上，并且将可变电阻元件100的下端部耦接至衬底500的一部分，例如，作为可变电阻元件100的开关电路的晶体管的漏极。上接触550可以设置在可变电阻元件100之上，并且将可变电阻元件100的上端部耦接至某一线(未示出)，例如位线。在图5A中，示出了两个可变电阻元件100作为可变电阻元件100的阵列中的元件的示例。

以上存储器件可以通过以下过程来制造。

首先，可以提供其中形成有晶体管等的衬底500，然后可以在衬底500之上形成第一层间电介质层510。然后，可以通过选择性地刻蚀第一层间电介质层510来形成下接触520，以形成暴露出衬底500的一部分的孔H并且用导电材料填充孔H。然后，可以通过在第一层间电介质层510和下接触520之上形成用于可变电阻元件100的材料层并且选择性地刻蚀材料层，来形成可变电阻元件100。用于形成可变电阻元件100的刻蚀工艺可以包括具有强物理刻蚀特性的IBE方法。然后，可以形成第二层间电介质层530以覆盖可变电阻元件。然后，可以在可变电阻元件100和第二层间电介质层530之上形成第三层间电介质层540，然后可以形成穿过第三层间电介质层540并且耦接至可变电阻元件100的上端部的上接触550。

在根据该实施方式的存储器件中，形成可变电阻元件100的所有层可以具有彼此对准的侧壁。这是因为经由利用一个掩模的刻蚀工艺来形成可变电阻元件100。

与图5A的实施方式不同，可变电阻元件100的一部分可以与其它部分分开图案化。该过程示于图5B中。

图5B是用于说明根据本公开的另一个实施方式的存储器件及其制造方法的截面图。以下描述将集中于与图5A的实施方式的不同之处。

参见图5B，根据本实施方式的存储器件可以包括可变电阻元件100，其中例如缓冲层110和底层120的部分具有不与其它层对准的侧壁。如图5B所示，缓冲层110和底层120可以具有与下接触520对准的侧壁。

图5B中的存储器件可以通过以下过程来制造。

首先，第一层间电介质层510可以形成在衬底500之上，然后被选择性地刻蚀以形成暴露出衬底500的一部分的孔H。然后，下接触520可以形成为填充孔H的下部。例如，下接触520可以经由以下一系列过程形成：形成导电材料以覆盖其中形成有孔的所得结构，并且经由回蚀工艺等去除导电材料的一部分，直到导电材料具有期望的厚度。然后，可以形成缓冲层110和底层120，以填充孔H的剩余部分。例如，缓冲层110可以通过以下过程形成：形成用于形成缓冲层110的材料层，缓冲层110覆盖其中形成有下接触520的所得结构，然后通过例如回蚀工艺来去除材料层的一部分，直到材料层具有期望的厚度。此外，底层120可以通过以下过程形成：形成用于形成底层120的材料层，底层120覆盖其中形成有下接触520和缓冲层110的所得结构，然后执行诸如CMP(化学机械平坦化)的平坦化工艺，直到暴露出第一层间电介质层510的顶表面。然后，可变电阻元件100的其余部分可以通过以下过程形成：在下接触520和第一层间电介质层510之上，形成用于形成除了缓冲层110和底层120之外的可变电阻元件100的其余层的材料层。后续过程与图5A所示的过程大体上相同。

在该实施方式中，可以减少为了形成可变电阻元件100而需要一次刻蚀的高度，这使得可以降低刻蚀工艺的难度。

尽管在该实施方案中，缓冲层110和底层120掩埋在孔H中，但是可变电阻元件100的其它部分也可以根据需要进行掩埋。

基于本公开技术的以上和其它的存储电路或半导体器件可以用于一系列设备或系统。图6至图10提供了可以实施本文公开的存储电路的设备或系统的一些示例。

图6是实施基于本公开技术的存储电路的微处理器的配置图的示例。

参见图6，微处理器1000可以执行如下控制和调整一系列过程的任务：从各种外部设备接收数据，处理数据以及将处理结果输出至外部设备。微处理器1000可以包括：存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

存储单元1010是将数据储存在微处理器1000中的部分，如处理器寄存器、寄存器等。存储单元1010可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：暂时地储存要由运算单元1020执行运算的数据、执行运算的结果数据以及存储用于执行运算的数据的地址。

存储单元1010可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储单元1010可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构之下，其中底层可以包括金属和金属氧化物。由此，可以提高存储单元1010的数据储存特性。结果，可以提高微处理器1000的操作特性。

运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四个算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。

控制单元1030可以从微处理器1000的存储单元1010、运算单元1020和外部设备接收信号，执行命令的提取、解码和控制微处理器1000的信号的输入和输出，以及执行由程序表示的处理。

根据本实施方式的微处理器1000可以额外地包括：高速缓冲存储单元1040，其可以暂时地储存要从除了存储单元1010之外的外部设备输入的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050来与存储单元1010、运算单元1020和控制单元1030交换数据。

图7是实施基于本公开技术的存储电路的处理器的配置图的示例。

参见图7，通过包括微处理器的除了执行用于控制和调整一系列过程的任务(从各种外部设备接收数据、处理数据和输出处理结果至外部设备)之外的各种功能，处理器1100可以改善性能并且实现多功能性。处理器1100可以包括用作微处理器的核心单元1110，用于暂时地储存数据的高速缓冲存储单元1120，以及用于在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)的各种片上系统(SoC)。

该实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、运算单元1112和控制单元1113。

存储单元1111是将数据储存在处理器1100中的部分，如处理器寄存器、寄存器等。存储单元1111可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：暂时地储存要由运算单元1112执行运算的数据，执行运算的结果数据和存储用于执行运算的数据的地址。运算单元1112是在处理器1100中执行运算的部分。运算单元1112可以根据控制单元1113对命令进行解码的结果等来执行四个算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储单元1111、运算单元1112和外部设备接收信号，执行命令的提取、解码和控制处理器1100的信号的输入和输出，以及执行由程序表示的处理。

高速缓冲存储单元1120是暂时地储存数据以补偿以高速运行的核心单元1110与以低速运行的外部设备之间数据处理速度的差异的部分。高速缓冲存储单元1120可以包括：主储存部1121，二级储存部1122和三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，并且在需要高储存容量的情况下可以包括三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括增加数目的储存部。也就是说，可以根据设计来改变包括在高速缓冲存储单元1120中的储存部的数目。主储存部1121、二级储存部1122和三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构之下，其中底层可以包括金属和金属氧化物。由此，可以提高高速缓冲存储单元1120的数据储存特性。结果，可以提高处理器1100的操作特性。

尽管图7中示出了主储存部1121、二级储存部1122和三级储存部1123全部都被配置在高速缓冲存储单元1120的内部，但是要注意的是，高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123全部都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间数据处理速度的差异。同时，要注意的是，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110的内部，并且二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，以加强补偿数据处理速度差异的功能。在另一个实施方式中，主储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。

总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并且允许有效地传输数据的部分。

根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接地连接或者经由总线接口1130连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，对应于多个核心单元1110的数目，高速缓冲存储单元1120的主储存部1121可以被配置在每个核心单元1110中，并且二级储存部1122和三级储存部1123可以以经由总线接口1130共享的方式被配置在多个核心单元1110的外部。主储存部1121的处理速度可以比二级储存部1122的处理速度和三级储存部1123的处理速度大。在另一个实施方式中，对应于多个核心单元1110的数目，主储存部1121和二级储存部1122可以被配置在每个核心单元1110中，并且三级储存部1123可以以经由总线接口1130共享的方式被配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线的方式将数据发送至外部设备和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并且将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，所添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，以及彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)，以及具有与上述存储器类似功能的存储器等等。非易失性存储器可以包括：ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)、具有类似功能的存储器。

通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括诸如经由传输线路发送和接收数据的各种设备：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如不需要传输线路来发送和接收数据的各种设备：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、普遍存在的传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。

存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘的冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的器件。

媒体处理单元1170可以处理在处理器1100中处理的数据，或者从外部输入设备以图像、语音和其他形式输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高分辨率音频设备(HD音频)、高分辨率多媒体接口(HDMI)控制器等。

图8是实施基于本公开技术的存储电路的系统的配置图的示例。

参见图8，作为处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操控。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以是利用处理器运行的各种电子系统，例如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。

处理器1210可以对输入的命令进行解码，并且处理对储存在系统1200中的数据的运算、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。

主存储器件1220是如下的储存器，其能够在执行程序时暂时地储存、调用和执行来自辅助存储器件1230的程序代码或数据，并且即使当电源被切断时也能够保持存储的内容。主存储器件1220可以包括一个或更多个根据实施方式的上述半导体器件。例如，主存储器件1220可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及形成在MTJ结构之下的底层，其中底层可以包括金属和金属氧化物。由此，可以提高主存储器件1220的数据储存特性。结果，可以提高系统1200的操作特性。

此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源被切断时，所有内容都被擦除。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，但是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源被切断时所有内容都被擦除。

辅助存储器件1230是用于储存程序代码或数据的存储器件。当辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以储存较大量的数据。辅助存储器件1230可以包括一个或更多个根据实施方式的上述半导体器件。例如，辅助存储器件1230可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及形成在MTJ结构之下的底层，其中底层可以包括金属和金属氧化物。由此，可以提高辅助存储装置1230的数据储存特性。结果，可以提高系统1200的操作特性。

此外，辅助存储器件1230还可以包括数据储存系统(参见图9的附图标记1300)，例如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD卡)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，但是可以包括数据储存系统(参见图9的附图标记1300)，例如利用磁性的磁带、磁盘、利用光学的激光盘、使用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡，迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

接口器件1240可以用于执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以是按键、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备：局域网(LAN)、通用串行总线(USB)、以太网，电力线通信(PLC)等。无线网络模块可以包括诸如不需要传输线来发送和接收数据的各种设备：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN，无线个域网(Zigbee)、普遍存在的传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。

图9是实施基于本公开技术的存储电路的数据储存系统的配置图的示例。

参见图9，数据储存系统1300可以包括：储存器件1310，其作为用于储存数据的组件而具有非易失性特性；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备连接；以及暂时储存器件1340，其用于暂时地储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等的盘类型，以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡类型。

储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。

控制器1320可以控制储存器件1310与接口1330之间的数据的交换。为此，控制器1320可以包括：处理器1321，其用于执行对从数据储存系统1300的外部经由接口1330输入的命令进行处理的操作等。

接口1330用于执行在数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在如下器件中所使用的接口兼容：例如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等；或者与用于类似于上述器件的器件的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与如下接口兼容：例如，IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)；或者与上述接口类似的接口兼容。接口1330可以与彼此不同类型的一个或更多个接口兼容。

暂时储存器件1340能够根据与外部设备、控制器和系统的接口的多样化和高性能来暂时地储存数据，以用于在接口1330与储存器件1310之间有效传输数据。用于暂时地储存数据的暂时储存器件1340可以包括一个或更多个根据实施方式的上述半导体器件。暂时储存器件1340可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构之下，其中底层可以包括金属和金属氧化物。由此，可以提高储存器件1310或者暂时储存器件1340的数据储存特性。结果，可以提高数据储存系统1300的操作特性和数据储存特性。

图10是实施基于本公开技术的存储电路的存储系统的配置图的示例。

参见图10，存储系统1400可以包括：存储器1410，其作为用于储存数据的组件而具有非易失性特性；存储器控制器1420，其控制存储器1410；接口1430，其用于与外部设备连接；等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD卡)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

用于储存数据的存储器1410可以包括一个或更多个根据实施方式的上述半导体器件。例如，存储器1410可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构之下，其中底层可以包括金属和金属氧化物。由此，可以提高存储器1410的数据储存特性。结果，可以提高储存系统1400的操作特性和数据储存特性。

此外，根据该实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非型闪存、与非型闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据的交换。为此，存储器控制器1420可以包括：处理器1421，其用于执行对从存储系统1400的外部经由接口1430输入的命令进行处理的操作。

接口1430用于执行在存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与用于如下设备的接口兼容：诸如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡，或者与用于与上述设备类似的设备中的接口兼容。接口1430可以与彼此类型不同的一个或更多个接口兼容。

根据该实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能来有效地在接口1430与存储器1410之间传输数据。例如，用于暂时地储存数据的缓冲存储器1440可以包括一个或更多个根据实施方式的上述半导体器件。缓冲存储器1440可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及底层，其形成在MTJ结构之下，其中底层可以包括金属和金属氧化物。由此，可以提高缓冲存储器1440的数据储存特性。结果，可以提高存储系统1400的操作特性和数据储存特性。

此外，根据该实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

基于在本文件中公开的存储器件，图6至图10中的电子设备或电子系统的以上示例中的特征可以在各种设备、系统或应用中实施。一些示例包括：移动电话或其它便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、手表或其它具有无限通信性能的可穿戴设备。

尽管本专利文件包括许多细节，但是这些细节不应被解释为对任何发明的范围或可要求保护的范围的限制，而是针对特定发明的特定实施例的特征的描述。在不同的实施例的上下文中，在本专利文件中描述的某些特征也可以在单个实施例中组合地实施。相反，在单个实施例的上下文中描述的各种特征也可以分开地或以任何合适的子组合而在多个实施例中实施。此外，尽管以上可以将特征描述为以某些组合的方式起作用，并且甚至最初要求这样保护，但要求保护的组合的一个或更多个特征在某些情况下可以从组合中切除，并且所要求保护的组合可以涉及子组合或子组合的变化。

类似地，尽管在附图中以特定的顺序描绘了操作，但是这不应被理解为要求以所示的特定顺序或按顺序的次序执行这些操作，或者执行所有所示的操作，以实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应被理解为所有实施例中都需要这样的分离。

仅描述了几个实施方式和示例。可以基于本专利文件中描述和说明的内容来实施其它的实施方式、增强方式和变体。

Claims (17)

1.一种电子装置，其包括半导体存储器，其中所述半导体存储器包括：

磁隧道结MTJ结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和介于自由层与钉扎层之间的隧道阻挡层；以及

底层，其形成在MTJ结构之下，

其中，底层包括金属和金属氧化物。

2.根据权利要求1所述的电子装置，其中，底层包括金属氮化物。

3.根据权利要求2所述的电子装置，其中，底层包括TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或者它们的组合。

4.根据权利要求1所述的电子装置，其中，半导体存储器还包括缓冲层，所述缓冲层与底层接触并且操作为促进底层的晶体生长。

5.根据权利要求4所述的电子装置，其中，缓冲层包括：金属、金属合金、金属氮化物或金属氧化物，或者它们的组合。

6.根据权利要求5所述的电子装置，其中，底层还包括从缓冲层扩散的金属的氧化物。

7.根据权利要求1所述的电子装置，其中，半导体存储器还包括在自由层与底层之间的金属氧化物层。

8.根据权利要求7所述的电子装置，其中，金属氧化物层具有等于或者小于三个单层的厚度。

9.根据权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：

控制单元，其被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或者控制微处理器的信号的输入或输出；

运算单元，其被配置为基于控制单元对命令进行解码的结果来执行运算；以及

存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行的数据的地址，

其中，半导体存储器是微处理器中的存储单元的一部分。

10.根据权利要求1所述的电子装置，还包括处理器，所述处理器包括：

核心单元，其被配置为基于从处理器的外部输入的命令，通过利用数据来执行与命令相对应的运算；

高速缓冲存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行的数据的地址；以及

总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，

其中，半导体存储器是处理器中的高速缓冲存储单元的一部分。

11.根据权利要求1所述的电子装置，还包括处理系统，所述处理系统包括：

处理器，其被配置为对由处理器接收的命令进行解码，并且基于对命令进行解码的结果来控制对信息的操作；

辅助存储器件，其被配置为储存用于对命令和信息进行解码的程序；

主存储器件，其被配置为从辅助存储器件调用和储存程序和信息，使得处理器能够在执行程序时利用程序和信息来执行操作；以及

接口器件，其被配置为执行在处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，

其中，半导体存储器是处理系统中的辅助存储器件或者主存储器件的一部分。

12.根据权利要求1所述的电子装置，还包括数据储存系统，所述数据储存系统包括：

储存器件，其被配置为储存数据并且保持储存的数据，而与电源无关；

控制器，其被配置为根据从外部输入的命令来控制数据输入至储存器件和数据从储存器件输出；

暂时储存器件，其被配置为暂时地储存在储存器件与外部之间交换的数据；以及

接口，其被配置为执行在储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，

其中，半导体存储器是数据储存系统中的储存器件或者暂时储存器件的一部分。

13.根据权利要求1所述的电子装置，还包括存储系统，所述存储系统包括：

存储器，其被配置为储存数据并且保持储存的数据，而与电源无关；

存储器控制器，其被配置为根据从外部输入的命令来控制数据输入至存储器和数据从存储器输出；

缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及

接口，其被配置为执行在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，

其中，半导体存储器是存储系统中的存储器或者缓冲存储器的一部分。

14.一种电子装置，其包括半导体存储器，其中所述半导体存储器包括：

衬底；

底层，其形成在衬底上并且包括金属和金属氧化物；

第一磁性层，其形成在底层之上，并且与底层形成第一界面；

隧道阻挡层，其形成在第一磁性层之上，并且与第一磁性层形成第二界面；以及

第二磁性层，其形成在隧道阻挡层之上，以及

其中，第一磁性层、隧道阻挡层和第二磁性层被构造为基于第一磁性层的磁化方向和第二磁性层的磁化方向来储存不同的数据，并且在第一界面处产生的垂直磁各向异性不低于在第二界面处产生的垂直磁各向异性。

15.根据权利要求14所述的电子装置，其中，金属氧化物被配置为防止金属扩散至第一磁性层。

16.根据权利要求14所述的电子装置，还包括：缓冲层，其位于衬底与底层之间，并且包括金属、金属合金、金属氮化物或金属氧化物，或者它们的组合。

17.根据权利要求14所述的电子装置，还包括：金属氧化物层，其位于底层与第一磁性层之间，并且具有等于或者小于三个单层的厚度。