TW201828412A - 電子裝置及其製造方法 - Google Patents

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鄭求烈
金亮坤
李哉衡
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Abstract

本發明揭示一種包括一半導體記憶體之電子裝置。該半導體記憶體可包括：一磁穿隧接面結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。

Description

電子裝置及其製造方法
本專利文件係關於記憶體電路或記憶體裝置及其在電子裝置或電子系統中之應用。
近來，隨著電子裝置或電子器具趨向於小型化、低功耗、高效能、多功能性等，需要能夠將資訊儲存在諸如電腦、可攜式通信裝置等之各種電子裝置或電子器具中的電子裝置，且已經對此等電子裝置進行研究及開發。此等電子裝置之實例包括能夠使用根據施加之電壓或電流而在不同的電阻狀態之間切換之特性來儲存資料的電子裝置，且能夠採用各種組態來實施，例如，電阻式隨機存取記憶體(resistive random access memory，RRAM)、相變隨機存取記憶體(phase change random access memory，PRAM)、鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)、磁性隨機存取記憶體(magnetic random access memory，MRAM)、E-熔絲等。
本專利文件中揭示之技術包括記憶體電路或記憶體裝置及其在電子裝置或電子系統中之應用，以及電子裝置及其製造方法之各種實施，其中電子裝置包括能夠改良可變電阻元件之特性的半導體記憶體。 在一個態樣中，一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：一磁穿隧接面(Magnetic Tunnel Junction，MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。 上述電子裝置之實施可包括一或多個以下各項。 該底層可包括一金屬氮化物。該底層可包括TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或其一組合。該半導體記憶體可進一步包括一緩衝層，該緩衝層與該底層接觸且操作為促進該底層之晶體生長。該緩衝層可包括一金屬、一金屬合金、一金屬氮化物或一金屬氧化物，或其一組合。該底層可進一步包括自該緩衝層擴散的該金屬之氧化物。該半導體記憶體可進一步包括在該自由層與該底層之間的一金屬氧化物層。該金屬氧化物層可具有等於或小於三個單層之一厚度。 該電子裝置可進一步包括一微處理器，該微處理器包括：一控制單元，其經組態以自該微處理器之一外部接收包括一命令之一信號，且執行對該命令之提取、解碼或控制該微處理器之一信號的輸入或輸出；一運算單元，其經組態以基於該控制單元對該命令進行解碼之一結果來執行一運算；及一記憶體單元，其經組態以儲存用於執行該運算之資料、與執行該運算之一結果相對應的資料或該運算被執行的資料之一位址，其中該半導體記憶體係該微處理器中之該記憶體單元之部分。 該電子裝置可進一步包括一處理器，該處理器包括：一核心單元，其經組態以基於自該處理器之一外部輸入的一命令，藉由使用資料來執行與該該命令相對應之一運算；一快取記憶體單元，其經組態以儲存用於執行該運算之資料、與執行該運算之一結果相對應的資料或該運算被執行的資料之一位址；及一匯流排介面，其連接在該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料，其中該半導體記憶體係該處理器中之該快取記憶體單元之部分。 該電子裝置可進一步包括一處理系統，該處理系統包括：一處理器，其經組態以對由該處理器接收之一命令進行解碼，且基於對該命令進行解碼之一結果來控制對資訊之一操作；一輔助記憶體裝置，其經組態以儲存用於對該命令進行解碼之一程式及該資訊；一主記憶體裝置，其經組態以自該輔助記憶體裝置呼叫及儲存該程式及該資訊，使得該處理器能能夠在執行該程式時使用該程式及該資訊來執行該操作；及一介面裝置，其經組態以執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信，其中該半導體記憶體係該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。 該電子裝置可進一步包括一資料儲存系統，該資料儲存系統包括：一儲存裝置，其經組態以儲存資料且保持儲存的資料，而與電源供應器無關；一控制器，其經組態以根據自一外部輸入之一命令來控制資料輸入至該儲存裝置及資料自該儲存裝置輸出；一暫時儲存裝置，其經組態以暫時地儲存在該儲存裝置與該外部之間交換的資料；及一介面，其經組態以執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信，其中該半導體記憶體係該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部分。 該電子裝置可進一步包括一記憶體系統，該記憶體系統包括：一記憶體，其經組態以儲存資料且保持儲存的資料，而與電源供應器無關；一記憶體控制器，其經組態以根據自一外部輸入之一命令來控制資料輸入至該記憶體及資料自該記憶體輸出；一緩衝記憶體，其經組態以緩衝在該記憶體與該外部之間交換的資料；及一介面，其經組態以執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信，其中該半導體記憶體係該記憶體系統中之該記憶體或該緩衝記憶體之部分。 在另一態樣中，一種用於製造包括一半導體記憶體之一電子裝置的方法可包括：提供一基板；在該基板之上形成一底層，以包括金屬及該等金屬之氧化物；及在該底層之上形成一磁穿隧接面(MTJ)結構，以包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該底層之上的該自由層與該釘紮層之間的一隧道障壁層。 用於製造電子裝置之上述方法的實施可包括一或多個以下各項。 該底層之該形成可包括：在該基板之上形成一材料層，以包括金屬氮化物；及對該材料層執行一氧化處理，以使該等金屬之一部分變為該等金屬之氧化物。該材料層可包括TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或其一組合。該方法可進一步包括：在該材料層之該形成之前，形成設置在該底層之下的一緩衝層以促進該底層之晶體生長。該緩衝層可包括一金屬、一金屬合金、一金屬氮化物或一金屬氧化物，或其一組合。該氧化處理之該執行使得自該緩衝層擴散的該等金屬變為金屬之氧化物。該底層之該形成可進一步包括：在該材料層之上形成一金屬層；及該對金屬層執行該氧化處理，以使該金屬層變為一金屬氧化物層。該金屬氧化物層可具有等於或小於三個單層之一厚度。 在另一個態樣中，一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：一基板；一底層，其形成在該基板之上且包括金屬及該等金屬之氧化物；一第一磁性層，其形成在該底層之上且與該底層形成一第一界面；一隧道障壁層，其形成在該第一磁性層之上且與該第一磁性層形成一第二界面；及一第二磁性層，其形成在該隧道障壁層之上，且其中該第一磁性層、該隧道障壁層及該第二磁性層經結構化以基於該第一磁性層及該第二磁性層之磁化方向而儲存不同資料，且在該第一界面處產生的垂直磁各向異性不低於在該第二界面處產生的垂直磁各向異性。 上述電子裝置之實施可包括一或多個以下各項。 該等金屬氧化物可經組態以防止該等金屬擴散至該第一磁性層。該半導體記憶體可進一步包括一緩衝層，該緩衝層位於該基板與該底層之間且包括一金屬、一金屬合金、一金屬氮化物或一金屬氧化物，或其一組合。該半導體記憶體可進一步包括一金屬氧化物層，該金屬氧化物層位於該底層與該第一磁性層之間且具有等於或小於三個單層之一厚度。 在附圖、說明書及申請專利範圍中更詳細地描述此等及其他態樣、實施及相關優點。
相關申請案之交叉引用 本專利文件主張於2017年1月20日申請、名稱為「ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME (電子裝置及其製造方法)」的韓國專利申請案第10-2017-0009825號之優先權，該案以全文引用方式併入於本文中。 下面參考附圖詳細地描述所揭示技術之各種實例及實施。 附圖可不一定按比例繪製，且在一些情況下，附圖中的至少一些基板之比例可已被誇示，以便清楚地說明所描述的實例或實施之某些特徵。在圖式或描述中呈現多層基板中具有兩層或更多層的特定實例時，如所示的此等層之相對定位關係或配置此等層之順序反映所描述或所說明的實例之特定實施，且配置該等層之不同相對定位關係或者順序係可能的。另外，多層基板之所描述或所說明的實例可以不反映存在於彼特定多層基板中之所有層(例如，一或多個額外層可存在於兩個所說明的層之間)。作為特定實例，當所描述或所說明的多層基板中之第一層被稱為在第二層「上」或「之上」，或在基板「上」或「之上」時，第一層可直接地形成在第二層或基板上，但第一層亦可表示基板，其中一或多者其他的中間層可存在於第一層與第二層或基板之間。 可變電阻元件可意謂能夠回應於施加的偏壓(例如，電流或電壓)而在不同的電阻狀態之間切換的元件。可變電阻元件可根據電阻狀態來儲存不同的資料。亦即，可變電阻元件可以用作記憶體胞元。記憶體胞元可進一步包括耦接至可變電阻元件且控制對可變電阻元件之存取的選擇元件。此等記憶體胞元可以各種方式配置以形成半導體記憶體。 在一些實施中，可變電阻元件可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於其間的一隧道障壁層。回應於施加至可變電阻元件的足夠幅度之電壓或電流，自由層之磁化方向可改變為與釘紮層之磁化方向平行或反平行的方向。因此，可變電阻元件可在低電阻狀態與高電阻狀態之間切換，從而基於不同的電阻狀態來儲存不同的資料。所揭示技術及其實施可用以提供能夠滿足或增強可變電阻元件所需之各種特性的經改良之可變電阻元件。 圖1A為說明根據本發明之一實施的可變電阻元件之截面圖。 參看圖1A，根據本發明之實施的可變電阻元件100可包括：一MTJ結構，其包括具有可變磁化方向之自由層130、具有固定磁化方向之釘紮層150及介於自由層130與釘紮層150之間的隧道障壁層140。 自由層130可具有使MTJ結構具有可變電阻值之可變磁化方向。隨著自由層130之磁化方向的改變，自由層130之磁化方向與釘紮層150之磁化方向的相對關亦改變，此允許可變電阻元件100儲存不同的資料或表示不同的資料位元。自由層130亦可被稱為儲存層或類似者。自由層130之磁化方向可實質上與自由層130、隧道障壁層140及釘紮層150之表面垂直。換言之，自由層130之磁化方向可實質上與自由層130、隧道障壁層140及釘紮層150之堆疊方向平行。因此，自由層130之磁化方向可在向下方向與向上方向之間改變。自由層130之磁化方向的改變可由自旋轉移力矩引起。 自由層130可具有包括鐵磁材料之單層或多層結構。舉例而言，自由層130可包括基於Fe、Ni或Co之合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金或其類似物，或自由層130可包括金屬之堆疊，諸如Co/Pt或Co/Pd或其類似物。 在資料讀取操作及資料寫入操作兩者中，隧道障壁層140可允許電子穿隧。在用於儲存新資料之寫入操作中，高寫入電流可被引導穿過隧道障壁層140，以改變自由層130之磁化方向且因此改變用於寫入新資料位元的MTJ之電阻狀態。在讀取操作中，低讀取電流可被引導穿過隧道障壁層140，而不改變自由層130之磁化方向，以量測在自由層130之現有磁化方向下的MTJ之現有電阻狀態，從而讀取MTJ中儲存的資料位元。隧道障壁層140可包括介電質氧化物，例如，諸如MgO、CaO、SrO、TiO、VO或NbO或其類似物之氧化物。 釘紮層150可具有與自由層130之磁化方向相反的釘紮磁化方向，且可以被稱為參考層或其類似者。在圖1A中，釘紮層150之磁化方向可沿向下方向釘紮。在一些實施中，與圖1A所示的不同，釘紮層150之磁化方向可沿向上方向釘紮。 釘紮層150可具有包括鐵磁材料之單層或多層結構。舉例而言，釘紮層150可包括基於Fe、Ni或Co之合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金或其類似物，或釘紮層150可包括金屬之堆疊，例如Co/Pt或Co/Pd或其類似物。 若向可變電阻元件100施加電壓或電流，則可藉由自旋轉移力矩來改變自由層130之磁化方向。當自由層130之磁化方向與釘紮層150之磁化方向彼此平行時，可變電阻元件100可處於低電阻狀態，以儲存諸如「0」的特定的指定數位資料位元。相反地，當自由層130之磁化方向與釘紮層150之磁化方向彼此反平行時，可變電阻元件100可處於高電阻狀態，以儲存諸如「1」的不同指定數位資料位元。在一些實施中，可變電阻元件100可經組態以：在自由層130之磁化方向與釘紮層150之磁化方向彼此平行時儲存資料位元「1」，而在自由層130之磁化方向與釘紮層150之磁化方向彼此反平行時儲存資料位元「0」。 在一些實施中，可變電阻元件100可進一步包括執行各種功能以改良MTJ結構之特性的一或多個層。舉例而言，可變電阻元件100可進一步包括緩衝層110、底層120、間隔層160、磁校正層170及覆蓋層180。 緩衝層110可設置在底層120之下且幫助底層120之晶體生長。當緩衝層110形成在底層120之下時，有可能幫助底層120之晶體生長且因此改良自由層130之垂直磁晶各向異性。緩衝層110可具有包括金屬、金屬合金、金屬氮化物或金屬氧化物或其一組合的單層或多層結構。 底層120可設置在自由層130之下，且用於改良自由層130之垂直磁晶各向異性。 底層120可具有包括金屬氮化物之單層或多層結構。在一些實施中，底層120可包括TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或其一組合。 在習知可變電阻元件中，存在的問題在於在底層120與自由層130之間的界面處產生的垂直磁各向異性比在自由層130與隧道障壁層140之間的界面處產生的垂直磁各向異性低。原因在於：在底層120與自由層130之間的界面處產生的垂直磁各向異性可從根本上比在自由層130與隧道障壁層140之間的界面處由Fe-O軌道結合產生的垂直磁各向異性低，且底層120中所包括的剩餘金屬及/或底層120中所包括的金屬可在底層120與自由層130之間的界面處擴散，從而使垂直磁各向異性惡化。 此處，剩餘金屬可意謂或包括不與氮結合且在包括金屬氮化物之底層120中以自由形式存在的金屬。 所揭示技術提供一些實施，以改良在底層120與自由層130之間的界面處產生的垂直磁各向異性。在一些實施中，底層120之剩餘金屬及/或自緩衝層110擴散之金屬可改變為氧化物且在底層120中作為氧化物存在。舉例而言，在底層120中可存在源自底層120中所包括之材料的剩餘金屬及/或自在底層120之下形成的緩衝層110擴散的金屬。此等剩餘金屬及/或擴散金屬可使得金屬進一步擴散，從而導致自由層130之惡化。藉由對底層120執行氧化處理，底層120中之剩餘金屬及/或自緩衝層110擴散之金屬可變為金屬氧化物，且在底層120中作為金屬氧化物存在。因而，有可能控制金屬自緩衝層110及底層120之擴散。而且，底層120中之一部分氧可被捕獲，以增加產生自由層130之Fe-O軌道結合的可能性。結果，可改良在底層120與自由層130之間的界面處產生的垂直磁各向異性，從而防止自由層130之惡化。 由於存在非常少量的底層120之剩餘金屬及/或自緩衝層110擴散之金屬(此等金屬將藉由氧化處理而被氧化)，因此由金屬氧化引起之電阻增加可以忽略。 磁校正層170可用以補償由釘紮層150產生之雜散磁場的影響。在此情況下，釘紮層150之雜散磁場的影響可以降低，且因此，自由層130中之偏壓磁場可以減小。磁校正層170可具有與釘紮層150之磁化方向反平行的磁化方向。在該實施中，當釘紮層150具有向下的磁化方向時，磁校正層170可具有向上的磁化方向。相反地，當釘紮層150具有向上的磁化方向時，磁校正層170可具有向下的磁化方向。磁校正層170可具有包括鐵磁材料之單層或多層結構。 在此實施中，磁校正層170位於釘紮層150之上，但其位置可改變。舉例而言，磁校正層170亦可位於MTJ結構之上、之下或與其緊鄰，且與MTJ結構分開圖案化。 間隔層160可介於磁校正層170與釘紮層150之間，且用作其間的緩衝器。此外，間隔層160可用以改良磁校正層170之特性。間隔層160可包括諸如釕(Ru)之貴金屬。 覆蓋層180可用作用於使可變電阻元件100圖案化之硬式光罩，且包括諸如金屬之各種導電材料。在一些實施中，覆蓋層180可包括幾乎不具有或具有少量針孔(pin hole)且對濕式蝕刻及/或乾式蝕刻具有高抗性之金屬材料。舉例而言，覆蓋層180可包括諸如釕(Ru)之貴金屬。 圖1B為說明根據本發明之另一實施的可變電阻元件之截面圖。以下描述將集中於與圖1A之實施的不同之處。 參看圖1B，與圖1A之實施相比，可變電阻元件100可進一步包括介於底層120與自由層130之間的金屬氧化物薄層190。 金屬氧化物薄層190可具有等於或小於三個單層之一厚度。 可變電阻元件100包括形成在底層120之上的金屬薄層，其在圖1B中未示出。如下文所揭示，可藉由氧化包括在金屬薄層中之金屬來形成在底層120之上形成之金屬氧化物薄層190。在金屬薄層的氧化之後，金屬氧化物薄層190位於底層120之上且包括金屬氧化物。 舉例而言，底層120及形成在底層120之上的金屬薄層可經受氧化處理，使得源自底層120中所包括之材料的剩餘金屬及/或自緩衝層110擴散的金屬可變為金屬氧化物，且在所得底層120中作為金屬氧化物存在，且金屬薄層可變為金屬氧化物薄層190。因此，如圖1A之實施中所描述，可控制金屬自緩衝層110及底層120擴散，且一部分氧可以被捕獲在底層120中，從而增加產生自由層130之Fe-O軌道結合的可能性。因此，除了增加自由層130之垂直磁各向異性的效應之外，有可能將形成在底層120之表面上的金屬氧化物薄層190耦接至自由層130，且因此進一步增大自由層130之垂直磁各向異性。 由於底層120中之剩餘金屬及/或自緩衝層110擴散之金屬(要藉由氧化處理被氧化)的量不大或非常小，因此金屬薄層以非常薄的厚度形成，由金屬氧化引起的電阻之增加可忽略。 在根據以上實施之可變電阻元件100中，自由層130形成在釘紮層150之下。在其他實施中，自由層130可以形成在釘紮層150之上。 將參看圖2及圖3來詳細地描述藉由在可變電阻元件100中形成底層120之後進行氧化處理以便將底層120中的剩餘金屬及/或自緩衝層110擴散的金屬變為存在於底層120中之氧化物而能夠獲得的優點。 圖2展示根據本發明之一實施及一比較實例的自由層之磁矩的曲線圖。在圖2中，橫軸指示自由層之正規化厚度，且縱軸指示正規化磁矩M。在比較實例中，在形成金屬緩衝層及氮化物底層之後，不執行氧化處理而形成自由層。在所揭示技術之例示性實施中，在形成金屬緩衝層及氮化物底層之後，氮化物底層經受氧化處理，使得底層中之剩餘金屬及/或自緩衝層擴散之金屬變為金屬氧化物，且在底層中作為金屬氧化物存在。 參看圖2，藉由對底層120執行氧化處理，自由層之磁矩可改良約5%。此係因為氧化處理使得底層120中之剩餘金屬及/或自緩衝層110擴散之金屬變為金屬氧化物且在底層120中作為金屬氧化物存在。因此，可控制金屬自底層120及緩衝層110擴散，以減少由於自由層130中之金屬擴散導致的死層之產生。 圖3展示根據本發明之一實施及一比較實例的自由層之垂直磁各向異性的曲線圖。在圖3中，橫軸指示自由層之正規化磁矩M，且縱軸指示正規化Hk(垂直各向異性場)。在比較實例中，在形成金屬緩衝層及氮化物底層之後，不執行氧化處理而形成自由層。在所揭示技術之例示性實施中，在形成金屬緩衝層及氮化物底層之後，氮化物底層經受氧化處理，使得底層中之剩餘金屬及/或自緩衝層擴散之金屬變為金屬氧化物且在底層中作為金屬氧化物存在。 參看圖3，藉由對底層120執行氧化處理，自由層130之垂直磁各向異性可改良約40%。此係因為在自由層130與底層120之間的界面處的垂直磁各向異性經改良，且由於金屬擴散導致的Hk值之惡化被最小化。 此外，由於自由層130之垂直磁各向異性之改良，自由層130之熱穩定性可增加。作為參考，熱穩定性可由等式(1)來表示： [等式1]其中，S指示自由層之面積，kB 指示玻爾茲曼(Boltzmann)常數，且T指示溫度。 參考等式(1)，由於熱穩定性與自由層之Hk值成比例，因此若Hk值增加，則熱穩定性亦增加。 基於上述內容，如在所揭示技術之實施中所顯示的可變電阻元件100，藉由在形成底層120之後執行氧化處理及控制金屬自緩衝層110及底層120擴散，有可能減少由自由層130中之金屬擴散引起的死層之產生。此外，一部分氧可以被捕獲在底層120中，且產生自由層130之Fe-O軌道結合的可能性增加，使得能夠確保高垂直磁各向異性及高熱穩定性。結果，可改良可變電阻元件100之資料儲存特性及操作特性。 將參看圖4A及圖4B來例示性地描述用於製造根據該實施之底層120的方法。 圖4A為說明用於製造圖1A之底層的方法之實例的截面圖，且圖4B為說明用於製造圖1B之底層的方法之實例的截面圖。 參看圖4A，材料層120'可形成在包括金屬及其類似物之緩衝層110之上。材料層120'可包括氮化物，例如，TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或其一組合。在材料層120'中，可以存在源自材料層120'中所包括之材料的剩餘金屬24'及/或自緩衝層110擴散之金屬22'。 接著，可對材料層120'執行氧化處理。氧化處理可藉由流動氧氣氧化或自由基氧化來執行。最終的底層120可藉由氧化處理來形成。在最終的底層120中，源自材料層120'中所包括之材料的剩餘金屬24'及/或自緩衝層110擴散之金屬22'可變為金屬氧化物24及22，且作為金屬氧化物24及22存在。 參看圖4B，材料層120'可形成在包括金屬及其類似物之緩衝層110之上。材料層120'可包括氮化物，例如，TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或其一組合。在材料層120'中，可以存在源自材料層120'中所包括之材料的剩餘金屬24'及/或自緩衝層110擴散之金屬22'。接著，可藉由在材料層120'之上沈積金屬來形成金屬薄層190'。 接著，可對金屬薄層190'及材料層120'執行氧化處理。氧化處理可藉由流動氧氣氧化或自由基氧化來執行。藉由執行氧化處理，金屬薄層190'可變為金屬氧化物薄層190，且源自材料層120'中所包括之材料的剩餘金屬24'及/或自緩衝層110擴散的金屬22'可變為金屬氧化物24及22，且在最終的底層120中作為金屬氧化物24及22存在。 如本文件中所揭示之半導體記憶體裝置可包括用以儲存資料的可變電阻元件100之胞陣列。半導體記憶體可進一步包括諸如線路、元件等之各種組件，以驅動或控制每一可變電阻元件100。參看圖5A及圖5B來例示性地解釋此情況。 圖5A為用於解釋根據本發明之一實施的記憶體裝置及其製造方法之截面圖。 參看圖5A，本實施之記憶體裝置可包括基板500、形成在基板500之上的下部觸點520、形成在下部觸點520之上的可變電阻元件100及形成在可變電阻元件100之上的上部觸點550。對於每一可變電阻元件100，用於控制對特定可變電阻元件100之存取的作為開關或開關電路/元件之特定結構(例如，電晶體)可設置在基板500之上，以控制可變電阻元件100，其中開關可被接通以選擇可變電阻元件100或被斷開以取消選擇可變電阻元件100。下部觸點520可設置在基板500之上，且將可變電阻元件100之下端耦接至基板500之一部分，例如，作為可變電阻元件100之開關電路的電晶體之汲極。上部觸點580可設置在可變電阻元件100之上，且將可變電阻元件100之上端耦接至某一線(未示出)，例如位元線。在圖5A中，展示兩個可變電阻元件100作為可變電阻元件100之陣列中之元件的實例。 以上記憶體裝置可藉由以下程序來製造。 首先，可提供其中形成有電晶體或其類似物之基板500，接著可在基板500之上形成第一層間介電層510。接著，可藉由選擇性地蝕刻第一層間介電層510以形成暴露基板600之一部分的孔H及用導電材料填充孔H來形成下部觸點520。接著，可藉由在第一層間介電層510及下部觸點520之上形成用於可變電阻元件100的材料層及選擇性地蝕刻該等材料層來形成可變電阻元件100。用於形成可變電阻元件100之蝕刻製程可包括具有強物理蝕刻特性之IBE方法。接著，可形成第二層間介電層530以覆蓋可變電阻元件。接著，可在可變電阻元件100及第二層間介電層530之上形成第三層間介電層540，且接著可形成穿過第三層間介電層540且耦接至可變電阻元件100之上端的上部觸點550。 在根據此實施之記憶體裝置中，形成可變電阻元件100之所有層可具有彼此對準之側壁。此係因為經由利用一個光罩之蝕刻製程來形成可變電阻元件100。 與圖5A之實施不同，可變電阻元件100之一部分可與其他部分分開圖案化。此程序說明於圖5B中。 圖5B為用於解釋根據本發明之另一實施的記憶體裝置及其製造方法之截面圖。以下描述將集中於與圖5A之實施的不同之處。 參看圖，根據此實施之記憶體裝置可包括可變電阻元件100，其中例如緩衝層110及底層120之部分具有不與其他層對準之側壁。如圖5B所示，緩衝層110及底層120可具有與下部觸點520對準之側壁。 圖5B中之記憶體裝置可藉由以下程序來製造。 首先，第一層間介電層510可形成在基板500之上，且接著被選擇性地蝕刻以形成暴露基板500之一部分的孔H。接著，下部觸點520可形成以填充孔H之下部部分。舉例而言，下部觸點520可經由以下一系列程序形成：形成導電材料以覆蓋其中形成有孔的所得結構，且經由回蝕製程或其類似者移除該導電材料之一部分，直至該導電材料具有所要厚度。接著，可形成緩衝層110及底層120，以便填充孔H之剩餘部分。舉例而言，緩衝層110可藉由以下程序來形成：形成用於形成緩衝層110之材料層，緩衝層110覆蓋其中形成有下部觸點520的所得結構，且接著藉由例如回蝕製程移除該材料層之一部分，直至該材料層具有所要厚度。此外，底層120可藉由以下程序來形成：形成用於形成底層120之材料層，底層120覆蓋其中形成有下部觸點520及緩衝層110的所得結構，且接著執行諸如化學機械平坦化(CMP)之平坦化程序，直至第一層間介電層510之頂表面暴露。接著，可變電阻元件100之剩餘部分可藉由以下程序來形成：在下部觸點520及第一層間介電層510之上，形成用於形成除了緩衝層110及底層120之外的可變電阻元件100之剩餘層的材料層。後續程序與圖5A所示之程序實質上相同。 在此實施中，可減少為了形成可變電阻元件100而需要一次蝕刻的高度，此使得有可能降低蝕刻製程的難度。 儘管在此實施中，緩衝層110及底層120掩埋在孔H中，但可變電阻元件100之其他部分亦可根據需要而掩埋。 基於所揭示技術之以上及其他記憶體電路或半導體裝置可用於一系列裝置或系統中。圖6至圖10提供可實施本文中所揭示之記憶體電路的裝置或系統之一些實例。 圖6為實施基於所揭示技術之記憶體電路的微處理器之組態圖的實例。 參看圖6，微處理器1000可執行用於控制及調諧如下一系列程序之任務：自各種外部裝置接收資料、處理資料及將處理結果輸出至外部裝置。微處理器1000可包括記憶體單元1010、運算單元1020、控制單元1030等。微處理器1000可為各種資料處理單元，諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用處理器(AP)。 記憶體單元1010係將資料儲存在微處理器1000中之一部分，如處理器暫存器、暫存器或其類似物。記憶體單元1010可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1010可包括各種暫存器。記憶體單元1010可執行以下功能：暫時地儲存將由運算單元1020執行運算的資料、執行運算之結果資料及儲存用於執行運算之資料之位址。 記憶體單元1010可包括根據實施之上述半導體裝置中之一或多者。舉例而言，記憶體單元1010可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良記憶體單元1010之資料儲存特性。結果，可改良微處理器1000之操作特性。 運算單元1020可根據控制單元1030對命令進行解碼之結果來執行四個算術運算或邏輯運算。運算單元1020可包括至少一個算術邏輯單元(ALU)等。 控制單元1030可自微處理器1000之記憶體單元1010、運算單元1020及外部裝置接收信號，執行命令之提取、解碼及控制微處理器1000的信號之輸入及輸出，且執行由程式表示之處理。 根據此實施之微處理器1000可額外地包括：快取記憶體單元1040，其可暫時地儲存將自除記憶體單元1010之外的外部裝置輸入之資料或將輸出至外部裝置之資料。在此情況下，快取記憶體單元1040可經由匯流排介面1050來與記憶體單元1010、運算單元1020及控制單元1030交換資料。 圖7為實施基於所揭示技術之記憶體電路的處理器之組態圖的實例。 參看圖7，藉由包括微處理器的除了執行用於控制及調諧一系列程序(自各種外部裝置接收資料、處理資料及輸出處理結果至外部裝置)的任務之外的各種功能，處理器1100可改良效能且實現多功能性。處理器1100可以包括用作微處理器的核心單元1110，用於暫時地儲存資料的快取記憶體單元1120，及用於在內部裝置與外部裝置之間傳送資料的匯流排介面1130。處理器1100可包括諸如多核處理器、圖形處理單元(GPU)及應用處理器(AP)之各種系統單晶片(SoC)。 此實施之核心單元1110係對自外部裝置輸入之資料執行算術邏輯運算的一部分，且可包括記憶體單元1111、運算單元1112及控制單元1113。 記憶體單元1111係將資料儲存在處理器1100中的一部分，如處理器暫存器、暫存器或其類似物。記憶體單元1111可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1111可包括各種暫存器。記憶體單元1111可執行以下功能：暫時地儲存將由運算單元1112執行運算的資料，執行運算之結果資料及儲存用於執行運算之資料之位址。運算單元1112係在處理器1100中執行運算的一部分。運算單元1112可根據控制單元1113對命令進行解碼之結果或其類似者來執行四個算術運算、邏輯運算。運算單元1112可包括至少一個算術邏輯單元(ALU)等。控制單元1113可自處理器1100之記憶體單元1111、運算單元1112及外部裝置接收信號，執行命令之提取、解碼及控制處理器1100之信號的輸入及輸出，且執行由程式表示之處理。 快取記憶體單元1120係暫時地儲存資料以補償以高速操作的核心單元1110與以低速操作的外部裝置之間資料處理速度的差異的一部分。快取記憶體單元1120可包括一級儲存區段1121、二級儲存區段1122及三級儲存區段1123。通常，快取記憶體單元1120包括一級儲存區段1121及二級儲存區段1122，且在需要高儲存容量之情況下可包括三級儲存區段1123。根據場合需要，快取記憶體單元1120可包括增加數目的儲存區段。換言之，可根據設計來改變包括在快取記憶體單元1120中之儲存區段的數目。一級儲存區段1121、二級儲存區段1122及三級儲存區段1123儲存及區分資料之速度可相同或不同。在各別儲存區段1121、1122及1123之速度不同的情況下，一級儲存區段1121之速度可最大。快取記憶體單元1120之一級儲存區段1121、二級儲存區段1122及三級儲存區段1123中的至少一個儲存區段可包括根據該等實施之上述半導體裝置中之一或多者。舉例而言，快取記憶體單元1120可包括：一磁穿隧接面(MTJ)結構，其包含具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良快取記憶體單元1120之資料儲存特性。結果，可改良處理器1100之操作特性。 儘管圖7中展示一級儲存區段1121、二級儲存區段1122及三級儲存區段1123全部被組態在快取記憶體單元1120的內部，但應注意，快取記憶體單元1120之一級儲存區段1121、二級儲存區段1122及三級儲存區段1123可全部組態在核心單元1110的外部，且可補償核心單元1110與外部裝置之間的資料處理速度的差異。同時，應注意，快取記憶體單元1120之一級儲存區段1121可設置在核心單元1110的內部，且二級儲存區段1122及三級儲存區段1123可被組態在核心單元1110的外部，以加強補償資料處理速度差異的功能。在另一實施中，一級儲存區段1121及二級儲存區段1122可設置在核心單元1110的內部，而三級儲存區段1123可設置在核心單元1110的外部。 匯流排介面1130係連接核心單元1110、快取記憶體單元1120及外部裝置且允許有效地傳輸資料的一部分。 根據此實施之處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共用快取記憶體單元1120。複數個核心單元1110及快取記憶體單元1120可直接地連接或經由匯流排介面1130連接。複數個核心單元1110可以與核心單元1110之上述組態相同的方式來組態。在處理器1100包括複數個核心單元1110的情況下，對應於複數個核心單元1110之數目，快取記憶體單元1120之一級儲存區段1121可被組態在每一核心單元1110中，且二級儲存區段1122及三級儲存區段1123可以經由匯流排介面1130共用的方式被組態在複數個核心單元1110的外部。一級儲存區段1121之處理速度可比二級儲存區段1122之處理速度及三級儲存區段1123之處理速度大。在另一實施中，對應於複數個核心單元1110之數目，一級儲存區段1121及二級儲存區段1122可被組態在每一核心單元1110中，且三級儲存區段1123可以經由匯流排介面1130共用的方式被組態在複數個核心單元1110的外部。 根據此實施之處理器1100可進一步包括：嵌入式記憶體單元1140，其儲存資料；通信模組單元1150，其能夠以有線或無線的方式將資料傳輸至外部裝置及自外部裝置接收資料；記憶體控制單元1160，其驅動外部記憶體裝置；及媒體處理單元1170，其處理在處理器1100中處理之資料或自外部輸入裝置輸入之資料，且將經處理的資料輸出至外部介面裝置等。此外，處理器1100可包括複數個各種模組及裝置。在此情況下，所添加的複數個模組可經由匯流排介面1130與核心單元1110及快取記憶體單元1120交換資料，以及彼此交換資料。 嵌入式記憶體單元1140不僅可包括揮發性記憶體，而且可包括非揮發性記憶體。揮發性記憶體可包括動態隨機存取記憶體(DRAM)、行動DRAM、靜態隨機存取記憶體(SRAM)，及具有與上述記憶體類似功能的記憶體等。非揮發性記憶體可包括唯讀記憶體(ROM)、反或快閃記憶體、反及快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁隨機存取記憶體(MRAM)、具有類似功能之記憶體。 通信模組單元1150可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組及其兩者。有線網路模組可包括諸如經由傳輸線路發送及接收資料的各種裝置：區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)等。無線網路模組可包括諸如不需要傳輸線路來發送及接收資料的各種裝置：紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、無線個域網(Zigbee)、普遍存在的感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)等。 記憶體控制單元1160用於管理及處理在處理器1100與根據不同通信標準操作的外部儲存裝置之間傳輸的資料。記憶體控制單元1160可包括各種記憶體控制器，例如，可以控制積體裝置電子器件(IDE)、串列進階附接技術(SATA)、小電腦系統介面(SCSI)、獨立磁碟冗餘陣列(RAID)、固態磁碟(SSD)、外部SATA (eSATA)、個人電腦記憶卡國際協會(PCMCIA)、通用串列匯流排(USB)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃(CF)卡等的裝置。 媒體處理單元1170可處理在處理器1100中處理的資料，或自外部輸入裝置以影像、語音及其他形式輸入的資料，且將資料輸出至外部介面裝置。媒體處理單元1170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊裝置(HD音訊)、高清晰度多媒體介面(HDMI)控制器等。 圖8為實施基於所揭示技術之記憶體電路的系統之組態圖的實例。 參看圖8，作為用於處理資料之設備的系統1200可執行輸入、處理、輸出、通信、儲存等，以對資料進行一系列操控。系統1200可包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等。此實施之系統1200可為使用處理器操作之各種電子系統，例如電腦、伺服器、個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型電話、數位音樂播放器、可攜式多媒體播放器(PMP)、攝影機、全球定位系統(GPS)、視訊攝影機、話音記錄器、電傳服務、視聽(AV)系統、智慧型電視等。 處理器1210可對輸入之命令進行解碼，且處理對儲存在系統1200中之資料的運算、比較等，且控制此等操作。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單核/多核處理器、圖形處理單元(GPU)、應用處理器(AP)、數位信號處理器(DSP)等。 主記憶體裝置1220係如下的儲存器，其能夠在執行程式時暫時地儲存、呼叫及執行來自輔助記憶體裝置1230之程式碼或資料，且即使當電源供應器被切斷時亦能夠保持儲存的內容。主記憶體裝置1220可包括根據該等實施之上述半導體裝置中之一或多者。舉例而言，主記憶體裝置1220可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及形成在該MTJ結構之下的一底層，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良主記憶體裝置1220之資料儲存特性。結果，可改良系統1200之操作特性。 此外，主記憶體裝置1220可進一步包括揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等，其中當電源供應器被切斷時，所有內容都被抹除。與此不同，主記憶體裝置1220可不包括根據該等實施之半導體裝置，但可包括揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等，其中當電源供應器被切斷時，所有內容都被抹除。 輔助記憶體裝置1230係用於儲存程式碼或資料之記憶體裝置。當輔助記憶體裝置1230之速度比主記憶體裝置1220慢時，輔助記憶體裝置1230可以儲存較大量的資料。輔助記憶體裝置1230可包括根據該等實施之上述半導體裝置中之一或多者。舉例而言，輔助記憶體裝置1230可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及形成在該MTJ結構之下的一底層，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良輔助儲存裝置1230之資料儲存特性。結果，可改良系統1200之操作特性。 此外，輔助記憶體裝置1230可進一步包括資料儲存系統(參考圖9之參考數字1300)，諸如使用磁性之磁帶、磁碟、使用光學之雷射碟片、使用磁性及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(SD卡)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃(CF)卡等。與此不同，輔助記憶體裝置1230可不包括根據該等實施之半導體裝置，但可包括資料儲存系統(參考圖9之參考數字1300)，諸如使用磁性之磁帶、磁碟、使用光學之雷射碟片、使用磁性及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡，迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃(CF)卡等。 介面裝置1240可用於執行此實施之系統1200與外部裝置之間的命令及資料的交換。介面裝置1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機介面裝置(HID)、通信裝置等。通信裝置可包括能夠與有線網路連接的模組、能夠與無線網路連接的模組及其兩者。有線網路模組可包括諸如經由傳輸線來發送及接收資料的各種裝置：區域網路(LAN)、通用串列匯流排(USB)、乙太網路，電力線通信(PLC)等。無線網路模組可包括諸如不需要傳輸線來發送及接收資料的各種裝置：紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN，無線個域網(Zigbee)、普遍存在的感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)等。 圖9為實施基於所揭示技術之記憶體電路的資料儲存系統之組態圖的實例。 參看圖9，資料儲存系統1300可包括：儲存裝置1310，其作為用於儲存資料之組件而具有非揮發性特性；控制器1320，其控制儲存裝置1310；介面1330，其用於與外部裝置連接；及暫時儲存裝置1340，其用於暫時地儲存資料。資料儲存系統1300可為諸如硬碟機(HDD)、緊密光碟唯讀記憶體(CDROM)、數位影音光碟(DVD)、固態磁碟(SSD)等的碟片類型，及諸如通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃(CF)卡等的卡類型。 儲存裝置1310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括唯讀記憶體(ROM)、反或快閃記憶體、反及快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁隨機存取記憶體(MRAM)等。 控制器1320可控制儲存裝置1310與介面1330之間的資料的交換。為此，控制器1320可包括處理器1321，其用於執行對自資料儲存系統1300的外部經由介面1330輸入之命令進行處理的操作等。 介面1330用於執行在資料儲存系統1300與外部裝置之間的命令及資料的交換。在資料儲存系統1300係卡類型的情況下，介面1330可與在如下裝置中所使用的介面相容：諸如，通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃(CF)卡等；或與用於類似於上述裝置之裝置的介面相容。在資料儲存系統1300係碟片類型的情況下，介面1330可與如下介面相容：諸如，積體裝置電子器件(IDE)、串列進階附接技術(SATA)、小電腦系統介面(SCSI)、外部SATA (eSATA)、個人電腦記憶卡國際協會(PCMCIA)、通用串列匯流排(USB)；或與上述介面類似之介面相容。介面1330可與彼此不同類型的一或多個介面相容。 暫時儲存裝置1340能夠根據與外部裝置、控制器及系統之介面的多樣化及高效能來暫時地儲存資料，以用於在介面1330與儲存裝置1310之間有效地傳送資料。用於暫時地儲存資料的暫時儲存裝置1340可包括根據該等實施之上述半導體裝置中之一或多者。暫時儲存裝置1340可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良儲存裝置1310或暫時儲存裝置1340之資料儲存特性。結果，可改良資料儲存系統1300之操作特性及資料儲存特性。 圖10為實施基於所揭示技術之記憶體電路的記憶體系統之組態圖的實例。 參看圖10，記憶體系統1400可包括：記憶體1410，其作為用於儲存資料的組件而具有非揮發性特性；記憶體控制器1420，其控制記憶體1410；介面1430，其用於與外部裝置連接；等。記憶體系統1400可為卡類型，諸如固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(SD卡)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃(CF)卡等。 用於儲存資料之記憶體1410可包括根據該等實施之上述半導體裝置中之一或多者。舉例而言，記憶體1410可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良記憶體1410之資料儲存特性。結果，可改良儲存系統1400之操作特性及資料儲存特性。 此外，根據此實施之記憶體1410可進一步包括具有非揮發性特性的唯讀記憶體(ROM)、反或快閃記憶體、反及快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 記憶體控制器1420可控制記憶體1410與介面1430之間的資料的交換。為此，記憶體控制器1420可包括處理器1421，其用於執行對自記憶體系統1400的外部經由介面1430輸入之命令進行處理的操作。 介面1430用於執行在記憶體系統1400與外部裝置之間的命令及資料的交換。介面1430可與用於如下裝置中之介面相容：諸如，通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃(CF)卡等，或與用於與上述裝置類似之設備中的介面相容。介面1430可與彼此類型不同的一或多個介面相容。 根據此實施之記憶體系統1400可進一步包括緩衝記憶體1440，用於根據與外部裝置、記憶體控制器及記憶體系統之介面的多樣化及高效能來有效地在介面1430與記憶體1410之間傳送資料。舉例而言，用於暫時地儲存資料之緩衝記憶體1440可包括根據該等實施之上述半導體裝置中之一或多者。緩衝記憶體1440可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與釘紮層之間的一隧道障壁層；及一底層，其形成在該MTJ結構之下，其中該底層可包括金屬及該等金屬之氧化物。由此，可改良緩衝記憶體1440之資料儲存特性。結果，可改良記憶體系統1400之操作特性及資料儲存特性。 此外，根據此實施之緩衝記憶體1440可進一步包括具有揮發性特性的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等，及具有非揮發性特性的相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。與此不同，緩衝記憶體1440可不包括根據該等實施之半導體裝置，而可包括具有揮發性特性的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等，及具有非揮發性特性的相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。 基於在本文件中所揭示之記憶體裝置，圖6至圖10中之電子裝置或電子系統之以上實例中的特徵可在各種裝置、系統或應用中實施。一些實例包括行動電話或其他可攜式通信裝置、平板電腦、筆記型或膝上型電腦、遊戲機、智慧型電視機、電視機上盒、多媒體伺服器、具有或不具有無線通信功能之數位攝影機、手錶或具有無限通信能力之其他可穿戴裝置。 儘管本專利文件含有許多細節，但是此等細節不應被解釋為對任何發明之範疇或可主張保護的範圍的限制，而是針對特定發明之特定實施例的特徵的描述。在不同實施例之上下文中，在本專利文件中描述的某些特徵亦可在單個實施例中組合地實施。相反，在單個實施例之上下文中描述的各種特徵亦可分開地或以任何合適子組合而在多個實施例中實施。此外，儘管上文可將特徵描述為以某些組合的方式起作用，且甚至最初如此要求，但所主張組合之一或多個特徵在某些情況下可自組合中切除，且所主張組合可涉及子組合或子組合之變化。 類似地，儘管在圖式中以特定次序來描繪操作，但此不應被理解為要求以所示的特定次序或按順序次序來執行此等操作，或執行所有所說明的操作，以達成所要結果。此外，在本專利文件中描述的實施例中之各種系統組件之分離不應被理解為所有實施例中都需要此分離。 僅描述幾個實施及實例。可基於本專利文件中所描述且所說明之內容來實施其他實施、增強及變體。
22‧‧‧金屬氧化物
22'‧‧‧金屬
24‧‧‧金屬氧化物
24'‧‧‧剩餘金屬
100‧‧‧可變電阻元件
110‧‧‧緩衝層
120‧‧‧底層
120'‧‧‧材料層
130‧‧‧自由層
140‧‧‧隧道障壁層
150‧‧‧釘紮層
160‧‧‧間隔層
170‧‧‧磁校正層
180‧‧‧覆蓋層
190‧‧‧金屬氧化物薄層
190'‧‧‧金屬薄層
500‧‧‧基板
510‧‧‧第一層間介電層
520‧‧‧下部觸點
530‧‧‧第二層間介電層
540‧‧‧第三層間介電層
550‧‧‧上部觸點
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧運算單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧一級儲存區段
1122‧‧‧二級儲存區段
1123‧‧‧三級儲存區段
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧資料儲存系統
1310‧‧‧儲存裝置
1320‧‧‧控制器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧記憶體系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1421‧‧‧處理器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
H‧‧‧孔
MTJ‧‧‧磁穿隧接面
圖1A為說明根據本發明之一實施的可變電阻元件之截面圖。 圖1B為說明根據本發明之另一實施的可變電阻元件之截面圖。 圖2為說明分別根據本發明之一實施及一比較實例的自由層之磁矩的曲線圖。 圖3為說明分別根據本發明之一實施及一比較實例的自由層之垂直磁各向異性的曲線圖。 圖4A為說明用於製造圖1A之底層之方法的實例之截面圖。 圖4B為說明用於製造圖1B之底層之方法的實例之截面圖。 圖5A為用於解釋根據本發明之一實施的記憶體裝置及其製造方法之截面圖。 圖5B為用於解釋根據本發明之另一實施的記憶體裝置及其製造方法之截面圖。 圖6為實施基於所揭示技術之記憶體電路的微處理器之組態圖的實例。 圖7為實施基於所揭示技術之記憶體電路的處理器之組態圖的實例。 圖8為實施基於所揭示技術之記憶體電路的系統之組態圖的實例。 圖9為實施基於所揭示技術之記憶體電路的資料儲存系統之組態圖的實例。 圖10為實施基於所揭示技術之記憶體電路的記憶體系統之組態圖的實例。

Claims (17)

  1. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包含： 一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及介於該自由層與該釘紮層之間的一隧道障壁層；及 一底層，其形成在該MTJ結構之下， 其中該底層包括金屬及該等金屬之氧化物。
  2. 如請求項1之電子裝置，其中該底層包括一金屬氮化物。
  3. 如請求項2之電子裝置，其中該底層包括TaN、AlN、SiN、TiN、VN、CrN、GaN、GeN、ZrN、NbN、MoN或HfN，或其一組合。
  4. 如請求項1之電子裝置，其中該半導體記憶體進一步包括一緩衝層，該緩衝層與該底層接觸且操作為促進該底層之晶體生長。
  5. 如請求項4之電子裝置，其中該緩衝層包括一金屬、一金屬合金、一金屬氮化物或一金屬氧化物，或其一組合。
  6. 如請求項5之電子裝置，其中該底層進一步包括自該緩衝層擴散的該金屬之氧化物。
  7. 如請求項1之電子裝置，其中該半導體記憶體進一步包括在該自由層與該底層之間的一金屬氧化物層。
  8. 如請求項7之電子裝置，其中該金屬氧化物層具有等於或小於三個單層之一厚度。
  9. 如請求項1之電子裝置，其進一步包含一微處理器，該微處理器包括： 一控制單元，其經組態以自該微處理器之一外部接收包括一命令之一信號，且執行對該命令之提取、解碼或控制該微處理器之一信號的輸入或輸出； 一運算單元，其經組態以基於該控制單元對該命令進行解碼之一結果來執行一運算；及 一記憶體單元，其經組態以儲存用於執行該運算之資料、與執行該運算之一結果相對應的資料或該運算被執行的資料之一位址， 其中該半導體記憶體係該微處理器中之該記憶體單元之部分。
  10. 如請求項1之電子裝置，其進一步包含一處理器，該處理器包括： 一核心單元，其經組態以基於自該處理器之一外部輸入的一命令，藉由使用資料來執行與該命令相對應之一運算； 一快取記憶體單元，其經組態以儲存用於執行該運算之資料、與執行該運算之一結果相對應的資料或該運算被執行的資料之一位址；及 一匯流排介面，其連接在該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料， 其中該半導體記憶體係該處理器中之該快取記憶體單元之部分。
  11. 如請求項1之電子裝置，其進一步包含一處理系統，該處理系統包括： 一處理器，其經組態以對由該處理器接收之一命令進行解碼，且基於對該命令進行解碼之一結果來控制對資訊之一操作； 一輔助記憶體裝置，其經組態以儲存用於對該命令進行解碼之一程式及該資訊； 一主記憶體裝置，其經組態以自該輔助記憶體裝置呼叫及儲存該程式及該資訊，使得該處理器能夠在執行該程式時使用該程式及該資訊來執行該操作；及 一介面裝置，其經組態以執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信， 其中該半導體記憶體係該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。
  12. 如請求項1之電子裝置，其進一步包含一資料儲存系統，該資料儲存系統包括： 一儲存裝置，其經組態以儲存資料且保持儲存的資料，而與電源供應器無關； 一控制器，其經組態以根據自一外部輸入之一命令來控制資料輸入至該儲存裝置及資料自該儲存裝置輸出； 一暫時儲存裝置，其經組態以暫時地儲存在該儲存裝置與該外部之間交換的資料；及 一介面，其經組態以執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信， 其中該半導體記憶體係該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部分。
  13. 如請求項1之電子裝置，其進一步包含一記憶體系統，該記憶體系統包括： 一記憶體，其經組態以儲存資料且保持儲存的資料，而與電源供應器無關； 一記憶體控制器，其經組態以根據自一外部輸入之一命令來控制資料輸入至該記憶體及資料自該記憶體輸出； 一緩衝記憶體，其經組態以緩衝在該記憶體與該外部之間交換的資料；及 一介面，其經組態以執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信， 其中該半導體記憶體係該記憶體系統中之該記憶體或該緩衝記憶體之部分。
  14. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包含： 一基板； 一底層，其形成在該基板之上且包括金屬及該等金屬之氧化物； 一第一磁性層，其形成在該底層之上且與該底層形成一第一界面； 一隧道障壁層，其形成在該第一磁性層之上且與該第一磁性層形成一第二界面；及 一第二磁性層，其形成在該隧道障壁層之上，且 其中該第一磁性層、該隧道障壁層及該第二磁性層經結構化以基於該第一磁性層及該第二磁性層之磁化方向而儲存不同資料，且在該第一界面處產生的垂直磁各向異性不低於在該第二界面處產生的垂直磁各向異性。
  15. 如請求項14之電子裝置，其中該等金屬氧化物經組態以防止該等金屬擴散至該第一磁性層。
  16. 如請求項14之電子裝置，其進一步包含一緩衝層，該緩衝層位於該基板與該底層之間且包括一金屬、一金屬合金、一金屬氮化物或一金屬氧化物，或其一組合。
  17. 如請求項14之電子裝置，其進一步包含一金屬氧化物層，該金屬氧化物層位於該底層與該第一磁性層之間且具有等於或小於三個單層之一厚度。
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