CN112599659A - 电子设备及其制造方法 - Google Patents

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Abstract

本公开提供给了一种电子设备，其可以包括半导体存储器，并且所述半导体存储器可以包括：衬底；可变电阻元件，其形成在所述衬底上方并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及插设于所述自由层与所述钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在所述可变电阻元件的侧壁上，其中，所述阻断层可以包括实质上不含氮、氧或其组合的层。

Description

电子设备及其制造方法
相关申请的交叉引用
本专利文件要求于2019年10月1日提交的标题为“电子设备及其制造方法”的第10-2019-0121586号韩国专利申请的优先权，所述韩国专利申请通过引用整体并入本文。
技术领域
本专利文件涉及存储电路或存储器件及其在电子设备或系统中的应用。
背景技术
近年来，随着电子设备或电器向小型化、低功耗、高性能、多功能化等的发展趋势，因此需要能够在各种电子设备或电器如计算机、便携式通信设备等中存储信息的电子设备，并且此类电子设备的研发已在进行中。这类电子设备的示例包括可以利用根据所施加的电压或电流在不同的电阻状态之间切换的特性来存储数据的电子设备，并且可在各种配置下予以实施，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电子熔丝等。
发明内容
在本专利文件中公开的技术包括存储电路或存储器件及其在电子设备或电子系统中的应用以及电子设备的各种实施方式，其中电子设备包括可以改善可变电阻元件的特性的半导体存储器，其中所述可变电阻元件具有用于储存数据的不同电阻状态。
在一个方面中，一种电子设备可以包括半导体存储器，并且半导体存储器可以包括：衬底；可变电阻元件，其形成在衬底上方并具有表示不同数字信息的不同电阻值，所述可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，所述阻断层可以包括实质上不含氮、氧或其组合的层。
在另一个方面，一种电子设备可以包括半导体存储器，并且半导体存储器可以包括：衬底；可变电阻元件，其形成在该衬底上方并具有表示不同数字信息的不同电阻值，所述可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及插设于自由层和钉扎层之间的隧道阻挡层；阻断层，其至少设置在可变电阻元件的侧壁上；以及保护层，其至少设置在阻断层的侧壁上，其中，所述阻断层可以包括实质上不含氮、氧或其组合的层。
在另一个方面，一种制造电子设备的方法可以包括在衬底上方形成可变电阻元件；以及至少在可变电阻元件的侧壁上形成阻断层，其中阻断层可以包括实质上不含氮、氧或其组合的层。
在另一个方面，一种用于制造电子设备的方法可以包括在衬底上方形成可变电阻元件；至少在可变电阻元件的侧壁上形成阻断层；以及至少在阻断层的侧壁上形成保护层，其中，阻断层可以包括实质上不含氮、氧或其组合的层。
在附图、说明书和权利要求书中更详细地描述这些和其它方面、实施方式和相关优点。
附图说明
图1A至图1D是例示一种半导体存储器的示例和该存储器件的制造方法的示例的剖视图。
图2A至图2E是例示根据本公开技术的一些实施方式的半导体存储器的示例和该存储器件的制造方法的示例的剖视图。
图3A至图3F是例示根据本公开技术的一些实施方式的半导体存储器和该存储器件的制造方法的另一示例的剖视图。
图4是例示根据本公开技术的一些实施方式的半导体存储器的另一示例的剖视图。
图5是例示根据本公开技术的一些实施方式的半导体存储器的另一示例的剖视图。
图6是例示根据本公开技术的一些实施方式的存储器件的示例和该存储器件的制造方法的示例的剖视图。
图7是例示根据本公开技术的一些实施方式的存储器件的另一示例和该存储器件的制造方法的示例的剖视图。
图8是包括根据本公开技术的实施方式的存储电路的微处理器的示例性配置图。
图9是包括根据本公开技术的实施方式的存储电路的处理器的示例性配置图。
图10是包括根据本发明公开技术的实施方式的存储电路的系统的示例性配置图。
图11是包括根据本公开技术的实施方式的存储电路的数据储存系统的示例性配置图。
图12是包括根据本公开技术的实施方式的存储电路的存储系统的示例性配置图。
具体实施方式
下面将参考附图详细描述所公开技术的各种实施例和实施方式。
附图不一定是按比例绘制的，并且在某些情况中，为了例示所描述的实施例或实施方式的某些特征，可能已经夸大了附图中的至少一些衬底的比例。在具有两层或更多层的多层衬底的附图或说明书中的具体实施例中，这些层的相对定位关系或布置顺序反映了所描述或例示的实施例的特定实施方式，并且这些层可以有不同的相对定位关系或布置顺序。
图1A至1D是例示半导体存储器的示例和制造该存储器件的示例方法的剖视图。
参考图1A，可以在衬底11上形成底层材料层12，其中在衬底11上形成有预定结构(未示出)。
然后，可以在用于底层的材料层12上方依次形成用于自由层的材料层13、用于隧道阻挡层的材料层14和用于钉扎层的材料层15。
然后，可以在用于钉扎层的材料层15上方形成用于上层的材料层16。
可以在用于上层的材料层16上方形成硬掩模图案17。可以通过在用于上层的材料层16上方使用光致抗蚀剂图案(未示出)对材料层进行图案化来形成硬掩模图案17。例如，可以通过使用光致抗蚀剂图案作为刻蚀遮挡件对该材料层进行刻蚀来形成硬掩模图案17。
随后，可以通过使用硬掩模图案17，依次刻蚀用于上层的材料层16、用于钉扎层的材料层15、用于隧道阻挡层的材料层14、用于自由层的材料层13和用于底层的材料层12。
可以通过使用适当的刻蚀技术，例如离子束刻蚀(IBE)或反应性离子刻蚀(RIE)等，来执行刻蚀工艺。
参考图1B，可变电阻元件10可以包括底层12'、自由层13'、隧道阻挡层14'、钉扎层15'和上层16'。自由层13'、隧道阻挡层14'和钉扎层15'可以形成MTJ(磁性隧道结)结构。
参考图1C，可以在可变电阻元件10的侧壁和可变电阻元件10的上方、以及在外露的衬底11的表面上方形成钝化层18，以便保护可变电阻元件10免受后续工艺的影响。
可以通过执行常规的钝化工艺并选择性地执行表面清洗工艺来形成钝化层18。钝化层18可以用于保护可变电阻元件10免受后续工艺的影响。钝化层18可以由氮化物、氧化物或其组合形成。当钝化层18由氮化物如Si3N4形成时，可以使用N2气体作为反应气体。然而，此类N2气体可能会导致可变电阻元件10变差。在这方面，可以实施本公开的技术的一些实施例来提供一种保护可变电阻元件10的方法，以在形成钝化层18的同时，保护可变电阻元件10免受会损坏可变电阻元件10的反应气体的影响。
然后，可以在其中形成有可变电阻元件10的所得结构上沉积隔层电介质层19。通常可以通过高密度等离子体化学气相沉积(HDP-CVD)进行该沉积。
在可变电阻元件10上形成的钝化层18用于保护可变电阻元件10免受后续过程(例如，真空破坏(vacuum-break)和隔层电介质层19的沉积)引起的潜在损坏。
然而，由氮化物层或氧化物层形成的钝化层18特别容易受到O2、H2O、N2或其他气体的影响，从而使钝化层18在后续过程(例如，隔层电介质层19的沉积)中无法有效作为保护层。
参考图1D，用于沉积隔层电介质层19的HDP-CVD工艺可以损坏钝化层18，使其不能阻止O2、H2O和N2从隔层电介质层19的扩散。这可能会导致可变电阻元件10的性能变差。
可变电阻元件具有表现出不同的电阻状态或电阻值的结构，并且能够响应于施加的偏压(例如，电流或电压)在不同的电阻状态之间切换。这种可变电阻元件的电阻状态可以通过在数据写入操作中施加足够大小(即，阈值)的电压或电流来改变。可变电阻元件的不同电阻值的不同电阻状态可以用于代表数据储存的不同数据。因此，可变电阻元件可以根据电阻状态储存不同的数据。可变电阻元件可以用作存储单元。存储单元还可以包括选择元件，该选择元件耦接至可变电阻元件，并控制对可变电阻元件的访问。可以以各种方式布置这种存储单元以形成半导体存储器。
在一些实施方式中，可以将可变电阻元件实施为包括MTJ(磁性隧道结)结构，该结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于其间的隧道阻挡层。响应于施加到可变电阻元件的足够幅度的电压或电流，自由层的磁化方向可以改变成与钉扎层的磁化方向平行或反平行的方向。因此，可变电阻元件可以在低电阻状态和高电阻状态之间切换，从而基于不同的电阻状态来存储不同的数据。所公开的技术及其实施方式可以用于提供一种改进的可变电阻元件，其能够满足或提高可变电阻元件所需的各种特性。
本公开的技术的一些实施方式涉及提供一种半导体存储器，其能够有效地防止在钝化层形成过程中可能发生的对可变电阻元件的潜在损坏，并且能够有效地防止由于在形成隔层电介质层的后续过程中发生的对钝化层的损坏而导致可变电阻元件变差。
图2A至图2E是例示基于本公开技术的一些实施方式的半导体存储器的示例和该存储器件的制造方法的示例的剖视图。
参考图2A，可以提供其上形成有预定结构的衬底101。在衬底101上形成的预定结构可以包括开关元件(未示出)。开关元件可以连接到可变电阻元件(参见图2E的附图标记100)，并可以用于控制向可变电阻元件100施加偏压。开关元件可以包括一个或更多个晶体管、二极管或晶体管与二极管的组合。在开关元件的一部分处，开关元件可以电连接到接触插头，并且在开关元件的另一部分处电连接到导电线，例如，源极线(未示出)。衬底101可以包括半导体衬底。
可以在衬底101的上方形成用于形成可变电阻元件(参见图2E的附图标记100)的材料层102至109。在本实施方式中，材料层102至109可以包括用于缓冲层的材料层102、用于底层的材料层103、用于自由层的材料层104、用于隧道阻挡层的材料层105、用于钉扎层的材料层106、用于间隔层的材料层107、用于磁校正层的材料层108和用于覆盖层的材料层109，它们成摞地依次层叠。
参考图2B，可以在用于覆盖层的材料层109上方形成硬掩模图案110。
可以通过在用于覆盖层的材料层109上方使用光致抗蚀剂图案(未示出)对材料层进行图案化来形成硬掩模图案110。例如，可以通过使用光致抗蚀剂图案作为刻蚀遮挡件对该材料层进行刻蚀来形成硬掩模图案110。可以通过离子束刻蚀(IBE)或反应性离子刻蚀(RIE)来进行该刻蚀过程。
可以通过使用硬掩模图案110作为刻蚀遮挡件，依次刻蚀用于覆盖层的材料层109、用于磁校正层的材料层108、用于间隔层的材料层107、用于钉扎层的材料层106、用于隧道阻挡层的材料层105、用于自由层的材料层104、用于底层的材料层103和用于缓冲层的材料层102。可以通过使用合适的刻蚀技术，例如离子束刻蚀(IBE)或反应性离子刻蚀(RIE)来执行该刻蚀过程。
参考图2C，通过执行该刻蚀过程，可以在衬底101上形成可变电阻元件100，其中在可变电阻元件100中，缓冲层102'、底层103'、自由层104'、隧道阻挡层105'、钉扎层106'、间隔层107'、磁校正层108'和覆盖层109'依次层叠。
可以在该刻蚀过程中，或通过单独的去除过程，来去除硬掩模图案110。
在本公开的技术的一些实施例中，阻断层不含氧和氮，该阻断层可以实施为保护构成磁隧道结结构的材料层免受后续工艺的潜在损坏。
参考图2D，可以在可变电阻元件100的侧壁上形成阻断层111，其中在可变电阻元件100中，缓冲层102'、底层103'、自由层104'、隧道阻挡层105'、钉扎层106'、间隔层107'、磁校正层108'和覆盖层109'依次层叠。
在本公开的技术的一些实施例中，阻断层111可以实施为最大限度地减少、降低或防止O2、H2O和N2的产生，以防止在后续过程中，例如在形成隔层电介质层(参见图2E的附图标记112)的过程中，影响可变电阻元件100。通过这种方式，可以保护构成磁隧道结结构的材料层，从而防止可变电阻元件100的性能下降。
阻断层111可以实质上不含氮和/或氧。在本公开技术的一些实施例中，阻断层111可以包括无氮和/或无氧层。
在一个实施方式中，为了不含氮和/或氧，可以通过气体浸透形成阻断层111。用于气体浸透的气体可以包括硅烷(SiH4)、三甲硅烷基胺(TSA)或其组合。
在另一个实施方式中，可以通过预处理工艺和沉积工艺形成阻断层111，以使阻断层111不含氮和/或氧。用于预处理工艺的气体可以包括氢气(H2)、氨(NH3)或其组合，而用于沉积工艺的气体可以包括硅烷(SiH4)、氢气(H2)和氩气(Ar)的组合，或三甲硅烷基胺(TSA)、氢气(H2)和氩(Ar)的组合。
由于不使用N2作为形成阻断层111的反应气体，因此可以防止由于在可变电阻元件10中形成钝化层18时，因使用N2气体而导致可变电阻元件10被损坏。
在本实施方式中，在可变电阻元件100的侧壁上形成阻断层111。在另一个实施方式中，可以在可变电阻元件100的侧壁上和可变电阻元件100的上方形成阻断层111。在另一个实施方式中，可以在可变电阻元件100的侧壁上和可变电阻元件100的上方、以及在外露的衬底101的表面上形成阻断层111。
参考图2E，可以形成隔层电介质层112，以覆盖图2D的所得结构。
可以通过沉积绝缘材料并执行平坦化工艺来形成隔层电介质层112。可以通过化学气相沉积(CVD)，例如高密度等离子体化学气相沉积(HDP-CVD)来执行沉积工艺。
由于阻断层111包括无氮层和/或无氧层(或阻断层111不包括明显量的氮和/或氧)，所以它可以在形成隔层电介质层112时更有效地用作保护层。因此，在形成隔层电介质层112的过程中可能对阻断层111造成的潜在损坏得以避免或使之降至最低，从而阻断层111能够有效地阻止O2、H2O和N2从隔层电介质层112向可变电阻元件100扩散。因此，因O2、H2O和N2的扩散造成的对可变电阻元件100的潜在损坏可得以避免或使之降至最低，从而改善了可变电阻元件100的性能。
可以通过如上所述的过程形成图2E的半导体存储器。
参考图2E，根据本公开技术的一些实施方式的半导体存储器可以包括：设置在衬底101上的可变电阻元件100；设置在可变电阻元件100的侧壁上的阻断层111；以及覆盖可变电阻元件100、阻断层111和暴露的衬底101的隔层电介质层112。
根据本公开技术的一些实施方式的可变电阻元件100可以包括MTJ结构，该结构包括具有可变磁化方向的自由层104'、具有固定磁化方向的钉扎层106'以及插设于自由层104'和钉扎层106'之间的隧道阻挡层105'。
自由层104'可以具有电子的不同磁化方向之一或电子的不同自旋方向之一，以切换MTJ结构中的自由层104'的极性，从而导致电阻值的变化。在一些实施方式中，当向MTJ结构施加电压或电流信号(例如，高于一定阈值的驱动电流)时，自由层104'的极性发生改变(或翻转)。随着自由层104'的极性变化，自由层104'和钉扎层106'具有电子的不同磁化方向或不同自旋方向，这使得可变电阻元件100存储不同的数据或表示不同的数据比特位。自由层104'也可以称为储存层。自由层104'的磁化方向可以实质上垂直于自由层104'、隧道阻挡层105'和钉扎层106'的表面。换句话说，自由层104'的磁化方向可以大致与自由层104'、隧道阻挡层105'和钉扎层106'的层叠方向平行。因此，自由层104'的磁化方向可以在向下的方向和向上的方向之间改变。由施加的电流或电压产生的自旋转移力矩可以引起自由层104'的磁化方向变化。
自由层104'可以具有包括铁磁性材料的单层或多层结构。例如，自由层104'可以包括基于Fe、Ni或Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金或其他，或者可以包括金属叠层，例如Co/Pt、Co/Pd或其他。
隧道阻挡层105'可以允许在数据读取操作和数据写入操作两者中进行电子隧穿。在用于存储新数据的写入操作中，将高的写入电流引导通过隧道阻挡层105'来改变自由层104'的磁化方向，从而改变MTJ的电阻状态来写入新的数据比特位。在读取操作中，可以在不改变自由层104'的磁化方向的情况下，将低的读取电流引导通过隧道阻挡层105'，以在自由层104'的现有磁化方向下测量MTJ的现有电阻状态，从而读取MTJ中存储的数据比特位。隧道阻挡层105'可以包括电介质氧化物，例如MgO、CaO、SrO、TiO、VO、或NbO或其他。
钉扎层106'可以具有钉扎磁化方向，当自由层104'的磁化方向发生变化时，该钉扎磁化方向保持不变。钉扎层106'可以称为参考层。在一些实施方式中，钉扎层106'的磁化方向可以沿向下的方向进行钉扎。在一些实施方式中，钉扎层106'的磁化方向可以沿向上的方向进行钉扎。
钉扎层106'可以具有包括铁磁性材料的单层或多层结构。例如，钉扎层106'可以包括基于Fe、Ni或Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金，或者可以包括金属层叠层，例如Co/Pt、Co/Pd或其他。
如果向可变电阻元件100施加电压或电流，则可以通过自旋力矩转移而改变自由层104'的磁化方向。在一些实施方式中，当自由层104'和钉扎层106'的磁化方向彼此平行时，可变电阻元件100可以处于低电阻状态，这可以指示为数字数据比特位“0”。相反，当自由层104'和钉扎层106'的磁化方向彼此反平行时，可变电阻元件100可以处于高电阻状态，并且这可以指示为数字数据比特位“1”。在一些实施方式中，可变电阻元件100可以被配置成当自由层104'和钉扎层106'的磁化方向彼此平行时存储数据比特位'1'，并且当自由层104'和钉扎层106'的磁化方向彼此反平行时存储数据比特位'0'。
在一些实施方式中，可变电阻元件100还可以包括执行各种功能的一个或更多个层，以改善MTJ结构的特性。例如，可变电阻元件100还可以包括缓冲层102'、底层103'、间隔层107'、磁校正层108'和覆盖层109'中的至少一个。
底层103'可以设置在自由层104'的下方，并可以用于改善自由层104'的垂直磁晶各向异性。底层103'可以具有单层或多层结构，包括金属、金属合金、金属氮化物或金属氧化物，或它们的组合。
缓冲层102'可以设置在底层103'的下方，以促进底层103'的晶体生长，从而改善自由层104'的垂直磁晶各向异性。缓冲层102'可以具有单层或多层结构，包括金属、金属合金、金属氮化物或金属氧化物，或它们的组合。此外，缓冲层102'可以由与底部电极(未示出)具有良好相容性的材料形成或包括该材料，以解决底部电极和底层103'之间的晶格常数不匹配问题。例如，缓冲层102'可以包括钽(Ta)。
覆盖层109'可以用作对可变电阻元件100进行图案化的硬掩模。在一些实施方式中，覆盖层109'可以包括各种导电材料，例如金属材料。在一些实施方式中，覆盖层109'可以包括具有几乎没有或少量的针孔、并且对湿法和/或干法刻蚀具有高抗性的金属材料。在一些实施方式中，覆盖层109'可以包括金属、其氮化物或氧化物，或其组合。例如，覆盖层109'可以包括贵金属，例如钌(Ru)。
磁校正层108'可以用于抵消由钉扎层106'产生的杂散磁场的影响。在这种情况下，钉扎层106'的杂散磁场的影响可以减小，因此，自由层104'中的偏置磁场可以减小。磁校正层108'的磁化方向可以与钉扎层106'的磁化方向反平行。在本实施方式中，当钉扎层106'具有向下的磁化方向时，磁校正层108'可以具有向上的磁化方向。相反，当钉扎层106'具有向上的磁化方向时，磁校正层108'可以具有向下的磁化方向。磁校正层108'可以具有包括铁磁性材料的单层或多层结构。
在本实施方式中，磁校正层108'位于钉扎层106'的上方，但磁校正层108'可以设置在不同的位置。例如，磁校正层108'可以位于MTJ结构的上方、下方，或紧挨着MTJ结构，使磁校正层108'与MTJ结构分开地进行图案化。
用于解决钉扎层106'和磁校正层108'之间的晶格结构差异以及晶格常数不匹配的材料层(未示出)可以插入在钉扎层106'和磁校正层108'之间。例如，该材料层可以是非晶的，并且可以包括金属、金属氮化物或金属氧化物。
间隔层107'可以插入在磁校正层108'和钉扎层106'之间，并用作在磁校正层108'和钉扎层106'之间的缓冲层。间隔层107'可以用于改善磁校正层108'的特性。间隔层107'可以包括贵金属，例如钌(Ru)。
形成在可变电阻元件100的侧壁上的阻断层111可以由实质上不含氮和/或氧的材料形成。例如，阻断层111可以包括无氮层和/或无氧层。由于不使用能够损坏可变电阻元件100的反应气体(例如N2)来形成阻断层111，因此，在形成阻断层111的过程中，可以防止由N2引起可变电阻元件100变差。此外，阻断层111还可以阻挡在后续过程中向可变电阻元件100扩散的劣化因子例如O2、H2O和N2，从而保护可变电阻元件100不受扩散的O2、H2O和N2的影响。
因此，根据本公开的技术的一些实施例的半导体存储器及其制造方法可以改善可变电阻元件100的性能。
在本实施方式中，阻断层111形成在可变电阻元件100的侧壁上。在另一个实施方式中，可以在可变电阻元件100的侧壁上和可变电阻元件100的上方形成阻断层111。在又一实施方式中，可以在可变电阻元件100的侧壁上和可变电阻元件100的上方、以及在暴露的衬底101的表面上形成阻断层111。
图3A至图3F是例示根据本公开的技术的一些实施方式的半导体存储器及其制造方法的另一示例的剖视图。以下将重点描述与图2A至图2E的实施方式的不同之处。
参考图3A，可以提供其中形成有预定结构的衬底201。在衬底201上形成的预定结构可以包括开关元件(未示出)。开关元件可以连接到可变电阻元件(参见图3F的附图标记200)，并可以用于控制向可变电阻元件200施加偏压。开关元件可以包括一个或更多个晶体管或二极管。在开关元件的一部分处，开关元件可以电连接到接触插头，并且在开关元件的另一部分处电连接到导电线，例如，源极线(未示出)。衬底201可以包括半导体衬底。
可以在衬底201上形成用于形成可变电阻元件(参见图3F的附图标记200)的材料层202至209。在本实施方式中，材料层202至209可以包括用于缓冲层的材料层202、用于底层的材料层203、用于自由层的材料层204、用于隧道阻挡层的材料层205、用于钉扎层的材料层206、用于间隔层的材料层207、用于磁校正层的材料层208和用于覆盖层的材料层209，它们成摞地依次层叠。
参考图3B，可以在用于覆盖层的材料层209上形成硬掩模图案210。
可以通过在用于覆盖层的材料层209上使用光致抗蚀剂图案(未示出)对材料层进行图案化来形成硬掩模图案210。例如，可以通过使用光致抗蚀剂图案作为刻蚀遮挡件对材料层进行刻蚀来形成硬掩模图案210。
可以通过使用硬掩模图案210作为刻蚀遮挡件，依次刻蚀用于覆盖层的材料层209、用于磁校正层的材料层208、用于间隔层的材料层207、用于钉扎层的材料层206、用于隧道阻挡层的材料层205、用于自由层的材料层204、用于底层的材料层203和用于缓冲层的材料层202。可以通过离子束刻蚀(IBE)或反应性离子刻蚀(RIE)来执行该刻蚀过程。
参考图3C，通过执行该刻蚀过程，可以在衬底201上形成可变电阻元件200，其中在可变电阻元件200中，缓冲层202'、底层203'、自由层204'、隧道阻挡层205'、钉扎层206'、间隔层207'、磁校正层208'和覆盖层209'依次层叠。
可以在该刻蚀过程中，或通过单独的去除过程，来去除硬掩模图案210。
在本公开的技术的一些实施例中，阻断层不含氧和氮，其中所述阻断层可以实施为保护构成磁隧道结结构的材料层免受后续工艺的潜在损坏。
参考图3D，可以在可变电阻元件200的侧壁上和在可变电阻元件200上方、以及在暴露衬底201的表面上形成阻断层211，其中在可变电阻元件200中，缓冲层202'、底层203'、自由层204'、隧道阻挡层205'、钉扎层206'、间隔层207'、磁校正层208'和覆盖层209'依次层叠。即，阻断层211可以形成为覆盖可变电阻元件200和暴露的衬底201。
在本公开的技术的一些实施例中，阻断层211可以实施为最大限度地减少、降低或防止O2、H2O和N2的产生，以防止在后续过程中，例如在形成隔层电介质层(参见图3F的附图标记212)的过程中，影响可变电阻元件200。通过这种方式，可以保护构成磁隧道结结构的材料层，从而防止可变电阻元件200的性能下降。
阻断层211可以实质上不含氮和/或氧。在本公开的技术的一些实施例中，阻断层211可以包括无氮和/或无氧层。
在一个实施方式中，为了不含氮和/或氧，可以通过气体浸透(gas soaking)形成阻断层211。用于气体浸透的气体可以包括硅烷(SiH4)、三甲硅烷基胺(TSA)或其组合。
在另一个实施方式中，可以通过预处理工艺和沉积工艺形成阻断层211，从而使阻断层211不含氮和/或氧。用于预处理工艺的气体可以包括氢气(H2)、氨(NH3)或其组合，而用于沉积工艺的气体可以包括硅烷(SiH4)、氢气(H2)和氩气(Ar)的组合，或三甲硅烷基胺(TSA)、氢气(H2)和氩(Ar)的组合。
由于不使用N2作为形成阻断层211的反应气体，因此可以防止由于在可变电阻元件10中形成钝化层18时，因使用N2气体而导致可变电阻元件10被损坏。
在本实施方式中，在可变电阻元件200的侧壁上和在可变电阻元件200的上方、以及在暴露的衬底201的表面上形成阻断层211。在另一个实施方式中，阻断层211可以形成在可变电阻元件200的侧壁上。在又一实施方式中，可以在可变电阻元件200的侧壁上和在可变电阻元件200的上方形成阻断层211。
参考图3E，可以在图3D的所得结构上进行离子束刻蚀工艺。离子束刻蚀工艺可以用于隔离设备，并防止阻断层211易于泄漏。即，通过在形成阻断层211的可变电阻元件200上执行离子束刻蚀工艺，可以防止发生泄漏问题。
参考图3F，可以形成隔层电介质层212，以覆盖图3E的所得结构。
可以通过沉积绝缘材料并执行平坦化工艺来形成隔层电介质层212。可以通过化学气相沉积(CVD)，例如高密度等离子体化学气相沉积(HDP-CVD)来执行沉积工艺。
由于阻断层211包括无氮层和/或无氧层(或阻断层211不包括明显量的氮和/或氧)，因此，在形成隔层电介质层212时，其可以更有效地用作保护层。因此，在形成隔层电介质层212的过程中，可能对阻断层211造成的潜在损坏得以避免或使之降至最低，从而阻断层211能够有效地阻止O2、H2O和N2从隔层电介质层212向可变电阻元件200扩散。因此，因O2、H2O和N2的扩散造成的对可变电阻元件100的潜在损坏可得以避免或使之降至最低，从而改善可变电阻元件200的性能。
可以通过如上所述的过程形成图3F的半导体存储器。
参考图3F，根据本公开技术的一些实施方式的半导体存储器可以包括：设置在衬底201上方的可变电阻元件200；设置在可变电阻元件200的侧壁上和可变电阻元件200的上方、以及在暴露的衬底201的表面上的阻断层211；以及覆盖可变电阻元件200和阻断层211的电介质层212。
根据本公开的技术的一些实施方式的可变电阻元件200可以包括MTJ结构，该结构包括具有可变磁化方向的自由层204'、具有固定磁化方向的钉扎层206'、以及插设于自由层204'和钉扎层206'之间的隧道阻挡层205'。
在一些实施方式中，可变电阻元件200还可以包括执行各种功能的一个或更多个层，以改善MTJ结构的特性。例如，可变电阻元件200还可以包括缓冲层202'、底层203'、间隔层207'、磁校正层208'和覆盖层209'中的至少一个。
在可变电阻元件200的侧壁上和在可变电阻元件200上方形成的阻断层211可以由实质上不含氮和/或氧的材料形成。例如，阻断层211可以包括无氮层和/或无氧层。由于不使用能够损坏可变电阻元件200的反应气体(例如N2)来形成阻断层211，因此，可以防止在形成阻断层211的过程中因N2引起可变电阻元件200变差。此外，阻断层211还可以阻挡在后续过程中向可变电阻元件200扩散的劣化因子(例如O2、H2O和N2)，从而保护可变电阻元件200不受扩散的O2、H2O和N2的影响。此外，在本实施方式中，通过在形成阻断层211之后进行离子束刻蚀工艺，可以克服阻断层211可能易于泄漏的问题。
因此，半导体存储器及其制造方法可以使可变电阻元件200的稳定性能得到保障。
图4是例示根据本公开技术的一些实施方式的半导体存储器及其制造方法的另一示例的剖视图。下面将重点描述与图2A至图2E的实施方式的不同之处。
除了还包括在阻断层111的侧壁上形成的保护层113，图4所示的半导体存储器及其制造方法与图2A至图2E所示的半导体存储器及其制造方法相似。
保护层113可以由氮化物层、氧化物层或其组合形成，并且可以用于进一步保护可变电阻元件100。
在一个实施方式中，阻断层111可以实质上不包含氮和/或氧，优选地包括无氮层和/或无氧层，并且阻断层111插入在保护层113和可变电阻元件100之间。因此，尽管使用如N2之类的气体来形成保护层113，但阻断层111可以阻挡如N2之类的气体。因此，可以防止因例如N2的气体引起可变电阻元件100变差。进一步地，虽然在后续过程中形成隔层电介质层112的过程中，保护层113被CVD，例如HDP-CVD损坏，但阻断层111可以充当保护层，以防止可变电阻元件100变差。
因此，在一个实施方式中，通过阻断层111和保护层113的双重结构，可以更有效地防止可变电阻元件100变差，并保证可变电阻元件100的性能稳定。
图5是例示根据本公开技术的一些实施方式的半导体存储器及其制造方法的另一示例的剖视图。以下将重点描述与图3A至图3F的实施方式的不同之处。
除了还包括包围阻断层211的保护层213，图5所示的半导体存储器及其制造方法与图3A至图3F所示的半导体存储器及其制造方法相似。
保护层213可以由氮化物层、氧化物层或其组合形成，并且可以用于进一步保护可变电阻元件200。
在一个实施方式中，阻断层211可以实质上不包含氮和/或氧，优选地包括无氮层和/或无氧层，并且阻断层211插入在保护层213和可变电阻元件200之间。因此，尽管使用如N2等的气体来形成保护层213，但阻断层211可以阻挡如N2等的气体。因此，可以防止因例如N2的气体引起可变电阻元件100变差。进一步地，虽然在后续的过程中在形成隔层电介质层212的过程中，保护层213被CVD，例如HDP-CVD损坏，但阻断层211可以充当保护层，以防止可变电阻元件200变差。
因此，在一个实施方式中，通过阻断层211和保护层213的双重结构，可以更有效地防止可变电阻元件200变差，并保证可变电阻元件200的性能稳定。
在图2A至图2E、图3A至图3F、图4和图5所示的实施方式中，自由层104'/204'形成在钉扎层106'/206'的下方。在另外的实施方式中，自由层104'/204'可以形成在钉扎层106'/206'的上方。
如本文所公开的半导体存储器件可以包括可变电阻元件100和200的单元阵列来存储数据。半导体存储器还可以包括各种部件，例如用于驱动或控制每个可变电阻元件100和200的线路、元件等。这将参考图6和图7进行示例性地说明。在图6和图7中，说明了在图2A至图2E所示的可变电阻元件100。类似的说明可以用于图3A至图3F和图5所示的可变电阻元件200以及图4所示的可变电阻元件100。
图6是用于说明根据本公开技术的一些实施方式的存储器件的示例和该存储器件的制造方法的示例的剖面图。
参考图6，本实施方式的存储器件可以包括衬底600、形成在衬底600上方的下触点620、形成在下触点620上方的可变电阻元件100以及形成在可变电阻元件100上方的上触点650。对于每个可变电阻元件100，可以在衬底600上方提供一种用于控制对特定的可变电阻元件100的访问的特定结构(其作为开关或开关电路/元件，例如晶体管)以便控制可变电阻元件100，其中，可以接通开关以选择可变电阻元件100，或者断开开关以取消选择可变电阻元件100。下触点620可以设置在衬底600的上方，并将可变电阻元件100的下端耦接到衬底600的一部分，例如，晶体管的漏极作为可变电阻元件100的开关电路。上触点650可以设置在可变电阻元件100的上方，并将可变电阻元件100的上端耦接到某一线(未示出)，例如位线。在图7中，示出了两个可变电阻元件100作为可变电阻元件100的阵列中的元件的示例。
首先，可以提供其中形成有晶体管的衬底600，然后，可以在衬底600上方形成第一隔层电介质层610。然后，可以通过选择性地刻蚀第一隔层电介质层610以形成暴露衬底600的一部分的孔H，并用导电材料填充孔H，以此来形成下触点620。然后，可以通过在第一隔层电介质层610和下触点620上方形成用于可变电阻元件100的材料层，并选择性地刻蚀该材料层，来形成可变电阻元件100。用于形成可变电阻元件100的刻蚀工艺可以包括IBE方法，其具有强物理刻蚀特性。然后，可以将第二隔层电介质层630形成为覆盖可变电阻元件。然后，可以在可变电阻元件100和第二隔层电介质层630上形成第三隔层电介质层640，然后，可以形成穿过第三隔层电介质层640并耦接到可变电阻元件100的上端的上触点650。
在根据一个实施方式的存储器件中，形成可变电阻元件100的所有层可以具有彼此对齐的侧壁。这是因为可变电阻元件100是通过使用一个掩模的刻蚀工艺形成的。
与图6的实施方式不同的是，可变电阻元件100的一部分可以进行与其他部分不同的图案化。在图7中示出该过程。
图7是说明根据本公开技术的另一实施方式的存储器件及其制造方法的另一示例的剖视图。下面将重点描述与图6的实施方式的不同之处。
参考图7，根据一个实施方式的存储器件可以包括可变电阻元件100，其中可变电阻元件100的一部分，例如，缓冲层102'和底层103'的侧壁与其他层没有对齐。如图7所示，缓冲层102'和底层103'的侧壁可以与下触点720对齐。
可以通过以下过程制造图8中的存储器件。
首先，可以在衬底700上方形成第一隔层电介质层710，然后将其选择性地刻蚀以形成暴露衬底700的一部分的孔H。其中，可以将下触点720形成为填充孔H的下部分，例如，下触点720可以通过一系列过程形成，该过程包括形成导电材料以覆盖在其中形成有孔的所得结构，并通过回蚀工艺去除一部分导电材料，直到导电材料具有所需的厚度为止。然后，可以形成缓冲层101'和底层102'，以填充孔H的其余部分。例如，缓冲层101'可以通过以下过程形成：形成用于形成缓冲层101'的材料层，该材料层覆盖在其中形成有下触点720的所得结构，然后通过例如回蚀工艺去除该材料层的一部分，直到该材料层具有所需的厚度。此外，底层103'可以通过以下过程形成：形成用于形成底层103'的材料层，该材料层覆盖在其中形成有下触点720和缓冲层102'的所得结构，然后执行平坦化工艺，例如CMP(化学机械平坦化)，直到暴露出第一隔层电介质层710的顶表面为止。然后，可以通过在下触点720和第一隔层电介质层710上方形成用于形成可变电阻元件100中除缓冲层102'和底层103'以外的其余层的材料层，来形成可变电阻元件100的其余部分。
后续过程与图7中所示的过程基本相同。
在本实施方式中，形成可变电阻元件100所需的一次性刻蚀的高度得以降低，从而可降低刻蚀工艺的难度。
虽然在本实施方式中，是将缓冲层102'和底层103'埋入了孔H中，但若有必要也可掩埋可变电阻元件100的其他部分。
基于本公开技术的上述和其他存储电路或半导体器件可以用于一系列装置或系统中。图8至图12提供了可以实施本文公开的存储单元的装置或系统的一些示例。
图8是根据本公开技术的一个实施方式的包括存储单元的微处理器的示例性配置图。
参考图8，微处理器1000可以执行用于控制并且调谐从各种外部设备接收数据、处理该数据、以及将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理电路，如中央处理电路(CPU)、图形处理电路(GPU)、数字信号处理器(DSP)和应用处理器(AP)等。
存储单元1010可操作地作为处理器寄存器、寄存器来存储微处理器1000中的数据。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：临时储存将要由运算单元1020执行运算的数据、执行该运算的结果数据以及存储用于执行该运算的数据的地址。
根据某些实施方式，存储单元1010可以包括一个或更多个上述半导体器件。例如，存储单元1010可以包括：衬底；可变电阻元件，其形成在衬底上方并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插入在自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善存储单元1010的数据储存特性。因此，可以改善微处理器1000的操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果，执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑电路(ALU)等。
控制单元1030可以接收来自微处理器1000的存储单元1010、运算单元1020和外部设备的信号，执行命令的提取、解码、以及控制微处理器1000的信号的输入和输出，并运行由程序表示的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，高速缓冲存储单元1040可以临时储存要从除存储单元1010之外的外部设备输入的数据或者要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图9是根据本公开技术的一个实施方式的包括存储单元的处理器的配置图的示例。
参考图9，处理器1100可以通过包括除了微处理器的那些功能之外的各种功能，来改善性能并实现多功能化，其中微处理器执行用于控制并且调谐从各种外部设备接收数据、处理该数据以及将处理结果输出到外部设备的一系列过程的任务。处理器1100可以包括用作微处理器的核心单元1110、用于临时储存数据的高速缓冲存储单元1120以及用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，例如多核处理器、图形处理电路(GPU)和应用处理器(AP)。
核心单元1110可操作地对从外部设备输入的数据执行算术逻辑操作，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111可操作地作为处理器寄存器、寄存器等来储存处理器1100中的数据。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：临时储存将要由运算单元1112执行运算的数据、执行运算的结果数据以及存储用于执行该运算的数据的地址。运算单元1112被配置成执行处理器1100中的运算。运算单元1112可以根据控制单元1113对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1112可以包括至少一个算术逻辑电路(ALU)等。控制单元1113可以接收来自处理器1100的存储单元1111、运算单元1112和外部设备的信号，执行命令的提取、解码以及控制处理器1100的信号的输入和输出，并且运行由程序表示的处理。
高速缓冲存储单元1120可操作地临时储存数据，以补偿以高速操作的核心单元1110和以低速操作的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括一级储存部1121、二级储存部1122以及三级储存部1123。通常，高速缓冲存储单元1120包括一级储存部1121和二级储存部1122，而在需要高储存容量的情况下，可以包括三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括更多数量的储存部。即，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而改变。一级储存部1121、二级储存部1122以及三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，一级储存部1121的速度可以是最大的。高速缓冲存储单元1120的一级储存部1121、二级储存部1122和三级储存部1123的至少一个储存部可以包括一个或更多个根据一些实施方式的上述半导体器件。例如，高速缓冲存储单元1120可以包括：衬底；可变电阻元件，其在衬底上方形成，并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在该可变电阻元件的侧壁上，其中，该阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善高速缓冲存储单元1120的数据储存特性。因此，可以改善处理器1100的操作特性。
虽然在图9中示出，所有一级储存部1121、二级储存部1122和三级储存部1123被配置在高速缓冲存储单元1120内部，但应该注意的是，高速缓冲存储单元1120的所有一级储存部1121、二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，并且可以补偿在核心单元1110和外部设备之间的数据处理速度的差异。同时，应当注意，高速缓冲存储单元1120的一级储存部1121可以设置在核心单元1110内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110的外部，以加强补偿数据处理速度的差异的功能。在另一个实施方式中，一级储存部1121和二级储存部1122可以设置在核心单元1110内部，而三级储存部1123可以设置在核心单元1110外部。
总线接口1130可操作地连接核心单元1110、高速缓冲存储单元1120和外部设备，并允许数据的有效传输。
根据该实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或者通过总线接口1130连接。多个核心单元1110可以配置成与核心单元1110的上述配置相同的方式。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的一级储存部1121可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以通过总线接口1130共享的方式被配置在多个核心单元1110外部。一级储存部1121的处理速度可以比二级储存部1122和三级储存部1123的处理速度大。在另一个实施方式中，一级储存部1121和二级储存部1122可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而三级储存部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以以有线方式或无线方式向外部设备传输数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储设备；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备；等。此外，处理器1100可以包括多个各种模块和设备。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送并接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送并接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100和根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、语音以及其他形式从外部输入设备输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理电路(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图10是根据本公开技术的一个实施方式的包括存储单元的系统的示例性配置图。
参考图10，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器(诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理、视听(AV)系统、智能电视等)来操作的各种电子系统。
处理器1210可以对输入的命令进行解码并且处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括微处理器电路(MPU)、中央处理电路(CPU)、单核/多核处理器、图形处理电路(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是这样的储存器，其当程序被执行时可以临时储存、调用和运行来自辅助存储器件1230的程序代码或数据，并且即使在电源被切断时也可以保存所存储的内容。主存储器件1220可以包括：衬底；可变电阻元件，其形成在衬底上方，并且具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，该阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善主存储器件1220的数据储存特性。因此，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源被切断时擦除所有内容。与此不同，主存储器件1220可以不包括根据该实施方式的半导体器件，但是可以包括其中当电源被切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。当辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括一个或更多个根据一些实施方式的上述半导体器件。例如，辅助存储器件1230可以包括：衬底；可变电阻元件，其在该衬底上方形成，并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，该阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善辅助存储器件1230的数据储存特性。因此，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图11的附图标记1300)，诸如利用磁的磁带、磁盘、利用光的光盘、利用磁和光两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据该实施方式的半导体器件，但是可以包括数据储存系统(参见图11的附图标记1300)，诸如利用磁的磁带、磁盘、利用光的光盘、利用磁和光两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备1240可以在本实施方式的系统1200和外部设备之间执行命令和数据的交换。接口设备1240可以是键盘、小键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。
图11是根据本公开技术的一个实施方式的包括存储电路的数据储存系统的示例性配置图。
参考图11，数据储存系统1300可以包括：储存器件1310，其具有非易失性特性，作为用于储存数据的组件；控制器1320，其控制存储器件1310；接口1330，其用于与外部设备连接；以及临时储存器件1340，其用于临时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字化通用盘(DVD)、固态盘(SSD)等的盘类型，以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡类型。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，来执行用于处理通过接口1330从数据储存系统1300的外部输入的命令等的操作。
接口1330在数据储存系统1300和外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等设备中所使用的接口相兼容，或者与类似于以上所提及的设备的设备中所使用的接口相兼容。在数据储存系统1300是盘型的情况下，接口1330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等接口相兼容，或者与类似于以上所提及的接口的接口相兼容。接口1330可以与彼此类型不同的一个或更多个接口相兼容。
临时储存器件1340可以临时储存数据，以根据与外部设备的接口、控制器和系统的多样化和高性能，用于在接口1330和储存器件1310之间高效地传送数据。用于临时储存数据的临时储存器件1340可以包括一个或更多个根据一些实施方式的上述半导体器件。该临时储存器件1340可以包括：衬底；可变电阻元件，其在该衬底上方形成，并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，该阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善储存器件1310或临时储存器件1340的数据储存特性。因此，可以改善数据储存系统1300的操作特性和数据储存特性。
图12是根据本公开技术的一个实施方式的包括存储电路的存储系统的示例性配置图。
参考图12，存储系统1400可以包括具有非易失性特性且作为用于储存数据的组件的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，例如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的。
用于储存数据的存储器1410可以包括一个或更多个根据一些实施方式的上述半导体器件。例如，存储器1410可以包括：衬底；可变电阻元件，其在该衬底上方形成，并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，该阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善存储器1410的数据储存特性。因此，可以改善存储器系统1400的操作特性和数据储存特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制在存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，其执行用于处理通过接口1430从存储系统1400的外部输入的命令的操作。
接口1430用于在存储系统1400和外部设备之间执行命令和数据的交换。接口1430可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等设备中所使用的接口相兼容，或者与类似于以上所提及的设备的设备中所使用的接口相兼容。接口1430可以与彼此类型不同的一个或更多个接口相兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，其根据与外部设备的接口、存储器控制器和存储系统的多样化和高性能，用于在接口1430和存储器1410之间有效地传输数据。例如，用于临时储存数据的缓冲存储器1440可以包括一个或更多个根据一些实施方式的上述半导体器件。缓冲存储器1440可以包括：衬底；可变电阻元件，其在该衬底上方形成，并具有表示不同数字信息的不同电阻值，该可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层和插设于自由层和钉扎层之间的隧道阻挡层；以及阻断层，其至少设置在可变电阻元件的侧壁上，其中，该阻断层可以包括实质上不含氮、氧或其组合的层。通过这样的方式，可以改善缓冲存储器1440的数据储存特性。结果，存储系统1400的操作特性和数据储存特性得以改善。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据该实施方式的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件的图8到图12中的电子设备或系统的上述示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、有或无无线通信功能的数字照相机、具有无线通信能力的手表或其它可穿戴设备。
虽然本专利文件包含很多细节，但是这些不应当被理解为对任何发明的范围或要求保护的内容的限制，而应当被理解为可能专门针对特定发明的特定实施例的特征的描述。本专利文件中在单独实施例的内容中所描述的特定特征也可以在单个实施例中组合起来实施。反之，在单个实施例的内容中描述的各种特征也可以在多个实施例中单独实施或以任何合适的子组合来实施。此外，虽然以上可以将特征描述为以某些组合来起作用，甚至初始要求如此保护，但在某些情况下来自要求保护的组合中的一种或更多种特征可以从该组合中去除，且要求保护的组合可以涉及子组合或子组合的变型。
[类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以所示的特定次序或以顺序的次序来执行这些操作，或者执行所有示出的操作，来实现期望的结果。此外，本专利文件中所描述的实施例中的各种系统组件的分离不应当被理解为在所有的实施例中都需要这种分离。
仅描述了若干实施方式和示例。基于本专利文件中所描述的和所示出的内容，可以得到其他实施方式、改进和变型。

Claims (24)

1.一种电子设备，其包括半导体存储器，其中，所述半导体存储器包括：
衬底；
可变电阻元件，其形成在所述衬底上方并具有表示不同数字信息的不同电阻值，所述可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及插设于所述自由层和所述钉扎层之间的隧道阻挡层；以及
阻断层，其至少设置在所述可变电阻元件的侧壁上，
其中，所述阻断层包括实质上不含氮、氧或其组合的层。
2.根据权利要求1所述的电子设备，其中，所述阻断层被构造成阻止包括O2、H2O、N2或其组合的气体向所述可变电阻元件的扩散。
3.根据权利要求1所述的电子设备，其中，所述阻断层设置在所述可变电阻元件的侧壁上和所述可变电阻元件的上方、以及在所述衬底的暴露表面的上方。
4.根据权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：
控制单元，其包括输入端口，以接收包括来自外部设备的命令的信号，并且执行以下至少一项：提取、解码所述命令，或控制输入至所述微处理器的或从所述微处理器输出的信号；
运算单元，其包括耦接到所述控制单元的输入端口，以接收被解码的命令，并基于所述被解码的命令执行运算；以及
存储单元，其耦接到所述运算单元并且被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或与所述运算相关的数据储存于其中的地址，
其中，所述半导体存储器是所述微处理器中的存储单元的一部分。
5.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
核心单元，其被配置成基于从外部设备输入的命令，通过使用数据来执行与所述命令相对应的运算；
高速缓冲存储单元，其耦接到所述核心单元，并被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或执行所述运算所针对的数据的地址；以及
总线接口，其耦接在所述核心单元和所述高速缓冲存储单元之间，以在所述核心单元和所述高速缓冲存储单元之间传输数据，
其中，所述高速缓冲存储单元包括所述半导体存储器。
6.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，其被配置成对由所述处理器接收的命令进行解码，并基于对所述命令进行解码的结果来控制用于处理信息的操作；
辅助存储器件，其耦接到所述处理器并被配置成储存对所述命令进行解码的程序和所述信息；
主存储器件，其耦接到所述处理器和所述辅助存储器件，并被配置成调用并储存来自所述辅助存储器件的所述程序及信息，使得所述处理器可以在运行所述程序时使用所述程序和信息来执行所述操作；以及
接口设备，其被配置成执行在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部设备之间的通信，
其中，所述辅助存储器件或所述主存储器件中的至少一个包括所述半导体存储器。
7.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存器件，其被配置成储存数据，并且在无电源的情况下保留所储存的数据；
控制器，其耦接到所述储存器件，并被配置成根据从外部设备输入的命令来控制数据进出所述储存器件的传输；
临时储存器件，其耦接到所述储存器件和所述控制器，并被配置成临时储存在所述储存器件和所述外部设备之间传输的数据；以及
接口，其被配置成执行在所述储存器件、所述控制器和所述临时储存器件中的至少一个与所述外部设备之间的通信，
其中，所述储存器件或所述临时储存器件中的至少一个包括所述半导体存储器。
8.根据权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，其被配置成储存数据，并在无电源的情况下保留所储存的数据；
存储器控制器，其耦接到所述存储器并且被配置成根据从外部设备输入的命令来控制数据进出所述存储器的传输；
缓冲存储器，其被配置成临时存储在所述存储器和所述外部设备之间移动的数据；以及
接口，其被配置成执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部设备之间的通信，
其中，所述存储器或所述缓冲存储器中的至少一个包括所述半导体存储器。
9.一种电子设备，其包括半导体存储器，其中所述半导体存储器包括：
衬底；
可变电阻元件，其形成在所述衬底上方并具有表示不同数字信息的不同电阻值，所述可变电阻元件包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及插设于所述自由层与所述钉扎层之间的隧道阻挡层；
阻断层，其至少设置在所述可变电阻元件的侧壁上；以及
保护层，其至少设置在所述阻断层的侧壁上，
其中，所述阻断层包括实质上不含氮、氧或其组合的层。
10.根据权利要求9所述的电子设备，其中，所述阻断层被配置成阻止包括O2、H2O、N2或其组合的气体向所述可变电阻元件的扩散。
11.根据权利要求9所述的电子设备，其中，所述保护层包括氮化物层、氧化物层或其组合。
12.根据权利要求11所述的电子设备，其中，所述阻断层设置在所述可变电阻元件的侧壁上和所述可变电阻元件的上方、以及在所述衬底的暴露表面的上方，并且设置所述保护层来覆盖所述阻断层。
13.一种用于制造电子设备的方法，所述方法包括：
在衬底上形成可变电阻元件；以及
至少在所述可变电阻元件的侧壁上形成阻断层，
其中，所述阻断层包括实质上不含氮、氧或其组合的层。
14.根据权利要求13所述的方法，其中，所述阻断层包括阻止包括O2、H2O、N2或其组合的气体向所述可变电阻元件扩散的材料。
15.根据权利要求13所述的方法，其中，所述阻断层的形成包括气体浸透工艺，并且其中，用于所述气体浸透工艺的气体包括硅烷SiH4、三甲硅烷基胺TSA或其组合。
16.根据权利要求13所述的方法，其中，所述阻断层的形成包括预处理工艺和沉积工艺，并且其中，用于所述预处理工艺的气体包括氢H2、氨NH3或其组合；用于所述沉积工艺的气体包括硅烷SiH4、氢H2和氩Ar的组合，或三甲硅烷基胺TSA、氢H2和氩Ar的组合。
17.根据权利要求13所述的方法，在形成所述阻断层之后，还包括对所得结构执行离子束刻蚀IBE工艺。
18.一种用于制造电子设备的方法，所述方法包括：
在衬底上形成可变电阻元件；
至少在所述可变电阻元件的侧壁上形成阻断层；以及
至少在所述阻断层的侧壁上形成保护层，
其中，所述阻断层包括实质上不含氮、氧或其组合的层。
19.根据权利要求18所述的方法，其中，所述阻断层包括阻止包括O2、H2O、N2或其组合的气体向所述可变电阻元件扩散的材料。
20.根据权利要求18所述的方法，其中，所述阻断层的形成包括气体浸透工艺，并且其中，用于所述气体浸透工艺的气体包括硅烷SiH4、三甲硅烷基胺TSA或其组合。
21.根据权利要求18所述的方法，其中，所述阻断层的形成包括预处理工艺和沉积工艺，并且其中，用于所述预处理工艺的气体包括氢H2，氨NH3或其组合，用于所述沉积工艺的气体包括硅烷SiH4、氢H2)和氩Ar的组合，或三甲硅烷基胺TSA、氢H2和氩Ar的组合。
22.根据权利要求18所述的方法，其中，所述保护层包括氮化物层、氧化物层或其组合。
23.根据权利要求18所述的方法，其中，所述阻断层设置在所述可变电阻元件的侧壁上和所述可变电阻元件的上方、以及在所述衬底的暴露表面的上方，并且设置所述保护层来覆盖所述阻断层。
24.根据权利要求18所述的方法，在形成所述阻断层之后，还包括对所得结构执行离子束刻蚀IBE工艺。
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