CN107706304B - 电子设备及其制造方法 - Google Patents

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Abstract

该技术提供一种电子设备及其制造方法。根据本文件的实施方式的电子设备可以包括半导体存储器，其中半导体存储器可以包括：可变电阻元件，设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。

Description

电子设备及其制造方法
相关申请的交叉引用
本申请要求2016年8月8日提交的名称为“电子设备及其制造方法(ELECTRONICDEVICE AND METHOD FOR FABRICATING THE SAME)”、申请号为10-2016-0100861的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本专利文件涉及存储电路或存储器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子产品趋向于小型化、低功耗、高性能、多功能等，在本领域中需要在各种电子产品(诸如计算机、便携式通信设备等)中能够储存信息的半导体器件，并且已经对半导体器件进行了研究。这种半导体器件包括可以使用如下特性来储存数据的半导体器件：半导体器件根据施加的电压或电流在不同电阻状态之间切换，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中公开的技术包括存储电路或存储器件及其在电子设备或系统中的应用以及电子设备及其制造方法的各种实施方式，其中电子设备包括可以改善可变电阻元件的特性的半导体存储器。
在实施方式中，一种电子设备包括：半导体存储器，其中半导体存储器可以包括：可变电阻元件，所述可变电阻元件设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，所述上接触插塞设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。
上述设备的实施方式可以包括以下的一个或更多个。
上接触插塞具有类酒杯的形状。上接触插塞包括不与可变电阻元件的侧壁对准的上部侧壁以及与可变电阻元件的侧壁对准的下部侧壁。上接触插塞包括在朝向可变电阻元件的方向上宽度减小的上部。可变电阻元件包括：磁隧道结(MTJ)结构，所述磁隧道结(MTJ)结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及覆盖层，所述覆盖层设置在MTJ结构之上并且包括金属。上接触插塞与覆盖层直接接触。可变电阻元件还包括磁校正层，所述磁校正层设置在MTJ结构与覆盖层之间并且抵消或减小由钉扎层产生的杂散场的影响。半导体存储器还包括硬掩模图案，所述硬掩模图案设置在上接触插塞的下部之上，并且具有围绕上接触插塞的第一部分的内侧壁和与可变电阻元件的侧壁对准的外侧壁。硬掩模图案包括金属或金属氧化物。可变电阻元件包括下部和上部，上部设置在下部之上并且具有比下部的宽度窄的宽度，以及半导体存储器还包括设置在可变电阻元件的上部的侧壁上的保护层图案。上接触插塞具有下部，该下部具有与可变电阻元件的上部的侧壁对准的侧壁。上接触插塞具有下部，该下部具有由保护层图案围绕的侧壁。可变电阻元件包括：磁隧道结(MTJ)结构，所述磁隧道结(MTJ)结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及磁校正层，所述磁校正层设置在MTJ结构之上并且抵消或减小由钉扎层产生的杂散场的影响，其中可变电阻元件的上部包括磁校正层的一部分、磁校正层的全部、磁校正层的全部和MTJ结构的一部分、或磁校正层的全部和MTJ结构的全部。可变电阻元件包括下部和上部，上部设置在下部之上并且具有比下部的宽度窄的宽度，以及半导体存储器还包括保护层图案，所述保护层图案设置在可变电阻元件的上部的侧壁上、上接触插塞的下部的侧壁上和硬掩模图案的外侧壁上。上接触插塞的下部具有与可变电阻元件的上部对准的侧壁。
在另一实施方式中，一种电子设备包括：半导体存储器，其中半导体存储器可以包括：可变电阻元件，所述可变电阻元件被构造为呈现用于储存数据的不同电阻状态并设置在衬底之上；以及上接触插塞，所述上接触插塞设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞具有第一部分和第二部分，第一部分具有第一形状，第二部分形成在第一部分之下并且具有不同于第一形状的第二形状。
上述设备的实施方式可以包括以下的一个或更多个。
第一部分具有沿着与衬底的表面垂直的方向减小的宽度，并且第一部分的侧壁的坡度比第二部分的侧壁的坡度高。上接触插塞的第一部分具有不与可变电阻元件的侧壁对准的侧壁，并且上接触插塞的第二部分具有与可变电阻元件的侧壁对准的侧壁。可变电阻元件包括：磁隧道结(MTJ)结构，所述磁隧道结(MTJ)结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层、介于自由层与钉扎层之间的隧道阻挡层；以及覆盖层，所述覆盖层设置在MTJ结构之上并且包括金属。上接触插塞与覆盖层直接接触。可变电阻元件还包括磁校正层，所述磁校正层设置在MTJ结构与覆盖层之间并且抵消或减小对由钉扎层产生的杂散场的影响。半导体存储器还包括围绕上接触插塞的第一部分中的区域的侧壁的硬掩模图案，所述区域具有上接触插塞的最小宽度。硬掩模图案包括金属或金属氧化物。可变电阻元件包括具有第一宽度的下部和设置在下部之上并具有比第一宽度小的第二宽度的上部。半导体存储器还包括设置在可变电阻元件的上部的侧壁上的保护层图案。上接触插塞的第二部分具有与可变电阻元件的上部的侧壁对准的侧壁。上接触插塞的第二部分的侧壁由保护层图案围绕。可变电阻元件包括：磁隧道结(MTJ)结构，所述磁隧道结(MTJ)结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层、介于自由层与钉扎层之间的隧道阻挡层；以及磁校正层，所述磁校正层设置在MTJ结构之上并且抵消或减小对由钉扎层产生的杂散场的影响，其中可变电阻元件的上部包括磁校正层的一部分、磁校正层的全部、磁校正层的全部和MTJ结构的一部分、或磁校正层的全部和MTJ结构的全部。可变电阻元件包括下部和上部，上部设置在下部之上并且具有比下部的宽度窄的宽度，以及半导体存储器还包括保护层图案，所述保护层图案设置在可变电阻元件的上表面的侧壁上、第二区域中的上接触插塞的侧壁上以及硬掩模图案的外侧壁上。在第二区域中，上接触插塞的侧壁与可变电阻元件的上部对准。
电子设备还可以包括微处理器，所述微处理器包括：控制单元，所述控制单元被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或控制微处理器的信号的输入或输出；操作单元，所述操作单元被配置为基于控制单元将命令解码的结果来执行运算；以及存储单元，所述存储单元被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址，其中半导体存储器是微处理器中的存储单元的部分。
电子设备还可以包括处理器，所述处理器包括：核心单元，所述核心单元被配置为基于从处理器的外部输入的命令而通过使用数据来执行与命令相对应的运算；高速缓冲存储单元，所述高速缓冲存储单元被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址；以及总线接口，所述总线接口连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，其中半导体存储器是处理器中的高速缓冲存储单元的部分。
所述电子设备还可以包括处理系统，所述处理系统包括：处理器，所述处理器被配置为将由处理器接收的命令解码，并且基于将命令解码的结果来控制针对信息的操作；辅助存储器件，所述辅助存储器件被配置为储存用于将命令解码的程序和信息；主存储器件，所述主存储器件被配置为调用并储存来自辅助存储器件的程序和信息，使得处理器可以在运行程序时使用程序和信息执行操作；以及接口装置，所述接口装置被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中半导体存储器是处理系统中的辅助存储器件或主存储器件的部分。
电子设备还可以包括数据储存系统，所述数据储存系统包括：储存器件，所述储存器件被配置为储存数据并且不管电源如何都保存储存的数据；控制器，所述控制器被配置为根据从外部输入的命令来控制数据到储存器件的输入以及数据从储存器件的输出；暂时储存器件，所述暂时储存器件被配置为暂时储存在储存器件与外部之间交换的数据；以及接口，所述接口被配置为执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中半导体存储器是数据储存系统中的储存器件或暂时储存器件的部分。
电子设备还可以包括存储系统，所述存储系统包括：存储器，所述存储器被配置为储存数据并且不管电源如何都保存储存的数据；存储器控制器，所述存储器控制器被配置为根据从外部输入的命令来控制数据到存储器的输入以及数据从存储器的输出；缓冲存储器，所述缓冲存储器被配置为缓冲在存储器与外部之间交换的数据；以及接口，所述接口被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中半导体存储器是存储系统中的存储器或缓冲存储器的部分。
在另一个实施方式中，一种用于制造包括半导体存储器的电子设备的方法可以包括：在衬底之上形成材料层以提供可变电阻元件；在材料层之上形成牺牲层；在牺牲层之上形成硬掩模图案；使用硬掩模图案作为刻蚀阻挡物来刻蚀牺牲层和材料层，以提供包括刻蚀的牺牲层和刻蚀的材料层的层叠结构；形成覆盖层叠结构的绝缘材料；选择性地刻蚀绝缘材料以提供暴露刻蚀的牺牲层的第一空间；去除刻蚀的牺牲层以提供第二空间；以及通过填充第一空间和第二空间来形成接触插塞。
上述方法的实施方式可以包括以下的一个或更多个。
牺牲层包括含碳材料。去除刻蚀的牺牲层包括对刻蚀的牺牲层执行氧气剥离工艺。可变电阻元件包括金属，并且该方法还包括在去除刻蚀的牺牲层之后，执行额外的刻蚀工艺，以便去除形成在可变电阻元件之上的金属的氧化物。额外的刻蚀工艺通过使用惰性气体来执行。在刻蚀牺牲层和材料层中，将硬掩模图案的一部分保留在刻蚀的牺牲层之上，以及在选择性刻蚀绝缘材料中暴露硬掩模图案的该部分；以及所述方法还包括：去除硬掩模图案的暴露部分。刻蚀牺牲层和材料层包括：通过使用硬掩模图案作为刻蚀阻挡物来对牺牲层和材料层的一部分执行第一刻蚀；在第一刻蚀部分的侧壁上形成保护层图案；以及通过使用保护层图案和硬掩模图案作为刻蚀阻挡物来对材料层的剩余部分执行第二刻蚀。形成材料层包括形成磁隧道结(MTJ)结构，磁隧道结(MTJ)结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层；以及在MTJ结构之上形成包括金属的覆盖层。
在附图、说明书和权利要求书中更详细地描述这些和其它方面、实施方式以及相关联的优点。
附图说明
图1A和图1B是描述根据比较示例的半导体存储器以及用于制造半导体存储器的方法的截面图。
图2A至图2F是描述根据本公开的实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。
图2G至图2I是描述根据本公开的另一个实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。
图3A至图3E是描述根据本公开的又一实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。
图3F和图3G是描述根据本公开的另一个实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。
图4是实施基于所公开技术的存储电路的微处理器的配置图的示例。
图5是实施基于所公开技术的存储电路的处理器的配置图的示例。
图6是实施基于所公开技术的存储电路的系统的配置图的示例。
图7是实施基于所公开技术的存储电路的数据储存系统的配置图的示例。
图8是实施基于所公开技术的存储电路的存储系统的配置图的示例。
具体实施方式
下面参考附图详细描述所公开技术的各种示例和实施方式。
附图可能不一定按比例绘制，并且在一些示例中，为了清楚地图示所描述的示例或实施方式的某些特征，附图中的至少一些结构的比例可能已经被夸大。在附图或描述中呈现的在多层结构中具有两层或更多层的特定示例中，所示的这些层的相对位置关系或布置这些层的顺序反映了用于所述示例或所示示例的特定实施方式，而不同的相对位置关系或布置这些层的不同顺序可以是可能的。此外，所述或所示的多层结构的示例可以不反映存在于该特定多层结构中的所有层(例如，在两个所示层之间可以存在一个或更多个附加层)。作为特定示例，当所述或所示多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层不仅可以直接形成在第二层或衬底上，还可以表示在第一层与第二层或衬底之间可以存在一个或更多个其它中间层的结构。
在描述实施方式之前，将首先描述比较示例及其缺点，用于与实施方式进行比较。
图1A和图1B是描述根据比较示例的半导体存储器以及用于制造半导体存储器的方法的截面图。所述半导体存储器包括用于储存数据的可变电阻元件。每个可变电阻元件呈现不同电阻值的不同电阻状态，其可以用于储存数据。
参考图1A，可以在衬底100之上形成第一层间电介质层110，然后可以形成穿过第一层间电介质层110并且耦接到衬底100的一部分的下接触插塞120。
随后，可以在第一层间电介质层110和下接触插塞120之上形成可变电阻元件130，在可变电阻元件130中，下层131、自由层132、隧道阻挡层133、钉扎层(pinned layer)134、间隔层135、磁校正层136以及覆盖层137被层叠。这里，具有可变磁化方向的自由层132、允许根据施加的电压或施加的电流而电子隧穿的隧道阻挡层133以及具有固定磁化方向的钉扎层134可以形成磁隧道结(MTJ)结构。可变电阻元件130基于钉扎层134和自由层132的磁化的不同相对方向呈现不同的电阻状态。下层131可以设置在MTJ结构之下并且改善MTJ结构的特性。磁校正层136可以用于抵消或减小由钉扎层134产生的杂散场的影响。间隔层135可以介于磁校正层136与钉扎层134之间，以将它们彼此物理分离。覆盖层137可以包括为低电阻材料的金属，以便当将可变电阻元件130图案化并且将可变电阻元件130耦接到设置在可变电阻元件130之上的元件时，保护设置在覆盖层137之下的层。
在刻蚀从下层131到覆盖层137的层叠层以形成可变电阻元件130时用作刻蚀阻挡层的硬掩模图案140可以设置在可变电阻元件130之上。硬掩模图案140可以包括为低电阻材料的金属。具有低电阻材料的目的是为了防止上接触插塞(参见图1B的上接触插塞170)与硬掩模图案之间的接触电阻增加，即使当在用于形成可变电阻元件130的刻蚀之后保留硬掩模图案140时。
参考图1B，可以沿着图1A的所得结构形成间隔件150，然后可以在间隔件150上形成第二层间电介质层160。
随后，可以通过选择性地刻蚀第二层间电介质层160和间隔件150来形成暴露可变电阻元件130的上表面的孔，然后可以通过用导电材料填充孔来形成上接触插塞170。当如在比较示例中那样保留硬掩模图案140时，可以对硬掩模图案140执行额外的刻蚀工艺，硬掩模图案140通过刻蚀第二层间电介质层160和间隔件150而暴露。
然而，在刻蚀第二层间电介质层160和间隔件150的情况下，由于在刻蚀第二层间电介质层160和间隔件150中使用的化学物质和/或气体，因此在上接触插塞170与可变电阻元件130之间的界面处(参见虚线圆“A”)可以形成金属化合物。界面处的金属化合物可以由包括在硬掩模图案140中的金属和/或包括在覆盖层137中的金属得到，并且可以具有比该金属的电阻高的电阻。因此，当金属化合物形成时，上接触插塞170与可变电阻元件130之间的接触电阻可以增大。此外，由于金属化合物，上接触插塞170与可变电阻元件130之间的接触状态可以变差。
虽然可以考虑在形成用上接触插塞170填充的孔中执行过刻蚀工艺以便去除金属化合物，但是如果这样，则覆盖层137之下的磁校正层136可以被侵蚀，因此可变电阻元件130的切换特性可以劣化。
在所公开技术的实施方式中，提供了一种半导体存储器以及用于制造半导体存储器的方法，该半导体存储器在不需要过刻蚀工艺的情况下，能够阻止在上接触插塞与可变电阻元件之间的界面处形成不期望的金属化合物。在下文中，这将参考图2A到图3F来示例性地描述。
图2A到图2F是描述根据本公开的实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。
首先，将描述用于制造半导体存储器的方法。
参考图2A，可以提供在其中形成诸如开关器件(未示出)的预定所需结构的衬底200。这里，开关器件是要耦接到可变电阻元件并且控制对可变电阻元件的电流或电压的供应的元件。例如，开关器件可以包括晶体管和二极管。开关器件可以具有电连接到下接触插塞220(下面将要描述)的一端以及电连接到附图中未示出的线(诸如源极线)的另一端。
随后，可以在衬底200之上形成第一层间电介质层210，然后可以形成穿过第一层间电介质层210并且耦接到衬底200的一部分(例如，开关元件的一端)的下接触插塞220。第一层间电介质层210可以包括各种绝缘材料(诸如氧化硅、氮化硅或它们的组合)。可以通过选择性地刻蚀第一层间电介质层210以形成暴露衬底200的一部分的接触孔、以充分填充接触孔的厚度来沉积导电材料以及执行平坦化工艺(诸如化学机械抛光(CMP)工艺)直到暴露第一层间电介质层210的上表面为止，来形成下接触插塞220。下接触插塞220可以包括具有极好填充性和高导电性的导电材料，例如，诸如钨(W)、钽(Ta)等的金属或诸如氮化钛(TiN)等的金属氮化物。
随后，可以在第一层间电介质层210和下接触插塞220之上形成用于形成可变电阻元件的材料层，例如，下层231、自由层232、隧道阻挡层233、钉扎层234、间隔层235、磁校正层236以及覆盖层237。
这里，自由层232可以具有可变的磁化方向以便储存数据，并且被称为储存层。钉扎层234可以具有固定的磁化方向以便与自由层232的磁化方向进行比较，并且被称为参考层。自由层232和钉扎层234可以具有包括铁磁材料的单层结构或多层结构。例如，自由层232和钉扎层234可以包括含有铁(Fe)、镍(Ni)或钴(Co)作为主要成分的合金(诸如Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金)或者层叠结构(诸如Co/Pt或Co/Pd)。自由层232和钉扎层234的磁化方向可以基本上垂直于该层的表面。因此，自由层232的磁化方向可以在向下方向和向上方向之间变化，而钉扎层150的磁化方向可以固定为向下方向或向上方向。自由层232的磁化方向的变化可以由自旋转移力矩引起。自由层232和钉扎层234的上部位置和下部位置可以参考隧道阻挡层233来改变。例如，与该实施方式不同，钉扎层234可以设置在隧道阻挡层233之下，而自由层232可以设置在隧道阻挡层233之上。
隧道阻挡层233可以在数据写入操作期间允许自由层232和钉扎层234之间的电子隧穿，这改变可变电阻的电阻状态以便改变自由层232的磁化方向。隧道阻挡层233可以包括绝缘氧化物，例如，诸如MgO、CaO、SrO、TiO、VO或NbO的氧化物。
自由层232、隧道阻挡层233和钉扎层234可以形成MTJ结构。
可变电阻元件还可以包括执行各种功能以改善MTJ结构的特性或工艺的一个或更多个附加层。例如，如在该实施方式中，还可以包括下层231、间隔层235、磁校正层236以及覆盖层237。然而，在另一个实施方式中，可以省略下层231、间隔层235和磁校正层236中的至少一个，或者还可以包括附加层(未示出)。
下层231可以被称为可变电阻元件的元件，其设置在MTJ结构之下且可以改善MTJ结构所需的特性，并且下层231可以具有单层结构或多层结构。例如，下层231可以用于改善MTJ结构的垂直磁各向异性。下层231可以与下接触插塞220区别开，下接触插塞220设置在可变电阻元件之下并且将可变电阻元件耦接到下组成元件。虽然在该实施方式中，下层231设置在第一层间电介质层210上，但是如果需要，下层231的一部分或全部可以设置在下接触插塞220上并且与下接触插塞220一起被掩埋在第一层间电介质层210中。
磁校正层236可以用于抵消或减小由钉扎层234产生的杂散场的影响。这样，由于钉扎层234的杂散场的影响被减小，因此自由层232中的偏置磁场可以被减小。磁校正层236可以具有与钉扎层234的磁化方向反平行的磁化方向。例如，当钉扎层234具有向下磁化方向时，磁校正层236可以具有向上磁化方向。相反，当钉扎层234具有向上磁化方向时，磁校正层236可以具有向下磁化方向。磁校正层236可以具有包括铁磁材料的单层结构或多层结构。
虽然在该实施方式中，磁校正层236设置在钉扎层234之上，但是在不同的实施方式中，磁校正层236的位置可以被放置在不同的位置处。例如，磁校正层236可以设置在MTJ结构之下。可替换地，对于另一个示例，磁校正层236可以与MTJ结构分开图案化，并且设置在MTJ结构之上、之下或旁边。
间隔层235可以介于磁校正层236与钉扎层234之间，以便将它们彼此物理分离并且在它们之间提供交换耦合。间隔层235可以包括诸如Ru的贵金属。
覆盖层237可以用于在图案化可变电阻元件中保护设置在覆盖层237之下的层并且将可变电阻元件耦接到设置在可变电阻元件之上的组成元件。因此，覆盖层237可以包括为低电阻材料的金属。具体地，覆盖层237可以包括贵金属(例如，Ru)，其在该层中具有少量的钉扎孔并且呈现出高的耐湿刻蚀性和/或耐干刻蚀性。
随后，可以在覆盖层237之上形成牺牲层240。牺牲层240可以在随后的工艺期间被去除，并且因此不存在于最终结构中。牺牲层240可以由易于去除的材料形成或包括易于去除的材料。例如，牺牲层240可以包括通过氧气剥离而被容易地去除的含碳材料。
随后，可以在牺牲层240之上形成用来提供用于形成硬掩模图案的空间的模具层250。模具层250可以包括诸如氧化硅等的绝缘材料。
参考图2B，可以通过用导电材料填充模具层250来形成硬掩模图案260。这里，硬掩模图案260可以包括为低电阻材料的金属，例如W等。
随后，可以去除模具层250。结果，仅硬掩模图案260可以保留在牺牲层240之上。
同时，尽管未示出，但是在形成硬掩模图案260时，代替如实施方式中那样形成模具层250和用金属材料填充模具层250，可以在牺牲层240之上沉积金属材料，然后选择性地刻蚀金属材料。
参考图2C，牺牲层240、覆盖层237、磁校正层236、间隔层235、钉扎层234、隧道阻挡层233、自由层232以及下层231可以通过使用硬掩模图案260作为刻蚀阻挡物来刻蚀，以便形成可变电阻元件230和牺牲层图案240A，下层图案231A、自由层图案232A、隧道阻挡层图案233A、钉扎层图案234A、间隔层图案235A、磁校正层图案236A以及覆盖层图案237A层叠在可变电阻元件230中，牺牲层图案240A设置在可变电阻元件230之上并且具有与可变电阻元件230对准的侧壁。在该刻蚀工艺期间或通过额外的去除工艺，硬掩模图案260可以被完全去除。可变电阻元件230和牺牲层图案240A可以具有基本垂直的侧壁。即，可变电阻元件230和牺牲层图案240A的侧壁可以垂直于衬底的表面，或者与垂直于衬底的表面的线倾斜微小角度。
随后，参考图2D，可以沿着图2C的所得结构形成间隔件270。间隔件270可以用于保护可变电阻元件230，并且可以由诸如氮化硅等的绝缘材料形成或者包括诸如氮化硅等的绝缘材料。如有需要可以省略间隔件270的形成。
随后，可以在间隔件270上形成第二层间电介质层280。第二层间电介质层280可以由不同于间隔件270的绝缘材料(例如，氧化硅等)形成或者包括不同于间隔件270的绝缘材料(例如，氧化硅等)。第二层间电介质层280可以通过沉积绝缘材料并且执行平坦化工艺以具有平坦化的上表面来形成。
随后，可以选择性地刻蚀第二层间电介质层280和间隔件270，以便形成暴露牺牲层图案240A的初始孔H。这里，当刻蚀间隔件270时，间隔件270对牺牲层图案240A的刻蚀选择性可以被控制在约1：1到约10：1的范围内，使得对覆盖层图案237A进行刻蚀工艺之前，刻蚀工艺停止在牺牲层图案240A之上或之内。初始孔H可以通过干刻蚀工艺形成，并且因此具有宽度向下变窄的形状。初始孔H可以与牺牲层图案240A重叠，并且具有在尺寸上比牺牲层图案240A的上表面小的下表面。
参考图2E，可以通过去除由初始孔H暴露的牺牲层图案240A来形成暴露覆盖层图案237A的最终孔H'。这里，当牺牲层图案240A包括含碳材料时，牺牲层图案240A可以通过氧气剥离工艺而被容易地去除。氧气剥离工艺仅去除牺牲层图案240A，并且不影响可变电阻元件230的其它剩余层。
由于初始孔H具有宽度向下变窄的形状和比牺牲层图案240A的上表面小的下表面，因此最终孔H'可以具有类酒杯的形状，该形状具有与初始孔H相对应的上部和与已经被去除的牺牲层图案240A相对应的下部。最终孔H'具有上端、下端以及上端与下端之间的预定部分。与最终孔H'的上端和下端相比，最终孔H'的预定部分向内凹陷或向内凹下。即，最终孔H'的上端和下端之间的最终孔H'的预定部分可以具有在水平方向上比最终孔H'的上端和下端中的每个的宽度窄的宽度。尽管最终孔H'的与初始孔H相对应的上部可以具有宽度向下变窄的形状，但是最终孔H'的与牺牲层图案240A相对应的下部可以具有不管高度如何宽度基本上恒定的形状。即，最终孔H'的下部可以具有与衬底的表面垂直的侧壁或者与垂直于衬底的表面的线倾斜微小角度的侧壁。因此，最终孔H'的上部的侧壁的坡度高于最终孔H'的下部的侧壁的坡度。
由于覆盖层图案237A的曝露通过牺牲层图案240A的去除工艺(例如，氧气剥离工艺)来执行，因此不存在将覆盖层图案237A暴露于用于刻蚀第二层间电介质层280和间隔件270的化学物质和/或气体的问题。因此，可以阻止由于包括在覆盖层图案237A中的金属而在覆盖层图案237A之上形成金属化合物。
同时，当通过氧气剥离工艺来执行牺牲层图案240A的去除时，由于包括在覆盖层图案237A中的金属，可以在覆盖层图案237A之上形成金属氧化物。然而，与在图1A和图1B的比较示例中在刻蚀第二层间电介质层160和间隔件150中当将覆盖层137暴露于化学物质和/或气体时的时间相比，在本实施方式中将覆盖层图案237A暴露于氧气期间的时间可以非常短。这是因为通过氧气剥离工艺去除含碳材料非常容易。因此，形成在覆盖层图案237A之上的金属氧化物的量可以非常小，以便几乎不对下面将描述的上接触插塞(图2F的290)的接触电阻或接触特性产生影响。如有需要，在形成最终孔H'之后，可以执行用于去除形成在覆盖层图案237A之上的金属氧化物的额外刻蚀工艺。该额外刻蚀工艺可以通过使用诸如Ar等的惰性气体来执行。由于在额外刻蚀工艺中，需要仅去除少量的金属氧化物，因此不需要过刻蚀工艺。即，可以在不侵蚀覆盖层图案237A之下的磁校正层图案236A的同时完全去除金属氧化物。
参考图2F，可以形成填充最终孔H'的上接触插塞290。上接触插塞290可以通过以充分填充最终孔H'的厚度来沉积导电材料并且执行平坦化工艺直到暴露第二层间电介质层280的上表面为止来形成。上接触插塞290可以包括具有极好填充性和高导电性的导电材料，例如，诸如钨(W)、钽(Ta)等的金属或诸如氮化钛(TiN)等的金属氮化物。
图2F中所示的半导体存储器可以通过上述工艺来制造。
返回参考图2F，根据本公开的实施方式的半导体存储器可以包括设置在衬底200之上并且耦接衬底200的一部分的下接触插塞220、设置在下接触插塞220之上并且耦接到下接触插塞220的可变电阻元件230、以及设置在可变电阻元件230之上并且耦接到可变电阻元件230的上接触插塞290。
在一些实施方式中，上接触插塞290可以具有类酒杯的形状，在该形状中，宽度沿着与上接触插塞290的表面垂直的向下方向减小然后增大。更具体地，上接触插塞290的上部可以具有宽度向下变窄的形状，而上接触插塞290的下部可以具有宽度基本上恒定的形状。上接触插塞的下部的宽度大于上接触插塞290的上部的最小宽度。此外，上接触插塞290的上部可以不具有与可变电阻元件230对准的侧壁，而上接触插塞290的下部可以具有与可变电阻元件230对准的侧壁。
在半导体存储器中，可变电阻元件230被构造为呈现用于表示不同数据的不同电阻值的不同电阻状态，以用于数据储存。可变电阻元件230可以通过经由下接触插塞220和上接触插塞290向可变电阻元件230的上端和下端施加足够大小的电压或电流而在不同电阻状态之间切换来储存数据。在一些实施方式中，随着自由层图案232A的磁化方向根据施加到可变电阻元件230的电压或电流而改变，可变电阻元件230可以储存数据。当自由层图案232A和钉扎层图案234A的磁化方向彼此平行时，可变电阻元件230可以处于低电阻状态，并且例如可以储存诸如“1”的特别指定的数字数据比特。当自由层图案232A和钉扎层图案234A的磁化方向彼此反平行时，可变电阻元件230可以处于高电阻状态，并且例如可以储存诸如“0”的特别指定的数字数据比特。要储存在可变电阻元件230中的特定数据比特可以如此不同，当自由层图案232A和钉扎层图案234A彼此平行时储存数据比特“0”，而当自由层图案232A和钉扎层图案234A彼此反平行时储存数据比特“1”。
根据上述半导体存储器及其制造方法，可以阻止或最小化可变电阻元件230与上接触插塞290之间的界面处的金属化合物的形成。因此，可变电阻元件230与上接触插塞290之间的接触电阻可以被减小，以便确保极好的接触状态。
此外，由于用于形成上接触插塞290的刻蚀工艺在对覆盖层图案237A进行该刻蚀工艺之前停止在牺牲层图案240A之上或之内，因此可以阻止对可变电阻元件230的侵蚀。结果，可以改善可变电阻元件230的数据储存特性和操作特性。
同时，在上述实施方式中，解释了在图案化可变电阻元件230中用作刻蚀阻挡物的硬掩模图案260被完全去除。然而，在另一个实施方式中，硬掩模图案260的一部分可以保留。这是因为刻蚀负载可以根据可变电阻元件230的位置而改变。这将参考图2G至图2I来示例性地描述。
图2G至图2I是描述根据本公开的另一个实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。省略了对与上述实施方式基本相同的部分的详细描述。
参考图2G，在用于形成可变电阻元件230的刻蚀工艺期间，硬掩模图案260可以不被完全去除并且以预定厚度保留在可变电阻元件230之上。在下文，这称为剩余硬掩模图案260A。剩余硬掩模图案260A可以具有与可变电阻元件230的侧壁对准的侧壁。
参考图2H，暴露牺牲层图案240A的初始孔H可以通过在图2G的所得结构之上形成间隔件270和第二层间电介质层280然后选择性地刻蚀第二层间电介质层280、间隔件270和剩余硬掩模图案260A来形成。这里，尽管由包括在剩余硬掩模图案260A中的金属造成的金属化合物可以形成在牺牲层图案240A之上，但是该金属化合物可以在用于去除牺牲层图案240A的随后工艺中被去除。
参考图2I，暴露覆盖层图案237A的最终孔H'可以通过去除由初始孔H暴露的牺牲层图案240A来形成。如上所述，在该工艺中，可以去除牺牲层图案240A之上的金属化合物。
当通过氧气剥离工艺来执行牺牲层图案240A的去除时，由于包括在覆盖层图案237A中的金属，可以在覆盖层图案237A之上形成少量的金属氧化物。因此，可以执行使用惰性气体的额外的刻蚀工艺，以便去除金属氧化物。在该工艺中，剩余硬掩模图案260A的至少一部分可以被氧化并且变成绝缘金属氧化物。
随后，可以通过用导电材料填充最终孔H'来形成上接触插塞290。上接触插塞290可以具有与初始孔H相对应的上部和与去除的牺牲层图案240A相对应的下部。剩余硬掩模图案260A可以位于上接触插塞290的下部的上表面之上，上接触插塞290具有与可变电阻元件230对准的侧壁。剩余硬掩模图案260A的外侧壁可以与可变电阻元件230对准，而剩余硬掩模图案260A的内侧壁可以围绕上接触插塞290的上部的下侧壁。
与图2F中所描述的上述实现方式相反，在该实施方式中，上接触插塞290的侧壁不仅可以与间隔件270和第二层间电介质层280接触，而且可以与剩余硬掩模图案260A或其氧化物接触。根据该实施方式，即使保留剩余硬掩模图案260A，也可以去除由于剩余硬掩模图案260A而导致的金属化合物。结果，可以呈现出与上述实施方式相同的效果。
图3A至图3E是描述根据本公开的又一实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。以下描述将集中在与上述实施方式的不同之处。
参考图3A，可以在衬底300之上形成第一层间电介质层310，以及可以形成穿过第一层间电介质层310并且耦接到衬底300的一部分的下接触塞320。
随后，可以在第一层间电介质层310和下接触插塞320之上形成用于形成可变电阻元件的材料层，例如，下层331、自由层332、隧道阻挡层333、钉扎层334、间隔层335、磁校正层336以及覆盖层337。随后，可以在覆盖层337之上形成用于图案化可变电阻元件的牺牲层340和硬掩模图案360。可变电阻元件的形成在图3B和图3C中所示的两个后续刻蚀工艺中进行。
参考图3B，可以通过使用硬掩模图案360作为刻蚀阻挡物来刻蚀设置在硬掩模图案360之下的层。这里，可以控制刻蚀深度，使得至少牺牲层340被完全刻蚀，而仅刻蚀用于形成可变电阻元件的材料层的一部分。在实施方式中，可以刻蚀牺牲层340、覆盖层337以及磁校正层336的一部分。然而，可以以各种方式控制刻蚀深度，只要牺牲层340被完全刻蚀。例如，虽然未示出，但是可以控制刻蚀深度，使得磁校正层336全部被刻蚀，以及设置在磁校正层336之下的层(例如，间隔层335和MTJ结构)全部或一部分被刻蚀。此外，下层331的一部分被刻蚀。为了说明方便，刻蚀的牺牲层340和刻蚀的覆盖层337分别被称为牺牲层图案340A和覆盖层图案337A。此外，刻蚀的磁校正层336被称为初始磁校正层图案336A。参考图3B，初始磁校正层图案336A具有设置在覆盖层图案337A之下的未暴露部分和在初始磁校正层图案336A的未暴露部分两侧的暴露部分。初始磁校正层图案336A的暴露部分具有比初始磁校正层图案336A的未暴露部分的厚度小的厚度。此外，与硬掩模图案360相比，硬掩模图案360A在该刻蚀工艺中具有减小的厚度。
随后，可以沿着刻蚀得到的结构形成保护层365，所述刻蚀得到的结构包括硬掩模图案360A的上表面和侧壁、牺牲层图案340A的侧壁、覆盖层图案337A的侧壁以及初始磁校正层图案336A的未暴露部分的侧壁和初始磁校正层图案336A的暴露部分的上表面。保护层365可以用于防止牺牲层图案340A在用于形成可变电阻元件的刻蚀工艺中被损坏。保护层365可以包括各种绝缘材料，诸如氮化硅、氧化硅或其组合。
参考图3C，进一步执行刻蚀工艺以形成可变电阻元件330。刻蚀保护层365以形成保护层图案365A。通过对保护层365执行覆盖刻蚀工艺(blanket etch process)使得初始磁校正层图案336A的上表面被暴露来形成保护层图案365A。初始磁校正层图案336A的暴露的上表面与在图3B中的初始磁校正层图案的未暴露部分的表面相对应。保护层图案365A可以形成在硬掩模图案360A的侧壁、牺牲层图案340A的侧壁、覆盖层图案337A的侧壁以及初始磁校正层图案336A的刻蚀部分的侧壁上。
随后，可以通过使用保护层图案365A和硬掩模图案360A作为刻蚀阻挡物来刻蚀图3B的刻蚀工艺中用于形成可变电阻元件的材料层之中的未刻蚀部分，例如，包括初始磁校正层图案336A的暴露部分、间隔层335、钉扎层334、隧道阻挡层333、自由层332和下层331的未刻蚀部分，以便形成可变电阻元件330。参考图3B和图3C，用于形成可变电阻元件330的刻蚀工艺可以包括图3B的第一刻蚀工艺和图3C的第二刻蚀工艺。为了说明方便，在第二刻蚀工艺中刻蚀的初始磁校正层图案336A、间隔层335、钉扎层334、隧道阻挡层333、自由层332以及下层331分别被称为磁校正层图案336B、间隔层图案335A、钉扎层图案334A、隧道阻挡层图案333A、自由层图案332A以及下层图案331A。因此，可变电阻元件330可以包括层叠结构，所述层叠结构包括下层图案331A、自由层图案332A、隧道阻挡层图案333A、钉扎层图案334A、间隔层图案335A、磁校正层图案336B以及覆盖层图案337A。在可变电阻元件330中，在第一刻蚀工艺中刻蚀的上部可以具有比在第二刻蚀工艺中刻蚀的下部的宽度窄的宽度。具有与可变电阻元件330中的在第一刻蚀工艺中刻蚀的上部对准的侧壁的牺牲层图案340A可以设置在可变电阻元件330之上。
同时，在该实施方式中，硬掩模图案360A可以在第二刻蚀工艺期间或通过单独且额外的刻蚀工艺来完全去除。结果，保护层图案365A的上部可以被去除，使得保护层图案365A的上端可以位于与牺牲层图案340A的上表面基本相同的水平。
参考图3D，可以沿着图3D的所得结构来形成间隔件370和第二层间电介质层380，然后可以通过选择性地刻蚀第二层间电介质层380和间隔件370以暴露牺牲层图案340A并且去除暴露的牺牲层图案340A来形成最终孔H'。
参考图3E，可以通过用导电材料填充最终孔H'来形成上接触插塞390。上接触插塞390的下部的侧壁可以被保护层图案365A围绕。
与上述实施方式不同，可变电阻元件330具有宽度比可变电阻元件330的下部的宽度窄的上部，并且保护层图案365A可以设置在上部的侧壁上。此外，上接触插塞390的侧壁可以不仅与间隔件370和第二层间电介质层380接触，而且与保护层图案365A接触。根据该实施方式，可以阻止在可变电阻元件330与上接触插塞390之间形成金属化合物，并且还可以阻止在用于形成可变电阻元件330的刻蚀工艺中损坏或去除牺牲层图案340A。
同时，在上述实施方式中，在图案化可变电阻元件330中用作刻蚀阻挡物的硬掩模图案360被完全去除。然而，在另一个实施方式中，硬掩模图案360的一部分可以保留。这将参考图3F和图3G来示例性地解释。
图3F和图3G是描述根据本公开的另一个实施方式的半导体存储器以及用于制造半导体存储器的方法的截面图。
参考图3F，在用于形成可变电阻元件330(参见图3C)的第二刻蚀工艺期间，硬掩模图案360A可以不被完全去除，以便保留预定厚度。这被称为剩余硬掩模图案360B。
剩余硬掩模图案360B可以具有与包括可变电阻元件330的上侧壁的侧壁的部分对准的侧壁。此外，保护层图案365A的上端可以位于与剩余硬掩模图案360B的上表面基本相同的水平处。
参考图3G，可以在图3G的所得结构之上形成间隔件370和第二层间电介质层380，然后可以通过选择性地刻蚀第二层间电介质层380、间隔件370和剩余硬掩模图案360B以形成暴露牺牲层图案340A的初始孔并且去除由初始孔暴露的牺牲层图案340A来形成最终孔H'。
随后，尽管未示出，但是可以通过用导电材料填充最终孔H'来形成上接触插塞。上接触插塞的侧壁可以不仅与间隔件370、第二层间电介质层380以及保护层图案365A接触，而且与剩余硬掩模图案360B或其氧化物接触。
基于所公开技术的上述和其它存储电路或半导体器件可以用在一系列设备或系统中。图4-8提供了可以实施本文所公开的存储电路的设备或系统的一些示例。
图4是实施基于所公开技术的存储电路的微处理器的配置图的示例。
参考图4，微处理器1000可以执行用于控制和调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)以及应用处理器(AP)。
存储单元1010是作为处理器寄存器或寄存器等在微处理器1000中储存数据的部分。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存要由操作单元1020执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址的功能。
根据实施方式，存储单元1010可以包括上述半导体器件中的一个或更多个。例如，存储单元1010可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善存储单元1010的数据储存特性和操作特性。因此，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030将命令解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码和控制微处理器1000的信号的输入和输出，以及运行由程序表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，其可以暂时储存要从除存储单元1010之外的外部设备输入或者要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、操作单元1020以及控制单元1030交换数据。
图5是实施基于所公开技术的存储电路的处理器的配置图的示例。
参考图5，处理器1100可以通过包括除了微处理器的功能之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、操作单元1112以及控制单元1113。
存储单元1111是作为处理器寄存器或寄存器等在处理器1100中储存数据的部分。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存要由操作单元1112执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址的功能。操作单元1112是在处理器1100中执行运算的部分。操作单元1112可以根据控制单元1113将命令解码的结果执行四则算术运算或逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码、控制处理器1100的信号的输入和输出，以及运行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度的差异的部分。高速缓冲存储单元1120可以包括主储存部1121、次级储存部1122以及第三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和次级储存部1122，而在需要高储存容量的情况下可以包括第三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括增加数量的储存部。即，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而改变。主储存部1121、次级储存部1122以及第三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善高速缓冲存储单元1120的数据储存特性和操作特性。因此，可以改善处理器1100的操作特性。
尽管在图5中示出所有主储存部1121、次级储存部1122以及第三级储存部1123被配置在高速缓冲存储单元1120内部，但是应注意，高速缓冲存储单元1120的所有主储存部1121、次级储存部1122以及第三级储存部1123可以被配置在核心单元1110外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，应注意，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110内部，而次级储存部1122和第三级储存部1123可以被配置在核心单元1110外部，以加强补偿数据处理速度的差异的功能。在另一个实施方式中，主储存部1121和次级储存部1122可以设置在核心单元1110内部，而第三级储存部1123可以设置在核心单元1110外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并且允许有效地传输数据的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或通过总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以对应于多个核心单元1110的数量来配置在每个核心单元1110中，而次级储存部1122和第三级储存部1123可以以通过总线接口1130而被共享的方式配置在多个核心单元1110外部。主储存部1121的处理速度可以比次级储存部1122和第三级储存部1123的处理速度大。在另一个实施方式中，主储存部1121和次级储存部1122可以对应于多个核心单元1110的数量来配置在每个核心单元1110中，而第三级储存部1123可以以通过总线接口1130而被共享的方式配置在多个核心单元1110外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以以有线或无线方式向外部设备传输数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理的数据输出到外部接口设备等。此外，处理器1100可以包括多个各种模块和设备。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，并且可以通过总线接口1130彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，而且可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括诸如经由传输线来发送数据和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在无传输线的情况下发送数据和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1160将管理和处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成驱动电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、语音以及其它形式从外部输入设备输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图6是实施基于所公开技术的存储电路的系统的配置图的示例。
参考图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操控。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器(诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等)来操作的各种电子系统。
处理器1210可以对输入的命令进行解码，以及处理对储存在系统1200中的数据的运算、比较等，且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是当程序被运行时可以暂时储存、调用以及运行来自辅助存储器件1230的程序代码或数据的储存器，并且即使在电源切断时也可以保存存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善主存储器件1220的数据储存特性和操作特性。因此，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括当电源切断时所有内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，但是可以包括当电源切断时所有内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善辅助存储器件1230的数据储存特性和操作特性。因此，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图7的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，但是可以包括数据储存系统(参见图7的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备1240可以执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括诸如经由传输线来发送数据和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在无传输线的情况下发送数据和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
图7是实施基于所公开技术的存储电路的数据储存系统的配置图的示例。
参考图7，数据储存系统1300可以包括：储存器件1310，其具有非易失性特性且作为用于储存数据的部件；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备连接；以及暂时储存设备1340，其用于暂时储存数据。数据储存系统1300可以是盘类型(诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等)以及卡类型(诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等)。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1321用于对经由接口1330从数据储存系统1300的外部输入的命令执行操作、进行处理等。
接口1330将执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者可以与在与上述设备类似的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成驱动电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存设备1340可以暂时储存数据，以用于根据与外部设备、控制器和系统接口的多样化和高性能来在接口1330与储存器件1310之间高效传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善储存器件1310或暂时储存器件1340的数据储存特性和操作特性。因此，可以改善数据储存系统1300的操作特性和数据储存特性。
图8是实施基于所公开技术的存储电路的存储系统的配置图的示例。
参考图8，存储系统1400可以包括：存储器1410，其具有非易失性特性且作为用于储存数据的部件；存储器控制器1420，其控制存储器1410；接口1430，其用于与外部设备连接，等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善存储器1410的数据储存特性和操作特性。因此，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于对经由接口1430从存储系统1400的外部输入的命令执行操作和进行处理。
接口1430将执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者与在与上述设备类似的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统接口的多样化和高性能在接口1430与存储器1410之间高效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：可变电阻元件，其设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态；以及上接触插塞，其设置在可变电阻元件之上并且耦接到可变电阻元件，其中上接触插塞包括设置在上接触插塞的上端与上接触插塞的下端之间的第一部分，并且第一部分具有比上端和下端中的每个的宽度小的宽度。通过这，可以改善缓冲存储器1440的数据储存特性和操作特性。因此，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文中所公开的存储器件的图4至图8中的电子设备或系统的上述示例中的特征可以在各种设备、系统或应用中实现。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其它可穿戴设备。
虽然本专利文件包含很多细节，但是这些不应当被理解为对任何发明的范围或要求保护的范围的限制，而应当被理解为可以专门针对特定发明的特定实施例的特征的描述。本专利文件中所描述的分离实施例的上下文中的某些特征也可以在单个实施例中组合地实施。反之，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地实施或以任何合适的子组合来实施。此外，虽然以上可以将特征描述为以某些组合来起作用，甚至初始要求如此保护，但在某些情况下来自要求保护的组合中的一种或更多种特征可以从该组合中去除，且要求保护的组合可以针对子组合或子组合的变型。
类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以所示的特定次序或以顺序次序来执行这些操作，或者执行所有示出的操作，来取得期望的结果。此外，本专利文件中所描述的实施例中的各种系统部件的分离不应当被理解为在所有的实施例中都需要这种分离。
仅描述了若干实施方式和示例。基于本专利文件中所描述的和所示出的，可以作出其他实施方式、增强和变型。

Claims (19)

1.一种包括半导体存储器的电子设备，其中，所述半导体存储器包括：
可变电阻元件，所述可变电阻元件设置在衬底之上并且被构造为呈现用于储存数据的不同电阻状态，所述可变电阻元件具有多层结构，并且所述可变电阻元件的最上层为包括金属的覆盖层；以及
上接触插塞，所述上接触插塞设置在可变电阻元件之上并且耦接到可变电阻元件，
其中，上接触插塞为单层，并且包括上部和下部，其中，上接触插塞的下部的侧壁与覆盖层的侧壁对准，并且上接触插塞的上部的侧壁不与上接触插塞的下部的侧壁和覆盖层的侧壁对准，并且其中，上接触插塞的下部与上接触插塞的上部之间的界面在上接触插塞中具有最小宽度。
2.根据权利要求1所述的电子设备，其中，上接触插塞具有类酒杯的形状。
3.根据权利要求1所述的电子设备，其中，上接触插塞的上部在朝向可变电阻元件的方向上宽度减小。
4.根据权利要求1所述的电子设备，其中，可变电阻元件包括：
磁隧道结MTJ结构，所述磁隧道结MTJ结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层，以及
其中，所述覆盖层设置在磁隧道结MTJ结构之上。
5.根据权利要求4所述的电子设备，其中，上接触插塞与覆盖层直接接触。
6.根据权利要求4所述的电子设备，其中，可变电阻元件还包括磁校正层，所述磁校正层设置在磁隧道结MTJ结构与覆盖层之间并且抵消或减小由钉扎层产生的杂散场的影响。
7.根据权利要求1所述的电子设备，其中，半导体存储器还包括硬掩模图案，所述硬掩模图案设置在上接触插塞的下部之上，并且具有围绕上接触插塞的所述界面的侧壁的内侧壁和与可变电阻元件的侧壁对准的外侧壁。
8.根据权利要求7所述的电子设备，其中，硬掩模图案包括金属或金属氧化物。
9.根据权利要求1所述的电子设备，其中，可变电阻元件包括下部和上部，上部设置在下部之上并且具有比下部的宽度窄的宽度，其中，所述上部包括所述覆盖层，以及
半导体存储器还包括设置在可变电阻元件的上部的侧壁上的保护层图案。
10.根据权利要求9所述的电子设备，其中，上接触插塞的下部的侧壁与可变电阻元件的上部的侧壁对准。
11.根据权利要求9所述的电子设备，其中，上接触插塞的下部的侧壁由保护层图案围绕。
12.根据权利要求9所述的电子设备，其中，可变电阻元件包括：
磁隧道结MTJ结构，所述磁隧道结MTJ结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层与钉扎层之间的隧道阻挡层，以及
磁校正层，所述磁校正层设置在磁隧道结MTJ结构之上并且抵消或减小由钉扎层产生的杂散场的影响，
其中，可变电阻元件的上部包括磁校正层的一部分、磁校正层的全部、磁校正层的全部和磁隧道结MTJ结构的一部分、或磁校正层的全部和磁隧道结MTJ结构的全部。
13.根据权利要求7所述的电子设备，其中，可变电阻元件包括下部和上部，上部设置在下部之上并且具有比下部的宽度窄的宽度，其中，所述上部包括所述覆盖层，以及
半导体存储器还包括保护层图案，所述保护层图案设置在可变电阻元件的上部的侧壁上、上接触插塞的下部的侧壁上以及硬掩模图案的外侧壁上。
14.根据权利要求13所述的电子设备，其中，上接触插塞的下部的侧壁与可变电阻元件的上部对准。
15.根据权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：
控制单元，所述控制单元被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、命令的解码或控制微处理器的信号的输入或输出；
操作单元，所述操作单元被配置为基于控制单元将命令解码的结果来执行运算；以及
存储单元，所述存储单元被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址，
其中，半导体存储器是微处理器中的存储单元的部分。
16.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
核心单元，所述核心单元被配置为基于从处理器的外部输入的命令而通过使用数据来执行与命令相对应的运算；
高速缓冲存储单元，所述高速缓冲存储单元被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址；以及
总线接口，所述总线接口连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，
其中，半导体存储器是处理器中的高速缓冲存储单元的部分。
17.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，所述处理器被配置为将由处理器接收的命令解码，并且基于将命令解码的结果来控制针对信息的操作；
辅助存储器件，所述辅助存储器件被配置为储存用于将命令解码的程序和信息；
主存储器件，所述主存储器件被配置为调用并储存来自辅助存储器件的程序和信息，使得处理器能在运行程序时使用程序和信息执行操作；以及
接口装置，所述接口装置被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，
其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部分。
18.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存器件，所述储存器件被配置为储存数据并且不管电源如何都保存储存的数据；
控制器，所述控制器被配置为根据从外部输入的命令来控制数据到储存器件的输入以及数据从储存器件的输出；
暂时储存器件，所述暂时储存器件被配置为暂时储存在储存器件与外部之间交换的数据；以及
接口，所述接口被配置为执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，
其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的部分。
19.根据权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，所述存储器被配置为储存数据并且不管电源如何都保存储存的数据；
存储器控制器，所述存储器控制器被配置为根据从外部输入的命令来控制数据到存储器的输入以及数据从存储器的输出；
缓冲存储器，所述缓冲存储器被配置为缓冲在存储器与外部之间交换的数据；以及
接口，所述接口被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，
其中，半导体存储器是存储系统中的存储器或缓冲存储器的部分。
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