KR20190011461A - 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다.
위 실시예에서, 상기 제3 스페이서는, 붕소-도핑 비정질 실리콘을 포함할 수 있다. 상기 제3 스페이서는, 게르마늄-삽입 비정질 실리콘을 포함할 수 있다. 상기 비정질 실리콘은 150℃ 내지 400℃의 온도에서 증착된 저온 비정질 실리콘일 수 있다. 상기 반도체 메모리는, 상기 제3 스페이서와 상기 가변 저항 소자의 사이에 위치하고 금속 산화물을 포함하는 제1 스페이서를 더 포함할 수 있다. 상기 금속 산화물은, Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속의 산화물일 수 있다. 상기 반도체 메모리는, 상기 제3 스페이서와 상기 제1 스페이서 사이에 위치하고, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 제2 스페이서를 더 포함할 수 있다. 상기 반도체 메모리는, 상기 제3 스페이서와 상기 가변 저항 소자의 사이에 위치하고 실리콘-함유 금속 산화물을 포함하는 변형 제1 스페이서를 더 포함할 수 있다. 상기 제3 스페이서에 포함된 붕소 이온에 의해 상기 가변 저항 소자는 측벽에서의 증가된 붕소 함량을 가질 수 있다. 상기 제3 스페이서에 포함된 게르마늄이 붕소 삼출(boron out diffusion)을 차단하여 상기 가변 저항 소자는 측벽에서의 증가된 붕소 함량을 가질 수 있다. 상기 가변 저항 소자는, 자신의 최하부에 위치하는 하부 전극을 더 포함할 수 있고, 상기 하부 전극은, 상기 MTJ 구조물과 정렬된 측벽을 갖는 상부, 및 상기 상부보다 큰 폭을 가지면서 상기 상부와 정렬되지 않은 측벽을 갖는 하부를 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은 기판 상에 가변 저항 소자의 일부인 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 형성하는 단계; 및 상기 가변 저항 소자의 측벽에 비정질 실리콘을 포함하는 제3 스페이서를 형성하는 단계를 포함할 수 있다.
위 실시예에서, 상기 제3 스페이서는 150℃ 내지 400℃에서 저온 비정질 실리콘을 증착함으로써 형성될 수 있다. 상기 제3 스페이서는 SiCl4, SiH4, Si2H4 또는 그 조합을 반응 가스로 이용하는 증착 공정에 의해 형성될 수 있다. 상기 제3 스페이서는 붕소-도핑 비정질 실리콘을 증착함으로써 형성될 수 있다. 상기 제3 스페이서는 BCl3, B2H6 또는 그 조합을 SiCl4, SiH4, Si2H4 또는 그 조합과 함께 반응 가스로 이용하는 증착 공정에 의해 형성될 수 있다. 상기 제3 스페이서는 게르마늄-삽입 비정질 실리콘을 증착함으로써 형성될 수 있다. 상기 제3 스페이서는 GeH4를 SiCl4, SiH4, Si2H4 또는 그 조합과 함께 반응 가스로 이용하는 증착 공정에 의해 형성될 수 있다. 상기 MTJ 구조물을 형성하는 단계 후에, 상기 MTJ 구조물을 선택적으로 식각하여 MTJ 구조물 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 MTJ 구조물을 선택적으로 식각하는 단계에서, 상기 MTJ 구조물 패턴의 측벽 상에 금속을 포함하는 초기 스페이서가 형성될 수 있다. 상기 MTJ 구조물을 선택적으로 식각하는 단계 후에, 상기 초기 스페이서에 대하여 산화 공정을 수행함으로써, 상기 초기 스페이서가 금속 산화물을 포함하는 제1 스페이서로 변형되는 단계를 더 포함할 수 있다. 상기 금속 산화물은, Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속의 산화물일 수 있다. 상기 제1 스페이서로 변형되는 단계 후에, 상기 제3 스페이서와 상기 제1 스페이서 사이에 위치하고, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 제2 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 MTJ 구조물을 형성하는 단계 후에, 상기 MTJ 구조물을 선택적으로 식각하여 MTJ 구조물 패턴을 형성하고, 상기 MTJ 구조물 패턴의 측벽 상에 금속을 포함하는 초기 스페이서가 형성되는 단계; 및 상기 MTJ 구조물을 선택적으로 식각하는 단계 후에, 상기 초기 스페이서에 대하여 산화 공정을 수행함으로써, 상기 초기 스페이서가 금속 산화물을 포함하는 제1 스페이서로 변형되는 단계를 더 포함할 수 있으며, 상기 가변 저항 소자의 측벽에 비정질 실리콘을 포함하는 제3 스페이서를 형성하는 단계에서, 상기 제1 스페이서에 포함된 금속 산화물이 실리콘-함유 금속 산화물로 변형되어 변형 제1 스페이서가 형성될 수 있다. 상기 실리콘-함유 금속 산화물은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속을 포함할 수 있다. 상기 제3 스페이서에 포함된 붕소 이온에 의해 상기 가변 저항 소자의 측벽에서의 붕소 함량이 증가될 수 있다. 상기 제3 스페이서에 포함된 게르마늄이 붕소 삼출을 차단하여 상기 가변 저항 소자의 측벽에서의 붕소 함량이 증가될 수 있다. 상기 가변 저항 소자의 아래에 상기 가변 저항 소자의 일부인 하부 전극층을 형성하는 단계를 더 포함할 수 있으며, 상기 하부 전극은, 상기 MTJ 구조물과 정렬된 측벽을 갖는 상부, 및 상기 상부보다 큰 폭을 가지면서 상기 상부와 정렬되지 않은 측벽을 갖는 하부를 포함하도록 형성될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 또 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판; 상기 기판 상에 형성된 제1 자성층; 상기 제1 자성층 상에 형성된 터널 베리어층; 상기 터널 베리어층 상에 형성된 제2 자성층; 상기 제1 자성층, 상기 터널 베리어층 및 상기 제2 자성층의 측벽에 위치하는 제1 스페이서 또는 변형 제1 스페이서; 상기 제1 스페이서 또는 상기 변형 제1 스페이서 상에 위치하는 제2 스페이서; 및 상기 제2 스페이서 상에 위치하고, 0.5 내지 1.5 GPa의 압축 응력(compressive stress)을 갖는 제3 스페이서를 포함할 수 있다.
위 실시예에서, 상기 제1 스페이서는 금속 산화물을 포함할 수 있고, 상기 변형 제1 스페이서는 실리콘-함유 금속 산화물을 포함할 수 있다. 상기 금속 산화물 또는 상기 실리콘-함유 금속 산화물은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속을 포함할 수 있다. 상기 제2 스페이서는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 상기 제3 스페이서는 150℃ 내지 400℃의 온도에서 증착된 저온 비정질 실리콘을 포함할 수 있다. 상기 제3 스페이서는 붕소-도핑 비정질 실리콘 또는 게르마늄-삽입 비정질 실리콘을 포함할 수 있다. 상기 제1 자성층, 상기 터널 베리어층 및 상기 제2 자성층은 중심부로부터 측벽으로 갈수록 증가된 붕소 함량을 가질 수 있다. 상기 제3 스페이서의 높은 압축 응력에 의해 상기 제1 자성층, 상기 터널 베리어층 및 상기 제2 자성층은 측벽에 있어서 수평 방향의 자기 이방성을 가질 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1a 내지 도 1e는 비교예의 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다
도 5a 내지 도 5f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다
도 6a 및 도 6b는 MTJ(Magnetic Tunnel Junction) 구조물의 측벽에 있어서 응력(stress)에 따른 자기 변형 효과(magnetostriction effect)를 설명하기 위한 모식도로서, 도 6a는 인장 응력(tensile stress)에 의해 MTJ 구조물 측벽의 자기 이방성(magnetic anisotropy) 방향이 수직인 경우를 나타내고, 도 6b는 압축 응력(compressive stress)에 의해 MTJ 구조물 측벽의 자기 이방성 방향이 수평인 경우를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다
도 5a 내지 도 5f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다
도 6a 및 도 6b는 MTJ(Magnetic Tunnel Junction) 구조물의 측벽에 있어서 응력(stress)에 따른 자기 변형 효과(magnetostriction effect)를 설명하기 위한 모식도로서, 도 6a는 인장 응력(tensile stress)에 의해 MTJ 구조물 측벽의 자기 이방성(magnetic anisotropy) 방향이 수직인 경우를 나타내고, 도 6b는 압축 응력(compressive stress)에 의해 MTJ 구조물 측벽의 자기 이방성 방향이 수평인 경우를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예들을 설명하기에 앞서 실시예들과의 대비를 위한 비교예 및 그 문제점을 먼저 설명하기로 한다.
도 1a 내지 도 1e는 비교예의 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1a을 참조하면, 기판(100) 상에 층간 절연막(105)을 형성할 수 있다.
이어서, 층간 절연막(105)을 선택적으로 식각하여 기판(100)의 일부를 노출시키는 홀을 형성한 후, 홀의 하부를 매립하는 하부 콘택 플러그(110)를 형성할 수 있다.
이어서, 하부 콘택 플러그(110) 상에 위치하면서 홀의 나머지를 매립하는 가변 저항 소자의 하부 전극층(121)을 형성할 수 있다. 하부 전극층(121)은 가변 저항 소자의 일부로서, 가변 저항 소자를 다른 소자와 연결하기 위하여 가변 저항 소자의 하단과 접속하는 하부 콘택 플러그(110)와는 구별될 수 있다. 하부 전극층(121)을 홀 내에 매립하는 것은 가변 저항 소자 형성을 위한 식각시 식각 대상을 감소시켜 식각 공정을 보다 용이하게 하기 위함일 수 있다. 하부 전극층(121)은 하부 콘택 플러그(110)가 형성된 홀을 충분히 매립하는 두께의 도전 물질을 형성한 후, 층간 절연막(105)의 상면이 드러날 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행함으로써 형성될 수 있다. 그에 따라, 하부 전극층(121)은 평탄한 상면을 가질 수 있다. 또한, 하부 전극층(121)과 하부 콘택 플러그(110)는 서로 정렬된 측벽을 가질 수 있다.
이어서, 층간 절연막(105) 및 하부 전극층(121) 상에, 하부 전극층(121)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(122 내지 129 참조)을 형성할 수 있다. 본 비교예에서 이 물질층들(122 내지 129)은 순차적으로 적층된 버퍼층(122), 시드층(123), 자유층(124), 터널 베리어층(125), 고정층(126), 교환 결합층(127), 자기 보정층(128) 및 캡핑층(129)을 포함할 수 있다. 변경 가능한 자화 방향을 갖는 자유층(124), 고정된 자화 방향을 갖는 고정층(126), 및 자유층(124)과 고정층(126) 사이에 개재되고 필요시 예컨대, 가변 저항 소자의 저항 상태를 변경시키는 데이터 쓰기 동작시 전자의 터널링을 허용하는 터널 베리어층(125)은 MTJ(Magnetic Tunnel Junction) 구조물을 형성할 수 있다. 시드층(123)은 자유층(124)의 아래에서 자유층(124)이 목적하는 결정 구조 및/또는 격자 구조를 갖도록 성장하는 것을 도울 수 있다. 버퍼층(122)은 하부 전극층(121)이 시드층(123)의 결정성에 영향을 주지 않도록 하부 전극층(121)과 시드층(123) 사이에 개재될 수 있다. 자기 보정층(128)은 고정층(126) 상에서 고정층(126)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시킬 수 있고, 이를 위하여 고정층(126)과 반대의 자화 방향을 가질 수 있다. 교환 결합층(127)은 고정층(126)과 자기 보정층(128) 사이에 개재되어 이들 사이의 교환 결합을 제공할 수 있다. 캡핑층(129)은 가변 저항 소자의 최상부에 위치하여 가변 저항 소자의 상부 전극으로 기능하면서 후술하는 가변 저항 소자의 패터닝시 하드마스크로도 기능할 수 있다.
이어서, 캡핑층(129) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(130)을 형성할 수 있다. 마스크 패턴(130)은 하부 전극층(121)과 중첩할 수 있고, 마스크 패턴(130)의 폭은 하부 전극층(121)의 폭보다 작을 수 있다. 특히, 마스크 패턴(130)의 폭은 후술하는 적층 구조물(도 1b의 122A 내지 129A 참조)의 폭이 아래로 갈수록 증가하더라도, 적층 구조물(122A 내지 129A)의 하면의 폭이 하부 전극층(121)의 상면의 폭보다 작도록 조절될 수 있다. 이는, 가변 저항 소자를 구성하는 층들이 평탄화된 면 상에 위치하는 것이 가변 저항 소자의 특성 확보에 중요하기 때문이다. 예를 들어, 후술하는 터널 베리어층 패턴(도 1b의 125A 참조)이 하부 전극층(121)과 층간 절연막(105)의 경계 상에 위치하여 휘어진다면, 닐 커플링(Neel coupling)에 의한 가변 저항 소자의 특성 열화가 발생할 수 있다. 따라서, 이러한 문제를 막기 위해서는, 적층 구조물(122A 내지 129A)의 하면이 하부 전극층(121)의 상면과 중첩하면서 이보다 작은 폭을 가져서, 적층 구조물(122A 내지 129A)의 하면 전부가 하부 전극층(121)의 평탄화된 상면과 접촉하는 것이 바람직하다.
도 1b를 참조하면, 마스크 패턴(130)을 식각 베리어로 캡핑층(129), 자기 보정층(128), 교환 결합층(127), 고정층(126), 터널 베리어층(125), 자유층(124), 시드층(123) 및 버퍼층(122)을 식각하여, 버퍼층 패턴(122A), 시드층 패턴(123A), 자유층 패턴(124A), 터널 베리어층 패턴(125A), 고정층 패턴(126A), 교환 결합층 패턴(127A), 자기 보정층 패턴(128A) 및 캡핑층 패턴(129A)의 적층 구조물(122A 내지 129A)을 형성할 수 있다. 적층 구조물(122A 내지 129A)의 하면의 폭이 하부 전극층(121)의 상면의 폭보다 작은 경우, 이러한 적층 구조물(122A 내지 129A) 형성에 의해 하부 전극층(121)의 일부가 드러날 수 있다.
이때, 인접하는 적층 구조물(122A 내지 129A) 간의 분리를 위하여 과도 식각이 수행될 수 있고, 그에 따라, 드러난 하부 전극층(121) 및 층간 절연막(105)의 일부가 식각될 수 있다. 일부 식각된 하부 전극층(121)을 하부 전극(121A)이라 하기로 한다. 이로써, 하부 전극(121A), 버퍼층 패턴(122A), 시드층 패턴(123A), 자유층 패턴(124A), 터널 베리어층 패턴(125A), 고정층 패턴(126A), 교환 결합층 패턴(127A), 자기 보정층 패턴(128A) 및 캡핑층 패턴(129A)이 적층된 가변 저항 소자(120)가 형성될 수 있다. 하부 전극(121A)의 하부는 층간 절연막(105) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 위하여 마스크 패턴(130)은 제거될 수 있다.
한편, 이와 같은 가변 저항 소자(120) 형성을 위한 식각 과정에서는, 식각되는 면 상에 식각 대상으로부터 기인한 식각 부산물이 재증착될 수 있다. 그 결과, 가변 저항 소자(120) 패터닝 후 가변 저항 소자(120)의 측벽 상에는 이러한 식각 부산물로부터 기인한 초기 스페이서(140)가 형성될 수 있다. 그런데, 가변 저항 소자(120) 중 늦게 식각되는 층 다시 말하면 아래에 위치하는 층으로부터 기인한 식각 부산물일수록 초기 스페이서(140)에 많이 함유되고, 가변 저항 소자(120) 중 빨리 식각되는 층 다시 말하면 위에 위치하는 층으로부터 기인한 식각 부산물일수록 초기 스페이서(140)에 거의 함유되지 않을 수 있다. 이는, 식각 과정 중간에 재증착되는 식각 부산물은 식각이 진행되면서 대부분 다시 제거되기 때문이다.
결과적으로, 가변 저항 소자(120) 측벽 상의 초기 스페이서(140)는 주로 버퍼층 패턴(122A) 및 하부 전극(121A)에 포함된 물질을 포함할 수 있다. 하부 전극층(121)이 마지막에 식각될 수 있으나, 이는 과도 식각에 의한 것이므로, 하부 전극층(121)의 식각 과정에서 버퍼층(122)으로부터 기인한 식각 부산물이 충분히 제거되지 않을 수 있기 때문이다. 그런데, 버퍼층 패턴(122A) 및 하부 전극(121A)은 금속, 금속 질화물 등 금속 함유 물질로 이루어질 수 있다. 따라서, 초기 스페이서(140)는 금속을 함유하게 되고, 그에 따라, 초기 스페이서(140)를 통한 누설 전류가 발생하는 문제가 있다. 예컨대, 자유층 패턴(124A)과 고정층 패턴(126A)은 전기적으로 절연되어야 하나, 초기 스페이서(140)를 통하여 전기적으로 도통될 수 있다.
도 1c를 참조하면, 이러한 문제를 해결하기 위하여, 산화 공정을 수행하여 초기 스페이서(140)를 절연성의 금속 산화물을 포함하는 제1 스페이서(140A)로 변형시킬 수 있다. 즉, 산화 공정에 의해 초기 스페이서(140)는 절연성의 금속 산화물을 포함하도록 변형될 수 있다.
이어서, 도 1d를 참조하면, 산화 공정이 수행된 공정 결과물을 따라 제2 스페이서(150)를 형성할 수 있다. 제2 스페이서(150)는 형성된 가변 저항 소자(120)을 추가 보호하기 위한 것으로서 생략될 수도 있다. 제2 스페이서(150)는 실리콘 산화물, 실리콘 질화물, 또는 그 조합 등 다양한 절연 물질을 포함할 수 있다.
도 1e를 참조하면, 제2 스페이서(150) 및/또는 제1 스페이서(140A)에 대해 전면 식각 공정을 수행하여, 가변 저항 소자(120)의 측벽 상에 제1 스페이서(140A) 및 제2 스페이서(150)가 위치할 수 있다.
이어서, 전면 식각 공정이 수행된 공정 결과물을 따라 가변 저항 소자(120)를 보호하기 위한 보호막(160)을 형성할 수 있다. 보호막(160)은 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다. 필요에 따라, 보호막(160)은 생략될 수도 있다.
이어서, 도시하지는 않았으나, 도 1e의 공정 결과물을 덮는 층간 절연막을 형성하고, 이 층간 절연막을 관통하여 가변 저항 소자(120)의 상단과 접속하는 상부 콘택 플러그를 형성하는 공정 등을 더 수행할 있다.
도 1c를 다시 참조하면, 이와 같은 비교예에 따르면, 초기 스페이서(140) 뿐만 아니라 가변 저항 소자(120)에 포함된 층들의 일부까지 산화될 수 있고, 이 경우 가변 저항 소자(120)의 특성이 열화될 수 있다. 예를 들어, 자기 보정층 패턴(128A)의 양 측벽이 산화되는 경우, 실질적으로 기능하는 부분의 폭이 감소하여 자기 보정 기능을 적절히 수행하지 못할 수 있고, 그에 따라 가변 저항 소자(120)의 동작 특성이 저하될 수 있다. 그렇다고 하여 산화 공정을 생략하거나 산화 공정의 강도를 감소시키면 초기 스페이서(140)가 제대로 산화되지 못하여 누설 전류가 발생할 수 있다.
본 실시예에서는 위와 같은 트레이드 오프 관계에 있는 문제들을 동시에 해결함으로써 가변 저항 소자의 특성을 확보할 수 있는 반도체 메모리 및 그 제조방법을 제공하고자 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 요구되는 소정 구조물 예컨대, 스위칭 소자(미도시됨) 등이 형성되어 있는 기판(200)을 제공할 수 있다. 여기서, 스위칭 소자는 가변 저항 소자와 접속하여 가변 저항 소자로의 전류 또는 전압의 공급 여부를 제어하기 위한 것으로서, 예컨대, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭 소자의 일단은 후술하는 하부 콘택 플러그(210)와 전기적으로 연결될 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스 라인과 전기적으로 연결될 수 있다.
이어서, 기판(200) 상에 제1 층간 절연막(205)을 형성할 수 있다. 제1 층간 절연막(205)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
이어서, 제1 층간 절연막(205)을 관통하여 기판(200)의 일부 예컨대, 스위칭 소자의 일단과 접속하는 하부 콘택 플러그(210)를 형성할 수 있다. 하부 콘택 플러그(210)는 제1 층간 절연막(205)을 선택적으로 식각하여 기판(200)의 일부를 노출시키는 홀을 형성한 후, 홀의 일부를 매립하도록 도전 물질을 증착하고, 원하는 높이까지 에치백 공정 등을 수행하여 형성할 수 있다. 하부 콘택 플러그(210)는 매립 특성이 우수하고 전기 전도도가 높은 물질 예컨대, 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 또는 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다.
이어서, 하부 콘택 플러그(210) 상에 위치하면서 홀의 나머지를 매립하는 가변 저항 소자(220)의 하부 전극층(221)을 형성할 수 있다. 하부 전극층(221)은 가변 저항 소자의 일부로서, 가변 저항 소자를 다른 소자와 연결하기 위하여 가변 저항 소자의 하단과 접속하는 하부 콘택 플러그(210)와는 구별될 수 있다. 하부 전극층(221)은 하부 콘택 플러그(210)가 형성된 홀을 충분히 매립하는 두께의 도전 물질을 형성한 후, 제1 층간 절연막(205)의 상면이 드러날 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행함으로써 형성될 수 있다. 그에 따라, 하부 전극층(221)은 평탄한 상면을 가질 수 있다. 하부 전극층(221)을 콘택홀 내에 매립하는 것은 가변 저항 소자 형성을 위한 식각시 식각 대상을 감소시켜 식각 공정을 보다 용이하게 하기 위함일 수 있다.
하부 전극층(221)은 금속 함유 물질을 포함할 수 있다. 예컨대, 하부 전극층(210)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti 등의 금속, 이 금속의 산화물 또는 이 금속의 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
또한, 하부 전극층(221)과 하부 콘택 플러그(210)는 서로 정렬된 측벽을 가질 수 있다.
이어서, 제1 층간 절연막(205) 및 하부 전극층(221) 상에, 하부 전극층(221)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(222 내지 229)을 형성할 수 있다. 본 실시예에서 이 물질층들(222 내지 229)은 순차적으로 적층된 버퍼층(222), 시드층(223), 자유층(224), 터널 베리어층(225), 고정층(226), 교환 결합층(227), 자기 보정층(228) 및 캡핑층(229)을 포함할 수 있다.
여기서, 변경 가능한 자화 방향을 갖는 자유층(224), 고정된 자화 방향을 갖는 고정층(226), 및 자유층(224)과 고정층(226) 사이에 개재되고 필요시 예컨대, 가변 저항 소자의 저항 상태를 변경시키는 데이터 쓰기 동작시 전자의 터널링을 허용하는 터널 베리어층(225)은 MTJ(Magnetic Tunnel Junction) 구조물을 형성할 수 있다. 자유층(224) 및 고정층(226) 각각은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 이 강자성 물질은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Fe 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe-Ni 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다. 자유층(224)과 고정층(226)의 위치는 터널 베리어층(225)을 사이에 두고 서로 뒤바뀔 수도 있다. 즉, 자유층(224)이 터널 베리어층(225) 위에 위치하고, 고정층(226)이 터널 베리어층(225) 아래 및 시드층(223)의 위에 위치할 수 있다. 터널 베리어층(225)은 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 금속 산화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
시드층(223)은 자신의 상부에 위치하는 자성층이 목적하는 결정 구조 및/또는 격자 구조를 갖도록 성장하는 것을 도울 수 있다. 일례로서, 시드층(223)은 특정 결정 구조를 가짐으로써 자신의 상부에 위치하는 자성층의 수직 자기 결정 이방성(perpendicular magnetic crystalline anisotropy)을 향상시킬 수 있다. 본 실시예에서 시드층(223)은 자유층(224)의 아래에서 자유층(224)의 성장을 도울 수 있다. 그러나, 다른 실시예에서, 시드층(223) 상에 고정층(226)이 위치하는 경우 고정층(226)의 성장을 도울 수 있다. 이러한 시드층(223)은 금속 함유 물질을 포함할 수 있다. 예컨대, 시드층(223)은 Hf, Mg, Zr, Nb, Mo, Ta, W, Ti 등의 금속, 이 금속의 산화물 또는 이 금속의 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
버퍼층(222)은 하부 전극층(221)이 시드층(223)의 결정성에 영향을 주지 않도록 하부 전극층(221)과 시드층(223) 사이에 개재될 수 있다. 버퍼층(222)은 금속 함유 물질을 포함할 수 있다. 예컨대, 버퍼층(222)은 Hf, Mg, Zr, Nb, Mo, Ta, W, Ti 등의 금속, 이 금속의 산화물 또는 이 금속의 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
자기 보정층(228)은 고정층(226) 상에서 고정층(226)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시킴으로써, 고정층(226)의 표류자계에 기인한 자유층(224)에서의 편향 자기장을 감소시킬 수 있다. 이를 위하여, 자기 보정층(228)은 고정층(226)과 반대의 자화 방향을 갖고, 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
교환 결합층(227)은 고정층(226)과 자기 보정층(228) 사이에 개재되어 이들 사이의 교환 결합을 제공할 수 있다. 구체적으로, 교환 결합층(227)은 고정층(226)의 자화 방향과 자기 보정층(228)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 교환 결합층(227)은 Ru 등과 같은 귀금속을 포함할 수 있다.
캡핑층(229)은 가변 저항 소자의 최상부에 위치하여 가변 저항 소자의 상부 전극으로 기능하면서 후술하는 가변 저항 소자의 패터닝시 하드마스크로도 기능할 수 있다. 이를 위하여 캡핑층(229)은 금속, 금속 질화물 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이어서, 캡핑층(229) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(230)을 형성할 수 있다. 마스크 패턴(230)은 하부 전극층(221)과 중첩하면서 하부 전극층(221)의 폭보다 작은 폭을 가질 수 있다. 특히, 마스크 패턴(230)의 폭은 후술하는 적층 구조물(도 2b의 222A 내지 229A 참조)의 하면의 폭이 하부 전극층(221)의 상면의 폭보다 작아서 적층 구조물(222A 내지 229A) 전부가 하부 전극층(221) 위에 위치하도록 조절될 수 있다. 이는, 가변 저항 소자를 구성하는 층들이 평탄화된 면 상에 위치하는 것이 가변 저항 소자의 특성 확보에 중요하기 때문이다. 마스크 패턴(230)은 금속, 금속 질화물 등 다양한 도전 물질을 포함할 수 있다.
도 2b를 참조하면, 마스크 패턴(230)을 식각 베리어로 캡핑층(229), 자기 보정층(228), 교환 결합층(227), 고정층(226), 터널 베리어층(225), 자유층(224), 시드층(223) 및 버퍼층(222)을 식각하여, 버퍼층 패턴(222A), 시드층 패턴(223A), 자유층 패턴(224A), 터널 베리어층 패턴(225A), 고정층 패턴(226A), 교환 결합층 패턴(227A), 자기 보정층 패턴(228A) 및 캡핑층 패턴(229A)이 적층된 적층 구조물(222A 내지 229A)을 형성할 수 있다. 본 식각 공정은 물리적 식각 특성이 강한 방식 예컨대, IBE(Ion Beam Etching) 방식에 의할 수 있다. 그에 따라, 적층 구조물(222A 내지 229A)는 위에서 아래로 갈수록 폭이 증가하는 형상을 가질 수 있다. 여기서, 적층 구조물(222A 내지 229A)의 하면의 폭은 하부 전극층(221)의 상면의 폭보다 작을 수 있고, 그에 따라, 적층 구조물(222A 내지 229A) 형성에 의해 하부 전극층(221)의 상면 일부가 드러날 수 있다.
본 식각 공정시 인접하는 적층 구조물(222A 내지 229A) 간의 분리를 위하여 과도 식각이 수행될 수 있고, 그에 따라, 적층 구조물(222A 내지 229A) 형성에 의해 드러나는 하부 전극층(221) 및 제1 층간 절연막(205)의 일부가 식각될 수 있다. 일부 식각된 하부 전극층(221)을 하부 전극(221A)이라 하기로 한다. 이로써, 하부 전극(221A), 버퍼층 패턴(222A), 시드층 패턴(223A), 자유층 패턴(224A), 터널 베리어층 패턴(225A), 고정층 패턴(226A), 교환 결합층 패턴(227A), 자기 보정층 패턴(228A) 및 캡핑층 패턴(229A)이 적층된 가변 저항 소자(220)가 형성될 수 있다. 하부 전극(221A)의 하부는 제1 층간 절연막(205) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(221A)의 상부는 적층 구조물(222A 내지 229A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 위하여 마스크 패턴(230)은 제거될 수 있다. 또는, 도시하지는 않았으나, 마스크 패턴(230)이 도전성 물질을 포함하는 경우, 마스크 패턴(230)의 일부가 잔류할 수도 있다.
본 식각 공정에서, 가변 저항 소자(220)의 측벽 상에 식각 부산물이 재증착되어 초기 스페이서(240)를 형성할 수 있다. 이 초기 스페이서(240)는 버퍼층 패턴(222A) 및 하부 전극(221A)에 포함된 물질을 주로 포함할 수 있다. 버퍼층(222) 및 하부 전극층(221)이 가장 마지막에 식각되는 층들이기 때문이다. 그러나, 공정에 따라, 가변 저항 소자(220)의 나머지 부분(223A 내지 229A)에 포함된 금속을 더 포함할 수도 있다. 이 금속의 산화물은 절연성을 가질 수 있다. 예컨대, 금속(M)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다.
도 2c를 참조하면, 산화 공정을 수행함으로써, 초기 스페이서(240)를 절연성의 금속 산화물을 포함하는 제1 스페이서(240A)로 변형시킬 수 있다. 이와 같이 산화 공정을 수행함으로써, 버퍼층 패턴(222A) 및 하부 전극(221A)으로부터 유래된 금속, 금속 질화물 등 금속 함유 물질을 함유하는 초기 스페이서(240)는 절연성의금속 산화물을 포함하는 제1 스페이서(240A)로 변형될 수 있다. 이에 따라, 초기 스페이서(240)를 통한 누설 전류 발생의 문제를 해결할 수 있다.
도 2d를 참조하면, 산화 공정이 수행된 공정 결과물을 따라 제2 스페이서(250)를 형성할 수 있다. 제2 스페이서(250)는 기 형성된 가변 저항 소자(220)를 추가 보호하기 위한 것으로서 생략될 수도 있다. 제2 스페이서(250)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
도 2e를 참조하면, 제1 스페이서(240A) 및 제2 스페이서(250)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(220)의 측벽 상에 제1 스페이서(240A) 및 제2 스페이서(250)가 위치할 수 있다.
이어서, 전면 식각 공정이 수행된 공정 결과물을 따라 저온 비정질 실리콘을 함유하는 제3 스페이서(260)를 형성할 수 있다. 일반적으로, 저온에서의 증착이 가능한 물질은 많지 않으며, 증착되더라도 막질이 좋지 못하다. 스페이서 형성 공정에 있어서, 질화물 또는 산화물 등을 저온에서 증착할 경우, 막이 다공성을 갖게 되어 막질이 좋지 못하고, 수 MPa 정도의 응력을 갖는다. 따라서, 저온에서 압축성이 높은(high compressive) 막을 얻기는 매우 어렵다. 반면, 비정질 실리콘은 저온에서 증착할 경우에도, 좀더 안정적이며 수 GPa 정도의 높은 압축 응력(compressive stress)을 구현할 수 있다. 본 실시예에서는, 제1 스페이서(240A) 및 제2 스페이서(250)가 형성된 공정 결과물 상에 저온 비정질 실리콘으로 제3 스페이서(260)를 형성함으로써, 가변 저항 소자(220)의 측벽에 있어서 압축 응력을 강화시켜, 측벽의 자기 이방성 방향을 수직에서 수평으로 변화시킬 수 있다. 이와 같이, 측벽의 자기 이방성 방향을 변화시킴으로써, 가변 저항 소자(220)의 에지 부분의 수직 자기 이방성(perpendicular magnetic anisotropy, Hk) 열화를 개선할 수 있으며, 압축 응력을 강화시켜 WER0를 개선할 수 있다. 저온 비정질 실리콘으로 제3 스페이서(260)를 형성함으로써 얻을 수 있는 효과에 대해서는 도 6a 및 도 6b를 참조하여 후술하기로 한다.
제3 스페이서(260)는 비정질 실리콘을 저온 공정에 의해 증착함으로써 형성될 수 있다. 일반적으로, 저온 공정은 약 400℃ 이하에서 수행되는 공정을 나타낼 수 있다. 따라서, 증착 온도는 약 400℃ 이하, 예컨대, 약 150℃ 내지 400℃의 범위, 약 150℃ 내지 250℃의 범위, 약 200℃ 내지 250℃의 범위, 약 150℃ 내지 200℃의 범위, 또는 약 175℃ 내지 225℃의 범위일 수 있다.
전술한 바와 같이, 제3 스페이서(260)는 높은 압축 응력을 나타낼 수 있으며, 예를 들어 0.5 내지 1.5 GPa의 높은 압축 응력을 나타낼 수 있다.
저온 비정질 실리콘의 증착은 공지된 증착 공정, 예컨대 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등에 의해 수행될 수 있으며, 반응 가스로 SiCl4, SiH4, Si2H4 또는 그 조합을 이용할 수 있다.
다른 예로서, 제3 스페이서(260)는 붕소-도핑 비정질 실리콘(boron-doped amorphous silicon)을 함유할 수 있다. 제3 스페이서(260)를 붕소-도핑 비정질 실리콘으로 형성하는 경우, 제3 스페이서(260)에 포함된 붕소 이온에 의해 가변 저항 소자(220) 측벽의 붕소 함량이 증가할 수 있다. 또한, 제3 스페이서(260)에 포함된 붕소 이온은 제1 스페이서(240A)로 침투될 수 있다. 제2 스페이서(250)의 경우, 일반적으로 얇은 두께를 갖는 다공성 막으로 형성되므로, 제3 스페이서(260)에 포함된 붕소 이온은 제2 스페이서(250)의 거쳐 제1 스페이서(240A)로 침투될 수 있다. 이에 따라 가변 저항 소자(220) 측벽의 붕소 함량이 증가될 수 있으며, 결과적으로, 가변 저항 소자의 수직 자기 이방성(Hk)을 향상시켜 소자 특성을 개선할 수 있다.
붕소-도핑 비정질 실리콘은 비정질 실리콘의 증착과 유사한 방식에 의해 증착될 수 있으며, 반응 가스로는 BCl3, B2H6 또는 그 조합을 SiCl4, SiH4, Si2H4 또는 그 조합과 함께 이용할 수 있다.
또 다른 예로서, 제3 스페이서(260)는 게르마늄-삽입 비정질 실리콘(germanium-inserted amorphous silicon)을 함유할 수 있다. 제3 스페이서(260)를 게르마늄-삽입 비정질 실리콘으로 형성하는 경우, 게르마늄이 붕소 삼출(out diffusion)을 차단하는 역할을 함에 따라, 자유층 패턴(224A), 고정층 패턴(226A), 자기보정층 패턴(228A) 등으로부터 빠져나오는 붕소를 막아주어 가변 저항 소자(220)의 측벽의 붕소 함량을 증가시킬 수 있다. 이에 따라, 가변 저항 소자의 수직 자기 이방성(Hk)이 향상되어 결과적으로 소자 특성을 개선할 수 있다.
게르마늄-삽입 비정질 실리콘은 비정질 실리콘의 증착과 유사한 방식에 의해 증착될 수 있으며, 반응 가스로는 GeH4 등을 SiCl4, SiH4, Si2H4 또는 그 조합과 함께 이용할 수 있다.
도 2f를 참조하면, 제1 스페이서(240A), 제2 스페이서(250) 및 제3 스페이서(260)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(220)의 측벽 상에 제1 스페이서(240A), 제2 스페이서(250) 및 제3 스페이서(260)가 위치할 수 있다.
다른 예로서, 도시되지는 않았으나, 제1 스페이서(240A), 제2 스페이서(250) 및 제3 스페이서(260)에 대해 전면 식각 공정을 수행하지 않을 수 있으며, 이 경우, 가변 저항 소자(220)의 측벽 상에 제1 스페이서(240A) 및 제2 스페이서(250)가 위치하고, 이를 포함하는 결과물을 따라 제3 스페이서(260)가 위치할 수 있다.
이어서, 공정 결과물을 따라 보호막(270)을 형성할 수 있다. 보호막(270)은 가변 저항 소자(220)를 보호하기 위한 것으로, 실리콘 질화물과 같은 절연 물질로 형성될 수 있다.
도 2g를 참조하면, 도 2f의 공정 결과물을 덮는 제2 층간 절연막(280)을 형성할 수 있다. 제2 층간 절연막(280)은 절연 물질의 증착 및 평탄화 공정에 의하여 형성될 수 있다.
이어서, 제2 층간 절연막(280)을 관통하여 가변 저항 소자(220)의 상단, 즉, 캡핑층 패턴(229A)과 전기적으로 접속하는 상부 콘택 플러그(290)를 형성할 수 있다. 상부 콘택 플러그(290)는 제2 층간 절연막(280)을 선택적으로 식각하여 캡핑층 패턴(229A)을 노출시키는 콘택홀을 형성한 후, 콘택홀을 충분히 매립하는 두께로 도전 물질을 증착하고, 제2 층간 절연막(280)이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다. 상부 콘택 플러그(290)는 매립 특성이 우수하고, 전기 전도도가 높은 도전 물질로서 예컨대, 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 또는 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다.
이어서, 도시하지는 않았으나, 제2 층간 절연막(280) 및 상부 콘택 플러그(290) 상에 상부 콘택 플러그(290)와 전기적으로 접속하는 배선, 예컨대, 비트라인을 형성할 수 있다.
이상으로 설명한 공정에 의하여, 도 2g에 도시된 것과 같은 반도체 메모리가 형성될 수 있다.
도 2g를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는 기판(200) 상에 위치하고 기판(200)의 일부와 접속하는 하부 콘택 플러그(210), 하부 콘택 플러그(210) 상에서 하부 콘택 플러그(210)와 접속하는 가변 저항 소자(220)의 하부 전극(221A), 하부 전극(221A) 상에서 하부 전극(221A)과 접속하는 가변 저항 소자(220)의 나머지 부분(222A 내지 229A), 가변 저항 소자(220)의 측벽 상에 형성되는 제1 스페이서(240A), 제2 스페이서(250) 및 제3 스페이서(260), 및 가변 저항 소자(220)를 덮는 보호막(270)을 포함할 수 있다.
여기서, 하부 전극(221A)의 하부는 제1 층간 절연막(205) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(221A)의 상부는 적층 구조물(222A 내지 229A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다.
가변 저항 소자(220)의 나머지 부분(222A 내지 229A)은 버퍼층 패턴(222A), 시드층 패턴(223A), 자유층 패턴(224A), 터널 베리어층 패턴(225A), 고정층 패턴(226A), 교환 결합층 패턴(227A), 자기 보정층 패턴(228A) 및 캡핑층 패턴(229A)을 포함할 수 있다.
제1 스페이서(240A)는 금속 산화물을 포함할 수 있으며, 절연성을 가질 수 있다. 이 금속은 하부전극(221A) 및/또는 버퍼층 패턴(222A)에 포함된 금속일 수 있으나, 공정에 따라, 가변 저항 소자(220)의 나머지 부분(222A 내지 229A)에 포함된 금속을 더 포함할 수도 있다. 예컨대, 금속(M)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 제2 스페이서(250)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제3 스페이서(260)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
보호막(270)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
이러한 가변 저항 소자(220)는 하부 콘택 플러그(210) 및 상부 콘택 플러그(290)를 통하여 가변 저항 소자(220)의 하단 및 상단에 인가되는 전압 또는 전류에 따라, 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장할 수 있다. 보다 구체적으로, 가변 저항 소자(220)에 인가되는 전압 또는 전류에 따라 자유층 패턴(224A)의 자화 방향이 가변됨으로써 고정층 패턴(226A)의 자화 방향과 대비되는 방식으로 데이터를 저장할 수 있다. 자유층 패턴(224A)과 고정층 패턴(226A)의 자화 방향이 서로 평행한 경우, 가변 저항 소자(220)는 저저항 상태에 있을 수 있고, 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, 자유층 패턴(224A)과 고정층 패턴(226A)의 자화 서로 반평행한 경우, 가변 저항 소자(220)는 고저항 상태에 있을 수 있고, 예컨대, 데이터 '1'을 저장할 수 있다. 자유층 패턴(224A)의 자화 방향 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다.
자유층 패턴(224A) 및 고정층 패턴(226A)의 자화 방향은 도시된 바와 같이 층의 계면 예컨대, 자유층 패턴(224A)과 터널 베리어층 패턴(225A) 사이의 계면에 대해 수직일 수 있다. 즉, 가변 저항 소자(220)는 수직형 MTJ 구조물을 포함할 수 있다. 자기 보정층 패턴(228A)의 자화 방향은 고정층 패턴(226A)의 자화 방향과 반대일 수 있다. 그에 따라, 도시된 바와 같이, 고정층 패턴(226A)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 자기 보정층 패턴(228A)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 반대로, 고정층 패턴(226A)이 아래에서 위로 향하는 자화 방향을 갖는 경우, 자기 보정층 패턴(228A)은 위에서 아래로 향하는 자화 방향을 가질 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조 방법에 의하면, 가변 저항 소자(220)의 측벽에 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합으로 형성된 제3 스페이서(260)를 형성함으로써, 가변 저항 소자(220) 측벽의 압축 응력을 강화시키고, 측벽의 붕소 함량을 증가시켜, 가변 저항 소자(220)의 수직 자기 이방성(Hk) 열화를 방지하고, WER0를 개선할 수 있으므로, 결과적으로 가변 저항 소자(220)의 특성을 확보할 수 있다.
한편, 위 실시예에서, 제2 스페이서(250)는 얇은 두께로 형성되며 다공성을 갖기 때문에, 제3 스페이서(260)에 포함된 실리콘(Si) 이온이 제2 스페이서(250)를 거쳐 제1 스페이서(240A)에 침투할 수 있으며, 이에 의해 제1 스페이서(240A)가 변형될 수 있다. 이에 대해서는, 도 3a 내지 도 3g를 참조하여 예시적으로 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 요구되는 소정 구조물(미도시됨)이 형성된 기판(300) 상에 제1 층간 절연막(305) 및 이를 관통하여 기판(300)의 일부와 접속하는 하부 콘택 플러그(310)를 형성할 수 있다.
이어서, 하부 콘택 플러그(310) 상에 위치하면서 홀의 나머지를 매립하는 하부 전극층(321)을 형성할 수 있다.
이어서, 제1 층간 절연막(305) 및 하부 전극층(321) 상에 하부 전극층(321)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(322 내지 329)을 형성할 수 있다. 본 실시예에서 이 물질층들(322 내지 329)은 순차적으로 적층된 버퍼층(322), 시드층(323), 자유층(324), 터널 베리어층(325), 고정층(326), 교환 결합층(327), 자기 보정층(328) 및 캡핑층(329)을 포함할 수 있다.
이어서, 캡핑층(329) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(330)을 형성할 수 있다.
도 3b를 참조하면, 마스크 패턴(330)을 식각 베리어로 캡핑층(329), 자기 보정층(328), 교환 결합층(327), 고정층(326), 터널 베리어층(325), 자유층(324) 및 시드층(323) 및 버퍼층(322)을 식각하여, 초기 버퍼층 패턴(322A), 시드층 패턴(323A), 자유층 패턴(324A), 터널 베리어층 패턴(325A), 고정층 패턴(326A), 교환 결합층 패턴(327A), 자기 보정층 패턴(328A) 및 캡핑층 패턴(329A)의 적층 구조물(322A 내지 329A)을 형성할 수 있다. 본 식각 공정은 IBE와 같은 물리적 식각으로 수행될 수 있다. 그에 따라, 적층 구조물(322A 내지 329A)는 위에서 아래로 갈수록 폭이 증가하는 형상을 가질 수 있다. 여기서, 적층 구조물(322A 내지 329A)의 하면의 폭은 하부 전극층(321)의 상면의 폭보다 작을 수 있고, 그에 따라, 적층 구조물(322A 내지 329A) 형성에 의해 하부 전극층(321)의 상면 일부가 드러날 수 있다.
본 식각 공정에서, 가변 저항 소자(320)의 측벽 상에는 식각 부산물이 재증착되어 초기 스페이서(340)를 형성할 수 있다. 초기 스페이서(340)는 가장 나중에 식각되는 버퍼층 패턴(322A) 및 하부 전극(321A)에 포함된 금속을 주로 포함할 수 있다.
도 3c를 참조하면, 산화 공정을 수행하여 초기 스페이서(340)를 절연성의 금속 산화물을 포함하는 제1 스페이서(340A)로 변형시킬 수 있다.
도 3d를 참조하면, 산화 공정이 수행된 공정 결과물을 따라 제2 스페이서(350)를 형성할 수 있다. 제2 스페이서(350)는 실리콘 산화물, 실리콘 질화물, 또는 그 조합 등 다양한 도전 물질을 포함할 수 있다.
도 3e를 참조하면, 제1 스페이서(340A) 및 제2 스페이서(350)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(320)의 측벽 상에 제1 스페이서(340A) 및 제2 스페이서(350)가 위치할 수 있다.
이어서, 전면 식각 공정이 수행된 공정 결과물을 따라 제3 스페이서(360)를 형성할 수 있다. 제3 스페이서(360)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합에 의해 제3 스페이서(360)를 형성하는 경우, 제2 스페이서(350)는 얇은 두께의 다공성 막이기 때문에, 제3 스페이서(360)에 포함된 실리콘 이온이 제2 스페이서(350)를 거쳐 제1 스페이서(340A)로 침투할 수 있다. 이와 같이, 실리콘 이온이 침투함에 따라, 제1 스페이서(340A)가, 제1 스페이서(340A)에 포함된 금속 산화물(MOx)이 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)로 치환된 변형 제1 스페이서(340B)로 변형될 수 있다. 여기서, 제1 스페이서(340A)에 포함되는 금속(M)은 버퍼층 패턴(322A) 및 하부 전극(321A) 에 포함된 금속을 주로 포함할 수 있다. 그러나, 공정에 따라, 가변 저항 소자(320)의 나머지 부분(323A 내지 329A)에 포함된 금속을 더 포함할 수도 있다. 예컨대, 금속(M)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 이와 같은 금속(M)에 비하여 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)는 열적 안정성이 더 높다. 따라서, 본 실시예에 따르면, 제3 스페이서(360)를 저온 비정질 실리콘을 포함하는 물질로 형성함으로써, 금속 산화물(MOx)을 포함하는 제1 스페이서(340A)를 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)를 포함하는 변형 제1 스페이서(340B)로 변형시킬 수 있고, 이에 따라 가변 저항 소자(320)의 열적 안정성을 향상시킬 수 있으며, 결과적으로 가변 저항 소자(320)의 특성을 개선할 수 있다.
도 3f를 참조하면, 변형 제1 스페이서(340B), 제2 스페이서(350) 및 제3 스페이서(360)에 대해 전면 식각 공정을 수행함으로써 적측 구조물(321A 내지 329A)의 측벽 상에 변형 제1 스페이서(340B), 제2 스페이서(350) 및 제3 스페이서(360)가 위치할 수 있다.
다른 예로서, 도시되지는 않았으나, 변형 제1 스페이서(340B), 제2 스페이서(350) 및 제3 스페이서(360)에 대해 전면 식각 공정을 수행하지 않을 수 있으며, 이 경우, 가변 저항 소자(320)의 측벽 상에 변형 제1 스페이서(340A) 및 제2 스페이서(350)가 위치하고, 이를 포함하는 결과물을 따라 제3 스페이서(360)가 위치할 수 있다.
이어서, 공정 결과물을 따라 보호막(370)을 형성할 수 있다. 보호막(370)은 가변 저항 소자(320)를 보호하기 위한 것으로, 실리콘 질화물과 같은 절연 물질로 형성될 수 있다.
도 3g를 참조하면, 도 3f의 결과물을 덮는 제2 층간 절연막(380)을 형성한 후, 제2 층간 절연막(380)을 관통하여 가변 저항 소자(320)의 상단, 즉 캡핑층 패턴(329A)과 전기적으로 접속하는 상부 콘택 플러그(390)를 형성할 수 있다.
이어서, 도시하지는 않았으나, 제2 층간 절연막(380) 및 상부 콘택 플러그(390) 상에 상부 콘택 플러그(390)와 전기적으로 접속하는 배선, 예컨대, 비트라인을 형성할 수 있다.
이상으로 설명한 공정에 의해, 도 3g에 도시된 것과 같은 반도체 메모리가 형성될 수 있다.
도 3g를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 기판(300) 상에 위치하고 기판(300)의 일부와 접속하는 하부 콘택 플러그(310), 하부 콘택 플러그(310) 상에서 하부 콘택 플러그(310)와 접속하는 가변 저항 소자(320)의 하부 전극(321A), 하부 전극(321A) 상에서 하부 전극(321A)과 접속하는 가변 저항 소자(320)의 나머지 부분(322A 내지 329A), 가변 저항 소자(320)의 측벽 상에 형성되는 변형 제1 스페이서(340B), 제2 스페이서(350) 및 제3 스페이서(360), 및 가변 저항 소자(320)를 덮는 보호막(370)을 포함할 수 있다.
여기서, 하부 전극(321A)의 하부는 제1 층간 절연막(305) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(321A)의 상부는 적층 구조물(322A 내지 39A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다.
가변 저항 소자(320)의 나머지 부분(322A 내지 329A)은 버퍼층 패턴(322A), 시드층 패턴(323A), 자유층 패턴(324A), 터널 베리어층 패턴(325A), 고정층 패턴(326A), 교환 결합층 패턴(327A), 자기 보정층 패턴(328A) 및 캡핑층 패턴(329A)을 포함할 수 있다.
변형 제1 스페이서(340B)는 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)를 포함할 수 있다. 이 금속은 하부전극(321A) 및/또는 버퍼층 패턴(322A)에 포함된 금속일 수 있으나, 공정에 따라, 가변 저항 소자(320)의 나머지 부분(322A 내지 329A)에 포함된 금속을 더 포함할 수도 있다. 예컨대, 금속(M)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 제2 스페이서(250)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제3 스페이서(260)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조 방법에 따르면, 도 2a 내지 도 2g에 도시된 실시예에 의해 얻어지는 효과 외에, 변형 제1 스페이서(340B)가 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)를 포함할 수 있으며, 이에 따라 가변 저항 소자(320)의 열적 안정성을 향상시켜, 가변 저항 소자(320)의 특성을 개선할 수 있다.
한편, 도 2a 내지 도 2g에 도시된 실시예, 및 도 3a 내지 도 3g에 도시된 실시예에서, 하부 전극층(221, 321)은 제1 층간 절연막(205, 305)에 형성된 홀의 하부를 매립하는 하부 콘택 플러그(210, 310) 상에 위치하면서 홀의 나머지를 매립하하여 형성되나, 하부 콘택 플러그(210, 310)와 하부 전극층(221, 321)을 별개의 홀에 형성하는 것도 가능하다. 이에 대해서는, 도 4a 내지 도 4f를 참조하여 예시적으로 설명하기로 한다.
도 4a 내지 도 4f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 4a를 참조하면, 요구되는 소정 구조물, 예컨대, 스위칭 소자(미도시됨) 등이 형성된 기판(400) 상에 제1 층간 절연막(405)을 형성할 수 있다. 제1 층간 절연막(405)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
이어서, 제1 층간 절연막(405)을 관통하여 기판(400)의 일부, 예컨대, 스위칭 소자의 일단과 접속하는 하부 콘택 플러그(410)를 형성할 수 있다. 하부 콘택 플러그(410)는 제1 층간 절연막(405)을 선택적으로 식각하여 기판(400)의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 충분히 매립하는 두께로 도전 물질을 증착하고 제1 층간 절연막(405)의 상면이 드러날 때까지 평탄화 공정, 예컨대 CMP를 수행하는 방식으로 형성될 수 있다.
이어서, 제1 층간 절연막(405) 및 하부 콘택 플러그(410) 상에 제2 층간 절연막(415)을 형성한 후, 제2 층간 절연막(415)을 관통하여 하부 콘택 플러그(410)와 접속하는 하부 전극층(421)을 형성할 수 있다. 하부 전극층(421)은 가변 저항 소자의 일부로서, 가변 저항 소자를 다른 소자와 연결하기 위하여 가변 저항 소자의 하단과 접속하는 하부 콘택 플러그(410)와는 구별될 수 있다. 하부 전극층(421)은 제2 층간 절연막(415)을 선택적으로 식각하여 하부 콘택 플러그(410)를 노출시키는 콘택홀을 형성한 후, 콘택홀을 충분히 매립하는 두께로 도전 물질을 증착하고 제2 층간 절연막(415)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP를 수행하는 방식으로 형성될 수 있다. 그에 따라, 하부 전극층(421)은 평탄한 상면을 가질 수 있다. 하부 전극층(421)을 콘택홀 내에 매립하는 것은 가변 저항 소자 형성을 위한 식각시 식각 대상을 감소시켜 식각 공정을 보다 용이하게 하기 위함일 수 있다.
이어서, 제2 층간 절연막(415) 및 하부 전극층(421) 상에, 하부 전극층(421)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(422 내지 429)을 형성할 수 있다. 이 물질층들(422 내지 429)은 순차적으로 적층된 버퍼층(422), 시드층(423), 자유층(424), 터널 베리어층(425), 고정층(426), 교환 결합층(427), 자기 보정층(428) 및 캡핑층(429)을 포함할 수 있다.
이어서, 캡핑층(429) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(430)을 형성할 수 있다.
도 4b를 참조하면, 마스크 패턴(430)을 식각 베리어로 캡핑층(429), 자기 보정층(428), 교환 결합층(427), 고정층(426), 터널 베리어층(425), 자유층(424) 및 시드층(423) 및 버퍼층(422)을 식각하여, 버퍼층 패턴(422A), 시드층 패턴(423A), 자유층 패턴(424A), 터널 베리어층 패턴(425A), 고정층 패턴(426A), 교환 결합층 패턴(427A), 자기 보정층 패턴(428A) 및 캡핑층 패턴(429A)의 적층 구조물(422A 내지 429A)을 형성할 수 있다. 본 식각 공정은 IBE와 같은 물리적 식각으로 수행될 수 있다. 그에 따라, 적층 구조물(422A 내지 429A)은 위에서 아래로 갈수록 폭이 증가하는 현상을 가질 수 있다. 여기서, 적층 구조물(422A 내지 429A)의 하면의 폭은 하부 전극층(421)의 상면의 폭보다 작을 수 있으며, 그에 따라 적층 구조물(422A 내지 429A) 형성에 의해 하부 전극층(421)의 상면 일부가 드러날 수 있다.
하부 전극(421A)의 하부는 제2 층간 절연막(415) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(421A)의 상부는 적층 구조물(422A 내지 429A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 위하여 마스크 패턴(430)은 제거될 수 있다. 또는, 도시하지는 않았으나, 마스크 패턴(430)이 도전성 물질을 포함하는 경우, 마스크 패턴(430)의 일부가 잔류할 수도 있다.
본 식각 공정에서, 가변 저항 소자(420)의 측벽 상에 식각 부산물이 재증착되어 초기 스페이서(440)를 형성할 수 있다. 초기 스페이서(440)는 금속을 포함할 수 있다.
도 4c를 참조하면, 산화 공정을 수행함으로써, 초기 스페이서(440)를 절연성의 금속 산화물을 포함하는 제1 스페이서(440A)로 변형시킬 수 있다.
도 4d를 참조하면, 산화 공정이 수행된 공정 결과물을 따라 제2 스페이서(450)를 형성할 수 있다. 제2 스페이서(450)는 실리콘 질화물 등 다양한 절연 물질을 포함할 수 있다.
도 4e를 참조하면, 제1 스페이서(440A) 및 제2 스페이서(450)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(420)의 측벽 상에 제1 스페이서(440A) 및 제2 스페이서(450)가 위치할 수 있다.
이어서, 전면 식각 공정이 수행된 공정 결과물을 따라 제3 스페이서(460)를 형성할 수 있다. 제3 스페이서(460)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
도 4f를 참조하면, 제1 스페이서(440A), 제2 스페이서(450) 및 제3 스페이서(460)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(420)의 측벽 상에 제1 스페이서(440A), 제2 스페이서(450) 및 제3 스페이서(460)가 위치할 수 있다.
다른 예로서, 도시되지는 않았으나, 제1 스페이서(440A), 제2 스페이서(450) 및 제3 스페이서(460)에 대해 전면 식각 공정을 수행하지 않을 수 있으며, 이 경우, 가변 저항 소자(420)의 측벽 상에 변형 제1 스페이서(440A) 및 제2 스페이서(450) 가 위치하고, 이를 포함하는 결과물을 따라 제3 스페이서(460)가 위치할 수 있다.
이어서, 공정 결과물을 따라 보호막(470)을 형성할 수 있다. 보호막(470)은 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
이어서, 도시하지는 않았으나, 도 4f의 공정 결과물을 덮는 층간 절연막을 형성하고, 이 층간 절연막을 관통하여 가변 저항 소자(420)의 상단과 접속하는 상부 콘택 플러그를 형성하는 공정 등을 더 수행할 수 있다.
이상으로 설명한 공정에 의하여 도 4f에 도시된 것과 같은 반도체 메모리가 형성될 수 있다.
도 4f를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 기판(400) 상에 위치하고 기판(400)의 일부와 접속하는 하부 콘택 플러그(410), 하부 콘택 플러그(410) 상에서 하부 콘택 플러그(410)와 접속하는 가변 저항 소자(420)의 하부 전극(421A), 하부 전극(421A) 상에서 하부 전극(421A)과 접속하는 가변 저항 소자(420)의 나머지 부분(422A 내지 429A), 가변 저항 소자(420)의 측벽 상에 형성되는 제1 스페이서(440A), 제2 스페이서(450) 및 제3 스페이서(460), 및 가변 저항 소자(420)를 덮는 보호막(470)을 포함할 수 있다.
가변 저항 소자(420)의 나머지 부분(422A 내지 429A)은 버퍼층 패턴(422B), 시드층 패턴(423A), 자유층 패턴(424A), 터널 베리어층 패턴(425A), 고정층 패턴(426A), 교환 결합층 패턴(427A), 자기 보정층 패턴(428A) 및 캡핑층 패턴(429A)을 포함할 수 있다.
여기서, 하부 전극(421A)의 상부는, 제2 층간 절연막(415) 위로 돌출되면서 가변 저항 소자(420)의 나머지 부분(422A 내지 429A)과 정렬된 측벽을 가질 수 있고, 하부 전극(421A)의 하부는 제2 층간 절연막(415) 내에 매립되면서, 하부 전극(421A)의 상부보다 더 큰 폭을 가짐으로써 가변 저항 소자(420)의 나머지 부분(422A 내지 429A)과 정렬되지 않은 측벽을 가질 수 있다.
제1 스페이서(440A)는 금속 산화물을 포함할 수 있으며, 절연성을 가질 수 있다. 이 금속은 하부전극(421A) 및/또는 버퍼층 패턴(422A)에 포함된 금속일 수 있으나, 공정에 따라, 가변 저항 소자(420)의 나머지 부분(422A 내지 429A)에 포함된 금속을 더 포함할 수도 있다. 제2 스페이서(450)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제3 스페이서(460)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
한편, 위 실시예에서, 제2 스페이서(350)는 얇은 두께로 형성된 다공성 막이므로, 제3 스페이서(460)에 포함된 실리콘(Si) 이온이 제2 스페이서(450)를 거쳐 제1 스페이서(440A)에 침투할 수 있으며, 이에 의해 제1 스페이서(440A)가 변형될 수 있다. 이에 대해서는, 도 5a 내지 도 5f를 참조하여 예시적으로 설명하기로 한다.
도 5a 내지 도 5f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 요구되는 소정 구조물(미도시됨)이 형성된 기판(500) 상에 제1 층간 절연막(505) 및 이를 관통하여 기판(500)의 일부와 접속하는 하부 콘택 플러그(510)를 형성할 수 있다.
이어서, 제1 층간 절연막(505) 및 하부 콘택 플러그(510) 상에, 제2 층간 절연막(515) 및 이를 관통하여 하부 콘택 플러그(510)와 접속하는 하부 전극층(521)을 형성할 수 있다. 여기서, 하부 전극층(521)은 금속, 금속 질화물 또는 이들의 조합 등 금속 함유 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이어서, 제2 층간 절연막(515) 및 하부 전극층(521) 상에, 하부 전극층(521)을 제외한 가변 저항 소자의 나머지 부분을 형성하기 위한 물질층들(522 내지 529)을 형성할 수 있다. 이 물질층들(522 내지 529)은 순차적으로 적층된 버퍼층(522), 시드층(523), 자유층(524), 터널 베리어층(525), 고정층(526), 교환 결합층(527), 자기 보정층(528) 및 캡핑층(529)을 포함할 수 있다.
이어서, 캡핑층(529) 상에 가변 저항 소자의 패터닝을 위한 마스크 패턴(530)을 형성할 수 있다.
도 5b를 참조하면, 마스크 패턴(530)을 식각 베리어로 캡핑층(529), 자기 보정층(528), 교환 결합층(527), 고정층(526), 터널 베리어층(525), 자유층(524) 및 시드층(523) 및 버퍼층(522)을 식각하여, 버퍼층 패턴(522A), 시드층 패턴(523A), 자유층 패턴(524A), 터널 베리어층 패턴(525A), 고정층 패턴(526A), 교환 결합층 패턴(527A), 자기 보정층 패턴(528A) 및 캡핑층 패턴(529A)의 적층 구조물(522A 내지 529A)을 형성할 수 있다. 본 식각 공정은 IBE와 같은 물리적 식각으로 수행될 수 있다. 여기서, 적층 구조물(522A 내지 529A)의 하면의 폭은 하부 전극층(521)의 상면의 폭보다 작을 수 있으며, 그에 따라 적층 구조물(522A 내지 529A) 형성에 의해 하부 전극층(521)의 상면 일부가 드러날 수 있다.
하부 전극(521A)의 하부는 제2 층간 절연막(515) 내에 매립되고 상부는 그 위로 돌출된 형상을 가질 수 있다. 또한, 하부 전극(521A)의 상부는 적층 구조물(522A 내지 529A)과 정렬된 측벽을 가지나, 하부는 그렇지 않을 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 위하여 마스크 패턴(530)은 제거될 수 있다.
본 식각 공정에서, 가변 저항 소자(520)의 측벽 상에 식각 부산물이 재증착되어 초기 스페이서(540)를 형성할 수 있다. 초기 스페이서(540)는 금속을 포함할 수 있다.
도 5c를 참조하면, 산화 공정을 수행함으로써, 초기 스페이서(540)를 절연성의 금속 산화물을 포함하는 제1 스페이서(540A)로 변형시킬 수 있다.
도 5d를 참조하면, 산화 공정이 수행된 공정 결과물을 따라 제2 스페이서(550)를 형성할 수 있다. 제2 스페이서(550)는 실리콘 질화물 등 다양한 절연 물질을 포함할 수 있다.
도 5e를 참조하면, 제1 스페이서(540A) 및 제2 스페이서(550)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(520)의 측벽 상에 제1 스페이서(540A) 및 제2 스페이서(550)가 위치할 수 있다.
이어서, 전면 식각 공정이 수행된 공정 결과물을 따라 제3 스페이서(560)를 형성할 수 있다. 제3 스페이서(560)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합에 의해 제3 스페이서(560)를 형성하는 경우, 제2 스페이서(550)는 얇은 두께의 다공성 막이기 때문에, 제3 스페이서(560)에 포함된 실리콘 이온이 제2 스페이서(550)를 거쳐 제1 스페이서(540A)로 침투할 수 있다. 이와 같이, 실리콘 이온이 침투함에 따라, 제1 스페이서(540A)가, 제1 스페이서(540A)에 포함된 금속 산화물(MOx)이 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)로 치환된 변형 제1 스페이서(540B)로 변형될 수 있다. 여기서, 제1 스페이서(540A)에 포함되는 금속(M)은 버퍼층 패턴(522A) 및 하부 전극층(521) 에 포함된 금속을 주로 포함할 수 있다. 그러나, 공정에 따라, 가변 저항 소자(520)의 나머지 부분(523A 내지 529A)에 포함된 금속을 더 포함할 수도 있다. 예컨대, 금속(M)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 이와 같은 금속(M)에 비하여 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)는 열적 안정성이 더 높다. 따라서, 본 실시예에 따르면, 제3 스페이서(560)를 저온 비정질 실리콘을 포함하는 물질로 형성함으로써, 금속 산화물(MOx)을 포함하는 제1 스페이서(540A)를 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)를 포함하는 변형 제1 스페이서(540B)로 변형시킴으로써, 가변 저항 소자(520)의 열적 안정성을 향상시킬 수 있으며, 결과적으로 가변 저항 소자(320)의 특성을 개선할 수 있다.
도 5f를 참조하면, 변형 제1 스페이서(540B), 제2 스페이서(550) 및 제3 스페이서(560)에 대해 전면 식각 공정을 수행함으로써 가변 저항 소자(520)의 측벽 상에 변형 제1 스페이서(540B), 제2 스페이서(550) 및 제3 스페이서(560)가 위치할 수 있다.
다른 예로서, 도시되지는 않았으나, 변형 제1 스페이서(540B), 제2 스페이서(550) 및 제3 스페이서(560)에 대해 전면 식각 공정을 수행하지 않을 수 있으며, 이 경우, 가변 저항 소자(520)의 측벽에 변형 제1 스페이서(540B) 및 제2 스페이서(550)가 위치할 수 있으며, 이를 포함하는 결과물을 따라 제3 스페이서(560)가 위치할 수 있다.
이어서, 공정 결과물을 따라 보호막(570)을 형성할 수 있다. 보호막(570)은 가변 저항 소자(520)를 보호하기 위한 것으로, 실리콘 질화물과 같은 절연 물질로 형성될 수 있다.
이어서, 도시하지는 않았으나, 도 5f의 공정 결과물을 덮는 층간 절연막을 형성하고, 이 층간 절연막을 관통하여 가변 저항 소자(520)의 상단과 접속하는 상부 콘택 플러그를 형성하는 공정 등을 더 수행할 수 있다.
이상으로 설명한 공정에 의해, 도 5f에 도시된 것과 같은 반도체 메모리가 형성될 수 있다.
도 5f를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 기판(500) 상에 위치하고 기판(500)의 일부와 접속하는 하부 콘택 플러그(510), 하부 콘택 플러그(510) 상에서 하부 콘택 플러그(510)와 접속하는 가변 저항 소자(520)의 하부 전극(521A), 하부 전극(521A) 상에서 하부 전극(521A)과 접속하는 가변 저항 소자(520)의 나머지 부분(522A 내지 529A), 가변 저항 소자(520)의 측벽 상에 형성되는 변형 제1 스페이서(540B), 제2 스페이서(550) 및 제3 스페이서(560), 및 가변 저항 소자(520)를 덮는 보호막(570)을 포함할 수 있다.
가변 저항 소자(520)의 나머지 부분(522A 내지 529A)은 버퍼층 패턴(522A), 시드층 패턴(523A), 자유층 패턴(524A), 터널 베리어층 패턴(4525A), 고정층 패턴(526A), 교환 결합층 패턴(527A), 자기 보정층 패턴(528A) 및 캡핑층 패턴(529A)을 포함할 수 있다.
여기서, 하부 전극(521A)의 상부는, 제2 층간 절연막(515) 위로 돌출되면서 가변 저항 소자(520)의 나머지 부분(522A 내지 529A)과 정렬된 측벽을 가질 수 있고, 하부 전극(521A)의 하부는 제2 층간 절연막(515) 내에 매립되면서, 하부 전극(521A)의 상부보다 더 큰 폭을 가짐으로써 가변 저항 소자(520)의 나머지 부분(522A 내지 529A)과 정렬되지 않은 측벽을 가질 수 있다.
변형 제1 스페이서(540B)는 실리콘-함유 금속 산화물, 즉, 금속 실리케이트(MSiOx)를 포함할 수 있다. 이 금속은 하부전극(521A) 및/또는 버퍼층 패턴(522A)에 포함된 금속일 수 있으나, 공정에 따라, 가변 저항 소자(520)의 나머지 부분(522A 내지 529A)에 포함된 금속을 더 포함할 수도 있다. 예컨대, 금속(M)은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합을 포함할 수 있다. 제2 스페이서(550)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제3 스페이서(560)는 저온 비정질 실리콘, 붕소-도핑 저온 비정질 실리콘, 게르마늄-삽입 저온 비정질 실리콘, 또는 그 조합을 포함할 수 있다.
도 6a 및 도 6b는 MTJ(Magnetic Tunnel Junction) 구조물의 측벽에 있어서 응력(stress)에 따른 자기 변형 효과(magnetostriction effect)를 설명하기 위한 모식도이다.
도 6a는 인장 응력(tensile stress)에 의해 MTJ 구조물 측벽의 자기 이방성(magnetic anisotropy) 방향이 수직인 경우를 나타내고, 도 6b는 압축 응력(compressive stress)에 의해 MTJ 구조물 측벽의 자기 이방성 방향이 수평인 경우를 나타낸다.
따라서, 실시예에 따라 저온 비정질 실리콘을 포함하는 스페이서를 가변 저항 소자의 측벽에 형성하는 경우, 저온 비정질 실리콘을 포함하는 스페이서는 0.5 내지 1.5 GPa의 높은 압축 응력을 나타낼 수 있으며, 이에 의하여 측벽의 자기 이방성 방향이 수직에서 수평으로 변화될 수 있다. 이와 같은 응력 엔지니어링(stress engineering)에 의해 가변 저항 소자의 에지의 수직 자기 이방성(Hk)의 열화를 개선할 수 있으며, 이에 따라 WER0 개선이 가능해질 수 있다. 결과적으로, 가변 저항 소자의 특성 향상을 기대할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 상기 반도체 메모리는, 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 하나 이상의 가변 저항 소자를 포함할 수 있고, 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 가변 저항 소자의 측벽에 위치하고, 비정질 실리콘을 포함하는 제3 스페이서를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
200: 기판
205: 제1 층간 절연막
210: 하부 콘택 플러그 221A: 하부 전극
222A: 버퍼층 패턴 223A: 시드층 패턴
224A: 자유층 패턴 225A: 터널 베리어층 패턴
226A: 고정층 패턴 227A: 교환 결합층 패턴
228A: 자기 보정층 패턴 229A: 캡핑층 패턴
220: 가변 저항 소자 240A: 제1 스페이서
250: 제2 스페이서 260: 제3 스페이서
270: 보호막 280: 제2 층간 절연막
290: 상부 콘택 플러그
210: 하부 콘택 플러그 221A: 하부 전극
222A: 버퍼층 패턴 223A: 시드층 패턴
224A: 자유층 패턴 225A: 터널 베리어층 패턴
226A: 고정층 패턴 227A: 교환 결합층 패턴
228A: 자기 보정층 패턴 229A: 캡핑층 패턴
220: 가변 저항 소자 240A: 제1 스페이서
250: 제2 스페이서 260: 제3 스페이서
270: 보호막 280: 제2 층간 절연막
290: 상부 콘택 플러그
Claims (41)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는, 하나 이상의 가변 저항 소자를 포함하고,
상기 가변 저항 소자는,
변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및
상기 가변 저항 소자의 측벽에 위치하고 비정질 실리콘을 포함하는 제3 스페이서를 포함하는
전자 장치.
- 제1항에 있어서,
상기 제3 스페이서는, 붕소-도핑 비정질 실리콘을 포함하는
전자 장치.
- 제1항에 있어서,
상기 제3 스페이서는, 게르마늄-삽입 비정질 실리콘을 포함하는
전자 장치.
- 제1항에 있어서,
상기 비정질 실리콘은 150℃ 내지 400℃의 온도에서 증착된 저온 비정질 실리콘인
전자 장치.
- 제1항에 있어서,
상기 반도체 메모리는, 상기 제3 스페이서와 상기 가변 저항 소자의 사이에 위치하고 금속 산화물을 포함하는 제1 스페이서를 더 포함하는
전자 장치.
- 제5항에 있어서,
상기 금속 산화물은, Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속의 산화물인
전자 장치.
- 제5항에 있어서,
상기 반도체 메모리는, 상기 제3 스페이서와 상기 제1 스페이서 사이에 위치하고 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 제2 스페이서를 더 포함하는
전자 장치.
- 제1항에 있어서,
상기 반도체 메모리는, 상기 제3 스페이서와 상기 가변 저항 소자의 사이에 위치하고, 실리콘-함유 금속 산화물을 포함하는 변형 제1 스페이서를 더 포함하는
전자 장치.
- 제8항에 있어서,
상기 실리콘-함유 금속 산화물은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속을 포함하는
전자 장치.
- 제2항에 있어서,
상기 제3 스페이서에 포함된 붕소 이온에 의해 상기 가변 저항 소자는 측벽에서의 증가된 붕소 함량을 갖는
전자 장치.
- 제3항에 있어서,
상기 제3 스페이서에 포함된 게르마늄이 붕소 삼출(boron out diffusion)을 차단하여 상기 가변 저항 소자는 측벽에서의 증가된 붕소 함량을 갖는
전자 장치.
- 제1항에 있어서,
상기 가변 저항 소자는, 자신의 최하부에 위치하는 하부 전극을 더 포함하고,
상기 하부 전극은, 상기 MTJ 구조물과 정렬된 측벽을 갖는 상부, 및 상기 상부보다 큰 폭을 가지면서 상기 상부와 정렬되지 않은 측벽을 갖는 하부를 포함하는
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
- 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
기판 상에 가변 저항 소자의 일부인 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 형성하는 단계; 및
상기 가변 저항 소자의 측벽에 비정질 실리콘을 포함하는 제3 스페이서를 형성하는 단계를 포함하는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 제3 스페이서는 150℃ 내지 400℃에서 저온 비정질 실리콘을 증착함으로써 형성되는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 제3 스페이서는 SiCl4, SiH4, Si2H4 또는 그 조합을 반응 가스로 이용하는 증착 공정에 의해 형성되는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 제3 스페이서는 붕소-도핑 비정질 실리콘을 증착함으로써 형성되는
전자 장치의 제조방법.
- 제21항에 있어서,
상기 제3 스페이서는 BCl3, B2H6 또는 그 조합을 SiCl4, SiH4, Si2H4 또는 그 조합과 함께 반응 가스로 이용하는 증착 공정에 의해 형성되는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 제3 스페이서는 게르마늄-삽입 비정질 실리콘을 증착함으로써 형성되는
전자 장치의 제조방법.
- 제23항에 있어서,
상기 제3 스페이서는 GeH4를 SiCl4, SiH4, Si2H4 또는 그 조합과 함께 반응 가스로 이용하는 증착 공정에 의해 형성되는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 MTJ 구조물을 형성하는 단계 후에, 상기 MTJ 구조물을 선택적으로 식각하여 MTJ 구조물 패턴을 형성하는 단계를 더 포함하며,
상기 MTJ 구조물을 선택적으로 식각하는 단계에서, 상기 MTJ 구조물 패턴의 측벽 상에 금속을 포함하는 초기 스페이서가 형성되는
전자 장치의 제조방법.
- 제25항에 있어서,
상기 MTJ 구조물을 선택적으로 식각하는 단계 후에, 상기 초기 스페이서에 대하여 산화 공정을 수행함으로써, 상기 초기 스페이서가 금속 산화물을 포함하는 제1 스페이서로 변형되는 단계를 더 포함하는
전자 장치의 제조방법.
- 제26항에 있어서,
상기 금속 산화물은, Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속의 산화물인
전자 장치의 제조방법. - 제26항에 있어서,
상기 제1 스페이서로 변형되는 단계 후에, 상기 제3 스페이서와 상기 제1 스페이서 사이에 위치하고 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 제2 스페이서를 형성하는 단계를 더 포함하는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 MTJ 구조물을 형성하는 단계 후에, 상기 MTJ 구조물을 선택적으로 식각하여 MTJ 구조물 패턴을 형성하고, 상기 MTJ 구조물 패턴의 측벽 상에 금속을 포함하는 초기 스페이서가 형성되는 단계; 및
상기 MTJ 구조물을 선택적으로 식각하는 단계 후에, 상기 초기 스페이서에 대하여 산화 공정을 수행함으로써, 상기 초기 스페이서가 금속 산화물을 포함하는 제1 스페이서로 변형되는 단계를 더 포함하며,
상기 가변 저항 소자의 측벽에 비정질 실리콘을 포함하는 제3 스페이서를 형성하는 단계에서, 상기 제1 스페이서에 포함된 금속 산화물이 실리콘-함유 금속 산화물로 변형되어 변형 제1 스페이서가 형성되는
전자 장치의 제조방법.
- 제29항에 있어서,
상기 실리콘-함유 금속 산화물은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속을 포함하는
전자 장치의 제조방법.
- 제21항에 있어서,
상기 제3 스페이서에 포함된 붕소 이온에 의해 상기 가변 저항 소자의 측벽에서의 붕소 함량이 증가되는
전자 장치의 제조방법.
- 제23항에 있어서,
상기 제3 스페이서에 포함된 게르마늄이 붕소 삼출을 차단하여 상기 가변 저항 소자의 측벽에서의 붕소 함량이 증가되는
전자 장치의 제조방법.
- 제18항에 있어서,
상기 가변 저항 소자의 아래에 상기 가변 저항 소자의 일부인 하부 전극층을 형성하는 단계를 더 포함하며,
상기 하부 전극은, 상기 MTJ 구조물과 정렬된 측벽을 갖는 상부, 및 상기 상부보다 큰 폭을 가지면서 상기 상부와 정렬되지 않은 측벽을 갖는 하부를 포함하도록 형성되는
전자 장치의 제조방법.
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판;
상기 기판 상에 형성된 제1 자성층;
상기 제1 자성층 상에 형성된 터널 베리어층;
상기 터널 베리어층 상에 형성된 제2 자성층;
상기 제1 자성층, 상기 터널 베리어층 및 상기 제2 자성층의 측벽에 위치하는 제1 스페이서 또는 변형 제1 스페이서;
상기 제1 스페이서 또는 상기 변형 제1 스페이서 상에 위치하는 제2 스페이서; 및
상기 제2 스페이서 상에 위치하고, 0.5 내지 1.5 GPa의 압축 응력(compressive stress)을 갖는 제3 스페이서를 포함하는
전자 장치.
- 제34항에 있어서,
상기 제1 스페이서는 금속 산화물을 포함하고, 상기 변형 제1 스페이서는 실리콘-함유 금속 산화물을 포함하는
전자 장치.
- 제35항에 있어서,
상기 금속 산화물 또는 상기 실리콘-함유 금속 산화물은 Hf, Fe, Al, Mg, Zr, Nb, Mo, Ta, W, Ti, 또는 그 조합으로부터 선택되는 금속을 포함하는
전자 장치.
- 제34항에 있어서,
상기 제2 스페이서는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는
전자 장치.
- 제34항에 있어서,
상기 제3 스페이서는 150℃ 내지 400℃의 온도에서 증착된 저온 비정질 실리콘을 포함하는
전자 장치.
- 제38항에 있어서,
상기 제3 스페이서는 붕소-도핑 비정질 실리콘 또는 게르마늄-삽입 비정질 실리콘을 포함하는
전자 장치.
- 제39항에 있어서,
상기 제1 자성층, 상기 터널 베리어층 및 상기 제2 자성층은 중심부로부터 측벽으로 갈수록 증가된 붕소 함량을 갖는
전자 장치.
- 제34항에 있어서,
상기 제3 스페이서의 높은 압축 응력에 의해 상기 제1 자성층, 상기 터널 베리어층 및 상기 제2 자성층은 측벽에 있어서 수평 방향의 자기 이방성을 갖는
전자 장치.
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