CN106816526A - 电子设备 - Google Patents

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Abstract

本发明提供一种电子设备。根据本文件的实施方式的电子设备可以包括半导体存储器，半导体存储器可以包括：下层，包括具有不同的晶体结构的多个材料层；第一磁性层，形成在下层之上且具有可变的磁化方向；隧道阻挡层，形成在第一磁性层之上；以及第二磁性层，形成在隧道阻挡层之上且具有钉扎的磁化方向。

Description

电子设备
相关申请的交叉引用
本文件要求于2015年11月30日提交的名称为“电子设备”的第10-2015-0168318号韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本专利文件涉及存储电路或存储器件以及它们在电子设备或电子系统中的应用。
背景技术
最近，随着电子设备或装置趋向于小型化、低功耗、高性能、多功能化等，需要能够在诸如计算机、便携式通信设备等的各种电子设备或装置中储存信息的电子设备，并且已经对这种电子设备进行了研究和开发。这种电子设备的示例包括能够利用根据施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据以及能够以各种配置实施的电子设备，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中公开的技术包括：存储电路或器件和它们在电子设备或系统中的应用，以及电子设备的各种实施方式，在实施方式中，电子设备包括能够改善可变电阻元件的性能的半导体存储器。
在一个实施方式中，电子设备可以包括半导体存储器，半导体存储器可以包括：下层，包括具有不同的晶体结构的多个材料层；第一磁性层，形成在下层之上且具有可变的磁化方向；隧道阻挡层，形成在第一磁性层之上；以及第二磁性层，形成在隧道阻挡层之上且具有钉扎的磁化方向。
下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。下层可以具有顺序地层叠了第一材料层、第二材料层和第三材料层的多层层叠结构。第三材料层可以在预定范围内尽可能薄地形成。下层可以具有顺序地层叠了第一材料层、第三材料层和第二材料层的多层层叠结构。第三材料层可以在预定范围内尽可能厚地形成。下层可以包括：第一材料层，具有FCC(面心立方)晶体结构；第二材料层具有氯化钠(NaCl)晶体结构；以及第三材料层，具有纤维锌矿晶体结构。第一材料层可以包括具有FCC晶体结构的金属氮化物。第一材料层可以包括氮化锆(ZrN)、氮化铪(HfN)、氮化钛(TiN)或氮化钼(MoN)。第二材料层可以包括具有NaCl晶体结构的金属氧化物。第二材料层可以包括氧化镁(MgO)或氧化锆(ZrO)。第三材料层可以包括氮化铝(AlN)、碘化银(AgI)、氧化锌(ZnO)、硫酸镉(CdS)、硒化镉(CdSe)、碳化硅(SiC)、氮化镓(GaN)或氮化硼(BN)。
电子设备还可以包括微处理器，微处理器包括：控制单元，被配置为从微处理器的外部接收包括命令的信号，以及执行命令的提取、解码、或者控制微处理器的信号的输入或输出；操作单元，被配置为基于控制单元将命令解码的结果来执行运算；以及存储单元，被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者对其执行运算的数据的地址，其中，半导体存储器是微处理器中的存储单元的部分。
电子设备还可以包括处理器，处理器包括：核心单元，被配置为通过使用数据而基于从处理器的外部输入的命令来执行与命令相对应的运算；高速缓冲存储单元，被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者对其执行运算的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器为处理器中的高速缓冲存储单元的部分。
电子设备还可以包括处理系统，处理系统包括：处理器，被配置为将由处理器接收到的命令解码，以及基于将命令解码的结果来控制针对信息的操作；辅助存储器件，被配置为储存用于解码命令的程序和信息；主存储器件，被配置为从辅助存储器件调用程序和信息并储存程序和信息，使得处理器在执行程序时能够使用程序和信息来执行操作；以及接口器件，被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器为处理系统中的辅助存储器件或主存储器件的部分。
电子设备还可以包括数据储存系统，数据储存系统包括：储存器件，被配置为储存数据，并且无论电源如何均保存储存的数据；控制器，被配置为根据从外部输入的命令来控制数据输入至储存器件和从储存器件输出数据；暂时储存器件，被配置为暂时地储存在储存器件与外部之间交换的数据；以及接口，被配置为执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中，半导体存储器为数据储存系统中的储存器件或暂时储存器件的部分。
电子设备还可以包括存储系统，存储系统包括：存储器，被配置为储存数据，并且无论电源如何均保存储存的数据；存储器控制器，被配置为根据从外部输入的命令来控制数据输入至存储器和从存储器输出数据；缓冲存储器，被配置为缓冲在存储器与外部之间交换的数据；以及接口，被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器为存储系统中的存储器或缓冲存储器的部分。
在另一个实施方式中，电子设备可以包括可变电阻元件，可变电阻元件包括：自由磁性层，具有可变的磁化方向，并且在自由磁性层中对于不同的磁化方向呈现出不同的电阻值；以及下层，形成为与可变电阻元件的自由磁性层直接接触，并且包括具有不同的晶体结构的多个材料层。下层可以包括具有FCC(面心立方)晶体结构的第一材料层，以及具有NaCl晶体结构的第二材料层。
此外，在根据本实施方式的电子设备中，下层还可以包括除尘层，除尘层插入在第一材料层与第二材料层之间，并且具有纤维锌矿晶体结构。除尘层可以在预定范围内尽可能厚地形成。
此外，在根据本实施方式的电子设备中，下层还可以包括除尘层，除尘层插入在第二材料层和自由磁性层之间，并且具有纤维锌矿晶体结构。除尘层可以在预定范围内尽可能薄地形成。
除尘层可以包括氮化铝(AlN)、碘化银(AgI)、氧化锌(ZnO)、硫酸镉(CdS)、硒化镉(CdSe)、碳化硅(SiC)、氮化镓(GaN)或氮化硼(BN)。第一材料层可以包括具有FCC晶体结构的金属氮化物。第一材料层可以包括氮化锆(ZrN)、氮化铪(HfN)、氮化钛(TiN)或氮化钼(MoN)。第二材料层可以包括具有NaCl晶体结构的金属氧化物。第二材料层可以包括氧化镁(MgO)或氧化锆(ZrO)。自由磁性层可以是与下层不同的晶体结构。第一磁性层可以具有BCC(体心立方)晶体结构。
在附图、说明书和权利要求书中更详细地描述了这些和其它方面、实施方式以及相关的优点。
附图说明
图1为图示根据本公开的第一实施方式的可变电阻元件的截面图。
图2为图示根据本公开的第二实施方式的可变电阻元件的截面图。
图3为图示在自由层(free layer)中的磁各向异性场中的变化的示图，所述的变化取决于根据本公开的图1和图2的两个不同的实施方式的可变电阻元件的除尘层(dusting layer)的厚度。
图4为图示根据本公开的实施方式的存储器件及其制造方法的截面图。
图5为图示根据本公开的另一实施方式的存储器件及其制造方法的截面图。
图6为基于公开的技术实施存储电路的微处理器的配置图的示例。
图7为基于公开的技术实施存储电路的处理器的配置图的示例。
图8为基于公开的技术实施存储电路的系统的配置图的示例。
图9为基于公开的技术实施存储电路的数据储存系统的配置图的示例。
图10为基于公开的技术实施存储电路的存储系统的配置图的示例。
具体实施方式
以下参照附图详细描述公开的技术的各种示例和实施方式。
附图可以不必按比例绘制，并且在一些情况下，为了清楚地示出所描述的示例或者实施方式的某些特征可能已经夸大附图中的至少一些结构的比例。在附图和描述中呈现了多层结构中具有两层或多个层的特定示例，所示的这些层的相对位置关系或者布置层的顺序反映了所述或所示示例的特定实施方式，并且不同的相对位置关系或者布置层的顺序也是可能的。另外，所述或所示的多层结构的示例可以不反映在该特定多层结构中存在的所有层(例如，一个或更多个额外层可以存在于两个所示层之间)。作为特定示例，当所述或所示多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层不仅可以直接形成在第二层或衬底上，还可以表示在第一层与第二层或衬底之间可以存在一个或更多个其他中间层的结构。
本公开的以下实施方式将要提供一种包括具有改善性能的可变电阻元件的半导体存储器以及一种包括所述半导体存储器的电子设备。在此，可变电阻元件可以意指一种能够响应于所施加的偏置(例如，电流或电压)而在不同的电阻状态之间切换的元件。因此，具有改善性能的可变电阻元件可以意指具有不同电阻状态之间的改善的切换特性的可变电阻元件。
图1为图示根据本公开的实施方式的示例性可变电阻元件的截面图，而图2为图示根据本公开的另一实施方式的示例性可变电阻元件的截面图。
如图1和图2所示，根据本公开的实施方式的可变电阻元件100可以包括磁隧道结(MTJ)结构，磁隧道结(MTJ)结构包括具有可变磁化方向的第一磁性层、具有钉扎(pinned)磁化方向的第二磁性层以及插入在第一磁性层与第二磁性层之间的隧道阻挡层130。在此，第一磁性层可以为或包括自由层120，而第二磁性层可以为或包括钉扎层140。
在MTJ结构中，因为自由层120的磁化方向是可变的并且能够通过将电流或电压施加至MTJ而引起变化来改变，因此MTJ的电阻或MTJ中的电阻随着可变电阻而变化，并且根据自由层120的磁化相对于钉扎层140的固定磁化方向的相对方向而呈现出不同的电阻值，使得MTJ针对自由层120的不同磁化方向而呈现出不同的电阻状态。因此，自由层120的磁化方向和钉扎层140的磁化方向的不同的相对方向能够用于表示不同的数据或数据位，并且自由层120可以根据其磁化方向来实际地储存数据。因此，自由层120可以被称为储存层。自由层120的磁化方向可以通过自旋转移力矩来改变。因为钉扎层140的磁化方向是钉扎的，所以钉扎层140可以与自由层120相比较并且被称为参考层。隧道阻挡层130可以用来通过电子隧穿来改变自由层120的磁化方向。在一些实施方式中，自由层120和钉扎层140可以具有与每层的表面垂直的磁化方向。例如，如附图中箭头所指示的，自由层120的磁化方向可以在向下方向和向上方向之间变化，而钉扎层140的磁化方向可以被固定为向上方向。在其它实施方式中，自由层和钉扎层可以配置为使它们的磁化方向平行于MTJ中的层。
响应于施加至可变电阻元件100的电压或电流，自由层120的磁化方向可以被改变以便与钉扎层140的磁化方向平行或反向平行。因此，可变电阻元件100可以在低电阻状态与高电阻状态之间切换，以储存不同的数据。即，可变电阻元件100可以用作存储元件。
自由层120和钉扎层140中的每个可以具有包括铁磁材料的单层结构或多层结构。在此，与下述的下层110接触的自由层120可以具有BCC(体心立方)晶体结构。在这种结构设计下，自由层120的磁各向异性可以由于下层110而被改善。
在一些实施方式中，自由层120和钉扎层140中的每个可以包括合金，所述合金的主要成分为铁(Fe)、镍(Ni)或钴(Co)，诸如，钴铁硼(Co-Fe-B)合金、钴铁硼X(Co-Fe-B-X)合金(在此,X可以为或包括：铝(Al)、硅(Si)、钛(Ti)、钒(V)、铬(Cr)、Ni、镓(Ga)、锗(Ge)、锆(Zr)、铌(Nb)、钼(Mo)、钯(Pd)、银(Ag)、铪(Hf)、钽(Ta)、钨(W)或铂(Pt))、铁铂(Fe-Pt)合金、铁钯(Fe-Pd)合金、钴钯(Co-Pd)合金、钴铂(Co-Pt)合金、铁镍铂(Fe-Ni-Pt)合金、钴铁铂(Co-Fe-Pt)合金、钴镍铂(Co-Ni-Pt)合金、铁钯(Fe-Pd)合金、钴钯(Co-Pd)合金、钴铂(Co-Pt)合金、铁镍铂(Fe-Ni-Pt)合金、钴铁铂(Co-Fe-Pt)合金或钴镍铂(Co-Ni-Pt)合金等。自由层120和钉扎层140中的每个可以包括Co/Pt或Co/Pd等的层叠结构，或者磁性材料和非磁性材料的交替层叠结构。隧道阻挡层130可以包括绝缘氧化物，例如，氧化镁(MgO)、氧化钙(CaO)、氧化锶(SrO)、氧化钛(TiO)、氧化钒(VO)或氧化铌(NbO)等。
在一些实施方式中，根据该实施方式的可变电阻元件100还可以包括执行各种功能的一个或更多个的额外层，以改善MTJ结构的性能。例如，可变电阻元件的一个实施方式包括下层110、间隔层150、磁校正层160和覆盖层170。然而，本公开不限于此，其它实施方式也是可能的。
下层110可以用于改善设置在下层110之上的层(例如，自由层120)的特性。这是因为在某种程度上自由层120的材料和下层110之下的基础材料(例如，衬底)趋向于为具有不同材料结构的不同材料，且这种差异能够不利地影响着自由层120的最终结构。基于这种差异，下层110被特别地设计为提供一种接口结构，以减轻对自由层120的这种不利影响。在这种设计下，由下层110改善的特性可以为自由层120的磁各向异性。下层110可以包括多个材料层，并且多个材料层的每个可以具有彼此不同的晶体结构。此外，多个材料层的晶体结构可以与自由层120的晶体结构不同。在一些实施方式中，多个材料层中的任何一个可以包括除尘层。作为参考，在材料科学中，“除尘”经常意指收集未直接彼此绑定的粒子或粒子簇以形成连续的材料层或结构。反而，“除尘层”是一种由粒子或粒子簇组成的层，该粒子或粒子簇彼此相当松散地定位而在它们之间没有结合任何材料，或多或少像肮脏的房间中的表面上的灰尘层。例如，除尘层可以具有薄膜，该薄膜具有在一个原子直径内的非常小的厚度或者更小。例如，除尘层可以具有具有1nm或更小的厚度的薄膜。在一些实施方式中，除尘层可以具有间断地布置了原子的薄膜。
在一些实施方式中，下层110可以包括第一材料层111、第二材料层112和第三材料层113，且第三材料层113可以为或包括除尘层。第二材料层112可以设置在第一材料层111之上，以及第三材料层113可以插入在第一材料层111与第二材料层112之间，诸如图1中的配置，在其中，自由层120形成在第二材料层112的顶部上而不与第二材料层112下面的除尘层113直接接触。在图2的不同配置中，除尘层位于第一材料层111和第二材料层112的顶部上，并且在第二材料层112与自由层120之间，以直接地位于自由层120之下。针对下层110的这两种不同的配置被设计用于在自由层120与下层110下面的材料结构之间提供一种接口材料结构。
第一材料层111可以用于改善关于设置在第一材料层111之上的层(例如，第二材料层112)的晶体取向。因此，第一材料层111可以具有FCC(面心立方)晶体结构。在一些实施方式中,第一材料层111可以包括具有FCC晶体结构的金属氮化物。例如，第一材料层111可以包括氮化锆(ZrN)、氮化铪(HfN)、氮化钛(TiN)或氮化钼(MoN)。
第二材料层112可以用于改善关于设置在第二材料层112之上的层(例如，自由层120)的晶体取向。因此，第二材料层112可以具有NaCl晶体结构。在一些实施方式中,第二材料层112可以包括具有NaCl晶体结构的金属氧化物。例如，第二材料层112可以包括氧化镁(MgO)或氧化锆(ZrO)。
第三材料层113可以用于减少设置在图1和图2的两种设计中的第三材料层113之上和之下的层之间的晶格失配，但是第三材料层113在两种不同的设计中具有不同的作用。对于两种设计，第三材料层113可以具有纤维锌矿晶体结构。在一些实施方式中，第三材料层113可以包括具有纤维锌矿晶体结构的氮化铝(AlN)、碘化银(AgI)、氧化锌(ZnO)、硫酸镉(CdS)、硒化镉(CdSe)、碳化硅(SiC)、氮化镓(GaN)或氮化硼(BN)。
参见图1中的下层110的第一实施方式，在其中，如可变电阻元件100的顺序层叠结构以及具有包括第一材料层111、第三材料层113和第二材料层112的多层层叠结构的下层110所示，第二材料层112与自由层120直接接触，第三材料层113可以用于减少第一材料层111与第二材料层112之间的晶格失配。即，第三材料层113可以用于改善下层110的整体结构的晶体取向。由于下层110可以用作关于自由层120的种子层，因此当下层110的晶体取向被改善时，能够改善自由层120的结晶度。因此，能够改善自由层120的磁各向异性。在一些实施例中，当例如可以为除尘层的第三材料层113插入在第一材料层111与第二材料层112之间时，第三材料层113优选地具有在预定范围内的尽可能大的厚度。在此，预定范围可以意指使第三材料层113能够用作除尘层的厚度，例如1nm或更小的厚度。这将参照图3来进一步解释。
然后，参见图2中的下层110的第二实施方式，在其中，如可变电阻元件100的顺序层叠结构以及包括第一材料层111、第二材料层112和第三材料层113的多层层叠结构的下层110所示，第三材料层113(例如，除尘层)与自由层120直接接触，第三材料层113(例如，除尘层)可以用于减少第二材料层112与自由层120之间的晶格失配。因此，能够减少下层110与自由层120之间的界面处的晶格失配，从而改善自由层120的结晶度。因此，能够改善自由层120的磁各向异性。在一些实施方式中，当第三材料层113(例如，除尘层)插入在第二材料层112与自由层120之间时，第三材料层113优选地具有在预定范围内的尽可能小的厚度。这也将参照图3来进一步解释。
磁校正层160可以用于抵消或减小由钉扎层140产生的杂散场的影响。在这种情况下，钉扎层140的杂散场对自由层120的影响被降低，使得自由层120内的偏置磁场能够被减小。磁校正层160可以具有与钉扎层140的磁化方向反向平行的磁化方向。在实施方式中，当钉扎层140的磁化方向为向上方向时，磁校正层160的磁化方向可以为向下方向。相反，当钉扎层140的磁化方向为向下方向时，磁校正层160的磁化方向可以为向上方向。同时,磁校正层160可以具有与钉扎层140的磁化方向平行的磁化方向。
间隔层150可以插入在磁校正层160与钉扎层140之间，并且用于提供它们之间的层间交换耦合。间隔层150可以包括诸如铬(Cr)、钌(Ru)、铱(Ir)或铑(Rh)等的金属非磁性材料。
覆盖层170可以用作用于将可变电阻元件100图案化的硬掩模。覆盖层170可以包括诸如金属等的各种导电材料。
根据上述本公开的实施方式的可变电阻元件100包括下层110，下层110包括具有不同的晶体结构的多个材料层，以改善可变电阻元件100的特性。
图3为图示自由层中的磁各向异性场的变化的示图，该变化取决于根据本公开的实施方式的可变电阻元件中的除尘层的厚度。
在图3中，水平轴线表示除尘层的厚度，即，第三材料层113的厚度，而垂直轴线表示自由层120中的标准化的磁各向异性场(HK)。为了获得图3所必要的数据，氮化铝(AlN)已经用于第三材料层113。对比示例表示下层110不包括第三材料层113的情况。
参见图1至图3，当下层110具有多层层叠结构(在该多层层叠结构中，第一材料层111、第三材料层113和第二材料层112以第二材料层112与自由层120直接接触的方式顺序层叠)时，能够确认随着第一材料层111与第二材料层112之间的第三材料层113的厚度在除尘层的厚度范围(例如，从大约至大约)内增加，自由层120的磁各向异性被改善。图3中的测试结果表明了图1中的下层110的这个方面。
在图2的另一下层设计(在该下层设计中，下层110具有多层层叠结构，该多层层叠结构具有以第三材料层113直接位于自由层120下面且位于层111和112的顶部上的方式来顺序层叠的第一材料层111、第二材料层112和第三材料层113)中，能够确认随着第三材料层113的厚度在可以由除尘层表示的厚度范围(即，预定范围)内减少，自由层120的磁各向异性被改善。图3中的测试结果表明了图1中的下层110的这个方面。
由图3可以认识到：自由层120的磁各向异性场的数值根据第三材料层113的位置而随第三材料层113的厚度不同地变化。这是因为设置在第三材料层113之下的材料层的晶体结构根据第三材料层113的位置而变化。当第三材料层113形成在第一材料层111之上时，设置在第三材料层113之下的第一材料层111具有FCC晶体结构。然而，当第三材料层113形成在第二材料层112之上时，设置在第三材料层113之下的第二材料层112具有NaCl晶体结构。同样地，由于设置在第三材料层113之下的材料层的晶体结构彼此不同，因此自由层120的结晶度在两种情况下已经被不同影响所影响。
根据实施方式，可以改善可变电阻元件的特性，因而改善包括可变电阻元件的半导体存储器以及包括半导体器件的电子设备的特性。
为了形成单元阵列，可以提供多个根据本公开的实施方式的可变电阻元件，例如，图1的可变电阻元件100。单元阵列可以包括诸如线或元件等的各种组件，以驱动可变电阻元件100。这将参照图4和图5来示例性地描述。
图4为图示根据本公开的实施方式的示例性存储器件及其制造方法的截面图。
参见图4，本实施方式的存储器件可以包括衬底500、下接触520、可变电阻元件100和上接触550。衬底500可以包括所需的特定结构(未示出)，例如，控制对可变电阻元件100的访问的晶体管。下接触520可以设置在衬底500之上，并且将可变电阻元件100的下端与衬底500的一部分(例如，晶体管的漏极)耦接。上接触550可以设置在可变电阻元件100之上，并且将可变电阻元件100的上端与特定线(未示出)(例如，位线)耦接。
以上的存储器件可以通过以下过程来制造。
首先，可以提供在其中形成了晶体管的衬底500，然后，可以在衬底500之上形成第一层间电介质层510。随后，可以通过选择性地刻蚀第一层间电介质层510以形成暴露衬底500的一部分的孔且用导电材料填充孔来形成下接触520。然后，可以通过在第一层间电介质层510和下接触520之上形成可变电阻元件100的材料层且选择性地刻蚀材料层来形成可变电阻元件100。可以通过用绝缘材料填充可变电阻元件100之中的空间来形成第二层间电介质层530。然后，可以在可变电阻元件100和第二层间电介质层530之上形成第三层间电介质层540，然后，可以形成穿透第三层间电介质层530并且耦接至可变电阻元件100的上端的上接触550。
在本实施方式的存储器件中，包括在可变电阻元件100中的所有层可以具有彼此对齐的侧壁。这是因为可变电阻元件100可以通过使用单个掩模的刻蚀工艺来形成。
然而，与图4的实施方式不同，可以独立地将可变电阻元件100的一部分和可变电阻元件100的剩余部分图案化。这将在图5中示例性地示出。
图5为图示根据本公开的另一实施方式的存储器件及其制造方法的截面图。将主要描述与图4的实施方式的区别。
参见图5，在本实施方式的存储器件中，可变电阻元件100的一部分(例如，下层110)可以具有与可变电阻元件100的剩余层的侧壁不对齐的侧壁。下层110可以具有与下接触620的侧壁对齐的侧壁。
以上的存储器件可以通过以下过程来制造。
首先，可以在衬底600之上形成第一层间电介质层610，然后，可以通过选择性地刻蚀第一层间电介质层610来形成暴露衬底600的一部分的孔H。然后，可以形成填充在孔H的下部的下接触620。具体地，可以通过以下过程来形成下接触620：形成覆盖在其中形成了孔H的产生结构(resultant structure)的导电材料，以及通过回蚀工艺(etchback process)等去除导电材料的一部分，直到导电材料具有目标的高度。然后，可以形成填充在孔H的剩余空间中的下层110，下接触620形成在孔H中。例如，可以通过以下过程来形成下层110：形成包括轻金属且覆盖在其中形成了下接触620的产生结构的材料层，以及执行平坦化工艺，例如，CMP(化学机械抛光)工艺直到暴露第一层间电介质层610的顶表面为止。然后，可以通过形成用于除了下层110之外的可变电阻元件100的剩余层的材料层以及选择性地刻蚀该材料层来形成可变电阻元件100的剩余部分。以下过程实质上与图4的实施方式相同。
在本实施方式中，由于减小了要被刻蚀的用于形成可变电阻元件100的厚度，因此能够减小刻蚀工艺的难度。
而且，在本实施方式中，描述了在孔H中填充下层110的情况。然而，其它实施方式也是可能的。例如，还能够在孔H中填充可变电阻元件100的另一部分。
根据本公开的实施方式的半导体存储器可以应用于各种电子设备或电子系统。图6至图10示出了能够实施本文公开的半导体存储器的电子设备或电子系统的一些示例。
参见图6，微处理器1000可以执行用于控制和调整一系列如下过程的任务：从各种外部设备接收数据，处理数据，以及将处理结果输出至外部设备。微处理器1000可以包括：存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)以及应用处理器(AP)。
存储单元1010是在微处理器1000中储存数据的部件，如处理器寄存器、寄存器等。存储单元1010可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时地储存要通过操作单元1020执行运算的数据、执行运算的结果数据以及储存用于执行运算的数据的地址的功能。
存储单元1010可以包括根据实施方式的上述半导体器件的一个或更多个。存储单元1010可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，存储单元1010和微处理器1000可以具有改善的可靠性。
操作单元1020可以根据控制单元1030将命令解码的结果来执行四则算术运算或者逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、操作单元1020以及微处理器1000的外部设备接收信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出，以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，高速缓冲存储单元1040能够暂时地储存要从外部设备而不是存储单元1010输入的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020以及控制单元1030交换数据。
图7为基于本文公开的技术实施存储电路的处理器的配置图的示例。
参见图7，处理器1100可以通过包括除了微处理器执行任务的功能之外的各种功能来改善性能并实现多功能性，该任务用于控制和调整一系列如下过程：从各种外部设备接收数据，处理数据，以及将处理结果输出至外部设备。处理器1100可以包括：用作微处理器的核心单元1110、用于暂时地储存数据的高速缓冲存储单元1120、以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如，多核处理器、图形处理单元(GPU)以及应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，且可以包括：存储单元1111、操作单元1112以及控制单元1113。
存储单元1111是在处理器1100中储存数据的部件，如处理器寄存器、寄存器等。存储单元1111可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时地储存要通过操作单元1112执行运算的数据、执行运算的结果数据以及储存用于执行运算的数据的地址的功能。操作单元1112是在处理器1100中执行运算的部件。操作单元1112可以根据控制器1113将命令解码的结果等来执行四则算术运算和逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112以及处理器1100的外部设备接收信号，执行命令的提取、解码、控制处理器1100的信号的输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时地储存数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括：主储存部1121、二级储存部1122以及三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，且在需要高储存容量的情况下可以包括三级储存部1123。根据情况需要，高速缓冲存储单元1120可以包括增加数量的储存部。也就是说，可以根据设计来改变包括在高速缓冲存储单元1120中的储存部的数量。主储存部1121、二级储存部1122和三级储存部1123储存和区别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120中的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的一个或更多个上述半导体器件。例如，高速缓冲存储单元1120可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，高速缓冲存储单元1120和处理器1100可以具有改善的可靠性。
虽然，在图7中示出了所有的主储存部1121、二级储存部1122和三级储存部1123都配置在高速缓冲存储单元1120的内部，但是要注意的是，高速缓冲存储单元1120的所有的主储存部1121、二级储存部1122和三级储存部1123可以配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意的是，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110的外部，以加强对数据处理速度的差异进行补偿的功能。在另一个实施方式中，主储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备且允许有效地传输数据的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以被直接地连接或者经由总线接口1130来连接。可以采用与核心单元1110的上述配置相同的方式来配置多个核心单元1110。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以经由总线接口1130被共享的方式而配置在多个核心单元1110的外部。主储存部1121的处理速度可以比二级储存部1122和三级储存部1123的处理速度大。在另一个实施方式中，主储存部1121和二级储存部1122可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而三级储存部1123可以以经由总线接口1130被共享的方式而配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，嵌入式存储单元1140储存数据；通信模块单元1150，通信模块单元1150能够以有线或无线的方式将数据传输至外部设备和从外部设备接收数据；存储器控制单元1160，存储器控制单元1160驱动外部存储设备；以及媒体处理单元1170，媒体处理单元1170处理在处理器1100中处理的数据或者从外部输入设备输入的数据且将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，增加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线通信模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1160管理和处理根据不同的通信标准操作的在处理器1100与外部储存设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制IDE(集成设备电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘的冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等的器件。
媒体处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图形、声音和其它形式输入的数据，以及将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图8为基于公开的技术实施存储电路的系统的配置图的示例。
参见图8，系统1200作为用于处理数据的装置可以执行输入、处理、输出、通信、储存等，以进行对数据的一系列操控。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以为使用处理器来操作的各种电子系统，诸如，计算机、服务器、PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以将输入的命令解码，处理针对储存在系统1200中的数据的运算、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220为如下的储存器，其在程序被执行时能够暂时地储存、调用和执行来自辅助存储器件1230的程序代码或数据，且即使在电源切断时能够保存储存的内容。主存储器件1220可以包括根据实施方式的一个或更多个上述半导体器件。例如，主存储器件1220可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，主存储器件1220和系统1200可以具有改善的可靠性。
此外，主存储器件1220还可以包括当电源切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括当电源切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230为用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230能够储存更大量的数据。辅助存储器件1230可以包括根据实施方式的一个或更多个上述半导体器件。例如，辅助存储器件1230可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，辅助存储器件1230和系统1200可以具有改善的可靠性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图9中的附图标记1300)，诸如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括诸如使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的数据储存系统(参见图9中的附图标记1300)。
接口器件1240可以执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以为按键、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线通信模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
图9为基于公开的技术实施存储电路的数据储存系统的配置图的示例。
参见图9，数据储存系统1300可以包括：储存器件1310，储存器件1310具有非易失性特性作为用于储存数据的组件；控制器1320，控制器1320控制储存器件1310；接口1330，接口1330用于与外部设备连接；以及暂时储存器件1340，暂时储存器件1340用于暂时地储存数据。数据储存系统1300可以为诸如硬盘驱动(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)、固态盘(SSD)等的盘型，以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，其用于执行处理经由接口1330从数据储存系统1300的外部输入的命令等的操作。
接口1330执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300为卡型的情况下，接口1330可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300为盘型的情况下，接口1330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340能够暂时地储存数据以用于根据与外部设备、控制器和系统接口的多样化和高性能而在接口1330与储存器件1310之间高效地传送数据。用于暂时地储存数据的暂时储存器件1340可以包括一个或更多个根据实施方式的上述半导体器件。例如，暂时储存器件1340可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，暂时储存器件1340和数据储存系统1300可以具有改善的可靠性。
图10为基于公开的技术实施存储电路的存储系统的配置图的示例。
参见图10，存储系统1400可以包括：存储器1410，存储器1410具有非易失性特性作为用于储存数据的组件；存储器控制器1420，存储器控制器1420控制存储器1410；接口1430，接口1430用于与外部设备连接等。存储系统1400可以为卡型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括一个或更多个根据实施方式的上述半导体器件。例如，存储器1410可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，存储器1410和存储系统1400可以具有改善的可靠性。
而且，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行处理经由接口1430从存储系统1400的外部输入的命令的操作。
接口1430执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440以用于根据与外部设备、存储器控制器和存储器系统接口的多样化和高性能而在接口1430与存储器1410之间高效地传送数据。例如，缓冲存储器1440可以包括半导体存储器，该半导体存储器包括可变电阻元件。可变电阻元件可以包括：下层，下层包括多个材料层，该多个材料层中的每个彼此具有不同的晶体结构；第一磁性层，第一磁性层形成在下层之上且具有可变的磁化方向；隧道阻挡层，隧道阻挡层形成在第一磁性层之上；以及第二磁性层，第二磁性层形成在隧道阻挡层之上且具有钉扎的磁化方向。下层可以包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中第三材料层可以包括除尘层。通过提供下层，可以改善可变电阻元件的特性。因此，可以提供具有改善的操作特性的半导体存储器。通过此，缓冲存储器1440和存储系统1400可以具有改善的可靠性。
此外，根据本实施方式的缓冲存储器1440还可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
本文件中公开的基于存储器件的图11至图15中的电子设备或系统的以上示例的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、TV机顶盒、多媒体服务器、具有或不具有无线通信功能的数字照相机、具有无线通信能力的手表或其它可佩戴设备。
尽管本专利文件包含很多细节，但是这些细节不应当解释为是对于任何发明的范围或者要求保护的范围的限制，而是应当解释为对可以是特定于具体发明的具体实施例的特征的描述。本专利文件中的在各个实施例的上下文中描述的某些特征也可以在单个实施例中结合实施。相反地，在单个实施例的上下文中描述的各种特征也可以单独地实施在多个实施例中或者采用任何适合的子组合来实施。此外，尽管在上面特征可能被描述为用作某些组合，且甚至最初这样被要求保护，但是要求保护的组合中的一个或更多个特征在一些情况下可能从该组合中被去除，并且该要求保护的组合可以涉及子组合或者子组合的变体。
类似地，尽管在附图中以特定的次序描绘了操作，但是这不应当理解为需要以所示的特定次序或者顺序次序来执行这种操作或者执行全部所示的操作来实现期望的结果。此外，在本专利文件中所述的实施例中的各种系统部件的分离不应当理解为在所有的实施例中需要这种分离。
仅描述了一些实施方式和示例。基于该专利文件中所描述和图示的内容能够作出其它的实施方式、改进和变体。

Claims (17)

1.一种包括半导体存储器的电子设备，其中半导体存储器包括：
下层，包括具有不同的晶体结构的多个材料层；
第一磁性层，形成在下层之上且具有可变的磁化方向；
隧道阻挡层，形成在第一磁性层之上；以及
第二磁性层，形成在隧道阻挡层之上且具有钉扎的磁化方向。
2.如权利要求1所述的电子设备，其中，下层包括彼此具有不同的晶体结构的第一材料层、第二材料层和第三材料层，其中，第三材料层包括除尘层。
3.如权利要求2所述的电子设备,其中，下层具有顺序地层叠了第一材料层、第二材料层和第三材料层的多层层叠结构。
4.如权利要求3所述的电子设备,其中，第三材料层在预定范围内尽可能薄地形成。
5.如权利要求2所述的电子设备,其中，下层具有顺序地层叠了第一材料层、第三材料层和第二材料层的多层层叠结构。
6.如权利要求5所述的电子设备,其中，第三材料层在预定范围内尽可能厚地形成。
7.如权利要求1所述的电子设备,其中，下层包括：第一材料层，具有面心立方FCC晶体结构；第二材料层，具有氯化钠NaCl晶体结构；以及第三材料层，具有纤维锌矿晶体结构。
8.如权利要求7所述的电子设备,其中，第一材料层包括具有FCC晶体结构的金属氮化物。
9.如权利要求7所述的电子设备,其中，第一材料层包括氮化锆ZrN、氮化铪HfN、氮化钛TiN或氮化钼MoN。
10.如权利要求7所述的电子设备,其中，第二材料层包括具有NaCl晶体结构的金属氧化物。
11.如权利要求7所述的电子设备,其中，第二材料层包括氧化镁MgO或氧化锆ZrO。
12.如权利要求7所述的电子设备,其中，第三材料层包括氮化铝AlN、碘化银AgI、氧化锌ZnO、硫酸镉CdS、硒化镉CdSe、碳化硅SiC、氮化镓GaN或氮化硼BN。
13.如权利要求1所述的电子设备,还包括微处理器，微处理器包括：
控制单元，被配置为从微处理器的外部接收包括命令的信号，以及执行命令的提取、解码、或者控制微处理器的信号的输入或输出；
操作单元，被配置为基于控制单元将命令解码的结果来执行运算；以及
存储单元，被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者对其执行运算的数据的地址，
其中，半导体存储器是微处理器中的存储单元的部分。
14.根据权利要求1所述的电子设备，还包括处理器，处理器包括：
核心单元，被配置为通过使用数据而基于从处理器的外部输入的命令来执行与命令相对应的运算；
高速缓冲存储单元，被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者对其执行运算的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，
其中，半导体存储器为处理器中的高速缓冲存储单元的部分。
15.根据权利要求1所述的电子设备，还包括处理系统，处理系统包括：
处理器，被配置为将由处理器接收到的命令解码，以及基于将命令解码的结果来控制针对信息的操作；
辅助存储器件，被配置为储存用于将命令解码的程序和信息；
主存储器件，被配置为从辅助存储器件调用程序和信息并储存程序和信息，使得处理器在执行程序时能够使用程序和信息来执行操作；以及
接口器件，被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，
其中，半导体存储器为处理系统中的辅助存储器件或主存储器件的部分。
16.根据权利要求1所述的电子设备，还包括数据储存系统，数据储存系统包括：
储存器件，被配置为储存数据并且无论电源如何均保存储存的数据；
控制器，被配置为根据从外部输入的命令来控制数据输入至储存器件和从储存器件输出数据；
暂时储存器件，被配置为暂时地储存在储存器件与外部之间交换的数据；以及
接口，被配置为执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，
其中，半导体存储器为数据储存系统中的储存器件或暂时储存器件的部分。
17.根据权利要求1所述的电子设备，还包括存储系统，存储系统包括：
存储器，被配置为储存数据并且无论电源如何均保存储存的数据；
存储器控制器，被配置为根据从外部输入的命令来控制数据输入至存储器和从存储器输出数据；
缓冲存储器，被配置为缓冲在存储器与外部之间交换的数据；以及
接口，被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，
其中，半导体存储器为存储系统中的存储器或缓冲存储器的部分。
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